KR20220078341A - 메모리 장치 - Google Patents

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이현수
전병현
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Abstract

본 기술은 제1 방향으로 서로 이격되어 배치되며, 상기 제1 방향에 수직한 제2 방향으로 서로 이격되어 배치된 비트 라인들과 상기 제1 방향으로 서로 이격되어 배치된 로컬 라인들이 연결된 메모리 블록들; 상기 메모리 블록들 사이에 위치하고, 상기 비트 라인들과 주변 회로 사이에서 전압을 전송하기 위한 복수의 콘택들이 형성된 오픈 콘택 영역; 동작 전압이 공급되는 글로벌 라인들과 상기 로컬 라인들 사이에 배치되며, 로우 어드레스에 응답하여 상기 메모리 블록들 중 하나의 메모리 블록에 상기 동작 전압을 전달하도록 구성된 로우 디코더; 상기 로우 디코더의 내부에 포함되며, 상기 오픈 콘택 영역과 상기 제2 방향으로 서로 이격되어 배치된 더미 영역; 및 상기 더미 영역의 내부에 포함되며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함하는 메모리 장치를 포함한다.

Description

메모리 장치{Memory device}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로는 메모리 블록 및 로우 디코더를 포함하는 메모리 장치에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치 및 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치를 포함할 수 있다.
휘발성 메모리 장치는 DRAM(dynamic random-access memory) 및 SRAM(static random-access memory)를 포함할 수 있다. 비휘발성 메모리 장치는 ROM(read only memory), PROM(programmable read only memory), EPROM(erasable PROM), EEPROM(Electrically EPROM), NAND FLASH 등을 포함할 수 있다.
메모리 장치는 메모리 셀 어레이, 주변 회로 및 로직 회로를 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 셀들이 포함된 메모리 블록들을 포함할 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 형성될 수 있다. 예를 들면, 2차원 구조를 가지는 메모리 블록들은 기판(substrate)에 평행하게 배열된 메모리 셀들을 포함할 수 있다. 3차원 구조를 가지는 메모리 블록들은 기판에 수직 방향으로 적층된 메모리 셀들을 포함할 수 있다.
최근에는 집적도를 높일 수 있는 3차원 메모리 블록의 사용이 증가하고 있다.
3차원 메모리 블록에서는 메모리 셀들이 기판 상에 적층되므로, 메모리 셀들에 연결되는 워드 라인들도 적층될 수 있다. 메모리 장치에는 워드 라인들 외에도 많은 금속 배선들이 사용되므로, 메모리 장치는 이러한 라인들 사이에서 전압을 전송하기 위한 복수의 콘택들(contacts)을 포함할 수 있다.
본 발명의 실시예는 메모리 장치 내에서 사용되지 않는 더미 영역(dummy region)에 트랜지스터를 형성함으로써, 주변 회로의 사이즈를 감소시킬 수 있는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 제1 방향으로 서로 이격되어 배치되며, 상기 제1 방향에 수직한 제2 방향으로 서로 이격되어 배치된 비트 라인들과 상기 제1 방향으로 서로 이격되어 배치된 로컬 라인들이 연결된 메모리 블록들; 상기 메모리 블록들 사이에 위치하고, 상기 비트 라인들과 주변 회로 사이에서 전압을 전송하기 위한 복수의 콘택들이 형성된 오픈 콘택 영역; 동작 전압이 공급되는 글로벌 라인들과 상기 로컬 라인들 사이에 배치되며, 로우 어드레스에 응답하여 상기 메모리 블록들 중 하나의 메모리 블록에 상기 동작 전압을 전달하도록 구성된 로우 디코더; 상기 로우 디코더의 내부에 포함되며, 상기 오픈 콘택 영역과 상기 제2 방향으로 서로 이격되어 배치된 더미 영역; 및 상기 더미 영역의 내부에 포함되며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 복수의 메모리 블록들; 동작 전압이 인가되는 글로벌 라인들; 상기 메모리 블록들에 각각 연결된 로컬 라인들; 로우 어드레스에 응답하여 상기 로컬 라인들 중 선택된 메모리 블록에 연결된 로컬 라인들을 상기 글로벌 라인들에 연결하도록 구성된 복수의 고전압 스위치들 및 패스 스위치 그룹들; 및 상기 패스 스위치 그룹들 사이에 위치하며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되며, 로컬 라인들 및 비트 라인들에 연결되는 메모리 블록들; 콘택들을 통해 상기 비트 라인들에 연결되며, 상기 메모리 블록들과 기판 사이에 위치하는 페이지 버퍼들; 동작 전압들을 생성하고, 상기 동작 전압들을 글로벌 라인들로 출력하도록 구성되는 전압 생성기; 상기 메모리 블록들 중에서 선택된 메모리 블록에 상기 동작 전압들을 전송하도록 구성된 패스 스위치 그룹들; 및 상기 패스 스위치 그룹들 사이에 위치하며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함한다.
본 기술은 메모리 장치의 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 회로도이다.
도 4는 메모리 블록을 설명하기 위한 사시도이다.
도 5는 오픈 콘택(open for contact) 영역을 설명하기 위한 도면이다.
도 6은 오픈 콘택 영역을 더욱 구체적으로 설명하기 위한 도면이다.
도 7은 더미 영역을 포함하는 주변 회로를 설명하기 위한 도면이다.
도 8은 패스 스위치 그룹의 레이아웃을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이다.
도 10a는 본 발명의 제2 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이다.
도 10b는 본 발명의 제3 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 디스차지 스위치의 연결 구성을 설명하기 위한 도면이다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 저장 장치(storage device; 1100) 및 컨트롤러(controller; 1200)를 포함할 수 있다. 저장 장치(1100)는 복수의 메모리 장치들(MD)을 포함할 수 있으며, 메모리 장치들(MD)은 입출력 라인들을 통해 컨트롤러(1200)에 연결될 수 있다.
컨트롤러(1200)는 호스트(host; 1500)와 저장 장치(1100) 사이에서 통신할 수 있다. 컨트롤러(1200)는 호스트(1500)의 요청(request; RQ)에 따라 저장 장치(1100)에 포함된 메모리 장치들(MD)을 제어하기 위한 커맨드(CMD)를 생성할 수 있고, 호스트(1500)의 요청(RQ)이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다.
호스트(1500)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들(RQ)은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(1500)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(MD)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성되는 주변 회로(200)와, 주변 회로(200)를 제어하는 로직 회로(logic circuit; 300)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록(BLK1~BLKi)들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로(200)는 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140) 및 입출력 회로(input/output circuit; 150)를 포함할 수 있다.
전압 생성기(120)는 전압 코드(VCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들을 생성하고, 동작 전압들을 글로벌 라인들(GL)을 통해 출력할 수 있다. 예를 들면, 전압 생성기(120)는 다양한 레벨들을 가지는 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압 등을 생성하고 출력할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKi) 중에서 하나의 메모리 블록을 선택하고, 로컬 라인들(LL)을 통해 동작 전압들을 선택된 메모리 블록에 전송할 수 있다. 로우 디코더(130)는 디스차지 신호(DIS)에 응답하여 글로벌 라인들(GL)을 디스차지하도록 구성될 수 있다. 예를 들면, 글로벌 라인들(GL)이 디스차지되면, 글로벌 라인들(GL)의 전압은 0V 또는 음전압이 될 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines; BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들(BL) 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다. 프로그램 동작 시 수행되는 검증 동작과 소거 동작 시 수행되는 검증 동작은 리드 동작과 동일한 방식으로 수행될 수 있다. 페이지 버퍼들은 리드 동작 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전압을 센싱할 수 있다. 즉, 페이지 버퍼들에서 수행되는 센싱 동작의 결과에 따라, 메모리 셀들의 문턱전압들이 리드 전압 또는 검증 전압보다 낮은지 또는 높은지가 판단될 수 있다.
입출력 회로(150)는 입출력 라인들을 통해 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(150)는 입출력 라인들을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력할 수 있다. 예를 들면, 입출력 회로(150)는 입출력 라인들을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(300)에 전송할 수 있고, 입출력 라인들을 통해 수신된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(150)는 페이지 버퍼 그룹(140)으로부터 수신된 데이터(DATA)를 입출력 라인들을 통해 컨트롤러(1200)로 출력할 수 있다.
로직 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 전압 코드(VCD), 로우 어드레스(RADD), 디스차지 신호(DIS), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(300)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다. 로직 회로(300)는 선택된 메모리 블록에서 선택된 동작이 수행된 후, 글로벌 라인들(GL)을 디스차지하기 위하여 디스차지 신호(DIS)를 출력할 수 있다. 또는 로직 호로(300)는 선택된 메모리 블록에서 선택된 동작이 수행된 후, 글로벌 라인들(GL) 및 로컬 라인들(GL)을 디스차지하기 위하여 디스차지 신호(DIS)를 출력할 수 있다.
도 3은 메모리 블록을 설명하기 위한 회로도로써, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중에서 제i 메모리 블록(BLKi)이 예로써 도시된다.
도 3을 참조하면, 제i 메모리 블록(BLKi)은 복수의 스트링들(strings; ST1~ST4)을 포함할 수 있다. 도 3에는 제1 내지 제4 스트링들(ST1~ST4)이 도시되었으나, 이보다 많은 스트링들이 포함될 수 있다.
제1 내지 제4 스트링들(ST1~ST4)은 비트 라인들(BL1~BL4)과 소스 라인(SL) 사이에 연결될 수 있다. 예를 들면, 제1 스트링(ST1)은 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결될 수 있고, 제2 스트링(ST2)은 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 연결될 수 있다.
제1 내지 제4 스트링들(ST1~ST4) 각각은 소스 선택 트랜지스터(source selection transistor; SST), 복수의 메모리 셀들(memory cells; C1~Cn) 및 드레인 선택 트랜지스터(drain selection transistor; DST)를 포함할 수 있으며, 도면에 도시되지는 않았으나 메모리 셀들(C1~Cn)과 소스 또는 드레인 선택 트랜지스터들(SST 또는 DST) 사이에 더미 셀들이 더 포함될 수도 있다. 스트링의 구성을 설명하기 위하여 제4 스트링(ST4)을 예를 들어 설명하면 다음과 같다.
제4 스트링(ST4)에 포함된 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 인가되는 전압에 따라 소스 라인(SL)과 제1 메모리 셀(C1)을 전기적으로 서로 연결하거나 차단할 수 있다. 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 각각 연결될 수 있다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 인가되는 전압에 따라 제4 비트 라인(BL4)과 제n 메모리 셀(Cn)을 전기적으로 서로 연결하거나 차단할 수 있다. 서로 다른 스트링들(ST1~ST4)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 공통으로 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 공통으로 연결될 수 있다. 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 하며, 프로그램 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다.
프로그램 동작을 예로 들면, 선택된 페이지에 연결된 선택된 워드 라인에 프로그램 전압이 인가되고, 나머지 비선택된 워드 라인들에는 패스 전압이 인가될 수 있다. 프로그램 전압은 선택된 메모리 셀들의 문턱전압을 높이기 위한 전압이고, 패스 전압은 스트링들 포함된 비선택된 메모리 셀들을 턴 온(turn on)시켜 스트링들에 채널을 형성하기 위한 전압이다. 예를 들면, 제6 워드 라인(WL6)이 선택된 워드 라인이라고 가정하면, 나머지 제1 내지 제5, 제7 내지 제n 워드 라인들(WL1~WL5, WL7~WLn)이 비선택된 워드 라인들이 될 수 있다. 프로그램 동작은 소스 선택 라인(SSL)에서 드레인 선택 라인(DSL) 방향으로 수행되거나, 드레인 선택 라인(DSL)에서 소스 선택 라인(SSL) 방향으로 수행될 수 있다.
도 4는 메모리 블록을 설명하기 위한 사시도로써, 도 2에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중에서 제i 메모리 블록(BLKi)이 예로써 도시된다.
도 4를 참조하면, 3차원 구조로 형성된 제i 메모리 블록(BLKi)은 하부 구조(UST)의 상부에 소스 라인(SL)이 형성될 수 있고, 소스 라인(SL) 상에 메모리 셀들을 포함하는 적층 구조체(STC)가 형성될 수 있다. 하부 구조(UST)는 기판(substrate)이거나, 기판 및 주변 회로를 포함할 수 있다. 예를 들면, 기판 상에 주변 회로의 일부가 형성되고, 주변 회로의 일부의 상부에 소스 라인(SL)이 형성될 수 있다.
적층 구조체(STC)는 순차적으로 적층된 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 채널 플러그(channel plug; CHP)는 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)을 수직 방향(Y)으로 관통하도록 형성될 수 있다. 채널 플러그(CHP)는 전자가 트랩(trap)될 수 있는 메모리막과 채널이 형성될 수 있는 채널막을 포함할 수 있다. 예를 들면, 채널 플러그(CHP)는 채널막과, 채널막을 둘러싸는 터널 절연막, 메모리막, 블로킹막을 포함할 수 있다.
채널 플러그(CHP)와 소스 선택 라인(SSL)이 중첩되는 영역에 소스 선택 트랜지스터가 형성될 수 있고, 채널 플러그(CHP)와 제1 내지 제n 워드 라인들(WL1~WLn)이 중첩되는 영역들에 메모리 셀들이 형성될 수 있으며, 채널 플러그(CHP)와 드레인 선택 라인(DSL)이 중첩되는 영역에 드레인 선택 트랜지스터가 형성될 수 있다. 제1 내지 제n 워드 라인들(WL1~WLn)은 하부 구조(UST)와 평행한 방향(X-Y)으로 형성될 수 있으며, X 방향으로 연장될 수 있다. 채널 플러그(CHP)의 상부에는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 Y 방향으로 연장되고 X 방향으로 이격되어 채널 플러그(CHP)에 접할 수 있다.
도 4에 도시된 바와 같이, 제i 메모리 블록(BLKi)은 3차원 구조로 형성될 수 있으며, 메모리 셀 어레이에 포함되는 나머지 메모리 블록들도 제i 메모리 블록(BLKi)과 동일한 구조로 형성될 수 있다. 메모리 셀 어레이에 포함된 메모리 블록들이 3차원 구조로 형성되면, 메모리 셀 어레이의 일부 영역들에 소스 선택 라인(SSL), 제1 내지 제n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)에 전압을 공급하기 위한 콘택들(contacts)이 형성될 수 있다. 콘택들이 형성되는 영역들에는 메모리 셀들이 형성되지 않는다. 본 실시 예에서는 이러한 영역들을 오픈 콘택 영역(open for contact)으로 정의한다.
도 5는 오픈 콘택 영역을 설명하기 위한 도면이고, 도 6은 오픈 콘택 영역을 더욱 구체적으로 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 메모리 셀 어레이(110)에는 복수의 메모리 블록들이 포함될 수 있다. 도 5에는 복수의 메모리 블록들 중에서 제1 내지 제3 메모리 블록들(BLK1~BLK3)이 예로써 도시된다.
제1 내지 제3 메모리 블록들(BLK1~BLK3) 각각은 도 4에 도시된 제i 메모리 블록(BLKi)과 동일하게 구성될 수 있다. 따라서, 제1 내지 제3 메모리 블록들(BLK1~BLK3) 중에서 일부 메모리 블록들 사이에 오픈 콘택 영역(OFC)이 포함될 수 있다. 도 5에서는 본 실시 예의 이해를 돕기 위하여 오픈 콘택 영역(OFC)이 제1 및 제2 메모리 블록들(BLK1, BLK2) 사이에 위치하는 것으로 도시되지만, 메모리 셀 어레이(110)에 따라 오픈 콘택 영역(OFC)의 개수 및 위치는 변경될 수 있다.
메모리 셀 어레이(110)의 내부에 포함된 오픈 콘택 영역(OFC)에는 콘택들(CT)이 형성되기 때문에 메모리 셀들이 형성되지 않는다. 예를 들면, 오픈 콘택 영역(OFC)에는 절연 물질이 채워지고, 절연 물질을 수직 방향(Z)으로 관통하는 복수의 콘택들(CT)이 형성될 수 있다. 콘택들(CT)은 하부 구조(UST)에 포함된 전압 공급 라인들(미도시)에 연결될 수 있다. 예를 들면, 하부 구조(UST)에 주변 회로의 일부가 형성되는 PUC(peri under cell) 구조에서는, 기판과 메모리 블록들 사이에 주변 회로의 일부가 형성될 수 있다. 예를 들면, 주변 회로에 포함되는 페이지 버퍼 그룹이 기판과 메모리 블록들 사이에 위치할 수 있으며, 이러한 구조에서 콘택들(CT)의 하부는 페이지 버퍼 그룹에 연결될 수 있다. 콘택들(CT)의 상부에는 비트 라인들(BL)이 각각 연결될 수 있다. 예를 들면, 비트 라인들(BL)은 Y 방향으로 연장되고, X 방향으로 서로 이격되어 형성될 수 있다.
메모리 장치의 제조 공정 상, 메모리 셀 어레이(110)에 오픈 콘택 영역(OFC)이 형성되면, 오픈 콘택 영역(OFC)에는 메모리 셀들이 형성되지 않으므로 오픈 콘택 영역(OFC)에 대응되는 일부 영역에 더미 영역(dummy region)이 형성될 수 있다. 더미 영역을 포함하는 주변 회로를 설명하면 다음과 같다.
도 7은 더미 영역을 포함하는 주변 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 전압 생성기(120)는 동작 전압들을 생성하고, 생성된 동작 전압들을 글로벌 라인들(GL)에게 출력할 수 있다. 로우 디코더(130)는 전압 생성기(120)와 메모리 블록들(BLK1~BLK3) 사이에 연결될 수 있다. 도 7에는 본 실시 예의 이해를 돕기 위하여 제1 내지 제3 메모리 블록들(BLK1~BLK3)이 도시되지만, 본 실시 예는 도 7에 도시된 메모리 블록들의 개수로 제한되지 않는다. 로우 디코더(130)는 글로벌 라인들(GL)을 통해 전압 생성기(120)에 연결될 수 있고, 제1 내지 제3 로컬 라인들(LL1~LL3)을 통해 제1 내지 제3 메모리 블록들(BLK1~BLK3)에 연결될 수 있다. 로우 디코더(130)는 글로벌 라인들(GL)을 통해 전압 생성기(120)에 공통으로 연결되지만, 제1 내지 제3 메모리 블록들(BLK1~BLK3)에는 제1 내지 제3 로컬 라인들(LL1~LL3)을 통해 각각 연결될 수 있다. 로우 디코더(130)를 더욱 상세히 설명하면 다음과 같다.
로우 디코더(130)는 제1 내지 제3 메모리 블록들(BLK1~BLK3)에 각각 대응되는 제1 내지 패스 스위치 그룹들(1PSG~3PSG) 및 제1 내지 제3 고전압 스위치들(1HVSW~3HVSW)을 포함할 수 있다. 예를 들면, 제1 패스 스위치 그룹(1PSG) 및 제1 고전압 스위치(1HVSW)는 제1 메모리 블록(BLK1)에 대응되고, 제2 패스 스위치 그룹(2PSG) 및 제2 고전압 스위치(2HVSW)는 제2 메모리 블록(BLK2)에 대응되며, 제3 패스 스위치 그룹(3PSG) 및 제3 고전압 스위치(3HVSW)는 제3 메모리 블록(BLK3)에 대응될 수 있다.
제1 패스 스위치 그룹(1PSG)은 제1 고전압 스위치(1HVSW)는 글로벌 라인들(GL)과 제1 로컬 라인들(LL1) 사이에 각각 연결된 패스 스위치들(PS)을 포함할 수 있다. 패스 스위치들(PS)은 고전압을 전송할 수 있는 고전압 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 고전압 NMOS 트랜지스터들의 드레인들(drains)은 글로벌 라인들(GL)에 연결될 수 있고, 소스들(sources)은 제1 로컬 라인들(LL1)에 연결될 수 있다. 고전압 NMOS 트랜지스터들의 게이트들(gates)은 제1 블록 선택 라인(1BLKSL)에 공통으로 연결될 수 있으며, 제1 블록 선택 라인(1BLKSL)은 제1 고전압 스위치(1HVSW)에 연결될 수 있다.
제1 고전압 스위치(1HVSW)는 입력되는 로우 어드레스에 응답하여 패스 스위치들(PS)을 동시에 턴 온(turn on) 또는 턴 오프(turn off)시키기 위하여 제1 블록 선택 라인(1BLKSL)에 고전압을 선택적으로 출력할 수 있다. 예를 들면, 프로그램, 리드 또는 소거 동작 시 제1 메모리 블록(BLK1)이 선택된 경우, 제1 고전압 스위치(1HVSW)는 제1 메모리 블록(BLK1)을 선택하기 위한 로우 어드레스에 응답하여 고전압을 생성하고, 생성된 고전압을 제1 블록 선택 라인(1BLKSL)을 통해 출력할 수 있다. 제1 블록 선택 라인(1BLKSL)에 고전압이 인가되면, 제1 패스 스위치 그룹(1PSG)에 포함된 패스 스위치들(PS)은 동시에 턴 온 될 수 있다. 따라서, 글로벌 라인들(GL)은 제1 로컬 라인들(LL1)과 전기적으로 연결될 수 있으며, 선택된 제1 메모리 블록(BLK1)에 동작 전압들이 인가될 수 있다. 이때, 나머지 제2 및 제3 고전압 스위치들(2HVSW, 3HVSW)은 로우 어드레스에 응답하여 고전압을 출력하지 않으므로, 제2 및 제3 메모리 블록들(BLK2, BLK3)은 비선택될 수 있다.
제1 메모리 블록(BLK1), 제1 로컬 라인들(LL1), 제1 패스 스위치 그룹(1PSG)이 X 방향으로 연결되고, 나머지 제2 및 제3 메모리 블록들(BLK2, BLK3), 제2 및 제3 로컬 라인들(LL2, LL3), 제2 및 제3 패스 스위치 그룹들(2PSG, 3PSG)도 서로 X 방향으로 연결된다고 가정한다. 이러한 구조에서, 오픈 콘택 영역(OFC)을 기준으로 X 방향으로 연장되는 영역의 일부에 더미 영역(DMR)이 형성될 수 있다. 예를 들면, 제1 및 제2 패스 스위치 그룹들(1PSG, 2PSG) 사이에 더미 영역(DMR)이 형성될 수 있다.
더미 영역(DMR)은 제조 공정 시 오픈 콘택 영역(OFC)으로 인해 형성되는 미사용되는 영역으로써, 오픈 콘택 영역(OFC)을 기준으로 X, Y 또는 Z 방향으로 연장된 영역에 형성될 수 있다. 예를 들면, 오픈 콘택 영역(OFC)에 형성된 콘택들(CT)은 비트 라인들(BL)에 각각 연결될 수 있다. 비트 라인들(BL)이 X 방향으로 서로 이격되어 배치되는 경우, 더미 영역(DMR)도 오픈 콘택 영역(OFC)과 X 방향으로 서로 이격되어 배치될 수 있다. 오픈 콘택 영역(OFC)에는 메모리 셀들이 형성되지 않으므로 로컬 라인들이 오픈 콘택 영역(OFC)에 연결되지 않는다. 따라서, 더미 영역(DMR)에는 로컬 라인들이 연결되지 않는다.
메모리 장치에서 더미 영역(DMR)이 사용되지 않는 영역으로 유지되는 경우, 오픈 콘택 영역(OFC)의 개수 및 사이즈가 증가하면 더미 영역(DMR)의 개수 및 사이즈도 증가하므로, 메모리 장치의 사이즈가 증가할 수 있다.
따라서, 본 실시 예에서는 주변 회로에서 사용되는 일부 스위치들을 더미 영역(DMR)에 형성함으로써 메모리 장치의 사이즈 증가를 방지할 수 있다. 본 실시 예에서는 로우 디코더(130)의 내부에 형성되는 더미 영역(DMR)에 로우 디코더(130)에서 사용되는 스위치들이 형성된다. 예를 들면, 로우 디코더(130)는 글로벌 라인들(GL)을 디스차지하기 위한 디스차지 스위치를 포함하는데, 더미 영역(DMR)에 디스차지 스위치(DISW)를 형성함으로써 로우 디코더(130)의 사이즈를 감소시키고, 이로 인해 로우 디코더(130)를 포함하는 메모리 장치의 사이즈를 감소시킬 수 있다. 본 실시 예에 따라 더미 영역(DMR)에 디스차지 스위치(DISW)가 형성되면, 더미 영역(DMR)에는 디스차지 스위치(DISW)를 턴 온(turn on) 또는 턴 오프(turn off)하기 위한 디스차지 신호(DIS)가 인가되고, 글로벌 라인들(GL)을 디스차지하기 위한 음전압(VNEG)이 공급될 수 있다. 본 실시 예에서는 로우 디코더(130)에서 사용되는 디스차지 스위치(DISW)가 더미 영역(DMR)에 형성되지만, 레이아웃을 변경하면 로우 디코더(130)에서 사용되는 일부 스위치들도 더미 영역(DMR)에 형성될 수 있다.
도 8은 패스 스위치 그룹의 레이아웃을 설명하기 위한 도면이다.
도 8을 참조하면, 본 실시 예에 따른 더미 영역의 레이아웃과 비교하기 위하여 제1 패스 스위치 그룹(1PSG)이 예로써 도시된다. 제1 패스 스위치 그룹(1PSG)은 글로벌 라인들(GL)과 제1 로컬 라인들(LL1) 사이에 연결되고, 제1 블록 선택 라인(1BLKSL)에 공통으로 연결된 복수의 패스 스위치들(PS)을 포함할 수 있다. 예를 들면, 패스 스위치들(PS)은 제1 블록 선택 신호(1BLKSL)에 응답하여 글로벌 라인들(GL)과 제1 로컬 라인들(LL1)을 전기적으로 연결하도록 구성된 NMOS 트랜지스터로 구현될 수 있다.
도 9a 및 도 9b는 본 발명의 제1 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이다.
도 9a를 참조하면, 디스차지 스위치(DISW)는 드레인(drain), 소스(source) 및 게이트(gate)를 가지는 NMOS 트랜지스터로 구현될 수 있다. 예를 들면, 디스차지 스위치(DISW)의 드레인(DR)은 글로벌 라인들(GL)에 연결될 수 있고, 소스(SC)에는 음전압(VNEG)이 공급될 수 있고, 게이트(GT)에는 디스차지 신호(DIS)가 인가될 수 있다. 즉, 도 8에 도시된 바와 같이 제1 패스 스위치 그룹(1PSG)에 포함된 패스 스위치들(PS)은 제1 로컬 라인들(LL1)에 연결되지만, 도 9a에 도시된 바와 같이 디스차지 스위치(DISW)는 로컬 라인들이 아닌 소스(SC)에 연결될 수 있다.
디스차지 스위치(DISW)의 구조를 더욱 구체적으로 설명하면 다음과 같다.
도 9b를 참조하면, 디스차지 스위치(DISW)의 드레인(DR) 및 소스(SC)는 액티브들(AC)에 형성된 접합 영역들(JC)일 수 있다. 드레인(DR)의 접합 영역들(JC)에는 글로벌 라인들(GL)이 연결될 수 있고, 소스(SC)의 접합 영역들(JC)에는 음전압(VNEG)이 공급될 수 있다. 액티브(AC)는 반도체 물질로 형성될 수 있으며, 접합 영역들(JC)은 반도체 물질에 이온들(ions)이 도핑된 영역일 수 있다. 따라서, 게이트(GT)에 디스차지 신호(DIS)가 인가되지 않으면 드레인(DR)과 소스(SC)가 전기적으로 서로 차단되고, 게이트(GT)에 디스차지 신호(DIS)가 인가되면 게이트(GT)의 하부의 액티브들(AC)에 채널(channel)이 형성되어 드레인(DR)과 소스(SC)가 전기적으로 서로 연결될 수 있다. 이로 인해, 디스차지 스위치(DIS)의 게이트(GT)에 디스차지 신호(DIS)가 인가되면, 글로벌 라인들(GL)의 전압이 음전압(VNEG)이 공급되는 단자로 빠져나가게 되어 글로벌 라인들(GL)이 디스차지될 수 있다.
디스차지 스위치(DISW)는 제1 실시예의 레이아웃 외에도 다양한 레이아웃들로 형성될 수 있으며, 다양한 레이아웃들은 도 10a 및 도 10b를 참조하여 설명된다.
도 10a는 본 발명의 제2 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이고, 도 10b는 본 발명의 제3 실시 예에 따른 디스차지 스위치를 설명하기 위한 도면이다.
도 10a를 참조하면, 제2 실시 예에 따른 디스차지 스위치(DISW)의 드레인(DR)에는 글로벌 라인들(GL)이 연결될 수 있고, 소스(SC)에는 음전압(VNEG)이 공급될 수 있다. 드레인(DR)이 형성된 액티브들이 게이트(GR)을 통해 소스(SC)가 형성된 영역까지 연장되고, 소스(SC)가 형성된 액티브들은 음전압(VNEG)이 공급되는 터미널(TM)에 공통으로 접할 수 있다. 터미널(TM)의 폭(Y 방향)은 드레인(DR)이 형성된 영역의 폭(Y 방향)보다 좁게 형성될 수 있다.
도 10b를 참조하면, 제2 실시 예에 따른 디스차지 스위치(DISW)의 드레인(DR)에는 글로벌 라인들(GL)이 연결될 수 있고, 소스(SC)에는 음전압(VNEG)이 공급될 수 있다. 드레인(DR)이 형성된 액티브들은 하나의 액티브에 접하고, 하나의 액티브가 게이트(GT)를 통해 소스(SC)로 연장될 수 있다. 소스(SC)가 형성된 액티브의 폭(Y 방향)은 드레인(DR)이 형성된 영역의 폭(Y 방향)보다 좁게 형성될 수 있다.
도 11은 본 발명의 실시 예에 따른 디스차지 스위치의 연결 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 디스차지 스위치(DISW)는 더미 영역(DMR) 내에 형성될 수 있다. 디스차지 스위치(DISW)의 드레인(DR)은 글로벌 라인들(GL)에 공통으로 연결될 수 있고, 소스(SC)에는 음전압(VNEG)이 공급될 수 있다. 게이트(GT)에 양전압 레벨을 가지는 디스차지 신호(DIS)가 인가되면 디스차지 스위치(DISW)가 턴 온(turn on) 되어, 글로벌 라인들(GL)이 디스차지될 수 있다.
도 12는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 접속(access)하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(MD)와 동일하게 구성될 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC micro, eMMC), SD 카드(SD, mini SD, micro SD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원 전압을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, 플래시 메모리들(3221~322n)은 도 2를 참조하여 설명된 메모리 장치(MD)와 동일하게 구성될 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1000: 메모리 시스템 1100: 저장 장치
1200: 컨트롤러 1500: 호스트
MD: 메모리 장치 110: 메모리 셀 어레이
120: 전압 생성기 130: 로우 디코더
140: 페이지 버퍼 그룹 150: 입출력 회로
200: 주변 회로 300: 로직 회로
OFC: 오픈 콘택 영역 DMR: 더미 영역
DISW: 디스차지 스위치 DIS: 디스차지 신호
VNEG: 음전압

Claims (18)

  1. 제1 방향으로 서로 이격되어 배치되며, 상기 제1 방향에 수직한 제2 방향으로 서로 이격되어 배치된 비트 라인들과 상기 제1 방향으로 서로 이격되어 배치된 로컬 라인들이 연결된 메모리 블록들;
    상기 메모리 블록들 사이에 위치하고, 상기 비트 라인들과 주변 회로 사이에서 전압을 전송하기 위한 복수의 콘택들이 형성된 오픈 콘택 영역;
    동작 전압이 공급되는 글로벌 라인들과 상기 로컬 라인들 사이에 배치되며, 로우 어드레스에 응답하여 상기 메모리 블록들 중 하나의 메모리 블록에 상기 동작 전압을 전달하도록 구성된 로우 디코더;
    상기 로우 디코더의 내부에 포함되며, 상기 오픈 콘택 영역과 상기 제2 방향으로 서로 이격되어 배치된 더미 영역; 및
    상기 더미 영역의 내부에 포함되며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치 를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 로우 디코더는,
    상기 메모리 블록들 각각에 대응되는 고전압 스위치들 및 패스 스위치 그룹들을 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 고전압 스위치들은 상기 로우 어드레스에 응답하여 블록 선택 신호를 출력하도록 구성되고,
    상기 패스 스위치 그룹들은 상기 블록 선택 신호에 응답하여 상기 글로벌 라인들과 선택된 로컬 라인들을 서로 연결하도록 구성되는 메모리 장치.
  4. 제3항에 있어서, 상기 디스차지 스위치는,
    상기 패스 스위치 그룹들 사이에 위치되는 메모리 장치.
  5. 제4항에 있어서,
    상기 디스차지 스위치는 트랜지스터로 구현되며,
    상기 트랜지스터는,
    상기 글로벌 라인들에 공통으로 연결된 드레인;
    음전압이 공급되는 소스; 및
    상기 드레인과 상기 소스 사이에 위치하고, 상기 디스차지 신호에 응답하여 상기 드레인과 상기 소스를 전기적으로 서로 연결하는 게이트를 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 드레인 및 상기 소스는 동일한 액티브들에 형성되며,
    상기 액티브들은 상기 제1 방향으로 서로 이격되어 배치되는 메모리 장치.
  7. 제6항에 있어서,
    상기 게이트는 상기 액티브들의 상부에 형성되는 메모리 장치.
  8. 복수의 메모리 블록들;
    동작 전압이 인가되는 글로벌 라인들;
    상기 메모리 블록들에 각각 연결된 로컬 라인들;
    로우 어드레스에 응답하여 상기 로컬 라인들 중 선택된 메모리 블록에 연결된 로컬 라인들을 상기 글로벌 라인들에 연결하도록 구성된 복수의 고전압 스위치들 및 패스 스위치 그룹들; 및
    상기 패스 스위치 그룹들 사이에 위치하며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 고전압 스위치 그룹들과 상기 패스 스위치 그룹들을 쌍을 이루고,
    상기 쌍을 이루는 상기 고전압 스위치 그룹들과 상기 패스 스위치 그룹들은 상기 메모리 블록들에 각각 연결되는 메모리 장치.
  10. 제8항에 있어서, 상기 디스차지 스위치는,
    상기 서로 다른 메모리 블록들에 각각 대응되는 상기 고전압 스위치 그룹들과 상기 패스 스위치 그룹들로 이루어진 쌍들 사이에 배치되는 메모리 장치.
  11. 제8항에 있어서, 상기 디스차지 스위치는,
    상기 패스 스위치 그룹들에 연결된 상기 글로벌 라인들에 공통으로 연결되는 메모리 장치.
  12. 제8항에 있어서, 상기 디스차지 스위치는,
    상기 글로벌 라인들에 공통으로 연결된 드레인과,
    음전압이 공급되는 소스와,
    상기 디스차지 신호에 응답하여 상기 드레인과 상기 소스를 전기적으로 서로 연결하는 게이트를 포함하는 트랜지스터로 구현되는 메모리 장치.
  13. 제8항에 있어서,
    상기 선택된 메모리 블록의 선택된 동작이 수행된 후, 상기 디스차지 신호를 출력하도록 구성된 로직 회로를 더 포함하는 메모리 장치.
  14. 데이터가 저장되며, 로컬 라인들 및 비트 라인들에 연결되는 메모리 블록들;
    콘택들을 통해 상기 비트 라인들에 연결되며, 상기 메모리 블록들과 기판 사이에 위치하는 페이지 버퍼들;
    동작 전압들을 생성하고, 상기 동작 전압들을 글로벌 라인들로 출력하도록 구성되는 전압 생성기;
    상기 메모리 블록들 중에서 선택된 메모리 블록에 상기 동작 전압들을 전송하도록 구성된 패스 스위치 그룹들; 및
    상기 패스 스위치 그룹들 사이에 위치하며, 디스차지 신호에 응답하여 상기 글로벌 라인들을 디스차지하도록 구성된 디스차지 스위치를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 패스 스위치 그룹들 및 상기 디스차지 스위치는 상기 글로벌 라인들에 공통으로 연결되는 메모리 장치.
  16. 제14항에 있어서,
    상기 패스 스위치 그룹들은 상기 글로벌 라인들과 상기 로컬 라인들 사이에 각각 연결된 패스 스위치들을 포함하는 메모리 장치.
  17. 제14항에 있어서, 상기 디스차지 스위치는,
    상기 글로벌 라인들에 공통으로 연결된 드레인과,
    음전압이 공급되는 소스와,
    상기 디스차지 신호에 응답하여 상기 드레인과 상기 소스를 전기적으로 서로 연결하는 게이트를 포함하는 트랜지스터로 구현되는 메모리 장치.
  18. 제17항에 있어서,
    상기 드레인 및 상기 소스는 동일한 액티브들에 형성되며,
    상기 게이트는 상기 액티브들의 상부에 형성되는 메모리 장치.
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