CN106571158B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

一种半导体存储器件，包括：存储单元阵列，包括多个存储单元；连接电路，包括耦接在全局字线与多个存储单元之间的传输晶体管；地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及控制逻辑，根据半导体存储器件的操作状态来控制地址解码器以及施加电压脉冲到全局字线和块字线。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2015年10月7日提交给韩国知识产权局的申请号为10-2015-0141035的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本公开的一个方面涉及电子器件，更具体而言，涉及半导体存储器件及其操作方法。
背景技术
半导体存储器件一种通过使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)而实施的存储器件。半导体器件分为易失性存储器件和非易失性存储器件。
在易失性存储器件中，储存在存储器件中的数据在电源被断开时消失。静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等是易失性存储器件。尽管电源被断开，但非易失性存储器件仍保持储存在存储器件中的数据。只读取存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除且可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)是非易失性存储器件。闪速存储器分为NOR型和NAND型。
发明内容
本申请提供了一种具有改善的可靠性的半导体存储器件及其操作方法。
根据本发明的一方面，提供了一种半导体存储器件，包括：存储单元阵列，包括多个存储单元；连接电路，包括耦接在全局字线与所述多个存储单元之间的传输晶体管；地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及控制逻辑，根据半导体存储器件的操作状态来控制地址解码器以及施加电压脉冲到全局字线和块字线，其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑在每个第一参考时间重复施加电压脉冲到全局字线或块字线。
根据本发明的另一方面，提供了一种半导体存储器件，包括：存储单元阵列，包括多个存储单元；连接电路，包括耦接在全局字线与所述多个存储单元之间的传输晶体管；地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及控制逻辑，根据半导体存储器件的操作状态来控制地址解码器以及施加电压脉冲到全局字线和块字线，其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑施加第一电压脉冲到全局字线，在第二参考时间期间施加第二电压脉冲到块字线，以及将全局字线和块字线放电。
根据本发明的又一方面，提供了一种操作包括多个存储单元的半导体存储器件的方法，所述方法包括：确定半导体存储器件的操作状态是否处在半导体存储器件的就绪状态；施加电压脉冲到全局字线和块字线，全局字线连接所述多个存储单元，块字线耦接到传输晶体管的栅极，传输晶体管耦接在全局字线与所述多个存储单元之间；以及根据半导体存储器件的操作状态的改变将全局字线和块字线放电。
附图说明
图1是说明包括存储器件和控制器的存储系统的框图；
图2是说明存储器件的框图；
图3是说明图2的地址解码器的结构的截面图；
图4是说明图2的存储单元阵列的实施例的平面图；
图5是说明图2的存储单元阵列的另一个实施例的平面图；
图6是说明电荷储存层中的电子的转移现象的平面图；
图7是说明根据本公开的实施例的半导体存储器件的操作方法的流程图；
图8是说明施加给本公开的半导体存储器件的电压脉冲的实施例的平面图；
图9是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图10是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图11是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图12是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图13是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图14是说明施加给本公开的半导体存储器件的电压脉冲的另一个实施例的平面图；
图15是说明包括本公开的半导体存储器件的存储系统的应用的框图；以及
图16是说明包括参照图15描述的存储系统的计算系统的框图。
具体实施方式
各种实施例涉及具有改善的可靠性的半导体存储器件及其操作方法。
根据本公开的一个方面，提供了一种半导体存储器件，包括存储单元阵列，存储单元阵列包括多个存储单元。半导体存储器件还可以包括连接电路，连接电路包括耦接在全局字线与多个存储单元之间的传输晶体管。半导体存储器件还可以包括：地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及控制逻辑，根据半导体存储器件的操作状态通过控制地址解码器来施加电压脉冲到全局字线和块字线。
根据本公开的一个方面，提供了一种操作包括多个存储单元的半导体存储器件的方法，该方法包括：确定半导体存储器件的操作状态是否处在半导体存储器件的就绪状态；以及施加电压脉冲到全局字线和块字线，其中，全局字线连接多个存储单元，块字线耦接到传输晶体管的栅极，传输晶体管耦接在全局字线与多个存储单元之间。
在下文中，将参照附图详细描述本公开的实施例。然而，本公开不限于下面公开的实施例，而可以采用各种形式来实施，且本公开的范围不限于以下实施例。确切地说，提供这些实施例以更加忠实地且完整地公开实施例，以及向本公开所属领域的技术人员完全传达本公开的精神，本公开的范围应通过本公开的权利要求来理解。
本文已经公开了示例实施例，尽管采用了特定结构性或功能性的解释，但是这些解释仅以一般性和描述性的意义来使用和理解，而并非出于限制的目的。
在根据本公开的实施例中，由于可以对形式和细节进行各种改变，因此可以在附图中示出以及在说明书中详细描述具体的实施例。然而，根据本发明构思的实施例不限于具体的公开形状，且本公开的范围应通过包括所有改变、分布和等同的本公开的权利要求来理解。
术语“第一”或“第二”可以用来描述各种元件，但是元件可以不受以上术语限制。在本公开的权利要求的范围之内，所述术语被用来将元件与其他元件区分开来。第一元件可以命名为第二元件。类似地，第二元件可以命名为第一元件。
当元件被描述为“耦接”或“连接”到另一个元件时，将理解的是，该元件可以直接耦接或直接连接到所述另一个元件，但是其他元件可以存在于它们之间。同时，当元件被描述为“直接耦接”或“直接连接”到另一个元件时，将理解的是，其他元件可以不存在于它们之间。换言之，描述元件之间的关系的其他表述“在…之间”和“直接在…之间”或者“相邻”和“直接相邻”可以以基本上相同的方式来理解。
本文已经公开了示例实施例，尽管采用了特定术语，但是示例实施例仅以一般性和描述性的意义来使用和理解，而并非出于限制的目的。单数可以表示复数，除非另外描述。术语“包括”或“具有”可以表示描述的实施例可以“包括”或“具有”描述的特性、数量、状态、操作、元件或它们的组合，且可以理解的是，所述术语可以表示其他特性、数量、状态、操作、元件或它们的组合中的至少一个。
除非另外定义，否则在本公开所属的技术领域内，包括技术术语的所有术语具有与本领域技术人员所理解的相同的含义。通用的术语可以理解为具有语境意义，除非在本说明书中明显地定义，否则术语可以不被理解为过于形式。
将省略对本公开所涉及的技术领域内的技术人员和不相干技术的描述。确切地说，提供这些实施例使得本公开将清楚且完整，这些实施例将向本领域技术人员完全和清楚传达示例实施例的范围。
现在，将在下文中参照附图更全面地描述示例实施例。
图1是说明包括半导体存储器件100和控制器200的存储系统1000的框图。
参见图1，存储系统1000可以包括半导体存储器件100和控制器200。
半导体存储器件100可以响应于控制器200的控制而操作。半导体存储器件100可以包括存储单元阵列，存储单元阵列包括多个存储块。根据实施例，半导体存储器件100可以是闪速存储器件。
半导体存储器件100可以配置成从控制器200经由信道CH接收命令和地址，以及访问存储单元阵列之中的通过地址选中的区域。换言之，半导体存储器件100可以对通过地址选中的区域执行与命令相对应的内部操作。
例如，半导体存储器件100可以执行编程操作、读取操作和删除操作。当执行编程操作时，半导体存储器件100可以将数据编程到通过地址选中的区域。当执行读取操作时，半导体存储器件100可以从通过地址选中的区域读取数据。当执行删除操作时，半导体存储器件100可以删除储存在通过地址选中的区域中的数据。
半导体存储器件100可以包括状态信号发生器101。状态信号发生器101可以输出状态信号，状态信号表示半导体存储器件100是处在就绪状态还是处在繁忙状态。
当半导体存储器件100处在就绪状态时，半导体存储器件100可以完成内部操作以及可以处于备用模式。例如，当半导体存储器件100处于就绪状态时，半导体存储器件100可以完成与命令相对应的编程操作、读取操作或删除操作。
当半导体存储器件100处于繁忙状态时，半导体存储器件100可能没完成内部操作。例如，当半导体存储器件100处于繁忙状态时，半导体存储器件100可能没有完成与命令相对应的编程操作、读取操作或删除操作。
状态信号发生器101可以输出就绪繁忙信号RB作为状态信号。状态信号发生器101可以经由与信道CH不同的就绪繁忙信号线(未示出)耦接到控制器200，以及经由就绪繁忙线输出就绪繁忙信号RB。例如，禁用为逻辑值“高”的就绪繁忙信号RB可以表示半导体存储器件100可以对应于就绪状态，而使能为逻辑值“低”的就绪繁忙信号RB可以表示半导体存储器件100可以对应于繁忙状态。在另一个示例中，当就绪繁忙信号RB的输出端子具有高阻抗时，半导体存储器件100可以对应于就绪状态，以及当就绪繁忙信号RB被使能为逻辑值“低”时，半导体存储器件100可以对应于繁忙状态。
控制器200可以经由信道CH控制半导体存储器件100。控制器200可以响应来自主机(未示出)的请求，以及命令半导体存储器件100。当状态信号指示半导体存储器件100处在就绪状态时，控制器200可以对半导体存储器件100命令具体操作。当状态信号指示半导体存储器件100处在繁忙状态时，控制器200可以处在备用状态直到状态信号指示就绪状态，以及控制器200可以命令半导体存储器件100。
根据实施例，控制器200可以控制半导体存储器件100来执行编程操作、读取操作或删除操作。当执行编程操作时，控制器200可以经由信道CH向半导体存储器件100提供编程命令、可找到数据处的地址和数据。当执行读取操作时，控制器200可以经由信道CH向半导体存储器件100提供读取命令和读取的地址。当执行删除操作时，控制器200可以经由信道CH向半导体存储器件100提供删除命令和要执行删除操作处的地址。
根据实施例，控制器200可以包括诸如随机存取存储器(RAM)、处理单元、主机接口和存储器接口的元件。RAM可以使用半导体存储器件100与主机之间的高速缓存存储器和缓冲存储器中的一种。高速缓存存储器可以是处理单元、半导体存储器件100和主机的操作存储器。处理单元可以控制控制器200的一般操作。
主机接口可以包括用于执行主机与控制器200之间的数据交换的协议。根据实施例，控制器200可以配置成经由以下各种接口协议中的至少一种来与主机通信，诸如通用串行总线协议(USB)、多媒体卡协议(MMC)、外围部件互联协议(PCI)、PCI快速协议(PCI-E)、高级技术附件协议(ATA)、串行ATA协议(SATA)、并行ATA协议(PATA)、小型计算机小接口协议(SCSI)、增强型小型硬盘接口协议(ESDI)、集成驱动电路协议(IDE)、以及私有协议等。
存储器接口可以与半导体存储器件100接口。例如，存储器接口可以包括NAND接口或NOR接口。
图2是说明半导体存储器件100的框图。
参见图2，半导体存储器件100可以包括存储单元阵列110以及外围电路120。
存储单元阵列110可以经由行线RL耦接到地址解码器121。存储单元阵列110可以经由位线BL耦接到读取和写入电路123。
存储单元阵列110可以包括多个存储块。多个存储块中的每个可以包括多个页。多个页中的每个可以包括多个存储单元。根据实施例，多个存储单元可以是非易失性存储单元。这将参照图4和图5详细描述。
外围电路120可以包括地址解码器121、电压发生器122、读取和写入电路123、输入和输出电路124以及控制逻辑125。
地址解码器121可以经由行线RL耦接到存储单元阵列110。地址解码器121可以配置成响应于控制逻辑125的控制来控制行线RL。地址解码器121可以从控制逻辑125接收地址ADDR。
根据实施例，可以基于页单位来执行半导体存储器件100的编程操作和读取操作。当执行编程操作和读取操作时，地址ADDR可以包括块地址和行地址。地址解码器121可以配置成对接收的地址ADDR之中的块地址进行解码。地址解码器121可以根据解码的块地址来选择单个存储块。地址解码器121可以配置成对接收的地址ADDR之中的行地址进行解码。地址解码器121可以包括根据解码的行地址选择的存储块的页。将参照图3更加详细地描述地址解码器121。
根据实施例，可以基于存储块单位来执行半导体存储器件100的删除操作。在删除操作期间，地址ADDR可以包括块地址。地址解码器121可以对块地址解码，以及根据解码的块地址来选择单个存储块。
根据实施例，地址解码器121可以包括块解码器、字线解码器和地址缓冲器。
电压发生器122可以响应于控制逻辑125的控制而操作。电压发生器122可以通过使用提供给半导体存储器件100的外部电源电压来产生内部电源电压。例如，电压发生器122可以通过调节外部电源电压来产生内部电源电压。内部电源电压可以提供给地址解码器121、读取和写入电路123、输入和输出电路124以及控制逻辑125，以及可以用作半导体存储器件100的操作电压。
电压发生器122可以通过使用外部电源电压和内部电源电压中的一个来产生多个电压。根据实施例，电压发生器122可以包括接收内部电源电压的多个泵浦电容器，以及可以通过响应控制逻辑125的控制来产生多个电压，并选择性地激活多个泵浦电容器。例如，电压发生器122可以产生要提供给行线RL的各种电压，以及提供产生的电压至地址解码器121。
读取和写入电路123可以经由位线BL耦接到存储单元阵列110。读取和写入电路123可以响应于控制逻辑125的控制而操作。
当执行编程操作时，读取和写入电路123可以将数据DATA从输入和输出电路124传送到位线BL。根据接收的数据DATA而选中的页的存储单元可以被编程。当执行读取操作时，读取和写入电路123可以经由位线BL从选中的页的存储单元读取数据DATA，以及输出读取的数据DATA到输入和输出电路124。当执行删除操作时，读取和写入电路123可以将位线BL浮置。
根据实施例，读取和写入电路123可以包括页缓冲器(或页寄存器)和行选择电路。
控制逻辑125可以耦接到地址解码器121、电压发生器122、读取和写入电路123以及输入和输出电路124。控制逻辑125可以从输入和输出电路124接收命令CMD和地址ADDR。控制逻辑125可以控制半导体存储器件100来执行与命令CMD相对应的内部操作。控制逻辑125可以将地址ADDR传送到地址解码器121以控制地址解码器121。
控制逻辑125可以包括就绪繁忙信号发生器126。就绪繁忙信号发生器126可以对应于参照图1描述的状态信号发生器101。控制逻辑125可以内部地传送与半导体存储器件100的操作状态相关的信息到就绪繁忙信号发生器126。就绪繁忙信号发生器126可以配置成根据内部传送的信息来输出就绪繁忙信号RB。
图3是说明图2的地址解码器的结构的平面图。
参见图3，半导体存储器件的地址解码器121可以包括线解码器121_1、连接电路121_21至121_2m以及块解码器121_3。
线解码器121_1可以配置成响应于从控制逻辑125接收的信号CMDv来输出操作电压至全局线GSSL、GWL0至GWL15、GPG以及GDSL。例如，线解码器121_1可以输出用于存储单元的编程操作、读取操作和删除操作的操作电压到全局线GSSL、GWL0至GWL15、GPG以及GDSL。
连接电路121_21至121_2m可以分别耦接在全局线GSSL、GWL0至GWL15、GPG以及GDSL与存储块的局域线SSL、WL0至WL15、PG以及DSL之间，以及响应于块解码器121_3的块选择信号Vsel_0至Vsel_m而操作。换言之，从线解码器121_1输出到全局线GSSL、GWL0至GWL15、GPG以及GDSL的操作电压(例如，编程电压、删除电压、读取电压、通过电压、管栅电压和验证电压等)可以传送到选中的存储块的局域线SSL、WL0至WL15、PG以及DSL。连接电路121_21至121_2m响应于块解码器121_3的块选择信号Vsel_0至Vsel_m，可以选择性地将全局线GSSL、GWL0至GWL15、GPG以及GDSL与存储单元阵列110的选中的存储块的局域线SSL、WL0至WL15、PG以及DSL连接。
每个连接电路121_21至121_2m可以包括分别耦接在全局线GSSL、GWL0至GWL15、GPG以及GDSL与包括多个存储单元的存储块的局域线SSL、WL0至WL15、PG以及DSL之间的晶体管。连接晶体管可以是传输晶体管121_4。连接电路121_21至121_2m可以根据块选择信号Vsel_0至Vsel_m来将全局线GSSL、GWL0至GWL15、GPG以及GDSL与局域字线WL0至WL15连接。块选择信号Vsel_0至Vsel_m可以传输经过例如耦接到块字线和全局字线GWL0至GWL15的传输晶体管121_4的栅极以及多个存储单元的栅极。另外，块选择信号Vsel_0至Vsel_m可以具有比传输晶体管121_4的阈值电压高的电压电平。
连接电路121_21至121_2m可以包括在闪速存储器件的每个存储块中，连接电路121_21至121_2m可以响应于块解码器121_3的块选择信号Vsel_0至Vsel_m而选择性地操作。例如，通过块解码器121_3的块选择信号Vsel_0至Vsel_m选中的连接电路121_21至121_2m之中的单个连接电路可以选择性地操作。块选择信号Vsel_0至Vsel_m可以经由耦接到连接电路121_21至121_2m的块字线而施加。
块解码器121_3可以响应于行地址信号RADD而分别输出块选择信号Vsel_0至Vsel_m到连接电路121_21至121_2m。根据行地址信号RADD，块选择信号Vsel_0至Vsel_m中的单个信号可以被激活，其余的信号可以被去激活。被输入激活的块选择信号Vsel_0的连接电路121_21可以传送全局线GSSL、GWL0至GWL15、GPG以及GDSL的操作电压到选中的存储块，而没有电压降。被输入去激活的块选择信号Vsel_m的连接电路121_2m可以防止输出到全局线GSSL、GWL0至GWL15、GPG以及GDSL的操作电压被传送到存储块。
与此同时，参见图1和图2，控制逻辑125的就绪繁忙信号发生器126可以控制电压发生器122和地址解码器121，以在就绪状态的信号输出时使能要施加给存储单元阵列的偏置电压。
具体地，当从就绪繁忙信号发生器126输出就绪状态的信号时，控制逻辑125可以控制电压发生器122和地址解码器121，以将第一电压施加到耦接到线解码器121_1的全局字线GWL0至GWL15。此外，控制逻辑125可以控制块解码器121_3、电压发生器122以及地址解码器121来使能要施加给连接电路121_21至121_2m的第二电压。
图4是说明图2的存储单元阵列的实施例的平面图。
参见图4，存储单元阵列110可以包括多个存储块BLK1至BLKz。在图4中，为了便于理解，可以示出第一存储块BLK1的内部配置，以及可以省略其余的存储块BLK2至BLKz的内部配置。第二存储块BLK2至第z存储块BLKz可以采用与第一存储块BLK1基本相同的方式来配置。
参见图4，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。根据实施例，多个单元串CS11至CS1m和CS21至CS2m中的每个可以形成为U型。在第一存储块BLK1中，可以在行方向(换言之，+X方向)上布置m个单元串。在图4中，示出了布置在行方向上的单元串中的两个。为了方便解释，对于每个存储块BLK1至BLKz，可以在行方向上布置至少3个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、管晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储单元MC1至MCn中的每个可以具有彼此相似的结构。根据实施例，选择晶体管SST和DST以及存储单元MC1至MCn中的每个可以具有沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。根据实施例，可以向每个单元串设置柱体，柱体提供至少一个沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。
每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与存储单元MC1至MCp之间。
根据实施例，布置在相同行的单元串的源极选择晶体管SST可以耦接到在行方向上延伸的源极选择线，以及布置在不同行的单元串的源极选择晶体管SST可以耦接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管SST可以耦接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管SST可以耦接到第二源极选择线SSL2。
根据另一个实施例，单元串CS11至CS1m以及CS21至CS2m的源极选择晶体管SST可以共同耦接到单个源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn可以耦接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储单元MC1至第n存储单元MCn可以分为第一存储单元MC1至第p存储单元MCp以及第p+1存储单元MCp+1到第n存储单元MCn。第一存储单元MC1至第p存储单元MCp可以顺序地布置且在+z的反向方向上，以及串联耦接在源极选择晶体管SST与管晶体管PT之间。第p+1存储单元MCp+1到第n存储单元MCn可以顺序地布置且在+z方向上，以及串联耦接在管晶体管PT与漏极选择晶体管DST之间。第一存储单元MC1至第p存储单元MCp与第p+1存储单元MCp+1到第n存储单元MCn可以经由管晶体管PT耦接。每个单元串的第一存储单元MC1至第n存储单元MCn的栅极可以分别耦接到第一字线WL1至第n字线WLn。
根据实施例，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。当提供虚拟存储单元时，可以稳定地控制相应单元串的电压和电流。因此，可以改善储存在存储块BLK1中的数据的可靠性。
每个单元串的管晶体管PT的栅极可以耦接到管线PL。
每个单元串的漏极选择晶体管DST可以耦接在相应的位线BL与存储单元MCp+1至MCn之间。布置在行方向上的单元串可以耦接到在行方向上延伸的漏极选择线DSL。第一行的单元串CS11至CS1m的漏极选择晶体管可以耦接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管可以耦接到第二漏极选择线DSL2。
布置在列方向上的单元串可以耦接到沿列方向延伸的位线BL。在图4中，第一列的单元串CS11和CS21可以耦接到第一位线BL1。第m列的单元串CS11和CS21可以耦接到第m位线BLm。
在行方向上布置的单元串中的与相同字线行耦接的存储单元可以构成单个页。例如，第一行的单元串CS11至CS1m之中的耦接到第一字线WL1的存储单元可以构成页。第二行的单元串CS21至CS2m之中的耦接到第一字线WL1的存储单元可以构成另一页。可以通过选择漏极选择线DSL1和DSL2中的一个来选择布置在行方向上的单元串。可以通过选择字线WL1至WLn中的一个来选择单元串的页。
图5是说明图2的存储单元阵列110的另一个实施例的框图。
参见图5，存储单元阵列110可以包括多个存储块BLK1’至BLKz’。在图5中，为了便于理解，可以示出第一存储块BLK1’的内部配置，而可以省略其余存储块BLK2’至BLKz’的内部配置。第二存储块BLK2’至第z存储块BLKz’可以采用与第一存储块BLK1’基本相同的方式来配置。
第一存储块BLK1’可以包括多个单元串CS11’至CS1m’以及CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以在+Z方向上延伸。在第一存储块BLK1’中，M个单元串可以布置在+X方向上。在图5中，示出了布置在+Y方向上的两个单元串。然而，为了便于理解，可以在+Y方向上布置3个或更多个单元串。
多个单元串CS11’至CS1m’以及CS21’至CS2m’中的每个可以包括至少一个源极选择晶体管SST、第一存储单元MC1至第n存储单元MCn、以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与存储单元MC1至MCn之间。单元串CS11’至CS1m’的源极选择晶体管SST可以布置在相同的行，以及可以耦接到相同的源极选择线SSL1。布置在第一行的单元串CS11’至CS1m’的源极选择晶体管SST可以耦接到第一源极选择线SSL1。布置在第二行的单元串CS21’至CS2m’的源极选择晶体管SST可以耦接到第二源极选择线SSL2。根据另一个实施例，单元串CS11’至CS1m’以及CS21’至CS2m’的源极选择晶体管可以耦接到单个源极选择线。
每个单元串的第一存储单元MC1至第n存储单元MCn可以串联耦接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储单元MC1至第n存储单元MCn的栅极可以分别耦接到第一字线WL1至第n字线WLn。
根据实施例，第一存储单元MC1至第n存储单元MCn中的至少一个可以用作虚拟存储单元。当提供虚拟存储单元时，可以稳定地控制相应单元串的电压或电流。因此，可以改善储存在存储块BLK1’中的数据的可靠性。
每个单元串的漏极选择晶体管DST可以耦接在相应的位线BL与存储单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可以耦接到沿行方向延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管可以耦接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管可以耦接到第二漏极选择线DSL2。
除了每个单元串不包括管晶体管PT之外，图5的存储块BLK1’可以具有与图4的存储块BLK1类似的等效电路。
图6是说明电荷储存层中的电子的偏移现象的平面图。
图6示意地示出图3或图5中描述的单元串中包括的多个存储单元503、505、507和509的结构。
当半导体存储器件处于就绪状态时，由于可以向全局线和耦接到存储单元阵列的传输晶体管施加0V的电势，因此存储单元阵列中的局域线处于浮置状态。存储单元503、505、507和509处在电荷储存层CTN中充电有电子的编程状态。
当在沟道层501中存在大量电子511时，沟道层501中的电子511可以通过排斥力来推开沟道层501中的电子511。因此，由于在执行读取操作时可以重新输入挤出的电子，因此可以发生存储单元的阈值电压的正Vt偏移。阈值电压的偏移可以对半导体存储器件的可靠性造成不利影响。
此外，当单元串的两端的选择线是浮置节点时，电荷可以在通过选择晶体管的摇摆特征而转移到沟道层501之后重新排列。此外，结聚(junction poly)是浮置节点，栅极诱导漏极泄漏(GIDL)可以产生，以及通过内部电子电荷而转移的电荷的量可以增加。
因此，在本公开中，当存储单元的操作处在禁用段时，换言之，当就绪繁忙信号处在逻辑值为“高”的状态时，可以施加偏压到字线，以及可以减少电荷储存层与沟道层之间的内部电子电荷。
图7是说明根据本公开的半导体存储器件的操作的流程图。
根据图7，在步骤601，半导体存储器件可以确定就绪繁忙信号是否被禁用。具有逻辑“高”的被禁用的就绪繁忙信号可以表示半导体存储器件处于就绪状态，以及具有逻辑“低”的被使能的就绪繁忙信号可以表示半导体存储器件处于繁忙状态。
当半导体存储器件处于就绪状态时，相应的半导体存储器件可以完成与命令相对应的编程操作、读取操作和删除操作。
当半导体存储器件处于繁忙状态时，相应的半导体存储器件可以执行内部操作。例如，当半导体存储器件处于繁忙状态时，半导体存储器件执行与命令相对应的编程操作、读取操作和删除操作。
作为步骤601处的确定的结果，当就绪繁忙信号被禁用时，半导体存储器件进行到步骤603。否则，由于半导体存储器件不能完成内部操作，因此半导体存储器件可以在步骤601处持续地确定就绪繁忙信号是否被禁用直到就绪繁忙信号被禁用。
在步骤603，半导体存储器件可以向全局字线施加偏压以及阻断字线(传输晶体管)。具体地，半导体存储器件可以施加第一电压到全局字线以及施加第二电压到块字线。
第一电压的电平可以与第二电压的电平相同，或者高于第二电压的电平。此外，第二电压可以高于传输晶体管的阈值电压，以将块字线彼此耦接的传输晶体管导通。
根据各种实施例，第二电压的电平可以高于第一电压的电平。在就绪状态，可以将偏压施加给存储单元阵列的字线，以抑制图6中描述的电荷重分布现象，第一电压的电平和第二电压的电平不限于描述的条件。
在步骤605，半导体存储器件可以确定就绪繁忙信号是否被使能。进行前述事项是为了在就绪状态期间施加第一电压和第二电压到全局字线和块字线。
结果，当就绪繁忙信号未被使能时，半导体存储器件可以进行到步骤603以及持续地施加偏压。
半导体存储器件可以在就绪繁忙信号被使能时进行到步骤607。
在步骤607，半导体存储器件可以将施加给全局字线和块字线的偏压放电。如图7所示，半导体存储器件可以在使能的就绪繁忙信号的肯定性的确定之后开始放电。尽管未示出，但半导体存储器件可以在禁用状态期间将命令、地址和数据输入到半导体存储器件时开始放电，使得全局线和块字线中的每个的电势可以在就绪繁忙信号的使能时段期间达到接地状态。
根据各种实施例，全局字线和块字线的电压电平可能不能放电到0V，但是可以放电到正的低电压电平。
将描述施加给全局字线和块字线的第一电压和第二电压的各种实施例。
图8是说明施加给半导体存储器件的电压脉冲的实施例的平面图。
参见图8，当就绪繁忙信号RB如图7所述那样被禁用为逻辑值“高”时，控制逻辑125可以分别施加电压脉冲到全局字线GWL和块字线BLKWL。地址解码器121可以耦接到块字线BLKWL。第一电压脉冲V1可以施加给全局字线GWL，第二电压脉冲V2可以施加给块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者高于第二电压脉冲V2的电平。此外，第二电压脉冲V2可以高于传输晶体管的阈值电压，以导通耦接到块字线的传输晶体管。
当施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，以及施加到全局字线GWL的第一电压脉冲V1可以施加到局域字线。当第一电压脉冲V1施加到局域字线时，电荷储存层与沟道层之间的内部电子电荷可以减少。
在图8中，可以分别施加电压脉冲到全局字线GWL和块字线BLKWL，以适应就绪繁忙信号RB的禁用段。当就绪繁忙信号RB被使能时，半导体存储器件可以将全局字线GWL和块字线BLKWL的电压放电。全局字线GWL和块字线BLKWL的电压可以放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图9是说明施加给半导体存储器件的电压脉冲的另一个实施例的平面图。
参见图9，当就绪繁忙信号RB被禁用为逻辑值“高”时，半导体存储器件可以分别施加偏压到全局字线GWL和块字线BLKWL。第一电压脉冲V1可以施加到全局字线GWL，第二电压脉冲V2可以施加到块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者比第二电压脉冲V2的电平高。此外，第二电压脉冲V2可以高于传输晶体管的阈值电压，以导通耦接到块字线的传输晶体管。
当控制逻辑125根据半导体存储器件的操作状态施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，以及施加到全局字线GWL的第一电压脉冲V1可以施加到局域字线。当施加第一电压脉冲V1到局域字线时，可以减少电荷储存层与沟道层之间的内部电子电荷。
在图9中，当半导体存储器件100的操作状态为就绪状态时，在每个第一参考时间t1，电压脉冲可以由控制逻辑125重复地施加到全局字线GWL和块字线BLKWL。通过施加电压脉冲到就绪状态下的存储单元比图8中的时间少的时间，可以防止存储单元的劣化，以及可以降低功耗。当就绪繁忙信号RB被使能时，半导体存储器件可以将全局字线GWL和块字线BLKWL的电压放电。全局字线GWL和块字线BLKWL的电压可以被放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图10是说明施加给半导体存储器件的电压脉冲的另一个实施例的平面图。
参见图10，当就绪繁忙信号RB被禁用为逻辑值“高”时，半导体存储器件可以分别施加偏压到全局字线GWL和块字线BLKWL。第一电压脉冲V1可以施加到全局字线GWL，第二电压脉冲V2可以施加到块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者比第二电压脉冲V2的电平高。此外，第二电压脉冲V2可以比传输晶体管的阈值电压高，以导通耦接到块字线的传输晶体管。
当通过控制逻辑125施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，以及施加给全局字线GWL的第一电压脉冲V1可以施加给局域字线。当施加第一电压脉冲V1到局域字线时，可以减少电荷储存层与沟道层之间的内部电子电荷。
在图10中，通过控制逻辑125可以在就绪繁忙信号RB的禁用段持续地施加第一电压脉冲V1到全局字线GWL，通过控制逻辑125可以在每个第一参考时间t1重复地施加第二电压脉冲V2到块字线BLKWL，第二电压脉冲V2可以周期性地导通传输晶体管。根据图10的实施例，可以通过持续地施加第二电压脉冲V2到块字线BLKWL来减少功耗。可以通过在禁用段持续地施加第一电压脉冲V1来提高减小电荷储存层与沟道层之间的内部电场的效果。当就绪繁忙信号RB被使能时，半导体存储器件可以将全局字线GWL和块字线BLKWL的电压放电。全局字线GWL和块字线BLKWL的电压可以放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图11是说明施加给半导体存储器件的电压脉冲的另一个实施例的平面图。
参见图11，当就绪繁忙信号RB被禁用为逻辑值“高”时，半导体存储器件可以分别施加偏压到全局字线GWL和块字线BLKWL。第一电压脉冲V1可以施加到全局字线GWL，第二电压脉冲V2可以施加到块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者比第二电压脉冲V2的电平高。此外，第二电压脉冲V2可以比传输晶体管的阈值电压高，以导通耦接到块字线的传输晶体管。
当根据半导体存储器件的操作状态通过控制逻辑125施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，施加给全局字线GWL的第一电压脉冲V1可以施加给局域字线。当施加第一电压脉冲V1到局域字线时，可以减少电荷储存层与沟道层之间的内部电子电荷。
与图12不同，在图11中，可以在第二参考时间t2期间施加第二电压脉冲V2到块字线BLKWL，之后不施加。第二参考时间t2可以与图9或图10中的第一参考时间t1相同，或者比图9或图10中的第一参考时间t1长。根据图11的实施例，通过在第二参考时间t2期间施加和放电第二电压脉冲V2到块字线BLKWL，来在对局域字线自由充电之后，形成浮置状态。半导体存储器件可以将块字线BLKWL的电压放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
根据图11的实施例，相比于图10的实施例，可以更多地降低功耗。可以通过在禁用段持续地施加第一电压脉冲V1，来提高减小电荷储存层与沟道层之间的内部电子电荷的效果。当就绪繁忙信号RB被使能时，半导体存储器件可以将全局字线GWL的电压放电。全局字线GWL的电压可以被放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图12是说明施加给半导体存储器件的电压脉冲的另一个实施例的平面图。
参见图12，当就绪繁忙信号RB被禁用为逻辑值“高”时，半导体存储器件可以分别施加偏压到全局字线GWL和块字线BLKWL。第一电压脉冲V1可以施加到全局字线GWL，第二电压脉冲V2可以施加到块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者比第二电压脉冲V2的电平高。此外，第二电压脉冲V2可以比传输晶体管的阈值电压高，以导通耦接到块字线的传输晶体管。
当通过控制逻辑125施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，施加给全局字线GWL的第一电压脉冲V1可以施加给局域字线。当施加第一电压脉冲V1到局域字线时，可以减少电荷储存层与沟道层之间的内部电子电荷。
在图12中，可以分别施加电压脉冲到全局字线GWL和块字线BLKWL，适应就绪繁忙信号RB的禁用段。相比于图8的实施例，当就绪繁忙信号RB被使能时，半导体存储器件的控制逻辑125可以将全局字线GWL的电压放电，以及在全局字线GWL被放电后的第三参考时间t3之后，将块字线BLKWL的电压放电。全局字线GWL和块字线BLKWL的电压可以被放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图13是说明施加给半导体存储器件的电压脉冲的另一个实施例的平面图。
参见图13，在就绪繁忙信号RB被禁用为逻辑值“高”之前，半导体存储器件可以分别施加偏压到全局字线GWL和块字线BLKWL。具体地，半导体存储器件可以在就绪繁忙信号RB被禁用之前的第四参考时间(t4)，分别施加偏压到全局字线GWL和块字线BLKWL。在半导体器件的操作状态转变到就绪状态之前的第四参考时间(t4)，控制逻辑125可以施加第一电压脉冲V1到全局字线GWL，以及第二电压脉冲V2可以施加到块字线BLKWL。第一电压脉冲V1的电平可以与第二电压脉冲V2的电平相同，或者比第二电压脉冲V2的电平高。此外，第二电压脉冲V2可以比传输晶体管的阈值电压高，以导通耦接到块字线的传输晶体管。
当通过控制逻辑125施加电压脉冲到全局字线GWL和块字线BLKWL时，耦接到块字线BLKWL的传输晶体管可以导通，施加到全局字线GWL的第一电压脉冲V1可以施加到局域字线。当电压施加给局域字线时，可以减少电荷储存层与沟道层之间的内部电子电荷。当就绪繁忙信号RB被使能时，半导体存储器件可以将全局字线GWL和块字线BLKWL的电压放电。全局字线GWL和块字线BLKWL的电压可以被放电到具有较低的电压电平，该较低的电压电平具有预定的正值，而不是0V。
图14是说明根据另一个实施例的半导体存储器件的操作的平面图。
图14示出施加给存储块的全局字线GWL以及两端的选择线GDSL和GSSL的电压。
在图14中，在根据图8至图13的实施例中，作为示例将描述如下状态，即，其中第一电压脉冲V1可以施加到全局字线GWL，以及第二电压脉冲V2可以施加到块传输晶体管。
根据图14，半导体可以施加0V到两端的选择线GDSL和GSSL，以及将选择晶体管截止，以防止电荷形成在结聚中或者防止电荷转移到单元串中的沟道层。在各种实施例中，半导体存储器件可以采用与选择晶体管基本相同的方式来施加0V到结单元1300，以及抑制重叠区中因GIDL而产生电荷。
图15是说明存储系统1000的应用2000的框图。
参见图15，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以分为多个组。
在图15中，多个组可以分别经由第一信道CH1至第k信道CHk与控制器2200通信。每个半导体存储芯片可以采用与参照图4描述的半导体存储器件100基本相同的方式来配置和操作。
每个组可以配置成经由公共信道与控制器2200通信。控制器2200可以采用与参照图1描述的控制器2200基本相同的方式来配置，以及配置成经由多个信道CH1至CHk控制半导体存储器件2100的多个存储芯片。
在图15中，多个半导体存储芯片可以耦接到信道。然而，存储系统2000可以修改为将半导体存储芯片连接到信道。
控制器2200和半导体存储器件2100可以集成为半导体存储器件。根据实施例，控制器2200和半导体存储器件2100可以集成为半导体存储器件以及构成存储卡。例如，控制器2200和半导体存储器件2100可以集成为半导体存储器件以及构成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡SM和SMC、记忆棒、多媒体卡(MMC、RS-MMC和MMC微型)、SD卡(SD、迷你SD、微型SD和SDHC)或通用闪速存储器件UFS。
控制器2200和半导体存储器件2100可以集成为半导体器件以及构成固态驱动器(SSD)。固态驱动器(SSD)可以包括配置成储存数据在半导体存储器中的储存设备。当存储系统2000用作固态驱动器(SSD)时，可以显著提高耦接到存储系统2000的主机的操作速度。
根据另一个实施例，存储系统2000可以提供作为以下设备的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机(便携式)、网络板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数码相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、在无线环境下发送和接收信息的设备、配置在计算机网络中的各种电子设备中的一个、配置在远程信息网络中的各种电子设备中的一个、RFID设备、配置在计算系统中的各种电子设备中的一个。
根据实施例，半导体存储器件2100或存储系统2000可以安装成各种封装形状。例如，半导体存储器件2100或存储系统2000可以采用以下方式来安装和/或封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包中裸片(die in waffle pack)、晶片形式裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型集成电路(SOIC)、收缩型小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)以及晶片级处理层叠封装(WSP)。
图16是说明包括参照图15描述的存储系统2000的计算系统3000的框图。
参见图16，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500而耦接到中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300以及电源3400。经由用户接口3300提供的数据或中央处理单元3100所处理的数据可以储存在存储系统2000中。
参见图16，半导体存储器件2100可以经由控制器2200电耦接到系统总线3500。然而，半导体存储器件2100可以配置成直接电耦接到系统总线3500。可以由中央处理单元3100和RAM 3200执行控制器2200的功能。
在图16中，可以提供参照图15描述的存储系统2000。然而，可以用参照图1描述的存储系统1000来替换存储系统2000。根据实施例，计算系统3000可以配置成包括参照图1和图15描述的存储系统1000和2000。
尽管利用有限的实施例和附图公开了本公开，但是本公开不限于公开的实施例，本领域技术人员可以进行形式和细节上的各种改变。
因此，本公开的范围应当通过本公开的权利要求和后续描述的等同物来理解。
在实施例中，可以执行或省略所有的步骤。步骤可以不需要按顺序来执行，以及可以被颠倒。同时，本公开不限于下面公开的实施例而可以采用各种形式来实施，本公开的范围不限于下面的实施例。确切地说，提供实施例以更忠实地和完全地公开本公开，以及向本领域技术人员完全传达本公开的精神。
本文已经公开了示例实施例，尽管采用了特定术语，但是它们仅以一般性和描述性的意义来使用和解释，而并非出于限制的目的。对于本公开所属技术领域的技术人员而言，本领域技术人员可以基于本公开的精神来进行形式和细节上的各种改变。
根据实施例，提供了一种具有改善的可靠性的半导体存储器件及其操作方法。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元；
连接电路，包括耦接在全局字线与所述多个存储单元之间的传输晶体管；
地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及
控制逻辑，根据半导体存储器件的操作状态来控制地址解码器以及施加电压脉冲到全局字线和块字线，
其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑在每个第一参考时间重复施加电压脉冲到全局字线或块字线。
2.根据权利要求1所述的半导体存储器件，其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑施加第一电压脉冲到全局字线，以及施加第二电压脉冲到块字线。
3.根据权利要求2所述的半导体存储器件，其中，第一电压脉冲和第二电压脉冲具有相同的电压电平。
4.根据权利要求2所述的半导体存储器件，其中，第一电压脉冲具有比第二电压脉冲高的电压电平。
5.根据权利要求2所述的半导体存储器件，其中，第二电压脉冲具有比传输晶体管的阈值电压高的电压电平。
6.根据权利要求1所述的半导体存储器件，其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑施加第一电压脉冲到全局字线，以及在每个第一参考时间重复施加第二电压脉冲到块字线。
7.根据权利要求1所述的半导体存储器件，其中，在半导体存储器件的操作状态转变为就绪状态之前的第四参考时间期间，控制逻辑施加第一电压脉冲到全局字线，以及施加第二电压脉冲到块字线。
8.一种半导体存储器件，包括：
存储单元阵列，包括多个存储单元；
连接电路，包括耦接在全局字线与所述多个存储单元之间的传输晶体管；
地址解码器，耦接到块字线和全局字线，块字线耦接到传输晶体管的栅极；以及
控制逻辑，根据半导体存储器件的操作状态来控制地址解码器以及施加电压脉冲到全局字线和块字线，
其中，当半导体存储器件的操作状态处在就绪状态时，控制逻辑施加第一电压脉冲到全局字线，在第二参考时间期间施加第二电压脉冲到块字线，以及将全局字线和块字线放电。
9.根据权利要求8所述的半导体存储器件，其中，控制逻辑根据半导体存储器件的操作状态的改变将全局字线和块字线放电。
10.根据权利要求9所述的半导体存储器件，其中，当半导体存储器件的操作状态从就绪状态转变为繁忙状态时，控制逻辑将全局字线放电，当在全局字线被放电之后过去第三参考时间时，控制逻辑将块字线放电。
11.一种操作包括多个存储单元的半导体存储器件的方法，所述方法包括：
确定半导体存储器件的操作状态是否处在半导体存储器件的就绪状态；
施加电压脉冲到全局字线和块字线，全局字线连接所述多个存储单元，块字线耦接到传输晶体管的栅极，传输晶体管耦接在全局字线与所述多个存储单元之间；以及
根据半导体存储器件的操作状态的改变将全局字线和块字线放电。
12.根据权利要求11所述的方法，其中，放电的步骤包括：当半导体存储器件的操作状态从就绪状态转变为繁忙状态时将全局字线放电，以及当在全局字线被放电之后过去第三参考时间时将块字线放电。
13.根据权利要求11所述的方法，其中，施加电压脉冲的步骤包括：当半导体存储器件的操作状态处在就绪状态时施加第一电压脉冲到全局字线，以及施加第二电压脉冲到块字线。
14.根据权利要求13所述的方法，其中，第一电压脉冲和第二电压脉冲具有相同的电压电平。
15.根据权利要求13所述的方法，其中，第一电压脉冲具有比第二电压脉冲高的电压电平。
16.根据权利要求13所述的方法，其中，第二电压脉冲具有比传输晶体管的阈值电压高的电压电平。
17.根据权利要求11所述的方法，其中，当半导体存储器件的操作状态处在就绪状态时，在每个第一参考时间重复施加电压脉冲到全局字线和块字线。
18.根据权利要求11所述的方法，其中，施加电压脉冲的步骤包括：当半导体存储器件的操作状态处在就绪状态时，施加第一电压脉冲到全局字线，以及在每个第一参考时间重复施加第二电压脉冲到块字线。
19.根据权利要求11所述的方法，其中，施加电压脉冲的步骤包括：当半导体存储器件的操作状态处在就绪状态时，施加第一电压脉冲到全局字线，在第二参考时间期间施加第二电压脉冲到块字线，以及将第一电压脉冲和第二电压脉冲放电。
20.根据权利要求11所述的方法，其中，施加电压脉冲的步骤包括：在半导体存储器件的操作状态从就绪状态转变为繁忙状态的第四参考时间之前，施加第一电压脉冲到全局字线，以及施加第二电压脉冲到块字线。
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