KR102053282B1 - 어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법 - Google Patents

어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 어드레스 디코더는 복수의 패스 트랜지스터 그룹들, 복수의 패스 트랜지스터 그룹들에 공통 연결되는 메모리 블록 선택기, 그리고 블록 그룹 어드레스에 따라 블록 워드 라인을 통해 상기 메모리 선택기에 인에이블 신호를 전달하도록 구성되는 블록 디코딩부를 포함한다. 메모리 블록 선택기는 블록 선택 신호에 따라 복수의 패스 트랜지스터 그룹들 중 하나를 활성화한다.

Description

어드레스 디코더, 그것의 포함하는 반도체 메모리 장치, 그리고 그것의 동작 방법{ADDRESS DECODER, SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
최근, 반도체 메모리 장치의 고 집적화가 요구됨에 따라, 메모리 셀 어레이를 구동하기 위한 주변 회로의 소모 면적을 감소시키기 위한 노력이 활발히 진행되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 소모 면적을 감소시키기 위한 것이다.
본 발명의 실시 예에 따른 어드레스 디코더는 복수의 패스 트랜지스터 그룹들; 상기 복수의 패스 트랜지스터 그룹들에 공통 연결되는 메모리 블록 선택기; 및 블록 워드 라인을 통해 상기 메모리 블록 선택기에 연결되고, 블록 그룹 어드레스에 따라 상기 블록 워드 라인을 통해 인에이블 신호를 전달하도록 구성되는 블록 디코딩부를 포함한다. 상기 메모리 블록 선택기는 블록 선택 신호에 따라 상기 복수의 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 전달하여 상기 복수의 패스 트랜지스터 그룹들 중 하나를 활성화하도록 구성된다.
상기 블록 그룹 어드레스 및 상기 블록 선택 신호는 상기 선택된 메모리 블록에 엑세스하기 위해 외부로부터 수신된 블록 어드레스에 포함될 수 있다.
실시 예로서, 복수의 패스 트랜지스터 그룹들 각각은 해당 로컬 워드 라인들과 글로벌 워드 라인들 사이에 연결되고, 상기 활성화된 패스 트랜지스터 그룹은 상기 해당 로컬 워드 라인들과 상기 글로벌 워드 라인들을 전기적으로 연결하도록 구성될 수 있다.
실시 예로서, 상기 어드레스 디코더는 행 어드레스에 따라 상기 글로벌 워드 라인들을 제어하는 행 디코더를 더 포함할 수 있다.
실시 예로서, 상기 복수의 패스 트랜지스터들은 제 1 및 제 2 패스 트랜지스터들이고, 상기 블록 선택 신호는 하나의 데이터 비트에 의해 정의되고, 상기 메모리 블록 선택기는 상기 블록 선택 신호에 따라 상기 제 1 및 제 2 패스 트랜지스터들 중 하나에 상기 인에이블 신호를 전달하도록 구성될 수 있다.
실시 예로서, 상기 메모리 블록 선택기는 상기 제 1 패스 트랜지스터 그룹과 상기 블록 워드 라인 사이에 연결되는 제 1 스위칭 회로; 및 상기 제 2 패스 트랜지스터 그룹과 상기 블록 워드 라인 사이에 연결되는 제 2 스위칭 회로를 포함하되, 상기 제 1 및 제 2 스위칭 회로들은 상기 블록 선택 신호에 응답하여 동작할 수 있다.
실시 예로서, 상기 제 1 스위칭 회로는 상기 블록 선택 신호의 논리 레벨이 로우일 때 상기 인에이블 신호를 상기 제 1 패스 트랜지스터 그룹에 전달하고, 상기 제 2 스위칭 회로는 상기 블록 선택 신호의 논리 레벨이 하이일 때 상기 인에이블 신호를 상기 제 2 패스 트랜지스터 그룹에 전달하도록 구성될 수 있다.
실시 예로서, 상기 블록 선택 신호를 수신하고, 반전된 블록 선택 신호를 발생하도록 구성되는 인버터를 더 포함하고, 상기 메모리 블록 선택기는 상기 블록 선택 신호 및 상기 반전된 블록 선택 신호에 따라 상기 복수의 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 전달하도록 구성될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 각각 포함하는 메모리 블록 그룹들; 상기 메모리 블록 그룹들에 각각 연결되고, 블록 선택 신호를 공통 수신하도록 구성되는 블록 선택부들; 및 상기 블록 선택부들에 각각 연결되고, 블록 그룹 어드레스에 따라 상기 블록 선택부들 중 하나를 선택하도록 구성되는 블록 디코딩부들을 포함한다. 상기 선택된 블록 선택부는 상기 블록 선택 신호에 따라 해당 메모리 블록 그룹의 메모리 블록들 중 하나를 선택하도록 구성된다.
실시 예로서, 상기 반도체 메모리 장치는 상기 메모리 블록 그룹들에 각각 연결되고, 상기 블록 선택 신호를 공통 수신하도록 구성되는 제 2 블록 선택부들; 및 상기 블록 선택부들에 각각 연결되고, 상기 블록 그룹 어드레스에 따라 상기 제 2 블록 선택부들 중 하나를 선택하도록 구성되는 제 2 블록 디코딩부들을 더 포함할 수 있다. 상기 제 2 블록 선택부들 중 하나는 상기 블록 선택 신호에 따라 상기 해당 메모리 블록 그룹의 메모리 블록들 중 하나를 선택하도록 구성된다.
실시 예로서, 상기 복수의 메모리 블록들 각각은 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 셀 스트링들을 포함하고, 상기 블록 선택부들 각각은 제 1 로컬 워드 라인들을 통해 상기 제 1 내지 제 m 셀 스트링들 중 제 1 내지 제 j-1(j는 m보다 작은 자연수) 셀 스트링들에 연결되고, 상기 제 2 블록 선택부들 각각은 제 2 로컬 워드 라인들을 통해 상기 제 1 내지 제 m 셀 스트링들 중 제 j 내지 제 m 셀 스트링들에 연결될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 블록 그룹 어드레스에 따라 복수의 블록 워드 라인들 중 선택된 블록 워드 라인을 통해 인에이블 신호를 전달하고; 블록 선택 신호에 따라, 상기 선택된 블록 워드 라인에 연결된 복수의 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 제공하여 상기 복수의 패스 트랜지스터 그룹들 중 하나를 활성화하고; 상기 활성화된 패스 트랜지스터 그룹에 연결된 메모리 블록에 엑세스하는 것을 포함한다.
본 발명의 실시 예에 따르면, 소모 면적이 감소된 반도체 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 3은 도 1의 어드레스 디코더를 좀 더 상세히 보여주는 블록도이다.
도 4는 도 3의 블록 선택부들 중 어느 하나를 보여주는 블록도이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 6은 도 1의 어드레스 디코더의 다른 실시 예를 보여주는 블록도이다.
도 7은 도 6의 블록 선택부들 중 어느 하나를 보여주는 블록도이다.
도 8은 도 7의 메모리 블록 선택기를 좀 더 상세히 보여주는 회로도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 10은 도 9의 메모리 블록들 중 어느 하나의 제 1 실시 예를 보여주는 회로도이다.
도 11은 도 9의 메모리 블록들 중 어느 하나의 제 2 실시 예를 보여주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 각각 제 1 내지 제 z 로컬 워드 라인 그룹들(LWG1~LWGz)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
도 1에서, 메모리 셀 어레이(110)의 2개의 메모리 블록들은 하나의 메모리 블록 그룹을 구성한다. 그리고, 하나의 메모리 블록 그룹은 하나의 블록 디코더에 연결된다. 즉, 하나의 메모리 블록 그룹에 포함된 2개의 메모리 블록들은 하나의 블록 디코더를 공유한다. 예를 들면, 제 1 메모리 블록 그룹(BG1)을 구성하는 제 1 및 제 2 메모리 블록들(BLK1, BLK2)은 제 1 블록 디코더(121)를 공유한다. 제 y 메모리 블록 그룹(BGy)을 구성하는 제 z-1 및 제 z 메모리 블록들(BLKz-1, BLKz)은 제 y 블록 디코더(12y)를 공유한다.
어드레스 디코더(120)는 행 디코더(50), 그리고 제 1 내지 제 y 블록 디코더들(121~12y)을 포함한다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 제어 로직(160)을 통해 블록 어드레스(BA) 및 행 어드레스(RA)를 수신한다.
제 1 내지 제 y 블록 디코더들(121~12y)은 글로벌 워드 라인들(GWL)을 통해 행 디코더(50)에 연결된다. 그리고, 제 1 내지 제 y 블록 디코더들(121~12y)은 로컬 워드 라인 그룹들(LWG1~LWGz)을 통해 메모리 블록들(BLK1~BLKz)에 연결된다. 하나의 블록 디코더(예를 들면, 121)는, 도 1에 도시된 바와 같이 2개의 로컬 워드 라인 그룹들(예를 들면, LWG1 및 LWG2)에 연결되어 2개의 메모리 블록들(예를 들면, BLK1 및 BLK2)에 의해 공유된다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들면, 하나의 블록 디코더는 3개 이상의 메모리 블록들에 의해 공유될 수 있다.
제 1 내지 제 y 블록 디코더들(121~12y)은 블록 어드레스(BA)를 디코딩하도록 구성된다. 제 1 내지 제 y 블록 디코더들(121~12y)은 디코딩된 블록 어드레스에 따라 글로벌 워드 라인들(GWL)과 하나의 로컬 워드 라인 그룹(예를 들면, LWG1)을 전기적으로 연결함으로써, 해당 메모리 블록(예를 들면, BLK1)을 선택한다.
행 디코더(50)는 글로벌 워드 라인들(GWL)을 통해 제 1 내지 제 y 블록 디코더들(121~12y)에 연결된다. 행 디코더(50)는 전압 발생기(130)로부터 글로벌 워드 라인들(GWL)을 구동하기 위한 전압들을 제공받는다. 행 디코더(50)는 행 어드레스(RA)를 디코딩하도록 구성된다. 행 디코더(50)는 디코딩된 행 어드레스에 따라 글로벌 워드 라인들(GWL)에 전압들을 인가함으로써 하나의 글로벌 워드 라인을 선택하도록 구성된다.
결과적으로, 블록 어드레스(BA)에 따라 하나의 메모리 블록이 선택되고, 행 어드레스(RA)에 따라 하나의 글로벌 워드 라인이 선택된다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에, 어드레스(ADDR)는 블록 어드레스(BA)를 포함할 것이다. 어드레스 디코더(120)는 블록 어드레스(BA)에 따라 하나의 메모리 블록을 선택할 것이다.
반도체 메모리 장치의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 및 프로그램 동작 시에, 어드레스(ADDR)는 블록 어드레스(BA), 행 어드레스(RA) 및 열 어드레스(CA)를 포함할 것이다. 어드레스 디코더(120)는 블록 어드레스(BA) 및 행 어드레스(RA)에 따라 하나의 메모리 블록 및 하나의 글로벌 워드 라인을 선택할 것이다.
예시적인 실시 예로서, 어드레스 디코더(120)는 블록 디코더, 행 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(130)는 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(130)는 제어 로직(160)의 제어에 응답하여 동작한다. 전압 발생기(130)는 외부 전압을 레귤레이팅하거나, 외부 전압을 복수의 펌핑 커패시터들을 이용하여 증폭함으로써 복수의 전압들을 발생하도록 구성된다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 복수의 메모리 블록들(BLK1~BLKz)에 연결된다. 읽기 및 쓰기 회로(140)는 데이터 라인들(DL)을 통해 데이터 입출력 회로(150)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(160)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 제어 로직(160)을 통해 열 어드레스(CA)를 수신한다. 읽기 및 쓰기 회로(140)는 열 어드레스(CA)를 디코딩하도록 구성된다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 데이터 라인들 (DL)을 통해 데이터 입출력 회로(150)와 데이터(DATA)를 교환한다. 프로그램 동작 시에, 읽기 및 쓰기 회로(140)는 데이터 라인들(DL)을 통해 프로그램될 데이터(DATA)를 수신한다. 그리고, 읽기 및 쓰기 회로(140)는 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 워드 라인의 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 비트 라인들(BL) 중 디코딩된 열 어드레스가 가리키는 비트 라인들을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽는다. 그리고 읽기 및 쓰기 회로(140)는 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(140)는, 예를 들면 비트 라인들(BL)을 플로팅시킨다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 디코더 및 열 선택 회로 등을 포함할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 데이터 입출력 회로(150)는 제어 로직(160)의 제어에 응답하여 동작한다. 데이터 입출력 회로(150)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다.
제어 로직(160)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(160)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(160)은 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140) 및 데이터 입출력 회로(150)를 제어할 것이다. 제어 로직(160)은 어드레스(ADDR) 중 블록 어드레스(BA) 및 행 어드레스(RA)를 어드레스 디코더(120)에 전달하고, 어드레스(ADDR) 중 열 어드레스(CA)를 읽기 및 쓰기 회로(140)에 전달한다.
도 1에 도시되지는 않았지만, 반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(160)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터 데이터(DATA)를 수신하고 수신된 데이터(DATA)를 데이터 입출력 회로(150)에 전달할 것이다. 입출력 버퍼는 데이터 입출력 회로(150)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다.
도 2를 참조하면, 제 1 메모리 블록(BLK1)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(140, 도 1 참조)에 연결된다. 제 1 메모리 블록(BLK1)은 제 1 내지 제 n 로컬 워드 라인들(LWL1~LWLn), 그리고 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)을 통해 어드레스 디코더(120, 도 1 참조)에 연결된다. 제 1 내지 제 n 로컬 워드 라인들(LWL1~LWLn)은 도 1의 제 1 로컬 워드 라인 그룹(LWG1)에 포함된다.
제 1 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 각 셀 스트링은 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SST), 제 1 내지 제 n 로컬 워드 라인들(LWL1~LWLn)에 연결되는 제 1 내지 제 n 메모리 셀들(M1~Mn), 그리고 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 소스 단은 공통 소스 라인(CSL)과 연결된다. 각 셀 스트링의 드레인 선택 트랜지스터(DST)의 드레인 단은 대응하는 비트 라인에 연결된다.
예시적인 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cell)일 수 있다. 복수의 메모리 셀들 각각이 싱글 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 복수의 메모리 셀들 각각이 싱글 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다. 복수의 메모리 셀들 각각이 멀티 레벨 셀인 경우에, 하나의 워드 라인에 연결된 메모리 셀들은 2 이상의 페이지들을 구성한다. 이하, 복수의 메모리 셀들 각각은 싱글 레벨 셀로서, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성한다고 가정한다. 예를 들면, 제 k(k는 1보다 크거나 같고 n보다 작거나 같은 정수) 로컬 워드 라인(LWLk)에 연결되는 메모리 셀들은 제 k 페이지를 구성할 것이다.
제 2 내지 제 z 메모리 블록들(BLK2~BLKz, 도 1 참조) 또한 도 2를 참조하여 설명된 제 1 메모리 블록(BLK1)과 마찬가지로 구성된다.
도 3은 도 1의 어드레스 디코더(120)를 좀 더 상세히 보여주는 블록도이다.
도 3을 참조하면, 행 디코더(50)는 행 어드레스(RA)를 수신하고, 행 어드레스(RA)에 따라 글로벌 워드 라인들(GWL)을 구동한다. 제 1 내지 제 y 블록 디코더들(121~12y)은 블록 그룹 어드레스(BGA) 및 블록 선택 신호(BSS)를 수신한다. 블록 그룹 어드레스(BGA) 및 블록 선택 신호(BSS)는 도 1의 블록 어드레스(BA)에 포함된다. 블록 그룹 어드레스(BGA)는 복수의 데이터 비트들로 구성되고, 블록 선택 신호(BSS)는 하나의 데이터 비트로 구성될 수 있다.
제 1 내지 제 y 블록 디코더들(121~12y) 각각은 하나의 블록 디코딩부 및 하나의 블록 선택부를 포함한다. 제 1 내지 제 y 블록 디코딩부들(210~2y0)은 각각 제 1 내지 제 y 블록 워드 라인들(BWL1~BWLy)에 연결된다. 제 1 내지 제 y 블록 워드 라인들(BWL1~BWLy)은 각각 제 1 내지 제 y 블록 선택부들(211~2y1)에 연결된다. 제 1 내지 제 y 블록 선택부들(211~2y1) 각각은 2 개의 로컬 워드 라인 그룹들에 연결된다.
제 1 내지 제 y 블록 디코딩부들(210~1y0)은 블록 그룹 어드레스(BGA)에 따라 제 1 내지 제 y 블록 워드 라인들(BWL1~BWLy) 중 하나의 블록 워드 라인을 선택한다. 블록 그룹 어드레스(BGA)에 따라, 제 1 내지 제 y 블록 워드 라인들(BWL1~BWLy) 중 하나를 통해 활성화된 인에이블 신호가 전달되고, 나머지를 통해 비활성화된 인에이블 신호들이 전달된다. 즉, 블록 그룹 어드레스(BGA)에 따라 하나의 블록 워드 라인이 선택된다.
제 1 내지 제 y 블록 선택부들(211~2y1)은 글로벌 워드 라인들(GWL)과 해당 로컬 워드 라인들 사이에 연결된다. 예를 들면, 제 1 블록 선택부(211)는 글로벌 워드 라인들(GWL)과 제 1 및 제 2 로컬 워드 라인 그룹들(LWG1, LWG2) 사이에 연결된다. 제 y 블록 선택부(2y1)는 글로벌 워드 라인들(GWL)과 제 z 및 제 z-1 로컬 워드 라인 그룹들(LWGz-1, LWGz) 사이에 연결된다.
제 1 내지 제 y 블록 선택부들(211~2y1)은 블록 선택 신호(BSS)를 공통 수신하고, 블록 선택 신호(BSS)에 응답하여 동작한다. 블록 선택 신호(BSS)는 하나의 데이터 비트로 정의될 수 있다. 제 1 내지 제 y 블록 선택부들(211~2y1) 각각은 블록 선택 신호(BSS)에 응답하여 해당 로컬 워드 라인 그룹들 중 하나를 선택하고, 선택된 로컬 워드 라인 그룹과 글로벌 워드 라인들(GWL)을 전기적으로 연결한다.
도 4는 도 3의 블록 선택부들(211~2y1) 중 어느 하나(211)를 보여주는 블록도이다.
도 4를 참조하면, 제 1 블록 선택부(211)는 메모리 블록 선택기(310), 그리고 제 1 및 제 2 패스 트랜지스터 그룹들(320, 330)을 포함한다. 메모리 블록 선택기(310)는 제 1 및 제 2 스위칭 회로들(SW1, SW2)을 포함한다. 제 1 스위칭 회로(SW1)는 제 1 블록 워드 라인(BWL1)과 제 1 블록 선택 라인(BSL1) 사이에 연결되고, 제 2 스위칭 회로(SW2)는 제 1 블록 워드 라인(BWL1)과 제 2 블록 선택 라인(BSL2) 사이에 연결된다.
제 1 스위칭 회로(SW1)는 블록 선택 신호(BSS)에 응답하여 제 1 블록 워드 라인(BWL1)과 제 1 블록 선택 라인(BSL1)을 전기적으로 연결한다. 제 2 스위칭 회로(SW2)는 블록 선택 신호(BSS)에 응답하여 제 1 블록 워드 라인(BWL1)과 제 2 블록 선택 라인(BSL2)을 전기적으로 연결한다.
즉, 메모리 블록 선택기(310)는 블록 선택 신호(BSS)에 따라 제 1 블록 워드 라인(BWL1)을 통해 수신된 인에이블 신호를 제 1 블록 선택 라인(BSL1) 또는 제 2 블록 선택 라인(BSL2)에 전달한다.
제 1 및 제 2 패스 트랜지스터 그룹들(320, 330) 각각은 복수의 트랜지스터들을 포함한다. 예시적인 실시 예로서, 복수의 트랜지스터들은 NMOS 트랜지스터들일 수 있다.
제 1 패스 트랜지스터 그룹(320)은 글로벌 워드 라인들(GWL1~GWLn)과 제 1 내지 제 n 로컬 워드 라인들(LWL21~LWL2n) 사이에 연결된다. 제 1 내지 제 n 로컬 워드 라인들(LWL21~LWL2n)은 도 3의 제 2 로컬 워드 라인 그룹(LWG2)을 구성한다.
제 1 패스 트랜지스터 그룹(320)은 제 1 블록 워드 라인(BWL1)을 통해 수신되는 인에이블 신호가 논리 레벨 "하이"를 가질 때 활성화된다. 제 1 패스 트랜지스터 그룹(320)이 활성화될 때, 글로벌 워드 라인들(GWL1~GWLn)과 제 1 내지 제 n 로컬 워드 라인들(LWL21~LWL2n)은 각각 전기적으로 연결된다. 즉, 제 2 메모리 블록(BLK2)이 선택될 때, 글로벌 워드 라인들(GWL1~GWLn)과 제 1 내지 제 n 로컬 워드 라인들(LWL21~LWL2n)은 각각 전기적으로 연결될 것이다.
제 2 패스 트랜지스터 그룹(330)은 글로벌 워드 라인들(GWL1~GWLn)과 제 1 내지 제 n 로컬 워드 라인들(LWL11~LWL1n) 사이에 연결된다. 이때, 제 1 내지 제 n 로컬 워드 라인들(LWL11~LWL1n)은 도 3의 제 1 로컬 워드 라인 그룹(LWG1)을 구성할 것이다.
제 2 패스 트랜지스터 그룹(330)은 제 2 블록 워드 라인(BWL2)을 통해 수신되는 인에이블 신호에 응답하여, 글로벌 워드 라인들(GWL1~GWLn)과 제 1 내지 제 n 로컬 워드 라인들(LWL11~LWL1n)을 각각 전기적으로 연결한다.
도 3의 제 2 내지 제 y 블록 선택부들(212~2y1) 또한 제 1 블록 선택부(211)와 마찬가지로 구성될 것이다.
본 발명의 실시 예에 따르면, 하나의 블록 디코더는 복수의 메모리 블록들에 의해 공유된다. 따라서, 하나의 메모리 블록당 하나의 블록 디코더가 할당되는 경우와 비교할 때, 소모 면적이 감소된 반도체 메모리 장치가 제공된다.
본 발명의 실시 예에 따르면, 하나의 블록 디코더가 복수의 메모리 블록들에 의해 공유되면서도, 메모리 블록 선택기(310)가 제공됨에 따라 1개 그룹의 글로벌 워드 라인들(GWL)만 요구된다. 따라서, 소모 면적이 감소된 반도체 메모리 장치가 제공된다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 이하 도 5를 참조한 설명에서, 설명의 편의를 위해 제 1 블록 워드 라인(BWL1)이 선택된다고 가정한다.
도 3 내지 도 5를 참조하면, S110단계에서, 블록 어드레스(BA) 중 블록 그룹 어드레스(BGA)에 따라 선택된 블록 워드 라인(BWL1)을 통해 활성화된 인에이블 신호가 전달된다. 예를 들면, 인에이블 신호가 활성화될 때, 인에이블 신호는 논리 레벨 "하이"를 갖는다.
S120단계에서, 블록 선택 신호(BSS)에 따라, 제 1 및 제 2 패스 트랜지스터 그룹들(320, 330) 중 하나가 선택된다. 선택된 패스 트랜지스터 그룹(예를 들면, 330)은 활성화된 인에이블 신호를 제공받을 것이다. 선택된 패스 트랜지스터 그룹의 패스 트랜지스터들은, 그러므로 턴온될 것이다. 선택된 패스 트랜지스터 그룹에 연결된 로컬 워드 라인들(예를 들면, LWL11~LWL1n) 및 글로벌 워드 라인들(GWL)은 전기적으로 연결될 것이다.
S130단계에서, 선택된 패스 트랜지스터 그룹에 연결된 메모리 블록이 엑세스된다. 선택된 패스 트랜지스터 그룹에 연결된 메모리 블록에 대한 프로그램 동작, 읽기 동작 또는 소거 동작이 수행될 것이다.
도 6은 도 1의 어드레스 디코더(120)의 다른 실시 예(420)를 보여주는 블록도이다.
도 6을 참조하면, 어드레스 디코더(120)는 행 디코더(50), 제 1 내지 제 y 블록 디코더들(410~4y0), 그리고 인버터(60)를 포함한다.
인버터(60)는 블록 선택 신호(BSS)를 수신하고, 반전된 블록 선택 신호(BSS/)를 발생한다. 블록 선택 신호(BSS) 및 반전된 블록 선택 신호(BSS/)는 제 1 내지 제 y 블록 선택부들(412~4y2)에 제공된다.
도 7은 도 6의 블록 선택부들(412~4y2) 중 어느 하나(412)를 보여주는 블록도이다.
도 7을 참조하면, 블록 선택부(412)는 메모리 블록 선택기(510), 그리고 제 1 및 제 2 패스 트랜지스터 그룹들(520, 530)을 포함한다. 메모리 블록 선택기(510)는 블록 선택 신호(BSS) 및 반전된 블록 선택 신호(BSS/)를 수신한다.
제 1 스위칭 회로(SW1)는 블록 선택 신호(BSS) 및 반전된 블록 선택 신호(BSS/)에 응답하여 제 1 블록 워드 라인(BWL1) 및 제 1 블록 선택 라인(BSL1)을 연결한다. 제 2 스위칭 회로(SW2)는 블록 선택 신호(BSS) 및 반전된 블록 선택 신호(BSS/)에 응답하여 제 1 블록 워드 라인(BWL1) 및 제 2 블록 선택 라인(BSL2)을 연결한다.
도 8은 도 7의 메모리 블록 선택기(510)를 좀 더 상세히 보여주는 회로도이다.
도 8을 참조하면, 제 1 스위칭 회로(SW1)는 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)를 포함한다. 제 1 PMOS 트랜지스터(P1)는 블록 선택 신호(BSS)에 응답하여 동작하고, 제 1 NMOS 트랜지스터(N1)는 반전된 블록 선택 신호(BSS/)에 응답하여 동작한다.
제 2 스위칭 회로(SW2)는 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)를 포함한다. 제 2 PMOS 트랜지스트(P2)는 반전된 블록 선택 신호(BSS)에 응답하여 동작하고, 제 2 NMOS 트랜지스터(N2)는 블록 선택 신호(BSS)에 응답하여 동작한다.
블록 선택 신호(BSS)가 논리 레벨 "로우"를 가지고 반전된 블록 선택 신호(BSS/)가 논리 레벨 "하이"를 가진다고 가정한다. 제 1 스위칭 회로(SW1)는 제 1 블록 워드 라인(BWL1)과 제 1 블록 선택 라인(BSL1)을 전기적으로 연결할 것이다. 제 1 블록 워드 라인(BWL1)과 제 2 블록 선택 라인(BSL2)은 연결되지 않는다.
블록 선택 신호(BSS)가 논리 레벨 "하이"를 가지고 반전된 블록 선택 신호(BSS/)가 논리 레벨 "로우"를 가진다고 가정한다. 제 2 스위칭 회로(SW2)는 제 1 블록 워드 라인(BWL1)과 제 2 블록 선택 라인(BSL2)을 전기적으로 연결할 것이다. 제 1 블록 워드 라인(BWL1)과 제 1 블록 선택 라인(BSL1)은 연결되지 않는다.
이 실시 예에 따르면, 메모리 블록 선택기(510)는 블록 선택 신호(BSS) 및 반전된 블록 선택 신호(BSS/)에 응답하여 동작한다. 따라서, 메모리 블록 선택기(510)의 동작의 신뢰도는 향상될 수 있다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(600)를 보여주는 블록도이다.
도 9를 참조하면, 반도체 메모리 장치(600)는 메모리 셀 어레이(610), 제 1 및 제 2 어드레스 디코더들(620, 630), 전압 발생기(640), 읽기 및 쓰기 회로(650), 데이터 입출력 회로(660), 그리고 제어 로직(670)을 포함한다.
전압 발생기(640), 읽기 및 쓰기 회로(650), 데이터 입출력 회로(660) 및 제어 로직(670)은 각각 도 1을 참조하여 설명된 전압 발생기(130), 읽기 및 쓰기 회로(140), 데이터 입출력 회로(150) 및 제어 로직(160)과 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
제 1 및 제 2 어드레스 디코더(620, 630)는 블록 어드레스(BA) 및 행 어드레스(RA)에 따라 하나의 메모리 블록의 하나의 워드 라인을 선택하도록 구성된다. 제 1 및 제 2 어드레스 디코더(620, 630)는 도 1을 참조하여 설명된 어드레스 디코더(120)의 기능을 수행한다.
제 1 어드레스 디코더(620)는 행 디코더(70), 그리고 제 1 내지 제 y 블록 디코더들(621~62y)을 포함한다. 행 디코더(70)는 행 어드레스(RA)를 디코딩하도록 구성된다. 행 디코더(70)는 디코딩된 행 어드레스에 따라 제 1 글로벌 워드 라인들(GWL1)을 구동하도록 구성된다. 행 디코더(70)는 전압 발생기(640)로부터 제공된 전압들을 이용하여 제 1 글로벌 워드 라인들(GWL1)을 구동할 것이다.
제 1 내지 제 y 블록 디코더들(621~62y)은 블록 어드레스(BA)를 디코딩하도록 구성된다. 제 1 내지 제 y 블록 디코더들(621~62y)은 디코딩된 블록 어드레스에 따라 제 1 글로벌 워드 라인들(GWL)과 하나의 로컬 워드 라인 그룹(예를 들면, LWG11)을 전기적으로 연결함으로써, 하나의 메모리 블록(예를 들면, 611)을 선택한다.
제 2 어드레스 디코더(620)는 행 디코더(90), 그리고 제 1 내지 제 y 블록 디코더들(631~63y)을 포함한다. 행 디코더(90)는 제어 로직(670)으로부터 행 어드레스(RA)를 수신한다. 행 디코더(90)는 행 어드레스(RA)를 디코딩하고, 디코딩된 행 어드레스(RA)에 따라 제 2 글로벌 워드 라인들(GWL2)을 구동하도록 구성된다.
제 1 내지 제 y 블록 디코더들(631~63y)은 제어 로직(670)으로부터 블록 어드레스(BA)를 수신한다. 제 1 내지 제 y 블록 디코더들(631~63y)은 블록 어드레스(BA)를 디코딩하도록 구성된다. 디코딩된 블록 어드레스에 따라, 제 1 내지 제 y 블록 디코더들(631~63y)은 하나의 메모리 블록을 선택할 것이다.
제 1 어드레스 디코더(620)의 블록 디코더들(621~62y)과 제 2 어드레스 디코더(630)의 블록 디코더들(631~63y)은 동일한 블록 어드레스(BA)를 디코딩하므로, 동일한 메모리 블록을 선택함이 이해될 것이다. 예시적인 실시 예로서, 제 1 어드레스 디코더(620)의 블록 디코더들(621~62y)은 도 1을 참조하여 설명된 제 1 내지 제 y 블록 디코더들(121~12y)과 마찬가지로 구성되고, 제 2 어드레스 디코더(630)의 블록 디코더들(631~63y) 또한 도 1을 참조하여 설명된 제 1 내지 제 y 블록 디코더들(121~12y)과 마찬가지로 구성될 것이다.
제 1 실시 예로서, 메모리 셀 어레이(610)의 각 메모리 블록의 홀수번째 페이지들은 제 1 어드레스 디코더(620)에 연결되고, 각 메모리 블록의 짝수번째 페이지들은 제 2 어드레스 디코더(630)에 연결될 수 있다. 이는 도 10을 참조하여 더 상세히 설명된다.
도 10은 도 9의 메모리 블록들(611~61z) 중 어느 하나(611)의 제 1 실시 예를 보여주는 회로도이다.
도 10을 참조하면, 제 1 메모리 블록(611)의 홀수번째 페이지들은 각각 제 1 내지 제 x 로컬 워드 라인들(LWL11_1~LWL11_x)을 통해 제 1 어드레스 디코더(620)에 연결된다. 제 1 메모리 블록(611)의 짝수번째 페이지들은 각각 제 1 내지 제 x 로컬 워드 라인들(LWL21_1~LWL21_x)을 통해 제 2 어드레스 디코더(630)에 연결된다. 각 셀 스트링의 드레인 선택 트랜지스터(DSL)는 드레인 선택 라인(DSL)을 통해 제 1 및 제 2 어드레스 디코더들(620, 630)에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)을 통해 제 1 및 제 2 어드레스 디코더들(620, 630)에 연결된다.
예를 들면, 홀수번째 페이지들에 연결된 로컬 워드 라인들(LWL11_1~LWL11_x)과 짝수번째 페이지들에 연결된 로컬 워드 라인들(LWL21_1~LWL21_x)의 개수는 도 1의 제 1 내지 제 n 로컬 워드 라인들(LWL1~LWLn)의 개수와 동일할 것이다.
제 2 실시 예로서, 메모리 셀 어레이(610)의 각 메모리 블록에 포함된 복수의 페이지들은 제 1 어드레스 디코더(620) 및 제 2 어드레스 디코더(630)에 공통 연결될 수 있다. 예를 들면, 각 메모리 블록의 좌측에 배치된 메모리 셀들은 제 1 어드레스 디코더(620)에 연결되고, 각 메모리 블록의 우측에 배치된 메모리 셀들은 제 2 어드레스 디코더(630)에 연결될 것이다. 이는 도 11을 참조하여 더 상세히 설명된다.
도 11은 도 9의 메모리 블록들(611~61z) 중 어느 하나(611)의 제 2 실시 예(611')를 보여주는 회로도이다.
도 11을 참조하면, 제 1 내지 제 j-1 셀 스트링들(CS1~CSj-1)에 포함된 메모리 셀들은 제 1 내지 제 n 로컬 워드 라인들(LWL11_1~LWL11_n)을 통해 제 1 어드레스 디코더(620)에 연결된다. 제 j 내지 제 m 셀 스트링들(CSj~CSm)에 포함된 메모리 셀들은 제 1 내지 제 n 로컬 워드 라인들(LWL21_1~LWL21_n)을 통해 제 2 어드레스 디코더(630)에 연결된다. 제 1 내지 제 j-1 셀 스트링들(CS1~CSj-1) 각각의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 각각 제 1 드레인 선택 라인(DSL1) 및 제 1 소스 선택 라인(SSL1)을 통해 제 1 어드레스 디코더(620)에 연결된다. 제 j 내지 제 m 셀 스트링들(CSj~CSm) 각각의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 각각 제 2 드레인 선택 라인(DSL2) 및 제 2 소스 선택 라인(SSL2)을 통해 제 2 어드레스 디코더(630)에 연결된다.
제 1 실시 예와 비교할 때, 제 2 실시 예에 따르면 각 로컬 워드 라인의 길이는 감소하는 것이 이해될 것이다. 이는, 로컬 워드 라인에 특정한 전압이 인가될 때 로컬 워드 라인에 대한 로딩 시간이 감소됨을 의미한다. 즉, 로컬 워드 라인은 빠르게 목표 전압에 도달할 수 있다. 따라서, 제 2 실시 예에 따르면, 향상된 동작 속도를 갖는 반도체 메모리 장치가 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생기
140: 읽기 및 쓰기 회로
150: 데이터 입출력 회로
160: 제어 로직
50: 행 디코더
121~12y, 410~4y0: 제 1 내지 제 y 블록 디코더들
310, 510: 메모리 블록 선택기
320, 520: 제 1 패스 트랜지스터 그룹
330, 530: 제 2 패스 트랜지스터 그룹

Claims (19)

  1. 복수의 패스 트랜지스터 그룹들;
    상기 복수의 패스 트랜지스터 그룹들에 공통 연결되는 메모리 블록 선택기; 및
    블록 워드 라인을 통해 상기 메모리 블록 선택기에 연결되고, 블록 그룹 어드레스에 따라 상기 블록 워드 라인을 통해 인에이블 신호를 전달하도록 구성되는 블록 디코딩부를 포함하되,
    상기 메모리 블록 선택기는 블록 선택 신호에 따라 상기 복수의 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 전달하여 상기 복수의 패스 트랜지스터 그룹들 중 하나를 활성화하도록 구성되고,
    상기 복수의 패스 트랜지스터 그룹들은 제 1 패스 트랜지스터 그룹 및 제 2 패스 트랜지스터 그룹을 포함하고,
    상기 블록 선택 신호는 하나의 데이터 비트에 의해 정의되고,
    상기 메모리 블록 선택기는, 상기 블록 선택 신호에 따라, 상기 제 1 패스 트랜지스터 그룹 및 상기 제 2 패스 트랜지스터 그룹 중 하나에 상기 인에이블 신호를 전달하도록 구성되는 어드레스 디코더.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 블록 그룹 어드레스 및 상기 블록 선택 신호는 상기 선택된 메모리 블록에 엑세스하기 위해 외부로부터 수신된 블록 어드레스에 포함되는 어드레스 디코더.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 패스 트랜지스터 그룹 및 상기 제 2 패스 트랜지스터 그룹은 각각 대응되는 로컬 워드 라인들과 글로벌 워드 라인들 사이에 연결되고,
    상기 활성화된 패스 트랜지스터 그룹은 상기 대응되는 로컬 워드 라인들과 상기 글로벌 워드 라인들을 전기적으로 연결하도록 구성되는 어드레스 디코더.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    행 어드레스에 따라, 상기 글로벌 워드 라인들을 제어하는 행 디코더를 더 포함하는 어드레스 디코더.
  5. 삭제
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메모리 블록 선택기는
    상기 제 1 패스 트랜지스터 그룹과 상기 블록 워드 라인 사이에 연결되는 제 1 스위칭 회로; 및
    상기 제 2 패스 트랜지스터 그룹과 상기 블록 워드 라인 사이에 연결되는 제 2 스위칭 회로를 포함하되,
    상기 제 1 및 제 2 스위칭 회로들은 상기 블록 선택 신호에 응답하여 동작하는 어드레스 디코더.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 1 스위칭 회로는 상기 블록 선택 신호의 논리 레벨이 로우일 때 상기 인에이블 신호를 상기 제 1 패스 트랜지스터 그룹에 전달하고, 상기 제 2 스위칭 회로는 상기 블록 선택 신호의 논리 레벨이 하이일 때 상기 인에이블 신호를 상기 제 2 패스 트랜지스터 그룹에 전달하도록 구성되는 어드레스 디코더.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 블록 선택 신호를 수신하고, 반전된 블록 선택 신호를 발생하도록 구성되는 인버터를 더 포함하고,
    상기 메모리 블록 선택기는 상기 블록 선택 신호 및 상기 반전된 블록 선택 신호에 따라 상기 복수의 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 전달하도록 구성되는 어드레스 디코더.
  9. 복수의 메모리 블록들을 각각 포함하는 메모리 블록 그룹들;
    상기 메모리 블록 그룹들에 각각 연결되고, 블록 선택 신호를 공통 수신하도록 구성되는 블록 선택부들; 및
    상기 블록 선택부들에 각각 연결되고, 블록 그룹 어드레스에 따라 상기 블록 선택부들 중 하나를 선택하도록 구성되는 블록 디코딩부들을 포함하되,
    상기 선택된 블록 선택부는 상기 블록 선택 신호에 따라 해당 메모리 블록 그룹의 메모리 블록들 중 하나를 선택하도록 구성되고,
    상기 블록 선택 신호는 하나의 데이터 비트로 구성되고,
    상기 선택된 블록 선택부는 상기 블록 선택 신호에 따라 상기 해당 메모리 블록 그룹의 제 1 및 제 2 메모리 블록들 중 하나를 선택하도록 구성되는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 블록 그룹 어드레스 및 상기 블록 선택 신호는 상기 선택된 메모리 블록에 엑세스하기 위해 외부로부터 수신된 블록 어드레스에 포함되는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 블록 선택부들 각각은 글로벌 워드 라인들에 연결되고,
    상기 선택된 블록 선택부는 상기 해당 메모리 블록 그룹의 메모리 블록들 중 하나에 연결된 로컬 워드 라인들과 상기 글로벌 워드 라인들을 전기적으로 연결하도록 구성되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 글로벌 워드 라인들을 통해 상기 블록 선택부들 각각에 연결되고, 행 어드레스에 따라 상기 글로벌 워드 라인들을 구동하도록 구성되는 행 디코더를 더 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 메모리 블록 그룹들 각각은 제 1 로컬 워드 라인들에 연결되는 제 1 메모리 블록 및 제 2 로컬 워드 라인들에 연결되는 제 2 메모리 블록을 포함하고,
    상기 블록 선택부들 각각은,
    상기 제 1 로컬 워드 라인들과 글로벌 워드 라인들 사이에 연결되는 제 1 패스 트랜지스터 그룹;
    상기 제 2 로컬 워드 라인들과 상기 글로벌 워드 라인들 사이에 연결되는 제 2 패스 트랜지스터 그룹; 및
    상기 블록 선택 신호에 따라 상기 제 1 및 제 2 패스 트랜지스터 그룹들 중 어느 하나를 활성화시켜 상기 제 1 및 제 2 메모리 블록들 중 하나를 선택하도록 구성되는 메모리 블록 선택기를 포함하는 반도체 메모리 장치.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 메모리 블록 그룹들에 각각 연결되고, 상기 블록 선택 신호를 공통 수신하도록 구성되는 제 2 블록 선택부들; 및
    상기 블록 선택부들에 각각 연결되고, 상기 블록 그룹 어드레스에 따라 상기 제 2 블록 선택부들 중 하나를 선택하도록 구성되는 제 2 블록 디코딩부들을 더 포함하고,
    상기 제 2 블록 선택부들 중 하나는 상기 블록 선택 신호에 따라 상기 해당 메모리 블록 그룹의 메모리 블록들 중 하나를 선택하도록 구성되는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수의 메모리 블록들 각각은 순차적으로 배치되는 제 1 내지 제 m(m은 자연수) 셀 스트링들을 포함하고,
    상기 블록 선택부들 각각은 제 1 로컬 워드 라인들을 통해 상기 제 1 내지 제 m 셀 스트링들 중 제 1 내지 제 j-1(j는 m보다 작은 자연수) 셀 스트링들에 연결되고,
    상기 제 2 블록 선택부들 각각은 제 2 로컬 워드 라인들을 통해 상기 제 1 내지 제 m 셀 스트링들 중 제 j 내지 제 m 셀 스트링들에 연결되는 반도체 메모리 장치.
  17. 블록 그룹 어드레스에 따라 복수의 블록 워드 라인들 중 선택된 블록 워드 라인을 통해 인에이블 신호를 전달하고;
    하나의 데이터 비트에 의해 정의되는 블록 선택 신호에 따라, 상기 선택된 블록 워드 라인에 연결된 제 1 및 제 2 패스 트랜지스터 그룹들 중 하나에 상기 인에이블 신호를 제공하여 상기 제 1 및 제 2 패스 트랜지스터 그룹들 중 하나를 활성화하고;
    상기 활성화된 패스 트랜지스터 그룹에 연결된 메모리 블록에 엑세스하는 것을 포함하는 반도체 메모리 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 블록 그룹 어드레스 및 상기 블록 선택 신호는 상기 메모리 블록에 엑세스하기 위해 외부로부터 수신된 블록 어드레스에 포함되는 반도체 메모리 장치의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 복수의 패스 트랜지스터 그룹들 각각은 해당 로컬 워드 라인들과 글로벌 워드 라인들 사이에 연결되며,
    상기 블록 어드레스 및 행 어드레스를 수신하고;
    상기 행 어드레스에 따라 상기 글로벌 워드 라인들을 제어하는 것을 더 포함하는 반도체 메모리 장치의 동작 방법.
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