KR20140020154A - 반도체 메모리 장치 및 그것의 소거 방법 - Google Patents

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KR20140020154A
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Abstract

본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 그리고 소거 요청에 응답하여 선택된 메모리 블록의 플래그 셀들의 데이터를 읽고 읽어진 데이터에 따라 선택된 메모리 블록에 대한 소거 동작을 생략하도록 구성되는 주변 회로를 포함한다.

Description

반도체 메모리 장치 및 그것의 소거 방법{SEMICONDUCTOR MEMORY DEVICE AND ERASING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불휘발성 메모리(Nonvolatile memory)로 구분된다.
휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치, 예를 들면 플래시 메모리 장치의 메모리 셀에는 프로그램 동작 및 소거 동작 시에 고전압이 인가된다. 반도체 메모리 장치의 메모리 셀은 프로그램 소거 사이클(Program/Erase cycle)이 증가함에 따라 점차적으로 열화된다. 메모리 셀이 열화될수록, 동일한 데이터가 저장되더라도 메모리 셀의 문턱 전압은 상승한다. 이는, 반도체 메모리 장치의 신뢰성 저하를 야기한다.
본 발명의 실시 예는 반도체 메모리 장치의 열화 현상을 감소시키기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하되, 상기 복수의 페이지들 각각은 해당 페이지에 데이터가 저장되었는지를 나타내는 적어도 하나의 플래그 셀을 포함하는 메모리 셀 어레이; 및 소거 요청에 응답하여, 선택된 메모리 블록의 플래그 셀들의 데이터를 읽고, 읽어진 데이터에 따라 상기 선택된 메모리 블록에 대한 소거 동작을 생략하도록 구성되는 주변 회로를 포함한다.
실시 예로서, 상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들이 소거 상태일 때, 상기 소거 동작을 생략하도록 구성될 수 있다.
실시 예로서, 상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들 중 적어도 하나가 프로그램 상태일 때, 상기 소거 동작을 수행하도록 구성될 수 있다.
실시 예로서, 상기 주변 회로는 상기 복수의 페이지들 각각에 대한 프로그램 동작 시에, 해당 페이지의 플래그 셀을 프로그램하도록 구성될 수 있다.
실시 예로서, 상기 복수의 페이지들은 이븐 페이지들 및 오드 페이지들을 포함할 수 있다. 이때, 상기 복수의 페이지들은 상기 이븐 페이지들에 각각 데이터가 저장되었는지 나타내는 제 1 플래그 셀들, 그리고 상기 오드 페이지들에 각각 데이터가 저장되었는지 나타내는 제 2 플래그 셀들을 더 포함하는 반도체 메모리 장치.
실시 예로서, 상기 주변 회로는 상기 선택된 메모리 블록의 상기 제 1 플래그 셀들의 데이터 및 상기 선택된 메모리 블록의 상기 제 2 플래그 셀들의 데이터를 읽고, 읽혀진 데이터에 따라 상기 소거 동작을 생략하도록 구성될 것이다.
본 발명의 다른 일면은 반도체 메모리 장치의 소거 방법에 관한 것이다. 본 발명의 실시 예에 따른 소거 방법은 소거 요청에 응답하여, 선택된 메모리 블록의 복수의 페이지들에 각각 대응하는 플래그 셀들의 데이터를 읽고; 상기 읽어진 데이터에 따라 상기 선택된 메모리 블록에 대한 소거 동작을 생략하는 것을 포함한다. 이때, 상기 플래그 셀들은 각각 상기 복수의 페이지들에 데이터가 저장되었는지 여부를 나타내는 데이터를 저장한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하되, 상기 복수의 페이지들 각각은 해당 페이지에 데이터가 저장되었는지를 나타내는 적어도 하나의 플래그 셀을 포함하는 메모리 셀 어레이; 및 소거 요청에 응답하여, 선택된 메모리 블록의 플래그 셀들의 데이터를 읽고, 읽어진 데이터에 따라 노멀 소거 동작보다 낮은 소거 펄스를 이용하여 상기 선택된 메모리 블록에 대한 소프트 소거 동작을 수행하도록 구성된다.
실시 예로서, 상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들이 소거 상태일 때, 상기 소프트 소거 동작을 수행하도록 구성될 수 있다.
실시 예로서, 상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들 중 적어도 하나가 프로그램 상태일 때, 상기 선택된 메모리 블록에 대한 노멀 소거 동작을 수행하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 열화 현상은 감소된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 복수의 메모리 블록들 중 어느 하나를 보여주는 회로도이다.
도 3은 제 1 메모리 블록을 개념적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 방법을 보여주는 순서도이다.
도 5는 도 1의 메모리 셀 어레이의 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 7은 선택된 메모리 블록의 플래그 셀들에 대한 읽기 시에 선택된 메모리 블록에 인가되는 전압을 보여주는 테이블이다.
도 8은 본 발명의 또 다른 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 9는 도 1의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 10은 도 9의 메모리 블록을 개념적으로 보여주는 블록도이다.
도 11은 본 발명의 다른 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 12는 도 11의 S530단계의 판단 기준에 대해 설명하기 위한 테이블이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 2는 도 1의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 회로도이다. 도 3은 제 1 메모리 블록(BLK1)을 개념적으로 보여주는 블록도이다.
먼저 도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하도록 구성되는 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(122)에 연결된다. 이때, 행 라인들(RL)은 드레인 선택 라인, 워드 라인들 및 소스 선택 라인을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 행 방향으로 배치된 메모리 셀들은 워드 라인들에 연결된다. 열 방향으로 배치된 메모리 셀들은 비트 라인들(BL)에 연결된다.
도 2를 참조하면, 제 1 메모리 블록(BLK1)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(122, 도 1 참조)에 연결된다. 제 1 메모리 블록(BLK1)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 통해 어드레스 디코더(121, 도 1 참조)에 연결된다. 도 2의 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다.
제 1 메모리 블록(BLK1)은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 각 셀 스트링은 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SST), 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결되는 제 1 내지 제 n 메모리 셀들(M1~Mn), 그리고 드레인 선택 라인(DSL)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 소스 단은 공통 소스 라인(CSL)과 연결된다. 각 셀 스트링의 드레인 선택 트랜지스터(DST)의 드레인 단은 대응하는 비트 라인에 연결된다.
본 발명의 실시 예에 따르면, 제 1 메모리 블록(BLK1)은 메인 영역(MA) 및 플래그 영역(FA)으로 구분된다. 제 1 내지 제 m-1 셀 스트링들(CS1~CSm-1)은 메인 영역(MA)으로 구분되고, 제 m 셀 스트링(CSm)은 플래그 영역(FA)으로 구분된다. 도 2에서, 플래그 영역(FA)은 하나의 셀 스트링들(CSm)을 포함하는 것이 도시된다. 그러나, 이는 예시적인 것으로서 플래그 영역(FA)은 복수의 셀 스트링들을 포함할 수 있다.
메인 영역(MA)의 메모리 셀들(이하, 메인 메모리 셀들)에는 데이터, 예를 들면 도 1의 외부로부터 수신된 데이터(DATA)가 저장된다. 플래그 영역(FA)의 메모리 셀들(이하, 플래그 메모리 셀들)에는 메인 메모리 셀들에 데이터가 저장되었는지 여부를 나타내는(distinguish) 데이터가 저장된다.
제 2 내지 제 z 메모리 블록들(BLK2~BLKz) 또한 도 2를 참조하여 설명된 제 1 메모리 블록(BLK2)과 마찬가지로 구성될 것이다.
이어서 도 3을 참조하면, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 물리 페이지를 구성한다. 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 제 1 물리 페이지(P1)를 구성한다. 제 2 워드 라인(WL2)에 연결된 메모리 셀들은 제 2 물리 페이지(P2)를 구성한다. 제 3 워드 라인(WL3)에 연결된 메모리 셀들은 제 3 물리 페이지(P3)를 구성한다. 제 n 워드 라인(WLn)에 연결된 메모리 셀들은 제 n 물리 페이지(Pn)를 구성한다.
각 물리 페이지는 하나의 워드 라인에 연결된 메인 메모리 셀들, 그리고 해당 메인 메모리 셀들에 데이터가 저장되었는지를 나타내는 적어도 하나의 플래그 셀을 포함한다. 예를 들면, 제 1 물리 페이지(P1)는 제 1 메인 메모리 셀들(MC1)과 제 1 플래그 셀(FC1)을 포함한다. 제 2 물리 페이지(P2)는 제 2 메인 메모리 셀들(MC2)과 제 2 플래그 셀(FC2)을 포함한다. 제 3 물리 페이지(P3)는 제 3 메인 메모리 셀들(MC3)과 제 3 플래그 셀(FC3)을 포함한다. 제 n 물리 페이지(Pn)는 제 n 메인 메모리 셀들(MCn)과 제 n 플래그 셀(FCn)을 포함한다.
다시 도 1을 참조하면, 주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(122) 및 제어 로직(123)를 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(123)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 워드 라인들 중 하나를 선택할 것이다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송할 것이다.
읽기 및 프로그램 동작 시에, 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 제공할 것이다.
소거 동작 시에, 어드레스(ADDR)는 블록 어드레스를 포함할 것이다. 어드레스 디코더(121)는 어드레스(ADDR)에 따라 하나의 메모리 블록을 선택할 것이다.
어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(122)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(122)는 제어 로직(123)의 제어에 응답하여 동작한다.
프로그램 동작 및 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(122)는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터(DATA)는 선택된 워드 라인의 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터(DATA)를 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(122)는, 예를 들면 비트 라인들(BL)을 플로팅시킨다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 및 열 선택 회로 등을 포함할 수 있다.
제어 로직(123)은 어드레스 디코더(121) 및 읽기 및 쓰기 회로(122)에 연결된다. 제어 로직(123)은 외부 또는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로부터 제어 신호(CTRL)를 수신한다. 제어 로직(123)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
본 발명의 실시 예에 따르면, 제어 로직(123)은 소거 동작을 요청하는 제어 신호(CTRL)에 응답하여 선택된 메모리 블록의 플래그 셀들의 데이터를 읽도록 어드레스 디코더(121) 및 읽기 및 쓰기 회로(122)를 제어한다. 제어 로직(123)은 읽기 및 쓰기 회로(122)를 통해 읽어진 데이터를 수신할 것이다. 그리고, 읽어진 데이터에 따라, 제어 로직(123)은 선택된 메모리 블록에 대한 소거 동작을 생략하도록 구성된다. 예시적인 실시 예로서, 제어 로직(123)은 선택된 메모리 블록의 플래그 셀들의 데이터가 모두 소거 상태일 때 소거 동작을 생략할 것이다. 이와 같이 소거 동작의 수행이 선택적으로 생략되면, 메모리 셀 어레이(110)의 열화 현상은 감소될 것이다. 또한, 소거 동작이 생략됨으로써, 반도체 메모리 장치(100)의 동작 속도 및 반도체 메모리 장치(100) 외부의 컨트롤러의 동작 속도는 개선된다.
도 1에 도시되지는 않았지만, 반도체 메모리 장치(100)는 입출력 버퍼(미도시)를 더 포함할 수 있다. 입출력 버퍼는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 어드레스 디코더(121) 및 제어 로직(123)에 전달할 것이다. 또한, 입출력 버퍼는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(122)에 전달하고, 읽기 및 쓰기 회로(122)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 프로그램 방법을 보여주는 순서도이다.
도 1 및 도 4를 참조하면, S110단계에서, 프로그램 동작의 요청이 수신된다. 주변 회로(120)에 프로그램 동작을 가리키는 제어 신호(CTRL), 어드레스(ADDR) 및 프로그램될 데이터(DATA)가 수신될 것이다.
S120단계에서, 선택된 물리 페이지에 대한 프로그램 동작이 수행될 때 선택된 물리 페이지의 플래그 셀 또한 프로그램된다. 주변 회로(120)는 프로그램 동작의 요청에 응답하여 어드레스(ADDR)에 대응하는 물리 페이지, 좀 더 구체적으로는 어드레스(ADDR)에 대응하는 물리 페이지의 메인 메모리 셀들에 프로그램될 데이터(DATA)를 프로그램할 것이다. 이때, 주변 회로(120)는 어드레스(ADDR)에 대응하는 물리 페이지의 플래그 셀을 프로그램한다.
따라서, 각 물리 페이지가 프로그램될 때 그 물리 페이지에 포함된 플래그 셀은 프로그램 상태를 갖는다.
도 5는 도 1의 메모리 셀 어레이(110)의 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 5를 참조하면, 메모리 셀들 각각이 싱글 레벨 셀(SLC)로 정의된 경우, 메모리 셀들은 소거 상태(E) 및 제 1 프로그램 상태(P1)를 가질 수 있다. 선택된 물리 페이지가 프로그램될 때, 선택된 물리 페이지의 메모리 셀들 각각은 프로그램될 데이터(DATA, 도 1 참조)에 따라 소거 상태(E) 또는 제 1 프로그램 상태(P1)를 갖도록 프로그램될 것이다. 이때, 선택된 물리 페이지의 플래그 셀은 제 1 프로그램 상태(P1)를 갖도록 프로그램된다. 다른 실시 예로서, 선택된 물리 페이지에 복수의 플래그 셀들이 포함된 경우, 복수의 플래그 셀들은 모두 제 1 프로그램 상태(P1)를 갖도록 프로그램될 수 있다.
메모리 셀들 각각이 멀티 레벨 셀(MLC)로 정의된 경우, 메모리 셀들은 소거 상태(E), 그리고 제 2 내지 제 4 프로그램 상태들(P2~P4)을 가질 수 있다. 선택된 물리 페이지가 프로그램되면, 선택된 물리 페이지의 메모리 셀들 각각은 프로그램될 데이터(DATA)에 따라 소거 상태(E) 및 제 2 내지 제 4 프로그램 상태들(P2~P4) 중 어느 하나를 갖도록 프로그램될 것이다. 이때, 선택된 물리 페이지의 플래그 셀도 프로그램될 것이다. 예를 들면, 플래그 셀은 제 2 내지 제 4 프로그램 상태들(P2~P4) 중 어느 하나에 대응하는 문턱 전압을 갖도록 프로그램될 것이다.
이하, 설명의 편의를 위해 메모리 셀 어레이(110)의 메모리 셀들 각각은 싱글 레벨 셀로 가정한다. 다만, 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다.
도 6은 본 발명의 실시 예에 따른 소거 방법을 보여주는 순서도이다. 도 7은 선택된 메모리 블록의 플래그 셀들에 대한 읽기 시에 선택된 메모리 블록에 인가되는 전압을 보여주는 테이블이다.
먼저 도 1 및 도 6을 참조하면, S310단계에서, 소거 동작을 가리키는 제어 신호(CTRL)에 응답하여, 주변 회로(120)는 선택된 메모리 블록의 플래그 셀들의 데이터를 읽는다.
읽기 시에, 비트 라인(BLm)이 프리차지되고, 선택된 메모리 블록에 연결된 행 라인들(RL)의 전압들이 바이어스될 것이다. 도 2 및 도 7을 참조하면, 공통 소스 라인(CSL)에는 기준 전압(Vss), 예를 들면 0V가 인가된다. 선택된 메모리 블록의 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에는 선택 전압, 예를 들면 4.5V가 인가된다. 그리고, 제 1 내지 제 n 워드 라인들(WL1~WLn)에는 워드 라인 전압(Vwl)이 인가된다. 이때, 워드 라인 전압(Vwl)은 소거 상태(E, 도 5 참조)와 프로그램 상태(P1) 사이의 전압, 예를 들면 0V일 것이다.
이러한 바이어스 조건에 따르면, 플래그 셀들이 모두 소거 상태(E)일 때 비트 라인(BLm)에 프리차지된 전하들이 셀 스트링(CSm)을 통해 공통 소스 라인(CSL)으로 방출된다. 플래그 셀들 중 적어도 하나가 프로그램 상태(P1)일 때 비트 라인(BLm)의 전하들은 방출되지 않는다. 읽기 및 쓰기 회로(122)는 비트 라인(BLm)의 전압을 센싱하고, 센싱된 데이터를 내부 래치에 저장한다. 내부 래치에 저장된 데이터는 제어 로직(123)에 전달된다. 전달된 데이터에 따라, 플래그 셀들이 소거 상태(E)인지, 또는 플래그 셀들 중 적어도 하나가 프로그램 상태(P1)인지 판별된다.
플래그 셀들의 데이터를 읽는 방법은 다양한 변경이 가능함이 이하될 것이다. 다른 실시 예로서, 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된 플래그 셀들 각각의 데이터가 순차적으로 읽혀질 수 있다.
다시 도 1 및 도 6을 참조하면, S320단계에서, 적어도 하나의 플래그 셀이 프로그램 상태를 갖는지에 따라 소거 동작이 수행(S330)되거나 소거 동작이 생략된다.
소거 동작은 선택된 메모리 블록에 대응하는 벌크 영역에 소거 펄스를 인가하고, 선택된 메모리 블록의 메모리 셀들이 소정의 전압보다 낮은 문턱 전압들을 갖는지 여부를 검증하는 과정을 반복함으로써 수행된다. 추가적으로, 검증이 패스된 후에 소프트 프로그램 동작이 수행될 수 있다.
소거 동작은 메모리 블록 단위로 수행되므로, 선택된 메모리 블록의 메인 메모리 셀들 뿐만 아니라, 선택된 메모리 블록의 플래그 메모리 셀들의 데이터도 소거된다.
도 8은 본 발명의 또 다른 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 8을 참조하면, S410단계에서, 선택된 메모리 블록의 플래그 셀들에 대한 읽기 동작이 수행된다. S420단계에서, 적어도 하나의 플래그 셀들이 프로그램 상태를 갖는지 여부가 판별된다. 만약 그렇다면, S430단계가 수행된다. 만약 그렇지 않다면, S440단계가 수행된다.
S430단계에서, 노멀 소거 동작이 수행된다. S440단계에서, 소프트 소거 동작이 수행된다. 노멀 소거 동작은, 도 6을 참조하여 설명된 소거 동작과 같이, 선택된 메모리 블록에 대응하는 벌크 영역에 소거 펄스를 인가하고, 선택된 메모리 블록의 메모리 셀들이 소정의 전압보다 낮은 문턱 전압들을 갖는지 여부를 검증하고, 검증 결과에 따라 증가된 소거 펄스를 인가하고 검증 동작을 수행하는 과정을 반복함으로써 수행된다. 소프트 소거 동작은 노멀 소거 동작 시에 사용된 소거 펄스보다 낮은 소거 펄스가 사용되는 점을 제외하면, 노멀 소거 동작과 마찬가지로 수행된다.
예시적인 실시 예로서, 소프트 소거 동작 시에 사용되는 소거 펄스의 시작 전압은 노멀 소거 동작 시에 사용되는 소거 펄스의 시작 전압보다 낮을 것이다. 예시적인 실시 예로서, 소프트 소거 동작 시에 사용되는 소거 펄스의 증가량은 노멀 소거 동작 시에 사용되는 소거 펄스의 증가량보다 낮을 것이다.
선택된 메모리 블록의 벌크 영역에 낮은 소거 펄스가 제공되는 것은 선택된 메모리 블록의 열화가 감소되는 것을 의미한다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)의 열화 현상이 감소된다.
도 9는 도 1의 메모리 블록의 다른 실시 예를 보여주는 회로도이다.
도 9를 참조하면, 제 1 메모리 블록(BLK1')은 제 1 내지 제 X 이븐 셀 스트링들(CSe1~CSeX) 및 제 1 내지 제 X 오드 셀 스트링들(CSo1~CSoX)을 포함한다. 제 1 내지 제 X 이븐 셀 스트링들(CSe1~CSeX)은 각각 제 1 내지 제 X 이븐 비트 라인들(BLe1~BLeX)에 연결된다. 제 1 내지 제 X 오드 셀 스트링들(CSo1~CSoX)은 각각 제 1 내지 제 X 오드 비트 라인들(BLo1~BLoX)에 연결된다.
제 Y(Y는 X보다 작거나 같은 자연수) 이븐 비트 라인(BLeY) 및 제 Y 오드 비트 라인(BLoY)은 하나의 비트 라인 쌍을 구성한다. 도 9에 도시되지는 않으나, 그러한 비트 라인 쌍은 하나의 페이지 버퍼에 공통 연결된다.
제 1 메모리 블록(BLK1')은 메인 영역(MA)과 플래그 영역(FA)으로 구분된다. 이 실시 예에 따르면, 플래그 영역(FA)은 메인 영역(MA)의 이븐 셀 스트링들(CSe1~CSeX-1)에 데이터가 저장되었는지 나타내는 제 X 이븐 셀 스트링(CSeX), 그리고 메인 영역(MA)의 오드 셀 스트링들(CSo1~CSoX-1)에 데이터가 저장되었는지 나타내는 제 X 오드 셀 스트링(CSoX)을 포함한다.
도 1의 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)은 도 9에서 설명된 바와 같이 구성될 것이다.
도 10은 도 9의 메모리 블록(BLK1')을 개념적으로 보여주는 블록도이다.
도 10을 참조하면, 하나의 물리 페이지는 하나의 워드 라인에 대응하는 이븐 페이지, 오드 페이지, 이븐 플래그 셀 및 오드 플래그 셀을 포함한다. 이븐 페이지(예를 들면, EP1)는 메인 영역(MA)의 이븐 셀 스트링들(CSe1~CSeX-1) 중 하나의 워드 라인(예를 들면, WL1)에 연결된 메인 메모리 셀들로 구성된다. 오드 페이지(예를 들면, EP1)는 메인 영역(MA)의 오드 셀 스트링들(CSo1~CSoX-1) 중 하나의 워드 라인(예를 들면, WL1)에 연결된 메인 메모리 셀들로 구성된다. 이븐 플래그 셀(예를 들면, EFC1)은 플래그 영역(FA)의 제 X 이븐 셀 스트링(CSeX)에 대응한다. 오드 플래그 셀(예를 들면, OFC1)은 플래그 영역(FA)의 제 X 오드 셀 스트링(CSoX)에 대응한다.
이 실시 예에 따르면, 이븐 페이지(예를 들면, EP1)가 프로그램될 때, 해당 물리 페이지의 이븐 플래그 셀(예를 들면, EFC1)이 프로그램된다. 또한, 오드 페이지(예를 들면, OP1)가 프로그램될 때, 해당 물리 페이지의 오드 플래그 셀(예를 들면, OFC1)이 프로그램된다.
따라서, 이븐 플래그 셀이 소거 상태를 갖는 것은 해당 이븐 페이지에 데이터가 저장되지 않음을 의미한다. 마찬가지로, 오드 플래그 셀이 소거 상태를 갖는 것은 해당 오드 페이지에 데이터가 저장되지 않음을 의미한다.
도 11은 본 발명의 다른 실시 예에 따른 소거 방법을 보여주는 순서도이다.
도 1 및 도 11을 참조하면, S510단계에서, 선택된 메모리 블록의 이븐 플래그 셀들의 데이터가 읽힌다. 이븐 플래그 셀들에 대한 읽기는 도 7을 참조하여 설명된 읽기 방법과 마찬가지로 수행될 수 있다.
S520단계에서, 선택된 메모리 블록의 오드 플래그 셀들의 데이터가 읽힌다. 오드 플래그 셀들에 대한 읽기도 도 7을 참조하여 설명된 읽기 방법과 마찬가지로 수행될 수 있다.
도 11에서는 이븐 플래그 셀들에 대한 읽기 동작 후에 오드 플래그 셀들에 대한 읽기 동작이 수행되는 것으로 도시되나, 이러한 읽기 동작들의 순서는 변경될 수 있음이 이해될 것이다.
S530단계에서, 이븐 플래그 셀들 및 오드 플래그 셀들 중 적어도 하나의 플래그 셀이 프로그램 상태를 갖는지 여부가 판별된다. 만약 그렇다면, 소거 동작이 수행된다(S540). 만약 아니라면, 소거 동작은 생략될 것이다.
도 12는 도 11의 S530단계의 판단 기준에 대해 설명하기 위한 테이블이다.
도 12를 참조하면, 이븐 플래그 셀들 및 오드 플래그 셀들이 프로그램 상태인 경우, 이븐 플래그 셀들이 소거 상태이고 오드 플래그 셀들이 프로그램 상태인 경우, 그리고 이븐 플래그 셀들이 프로그램 상태이고 오드 플래그 셀들이 소거 상태인 경우에 소거 동작은 수행된다. 만약, 이븐 플래그 셀들 및 오드 플래그 셀들이 소거 상태이면, 소거 동작은 생략된다.
결과적으로, 이븐 플래그 셀들의 데이터 및 오드 플래그 셀들의 데이터에 따라 메인 영역(MA)의 이븐 셀 스트링들(CSe1~CSeX-1, 도 9 참조) 및 오드 셀 스트링들(CSo1~CSoX-1) 모두에 데이터가 저장되지 않는 것이 판별된 경우에는, 소거 동작은 생략될 수 있다.
본 발명의 실시 예에 따르면, 선택된 메모리 블록의 플래그 셀들에 따라 소거 동작이 생략되거나, 낮은 소거 펄스를 이용한 소거 동작이 수행된다. 따라서, 메모리 셀 어레이(110)의 열화 현상은 감소될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
121: 어드레스 디코더
122: 읽기 및 쓰기 회로
123: 제어 로직
MC1~MCn: 메인 메모리 셀들
FC1~FCn: 플래그 셀들
EP1~EPn: 이븐 페이지들
OP1~OPn: 오드 페이지들
EFC1~EFCn: 이븐 플래그 셀들
OFC1~OFCn: 오드 플래그 셀들

Claims (15)

  1. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하되, 상기 복수의 페이지들 각각은 해당 페이지에 데이터가 저장되었는지를 나타내는 적어도 하나의 플래그 셀을 포함하는 메모리 셀 어레이; 및
    소거 요청에 응답하여, 선택된 메모리 블록의 플래그 셀들의 데이터를 읽고, 읽어진 데이터에 따라 상기 선택된 메모리 블록에 대한 소거 동작을 생략하도록 구성되는 주변 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들이 소거 상태일 때, 상기 소거 동작을 생략하도록 구성되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들 중 적어도 하나가 프로그램 상태일 때, 상기 소거 동작을 수행하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들에 연결된 워드 라인들에 동일한 전압을 인가하여 상기 읽기 동작을 수행하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 회로는 상기 복수의 페이지들 각각에 대한 프로그램 동작 시에, 해당 페이지의 플래그 셀을 프로그램하도록 구성되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 메모리 블록들 각각에 대한 소거 동작 시에, 해당 메모리 블록에 포함되는 플래그 셀들의 데이터는 소거되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 복수의 페이지들은 이븐 페이지들 및 오드 페이지들을 포함하고,
    상기 복수의 페이지들은 상기 이븐 페이지들에 각각 데이터가 저장되었는지 나타내는 제 1 플래그 셀들, 그리고 상기 오드 페이지들에 각각 데이터가 저장되었는지 나타내는 제 2 플래그 셀들을 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 제 1 플래그 셀들의 데이터 및 상기 선택된 메모리 블록의 상기 제 2 플래그 셀들의 데이터를 읽고, 읽혀진 데이터에 따라 상기 소거 동작을 생략하도록 구성되는 반도체 메모리 장치.
  9. 반도체 메모리 장치의 소거 방법에 있어서:
    소거 요청에 응답하여, 선택된 메모리 블록의 복수의 페이지들에 각각 대응하는 플래그 셀들의 데이터를 읽고;
    상기 읽어진 데이터에 따라 상기 선택된 메모리 블록에 대한 소거 동작을 생략하는 것을 포함하되,
    상기 플래그 셀들은 각각 상기 복수의 페이지들에 데이터가 저장되었는지 여부를 나타내는 데이터를 저장하는 소거 방법.
  10. 제 9 항에 있어서,
    상기 소거 동작을 생략하는 것은 상기 플래그 셀들이 소거 상태일 때 상기 소거 동작을 생략하는 것을 포함하는 소거 방법.
  11. 제 9 항에 있어서,
    상기 플래그 셀들 중 적어도 하나가 프로그램 상태일 때 상기 소거 동작을 수행하는 것을 더 포함하는 소거 방법.
  12. 제 9 항에 있어서,
    상기 복수의 페이지들 각각에 대한 프로그램 동작 시에 해당 페이지에 대응하는 플래그 셀을 프로그램하는 것을 더 포함하는 소거 방법.
  13. 복수의 페이지들을 각각 포함하는 복수의 메모리 블록들을 포함하되, 상기 복수의 페이지들 각각은 해당 페이지에 데이터가 저장되었는지를 나타내는 적어도 하나의 플래그 셀을 포함하는 메모리 셀 어레이; 및
    소거 요청에 응답하여, 선택된 메모리 블록의 플래그 셀들의 데이터를 읽고, 읽어진 데이터에 따라 노멀 소거 동작보다 낮은 소거 펄스를 이용하여 상기 선택된 메모리 블록에 대한 소프트 소거 동작을 수행하도록 구성되는 주변 회로를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들이 소거 상태일 때, 상기 소프트 소거 동작을 수행하도록 구성되는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 블록의 상기 플래그 셀들 중 적어도 하나가 프로그램 상태일 때, 상기 선택된 메모리 블록에 대한 노멀 소거 동작을 수행하도록 구성되는 반도체 메모리 장치.
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