JP4791806B2 - 半導体記憶装置及びそのデータ書き込み方法 - Google Patents
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Description
電気的書き換え可能な複数の不揮発性メモリセルが配列されてデータ記憶を行うメモリセルアレイと、
前記メモリセルアレイのデータを読み出すための、セル電流と参照電流との差を検出する電流検出型のセンスアンプ回路とを有し、
前記メモリセルアレイは、
多値データレベルのいずれか一つが書き込まれる複数の情報セルと、
前記情報セルの読み出しに供される参照電流を発生するための参照データレベルが書き込まれる、前記情報セルと同じ構造と同じ接続状態を有する少なくとも一つの第1の参照セルと、
前記多値データレベルの最下位データレベルの設定及び前記第1の参照セルの参照データレベルの設定に供される参照電流を発生するための、前記情報セルと同じ構造と異なる接続状態を有する少なくとも一つの第2の参照セルとを有する。
前記メモリセルアレイの複数の情報セルと第1の参照セルのデータを消去する第1の消去ステップと、
消去された前記情報セルと第1の参照セルに前記参照データレベルLrを書き込む予備的書き込みステップと、
参照データレベルLrが書かれた情報セルと第1の参照セルのうち情報セルを再度消去してこれらに4値データレベルの最下位データレベルL0を設定する第2の消去ステップと、
最下位データレベルL0が書かれた情報セルに前記第1の参照セルの参照電流を利用したベリファイ書き込みを行って、選択的にデータレベルL1,L2及びL3を所定の順序で書き込む書き込みステップとを有する。
図1は、実施の形態によるNAND型フラッシュメモリの構成を示している。メモリセルアレイ1は、センスアンプ回路3を共有する二つのセルアレイ1t,1cに分割されている。セルアレイ1t,1c内の同時に選択される、対応するビット線BL,/BLがペアを構成するオープンビット線方式が用いられる。
図8は、この実施の形態による4値データ記憶方式のデータレベルのしきい値電圧分布とデータビット割り付けを示している。
図9は、4値データ書き込み(プログラム)の前処理段階として、一括データ消去を行い、データ消去状態から参照セルR−cellを参照レベルLrに、その他の情報セルを最下位レベルL0に状態設定するまでの動作を示している。
以上の書き込み前処理段階を経て、次に4値レベルのレベルL1,L2及びL3の書き込みを行う。その手順を図13を参照して説明する。図13では、情報セルT−cellのレベル変化を、参照セルR−cellのレベルLrとの関係で示している。
図15は、データ読み出しに用いられる3つの読み出しステップT3,T2及びT1について、情報セルT−cell,C−cellと参照セルR−cellのレベル関係を示している。
・選択情報セルブロックの非選択ワード線WL(WLd,WLe):
非選択ワード線は、ステップT1でNANDストリング内の最上位データレベルL3のセルが十分速くオンするように、高いレベルのパス電圧Vread2に設定し、ステップT3ではこのレベルを維持する。この様にする理由は、ドライバ側端WLdのレベルを出来るだけ高くすると末端WLeが早い時間で高いレベルへと立ち上がり、非選択セル中のデータレベルL3のセルが早い時刻でオンになり、選択セルのセル電流を妨げなくなるからである。
・選択情報セルブロックの選択ワード線sWL(sWLd,sWLe):
以前の履歴を消すために、選択ワード線sWLはまずVssにリセットして、アクセスが始まる。ステップT1の開始とともに必要な読み出し電圧R1にし、ステップT3ではより高い読み出し電圧R3にする。ステップ終了後は、Vssにリセットしその後フローティングにする。
・参照セルブロックの非選択参照ワード線RWL(RWLd,RWLe):
非選択参照ワード線RWLは、図17に示すように、情報セルの書き込みベリファイ時の非選択参照ワード線電圧Vreadrefと等しくする。プログラム時と同じ参照電流とするためである。図18の例では、Vreadref=R1としている。ステップ終了後はVssにリセットしその後フローティングにする。
・参照セルブロックの選択参照ワード線sRWL(sRWLd,sRWLe):
選択参照ワード線は、図17に示すように、情報セル書き込みベリファイ時と同じVssとして参照電流を作る。従って、sRWLd=sRWLe=VssがステップT1とT3を通して維持される。
・書き込み前処理の第1消去ステップ(ERASE)−vp00:
選択ブロックの全ワード線をP0(=Vss)とする。図では、NANDストリング内全ワード線共通の意味で太線で示している。
・書き込み前処理の予備的書き込みステップ(ND&RW)−vpr:
参照セルR−cellのデータレベルLr書き込みと共に、同じ条件で情報セルT−cell,C−cellのしきい値分布を狭くするための予備的書き込みを行うステップである。従って、選択ワード線にベリファイ電圧P0を、非選択ワード線にパス電圧Vread0(=0.5×Δ)を与える。ワード線毎(セル毎)に“0”を判定するので、非選択セルがオンとならなければならないが、非選択ワード線はなるべく低いパス電圧に設定される。
・書き込み前処理の第2消去ステップ(L0W)−vp0:
参照データレベルLrを書き込んだ情報セルを最下位データレベルL0に設定するための再度の消去である。従ってその消去ベリファイ時のワード線設定は、第1消去ステップ(ERASE)と同じである。
・データレベルL1〜L3書き込みステップ(L1〜L3W)−vp1−vp3:
データレベルL1〜L3の書き込みベリファイでは、第1の参照セルR−cellが用いられる。参照セルR−cellを使用する場合は、参照セルI−cellの場合と異なり、そのNANDストリングのワード線レベル設定が必要となる。
・読み出しステップT1,T3,T2:
読み出しステップでは、セル電流を検出するために参照セルR−cellが用いられる。参照セルNANDストリングのワード線については、全ての読み出しステップで、選択ワード線をRr(=Vss)、非選択ワード線をパス電圧Vreadref(=0.5×Δ)とする。
図21は、センスアンプSAの構成を示している。このセンスアンプSAは、PMOSトランジスタP11,P12とNMOSトランジスタM1,M2からなるラッチを主体として構成された、電流検出型の差動アンプである。
図24は、通常読み出し時のビット線センス系を示している。ここでは、一方のビット線BLの末端近くの情報セルNANDストリングT−NANDと、他方のビット線/BLの末端近くの第1の参照セルNANDストリングR−NANDが選択された場合を示している。
図25は、第2の参照セルI−cellを用いるベリファイ時、即ち書き込み前処理における第1消去ステップ(ERASE)、参照データレベルを書き込む予備的書き込みステップ(ND&RW)及びデータレベルL0を書き込む第2消去ステップ(L0W)のビット線センス系を示している。
図26は、第1の参照セルR−cellを用いた、データレベルL1,L2及びL3の書き込みベリファイ時のビット線センス系を示している。ビット線BL側で情報セルNANDストリングT−NANDが選択され、ビット線/BL側で参照セルNANDストリングR−NANDが選択された場合を示している。
図28は、センスアンプSA、データラッチ回路LATと共にベリファイチェック回路VCKを含むセンスユニット31の構成例を示す。
図30は、書き込みデータを格納し、或いは読み出しデータのビット情報をデータ線に転送するためのデータラッチ回路LATの具体的構成例を示している。データラッチ回路LATは、二つのラッチ301,302を備え、これらがデータ書き込みと読み出しに共用される。
図31は、セルデータ読み出し時のデータラッチ回路LATの接続状態を実線で示している。上側ラッチ301のノードHB,/HBにそれぞれ接続されたNMOSトランジスタM66,M67のソースは、クロック/CLKにより制御されるNMOSトランジスタM52のドレインに共通接続され、それらのゲートはそれぞれ下側ラッチ302のノードLB,/LBに接続されている。
図33は、ベリファイ書き込み時のデータラッチ回路LATの接続関係を実線で示している。
データレベルL2の書き込み即ち、T−cellアレイで“0”,C−cellアレイでは“1”の上位ビット書き込みであり、信号vp1=“H”で、ラッチ301のノードHB,/HBのデータがノード/B,Bに転送される。
データレベルL2からデータレベルL3への下位ビット書き込み即ち、T−cellアレイでレベルL2=(0,1),L3=(0,0)を確定するための書き込みである。
信号vpbが“H”で、T−cellアレイで(HB,LB)=(1,0)(1,1)なる下位ビット書き込み、即ちレベルL0から選択的にレベルL1を書き込む動作を行う。ラッチ301がデータ“1”のとき、転送トランジスタM59,M60,M62,M63により、ラッチ302のデータがノードB,/Bに設定される。ラッチ301のデータが“0”(HB=“L”)のときは、NMOSトランジスタM61がオンして、ノード/Bが“L”に、ノードBが“H”に設定される。HB=“0”のデータは既にプログラム完了しているので、ノード/Bを“L”にしてセル電流をセンスすれば、プログラム完了と見なされるので、更にプログラムが進行しない。
以下に、高速多値NANDフラッシュメモリの具体的な構成例を説明する。
図35は、高速多値NANDフラッシュメモリのメモリアレイとセンスアンプ構成を示す。センスアンプ回路を挟んで両側に、T−cellアレイ1tとC−cellアレイ1cが配置されることは、前述の通りである。具体的な例として、T−cellアレイ及びC−cellアレイがそれぞれ4kビット線を含み、1ビット線に512個の情報セル(T−cell又はC−cell)NANDストリングが接続され、1NANDストリングが32セルであるものとする。
ページバンクBNKiを構成する“ページ”について説明する。ページバンクBNKiは、図3で説明したように、NANDストリングブロック毎に消去が行われ、各ブロック内の各IOに共通のページ毎に書き込み及び読み出しが行われる。そのページ指定アドレス構造は、図36のようになる。
(1GビットNANDフラッシュとアクセスモード)
図37〜図39を参照して、256Mビットのページバンクを4つ用いた1Gビットメモリセルアレイの構成とそのアクセス方法を説明する。
図40は、書き込み前処理シーケンスであり、図9に示す消去ステップvp00、参照データレベル書き込みと情報セルのしきい値低減のための予備的書き込みステップ(ND&RWステップ)vprを経て、4値データレベルの最下位レベル書き込む消去ステップvp0までの手順を示す。
図41にその詳細フローを示す。ビット線選択を行い(ステップS21)、データラッチとのデータ転送は行わないので、CLK=“L”,/CLK=“H”とし、REFr又はREFlの一方を“1”としてT−cellアレイ又はC−cellアレイを選択して選択ブロックの全ワード線をVssとし、他方のセルアレイでは第2の参照セルI−cellブロックに参照電圧Vrefを与える(ステップS22)。
消去は、選択ブロックの全ワード線をVssとし、セルウェルに高い消去電圧Veraを与えて、フローティングゲートから電子を引き抜くことによって行われる。
図42にベリファイステップS6,S14と、書き込みステップS7,S15の詳細を示す。ベリファイではまず、ビット線とワード線の選択からなるメインページ(principal page)を選択する(ステップS31)。データラッチへデータを転送したり、或いはデータラッチの内容を利用することはないので、CLK=0”、/CLK=“1”とし、選択NANDストリングブロック内の選択ワード線をVssとし、選択ブロックがT−cellアレイかC−cellアレイかに応じて、REFr,REFlの一方を“1”とし、更に第2の参照セルI−cellブロック,I−BLKを選択する(ステップS32)。
図43は、データレベルL1,L2及びL3を書く、書き込みシーケンスを示している。所定のコマンド入力により書き込みシーケンスが開始される。アドレスを入力することにより、ページバンクの選択及び、メインページの選択がなされる(ステップS51)。
(読み出し手順)
図45は、読出し手順を示している。まず読出しを行うサブページ(sub-page)が位置するページバンクとメインページ(principal page)の選択をする(ステップS81)。その後、図46に示すサブページ読み出しの手順に従って、データ読み出しを行う(ステップS82)。サブページ読み出しを行うと、16ページデータがセンスユニットで読まれ、データラッチ回路LATに転送される。この読み出しデータは、ランダムアクセスによるバーストデータとして出力することができる(ステップS83)。
Claims (9)
- 電気的書き換え可能な複数の不揮発性メモリセルが配列されてデータ記憶を行うメモリセルアレイと、
前記メモリセルアレイのデータを読み出すための、セル電流と参照電流との差を検出する電流検出型のセンスアンプ回路とを有し、
前記メモリセルアレイは、
多値データレベルのいずれか一つが書き込まれる複数の情報セルを直列接続してなる複数の情報セルNANDストリングと、
前記情報セルの読み出しに供される参照電流を発生するための参照データレベルが書き込まれる、前記情報セルNANDストリングと同じ構造と同じ接続状態を有し、複数の第1の参照セルを直列接続してなる少なくとも一つの第1の参照セルNANDストリングと、
前記多値データレベルの最下位データレベルの設定及び前記第1の参照セルの参照データレベルの設定に供される参照電流を発生するための、前記情報セルNANDストリングと同じ構造と異なる接続状態を有し、複数の第2の参照セルを直列接続してなる少なくとも一つの第2の参照セルNANDストリングと、
前記第1の参照セルNANDストリング内の複数の第1の参照セルを互いに独立に駆動するための複数の第1の参照セル用ワード線と、
前記第2の参照セルNANDストリング内の複数の第2の参照セルを一体のトランジスタとして共通駆動するゲート配線とを備え、
前記ゲート配線には、前記多値データレベルの最下位データレベルの設定及び前記第1の参照セルNANDストリングの参照データレベルの設定に対応した参照電圧が印加される
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、
前記センスアンプ回路を挟んで配置された、浮遊ゲートと制御ゲートを有する複数の情報セルが直列接続された複数の情報セルNANDストリングがそれぞれ配列された第1及び第2のセルアレイと、
前記第1及び第2のセルアレイ内にそれぞれ少なくとも一つずつ配置された、複数の第1の参照セルが直列接続された第1の参照セルNANDストリングと、
前記第1及び第2のセルアレイ内にそれぞれ少なくとも一つずつ配置された、浮遊ゲートと制御ゲートが短絡された複数の第2の参照セルが直列接続された第2の参照セルNANDストリングとを有し、
読み出し時、第1及び第2のセルアレイの一方から情報セルNANDストリングが選択されるとき同時に他方から第1の参照セルNANDストリングが選択され、それらがビット線対を介して前記センスアンプ回路の差動入力端子に接続され、
多値データレベルの最下位データレベルの設定及び前記第1の参照セルNANDストリングの参照データレベルの設定時、第1及び第2のセルアレイの一方から情報セルNANDストリング又は第1の参照セルNANDストリングが選択されるとき同時に他方から第2の参照セルNANDストリングが選択され、それらがビット線対を介して前記センスアンプ回路の差動入力端に接続される
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1のセルアレイに配置されて、複数の情報セルNANDストリング、第1及び第2の参照セルNANDストリングが接続される第1のビット線と、
前記第2のセルアレイに配置されて、複数の情報セルNANDストリング、第1及び第2の参照セルNANDストリングが接続される、第1のビット線と対をなす第2のビット線と、
前記第1及び第2のセルアレイにそれぞれ配置されて、前記情報セルNANDストリング内の複数の情報セルを互いに独立に駆動するための複数の情報セル用ワード線と、
前記第1及び第2のセルアレイにそれぞれ配置されて、前記第1の参照セルNANDストリング内の複数の第1の参照セルを互いに独立に駆動するための複数の第1の参照セル用ワード線と、
前記第1及び第2のセルアレイにそれぞれ配置されて、前記第2の参照セルNANDストリング内の複数の第2の参照セルを一体のトランジスタとして共通駆動するゲート配線とを有する
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記第1及び第2のセルアレイに少なくとも一つずつ配置されたビット線リセット回路と、前記第1及び第2のセルアレイに少なくとも一つずつ配置されたビット線プリチャージ回路とを有し、
前記ビット線リセット回路は、複数のメモリセルがビット線とリセット用電圧印加端子との間に直列接続されそれらの全ての浮遊ゲートと制御ゲートが短絡されて第1制御端子に接続されて構成され、
前記ビット線プリチャージ回路は、複数のメモリセルがビット線とプリチャージ用電圧印加端子との間に直列接続されそれらの全ての浮遊ゲートと制御ゲートが短絡されて第2制御端子に接続されて構成されている
ことを特徴とする請求項2記載の半導体記憶装置。 - 前記情報セルには、データレベルL0,L1,L2及びL3(但し、L0<L1<L2<L3)のいずれか一つが、上位ビットHBと下位ビットLBで表される4値データ(HB,LB)として書き込まれ、
前記第1の参照セルには、参照データレベルLr(但し、L0<Lr<L1)が書き込まれる
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記データレベル及び参照データレベルは、しきい値電圧により規定されるものであり、
4値データ読み出しは、
選択された情報セルにデータレベルL2とL1との間に設定された第1の読み出し電圧を与え、選択された第1の参照セルに参照データレベルと実質的に同じ参照読み出し電圧を与えて、上位ビットを読み出す第1の読み出しステップと、
選択された情報セルにデータレベルL2とL3の間に設定された第2の読み出し電圧を与え、選択された第1の参照セルに前記参照読み出し電圧を与えて、上位ビットが第1論理状態のときの下位ビットを読み出す第2の読み出しステップと、
選択された情報セルにデータレベルL0とL1の間に設定された第3の読み出し電圧を与え、選択された第1の参照セルに前記参照読み出し電圧を与えて、上位ビットが第2論理状態のときの下位ビットを読み出す第3の読み出しステップとを有する
ことを特徴とする請求項5記載の半導体記憶装置。 - 下位ビットデータは、前記第2及び第3の読み出しステップを通して得られる“1”データ数の偶奇判定により読み出される
ことを特徴とする請求項6記載の半導体記憶装置。 - 前記データレベル及び参照データレベルは、しきい値電圧により規定されるものであり、
前記メモリセルアレイのデータ書き込み前処理として、
複数の情報セルと第1の参照セルを負しきい値電圧状態に消去する第1消去ステップと、
消去された情報セル及び第1の参照セルに参照データレベルLrを書き込むステップと、
参照データレベルLrが書かれた情報セルと第1の参照セルのうち情報セルを再度消去してこれらにデータレベルL0を設定する第2消去ステップとが行われる
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記データ書き込み前処理が行われたメモリセルアレイに対するデータ書き込みは、
上位ビットデータに基づいて、データレベルL0の情報セルのしきい値電圧を選択的にデータレベルL2に上昇させる第1の書き込みステップと、
上位ビットデータと下位ビットデータに基づいて、データレベルL2の情報セルのしきい値電圧を選択的にデータレベルL3に上昇させる第2の書き込みステップと、
上位ビットデータと下位ビットデータに基づいて、データレベルL0の情報セルのしきい値電圧を選択的にデータレベルL1に上昇させる第3の書き込みステップとにより行われる
ことを特徴とする請求項8記載の半導体記憶装置。
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