JP5127630B2

JP5127630B2 - 抵抗変化型メモリ

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Publication number: JP5127630B2
Application number: JP2008211901A
Authority: JP
Inventors: 賢二土田; 善寛上田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-08-20
Filing date: 2008-08-20
Publication date: 2013-01-23
Anticipated expiration: 2028-08-20
Also published as: US20100046274A1; JP2010049730A; US8189363B2

Description

本発明は、抵抗変化型メモリに係り、例えば記憶データに基づいて抵抗値が変化する抵抗変化素子を備えた抵抗変化型メモリに関する。

抵抗変化型メモリの一種として、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）が知られている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作を兼ね備えたユニバーサルなメモリデバイスの候補の１つとして位置付けられている。

磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた絶縁層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。

ＭＴＪ素子を用いたＭＲＡＭのデータ読み出しは、選択されたビットに相当するＭＴＪ素子の２枚の強磁性層間に所定の電圧を印加し、このＭＴＪ素子を流れる電流から抵抗値を読み取る事や、選択されたＭＴＪ素子に所定の電流を流し、これにより発生する２枚の強磁性層間の電圧を読み出す事などで可能となる。

このように、読み出し方式に関しては、選択されたＭＴＪ素子の電流或いは電圧をセンスアンプにて増幅検知する電流／電圧検知型センス方式が採用されている。すなわち、読み出しにおいてはＭＴＪ素子の抵抗値を検出することとなり、大容量メモリにおいてはＭＴＪ素子の抵抗バラツキが読み出しマージンを決定する主因となっている。

また、この種の関連技術として、データ読み出しに使用される参照セルのチップ上に占める面積を低減させる技術が開示されている（特許文献１参照）。
特開２００４−１０３０６０号公報

本発明は、参照セル総数を削減しつつ、抵抗バラツキで決定される読み出しマージンを確保することが可能な抵抗変化型メモリを提供する。

本発明の一態様に係る抵抗変化型メモリは、記憶データに基づいて２つの抵抗状態を有する抵抗変化素子を含む複数のメモリセルがマトリクス状に配置された第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、かつ、前記メモリセルの抵抗状態を判別する参照値を有する複数の参照セルが行方向に配置された第１及び第２の参照セルアレイと、各参照セルアレイに接続された参照ワード線と、各メモリセルアレイの行を選択する複数のワード線と、前記メモリセルアレイ及び前記参照セルアレイの列を選択する複数のビット線と、前記第１及び第２のメモリセルアレイに共有され、かつ、アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対応する参照セルアレイを用いてデータを検知増幅するセンスアンプと、アドレスに基づいて前記複数のビット線のうち１つを選択し、かつ、前記アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対して、特定の参照セルが接続されるビット線を選択するカラムデコーダとを具備し、データ読み出し時、１つのメモリセルアレイを単位とするアドレス空間に対して、参照セルアレイのうち前記特定の参照セルが常時活性化される。

本発明の一態様に係る抵抗変化型メモリは、記憶データに基づいて２つの抵抗状態を有する抵抗変化素子を含む複数のメモリセルがマトリクス状に配置された第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、かつ、前記メモリセルの抵抗状態を判別する参照値を有する複数の参照セルが列方向に配置された第１及び第２の参照セルアレイと、各参照セルアレイに接続された参照ビット線と、各メモリセルアレイの列を選択する複数のビット線と、前記メモリセルアレイ及び前記参照セルアレイの行を選択する複数のワード線と、前記第１及び第２のメモリセルアレイに共有され、かつ、アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対応する参照セルアレイを用いてデータを検知増幅するセンスアンプと、アドレスに基づいて前記複数のワード線のうち１つを選択し、かつ、前記アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対して、特定の参照セルが接続されるワード線を選択するロウデコーダとを具備し、データ読み出し時、１つのメモリセルアレイを単位とするアドレス空間に対して、参照セルアレイのうち前記特定の参照セルが常時活性化される。

本発明によれば、参照セル総数を削減しつつ、抵抗バラツキで決定される読み出しマージンを確保することが可能な抵抗変化型メモリを提供することができる。

［本発明に至る考察］
マトリクス状に配置された（ｍ×ｎ）個のメモリセルからなるメモリセルアレイと、１個のメモリセルアレイに対応して設けられた１行分のｍ個の参照セルとで１個のブロックが構成される。そして、２個のブロックに共有されるセンスアンプが、第１のブロックに含まれるアクセスされるメモリセルから読み出される電圧或いは電流と、第２のブロックに含まれる参照セルから読み出される参照電圧或いは参照電流とを用いて、アクセスされるメモリセルのデータを検知増幅する。この場合、２×（ｍ×ｎ）個のメモリセル群に対し、（２×ｍ）個の参照セルが同一センスアンプに接続されている。

一般的にメモリセルの抵抗値は製造バラツキなどにより特定の分布を持っており、これらの分布は正規分布に従う事が一般的に知られている。このため、センスアンプに接続された全てのメモリセルの読み出し動作がマージンを持って可能となるためには、“０”と“１”との抵抗変化量と、メモリセルの抵抗バラツキの標準偏差（σＲ）とが極めて重要なパラメータとなる。

図１は、メモリセル及び参照セルの抵抗変化量と抵抗バラツキの標準偏差（σＲ）との関係を正規確率紙にプロットしたグラフである。メモリセルの低抵抗状態を“０”情報に対応させ、この抵抗値の平均値（mean値）をμＲｐ、その標準偏差をσＲｐで表す。この時、“１”情報に対応する高抵抗状態の抵抗値の平均値であるμＲａｐは、「μＲａｐ＝μＲｐ×（１＋ＭＲ）」、その標準偏差σＲａｐは、「σＲａｐ＝σＲｐ×（１＋ＭＲ）」となる。なお、“ＭＲ”はメモリセルの抵抗変化率であり、「ＭＲ＝Ｒａｐ／Ｒｐ」で表される。

図１において、“０”情報を記憶したメモリセル（“０”メモリセル）の抵抗バラツキであるσＲｐで決まる直線をセンスアンプに接続されるメモリセル総数である（２×ｍ×ｎ）個の逆数に相当する確率まで延長した点をＡ点とし、“１”情報を記憶したメモリセル（“１”メモリセル）の抵抗バラツキであるσＲａｐで決まる直線をメモリセル総数である（２×ｍ×ｎ）個の逆数に相当する確率まで延長した点をＤ点とする。図１に示したように、全てのメモリセルのデータを正常に読み出すには、Ａ点とＤ点との間に、（２×ｍ）個の全参照セルの抵抗バラツキの累積確率分布が存在する事が必要条件となる。

換言すれば、Ａ点とＢ点との間、さらに、Ｃ点とＤ点との間に有限な抵抗幅が存在する必要がある。なお、このＡ−Ｂ点間とＣ−Ｄ点間との大きさはそれぞれ、一般的に回路マージンと言われ、センスアンプを構成するペアトランジスタの閾値バラツキや電源電圧変動、動作温度変動などで決定される。

以上述べたように、充分な回路マージンを確保した状態で安定的に読み出すには、抵抗バラツキ（σＲｐ）と抵抗変化率（ＭＲ）とが重要なファクターであり、σＲｐを小さくするかＭＲを大きくする必要がある。一方、参照セルの総数も読み出しマージンの確保の観点からは重要であり、読み出し動作に必要な参照セル数を減らす事で確率的に読み出しマージンの拡大が期待できる。しかしながら、単純に参照セル数を低減すると、参照セル自身にバリア膜破壊などにより超低抵抗状態になるなどの不良が発生した場合、この参照セルと対となる全てのメモリセルの読み出しが出来なくなり、相当数の不良ビットが発生する事になる。

一般に、半導体メモリにおいては冗長ビットを準備し、不良ビットの置き換えにより歩留まり向上を図っているが、搭載している冗長ビット数以上に不良ビットが発生すると救済不可能となり、良品チップの取得ができなくなり、メモリチップの価格低減が不可能となる。

以下に、前述した考察に基づいて発明された実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
図２は、本発明の第１の実施形態に係る抵抗変化型メモリの読み出し系回路のブロック図である。

抵抗変化型メモリは、２個のメモリセルアレイ１１−１及び１１−２を備えている。各メモリセルアレイ１１は、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣから構成されている。

メモリセルアレイ１１−１には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ１_１〜ＢＬ１_ｎが配設されている。また、メモリセルアレイ１１−１には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍが配設されている。ビット線ＢＬ１とワード線ＷＬ１との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ１及びワード線ＷＬ１に接続される。

メモリセルアレイ１１−１に対応して設けられたｎ個の参照セルＲＣは、メモリセルアレイ１１−１のカラム方向に隣接して配置されている。ｎ個の参照セルＲＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ１に接続され、ロウ方向に並んで配置される。また、ｎ個の参照セルＲＣはそれぞれ、ｎ本のビット線ＢＬ１_１〜ＢＬ１_ｎに接続されている。なお、参照セルＲＣの数は、カラム数ｎと同じである必要はなく、カラム数ｎより少なくても構わない。

同様に、メモリセルアレイ１１−２には、それぞれがカラム方向に延在するように、ｎ本のビット線ＢＬ２_１〜ＢＬ２_ｎが配設されている。また、メモリセルアレイ１１−２には、それぞれがロウ方向に延在するように、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍが配設されている。ビット線ＢＬ２とワード線ＷＬ２との交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、対応するビット線ＢＬ２及びワード線ＷＬ２に接続される。

メモリセルアレイ１１−２に対応して設けられたｎ個の参照セルＲＣは、メモリセルアレイ１１−２のカラム方向に隣接して配置されている。ｎ個の参照セルＲＣは、ロウ方向に延在する１本の参照ワード線ＲＷＬ２に接続され、ロウ方向に並んで配置される。また、ｎ個の参照セルＲＣはそれぞれ、ｎ本のビット線ＢＬ２_１〜ＢＬ２_ｎに接続されている。なお、メモリセルアレイ１１−２側の参照セルＲＣの数も、カラム数ｎと同じである必要はなく、カラム数ｎより少なくても構わない。

抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、ＲｅＲＡＭ（resistance random access memory）、ＰＲＡＭ（phase-change random access memory）など様々なメモリを使用することが可能である。本実施形態では、ＭＲＡＭを一例に挙げて説明する。

図３は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、抵抗変化素子（ＭＴＪ素子）２１、及び選択トランジスタ２２を備えている。選択トランジスタ２２は、例えばＮチャネルＭＯＳトランジスタから構成される。ＭＴＪ素子２１の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２２のドレインに接続されている。選択トランジスタ２２のゲートは、ワード線ＷＬに接続されている。選択トランジスタ２２のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。

図４は、ＭＴＪ素子２１の構成を示す概略図である。ＭＴＪ素子２１は、下部電極３１、固定層３２、中間層３３、記録層（自由層）３４、上部電極３５が順に積層されて構成されている。なお、ＭＴＪ素子２１を構成する層は、積層順序が逆転していても構わない。

固定層３２は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層３２に隣接して反強磁性層（図示せず）を設けることで、固定層３２の磁化方向を固定することができる。自由層３４は、強磁性材料からなり、その磁化方向が可変である。中間層３３は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。

固定層３２及び自由層３４の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。

なお、固定層３２及び自由層３４の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層３２及び自由層３４の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。

また、ＭＴＪ素子２１は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２１は、第１の固定層、第１の中間層、自由層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層３４の磁化反転を制御しやすいという利点がある。

図５（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図である。以下に、スピン注入書き込み方式によるＭＴＪ素子２１の低抵抗状態及び高抵抗状態を説明する。なお、この説明において、電流とは、電子の流れをいうものとする。

まず、固定層３２と自由層３４との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層３２から自由層３４へ向かう電流を供給する。固定層３２を通過した電子のうちマジョリティーな電子は、固定層３２の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子２１の抵抗値は最も小さくなり、この場合を “０”データと規定する。

次に、固定層３２と自由層３４との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、自由層３４から固定層３２へ向かう電流を供給する。固定層３２によって反射された電子のうちマジョリティーな電子は、固定層３２の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層３４に移動することにより、スピントルクが自由層３４に印加され、自由層３４の磁化方向は、固定層３２の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子２１の抵抗値は最も大きくなり、この場合を “１”データと規定する。

図６は、参照セルＲＣの構成を示す回路図である。参照セルＲＣは、固定抵抗素子２３、及び選択トランジスタ２４を備えている。選択トランジスタ２４は、例えばＮチャネルＭＯＳトランジスタから構成される。固定抵抗素子２３の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２４のドレインに接続されている。選択トランジスタ２４のゲートは、参照ワード線ＲＷＬに接続されている。選択トランジスタ２４のソースは、例えばソース線を介して接地されている（接地電圧Ｖｓｓが印加される）。

固定抵抗素子２３は、メモリセルＭＣの低抵抗状態と高抵抗状態との中間の抵抗値（参照値）に固定される。固定抵抗素子２３は、ＭＴＪ素子２１と同様のプロセスで形成され、基本的にはＭＴＪ素子２１と同様の積層構造を有している。そして、固定抵抗素子２３の抵抗を所定の参照値に固定する方法としては、例えば、２個の強磁性層の磁化方向を固定した状態で、これら強磁性層の面積を変えることで実現可能である。

図２に示すように、ワード線ＷＬ１及び参照ワード線ＲＷＬ１には、ロウデコーダ１２−１が接続されている。ワード線ＷＬ２及び参照ワード線ＲＷＬ２には、ロウデコーダ１２−２が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１及び参照ワード線ＲＷＬ１のうち１本を選択する。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２及び参照ワード線ＲＷＬ２のうち１本を選択する。

具体的には、ロウデコーダ１２−１は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−１に含まれる場合は、ワード線ＷＬ１のうち１本を選択する。また、ロウデコーダ１２−１は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−１に含まれない場合は、参照ワード線ＲＷＬ１を選択する。同様に、ロウデコーダ１２−２は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−２に含まれる場合は、ワード線ＷＬ２のうち１本を選択する。また、ロウデコーダ１２−２は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−２に含まれない場合は、参照ワード線ＲＷＬ２を選択する。

ｎ本のビット線ＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１は、ｎ本のビット線ＢＬ１に対応した数のカラム選択トランジスタを備えている。このカラム選択トランジスタは、例えばＮチャネルＭＯＳトランジスタから構成される。カラム選択回路１４−１に含まれるｎ個のカラム選択トランジスタのゲートはそれぞれ、カラム選択線ＣＳＬ１_１〜ＣＳＬ１_ｎを介してカラムデコーダ１３−１に接続されている。

同様に、ｎ本のビット線ＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２は、ｎ本のビット線ＢＬ２に対応した数のカラム選択トランジスタを備えている。カラム選択回路１４−２に含まれるｎ個のカラム選択トランジスタのゲートはそれぞれ、カラム選択線ＣＳＬ２_１〜ＣＳＬ２_ｎを介してカラムデコーダ１３−２に接続されている。

読み出しデータ線ＲＢ１及びＲＢ２には、メモリセルアレイ１１−１及び１１−２に共有されるセンスアンプＳＡが接続されている。センスアンプＳＡは、読み出しデータ線ＲＢ１及びＲＢ２の一方にアクセスされたメモリセルから読み出された電圧或いは電流と、読み出しデータ線ＲＢ１及びＲＢ２の他方に参照セルから読み出された電圧或いは電流とを用いて、上記アクセスされたメモリセルのデータを検知増幅する。

カラムデコーダ１３−１は、アドレスに基づいて、ビット線ＢＬ１のうち１本を選択する。このビット線ＢＬ１選択制御は、カラム選択線ＣＳＬ１のいずれかを選択（活性化）することで行われる。同様に、カラムデコーダ１３−２は、アドレスに基づいて、ビット線ＢＬ２のうち１本を選択する。このビット線ＢＬ２選択制御は、カラム選択線ＣＳＬ２のいずれかを選択（活性化）することで行われる。カラムデコーダ１３の具体的な動作については後述する。

次に、このように構成された抵抗変化型メモリの動作について説明する。例えば、左のメモリセルアレイ１１−１内のワード線ＷＬ１_３とビット線ＢＬ１_２との交点に配置された丸で示されたメモリセルＭＣ１_２３が選択されたとする。

この場合、ロウデコーダ１２−１によって、ワード線ＷＬ１_３が選択（活性化）され、メモリセルＭＣ１_２３とビット線ＢＬ１_２とが接続される。さらに、カラムデコーダ１３−１によってカラム選択線ＣＳＬ１_２が活性化され、メモリセルＭＣ１_２３は読み出しデータ線ＲＢ１を介してセンスアンプＳＡへ接続される。

一方、右のブロックからは、参照セルＲＣが選択される。すなわち、ロウデコーダ１２−２によって、参照ワード線ＲＷＬ２がワード線ＷＬ１_３の活性化に併せて活性化される。

ここで、カラムデコーダ１３−２は、アクセスされるビットのアドレスに無関係に、カラム選択線ＣＳＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧或いは電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧或いは電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。

このように、左側のブロック内に配置されたメモリセルは全て参照セルＲＣ２_１を利用して読み出される事になり、参照セル数の低減が可能となる。同様に、右側のブロック内のメモリセルが選択された場合には、カラムデコーダ１３−１は、アクセスされるビットのアドレスに無関係に、例えばカラム選択線ＣＳＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルは全て参照セルＲＣ１_１を利用して読み出される事になり、参照セル数の低減が可能となる。

このような制御をすることにより、左右何れのメモリセルアレイが選択された場合でも矛盾なく読み出し動作を行うことが可能となる。本実施形態では、読み出しに必要な参照セルＲＣの総数は２個となり、従来に比べて参照セルＲＣの総数を大幅に低減できる。これにより、参照セルの抵抗バラツキの裕度（margin）の確保が小さくてすむため、読み出しマージンの確保が容易となる。

次に、参照セルＲＣを選択可能にする制御動作について説明する。本実施形態では、アクセスされるビットのアドレスに無関係に、常時選択される参照セルを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、カラム選択線ＣＳＬ２_１の代わりにカラム選択線ＣＳＬ２_２を常時活性化することで、ビット線ＢＬ２_２に接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避する事が可能となる。なお、本方式のように、所謂予備の参照セルの選択を可能としても、チップ内に搭載されている参照セル総数は従来と同じか、それ以下に設定可能であり、本実施形態を実施することによるチップサイズ増大は無い。

図７は、カラムデコーダ１３−１の構成を示すブロック図である。マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣとからなる。フューズラッチ回路１５−１には、特定の参照セルを選択するためのアドレスＦＬＴＣがプログラムされている。

これら２種類のアドレスの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。メモリセルアレイ１１−１に含まれるメモリセルがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセルがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。

具体的には、ブロック活性化信号ＢＡＣＴ_１が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＡＩＮを選択し、このアドレスＡＩＮをアドレスＡＤとして出力し、アドレスＡＩＮの反転信号をアドレスｂＡＤとして出力する。アドレスｂＡＤ／ＡＤは、デコード部１３Ａに供給される。一方、ブロック活性化信号ＢＡＣＴ_２が活性化されると、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸは、アドレスＦＬＴＣを選択し、このアドレスＦＬＴＣをアドレスＡＤとして出力し、アドレスＦＬＴＣの反転信号をアドレスｂＡＤとして出力する。

デコード部１３Ａは、アドレスｂＡＤ／ＡＤに基づいて、カラム選択信号ＣＳＬ１_１〜ＣＳＬ１_ｎのうち１本を活性化する。なお、メモリセルアレイ１１−２に対応して設けられたカラムデコーダ１３−２の構成も、前述したカラムデコーダ１３−１と同様である。このようなカラムデコーダ１３の動作により、アクセスされるメモリセルを含まないブロックでは、常に特定の参照セルが選択される。

次に、マルチプレクサＭＵＸの構成の一例について説明する。図８は、マルチプレクサＭＵＸの構成を示す回路図である。なお、図８には、カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸについて示している。

アドレスＡＩＮｉ及びブロック活性化信号ＢＡＣＴ_１はそれぞれ、ＡＮＤゲート４１の第１及び第２の入力端子に入力される。“ｉ”は、カラム選択信号ＣＳＬ１の数に対応するｎビットのうちの任意の１ビットを表している。ＡＮＤゲート４１の出力は、ＮＯＲゲート４３の第１の入力端子に入力される。

アドレスＦＬＴＣｉ及びブロック活性化信号ＢＡＣＴ_２はそれぞれ、ＡＮＤゲート４２の第１及び第２の入力端子に入力される。ＡＮＤゲート４２の出力は、ＮＯＲゲート４３の第２の入力端子に入力される。

ＮＯＲゲート４３は、アドレスｂＡＤｉを出力する。また、ＮＯＲゲート４３の出力は、インバータ４４の入力端子に入力される。インバータ４４は、アドレスＡＤｉを出力する。なお、カラムデコーダ１３−２に含まれるマルチプレクサＭＵＸについては、図８のブロック活性化信号ＢＡＣＴ_１とＢＡＣＴ_２とを入れ替えることで実現可能である。

次に、フューズラッチ回路１５−１の構成の一例について説明する。図９は、フューズラッチ回路１５−１の構成を示す回路図である。フューズラッチ回路１５−２の構成も、図９のフューズラッチ回路１５−１と同じである。

フューズラッチ回路１５−１には、外部からパワーオン信号ＰＷＲＯＮが供給される。パワーオン信号ＰＷＲＯＮは、パワーオン時にハイレベル、パワーオフ時にローレベルに設定される。

ＰチャネルＭＯＳトランジスタ５１のソースには、電源電圧Ｖｄｄが印加されている。ＰチャネルＭＯＳトランジスタ５１のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＰチャネルＭＯＳトランジスタ５１のドレインは、ＮチャネルＭＯＳトランジスタ５２のドレインに接続されている。

ＮチャネルＭＯＳトランジスタ５２のゲートには、パワーオン信号ＰＷＲＯＮが入力されている。ＮチャネルＭＯＳトランジスタ５２のソースは、フューズ素子５３の一端に接続されている。フューズ素子５３の他端は、接地されている。フューズ素子５３は、レーザーによって切断されたか否かによって、“０”及び“１”データのいずれかを記憶する。

ＰチャネルＭＯＳトランジスタ５１のドレインは、ラッチ回路５４の入力端子に接続されている。ラッチ回路５４は、２個のインバータから構成されており、一方のインバータの出力が他方の入力に接続され、一方のインバータの出力が他方の入力に接続されている。

ラッチ回路５４の出力端子は、インバータ５５の入力端子に接続されている。インバータ５５は、アドレスＦＬＴＣｉを出力する。

図１０は、フューズラッチ回路１５−１の動作を示すタイミングチャートである。電源（Ｖｄｄ）投入が行われ、チップ内の電圧が論理回路動作可能電圧まで上昇すると、フューズラッチ回路１５−１の出力であるアドレスＦＬＴＣは一度全てハイレベルとなる。電源投入後、チップ内の初期化が完了したことを示す内部信号であるパワーオン信号ＰＷＲＯＮの立ち上がりに同期して、フューズ素子５３が未切断なアドレスビットに対してはＦＬＴＣがローレベルに遷移する。一方、フューズ素子５３が切断されていれば、ＦＬＴＣはハイレベルを保持する。

最下位アドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（１００・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_１に割り付けることでカラム選択線ＣＳＬ１_１の常時選択が行える。また、最下位の次のアドレスに相当するフューズ素子のみ切断する事で、アドレスＦＬＴＣを（０１０・・・０）にプログラムし、これをカラム選択線ＣＳＬ１_２に割り付けることでカラム選択線ＣＳＬ１_２の常時選択が行える。このような回路とカラム選択線の割り付けを導入する事で、フューズ素子のプログラムにより任意の参照セル選択が可能となる。

以上詳述したように本実施形態では、例えばセンスアンプＳＡに対し左側のブロック内に配置されたメモリセルが選択された場合、参照セルとしてはセンスアンプＳＡの右側のブロック内に配置された特定の参照セルが常時選択されるようにしている。加えて、常時選択される参照セルは、ロウデコーダ１２によって複数の参照セルの中から任意に選択するようにしている。

従って本実施形態によれば、１つのメモリセルアレイ内に配置されたメモリセルは、全て特定の参照セルを利用して読み出されることになるため、参照セルの総数を削減することが可能となる。これにより、参照セルの抵抗バラツキの裕度（margin）の確保が小さくてすむため、読み出しマージンの確保が容易となる。

また、本実施形態では、アクセスされるビットのアドレスに無関係に、常時選択される参照セルを変更することが可能である。これにより、１つの参照セルが不良していた場合、他の参照セルが常時選択されるように変更することで、チップ不良の発生を回避する事が可能となる。この結果、歩留まり低下を起こす事なく、大容量な抵抗変化型メモリを低コストで実現できる。

［第２の実施形態］
第２の実施形態は、複数の参照セルをカラム方向に配置し、これらの参照セルを参照ビット線に接続する。そして、カラム方向に配置された複数の参照セルのうち特定の参照セルを常時選択するようにしている。

図１１は、本発明の第２の実施形態に係る抵抗変化型メモリの読み出し系回路のブロック図である。

メモリセルアレイ１１−１に対応して設けられたｍ個の参照セルＲＣは、メモリセルアレイ１１−１のロウ方向に隣接して配置されている。ｍ個の参照セルＲＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ１に接続され、カラム方向に並んで配置されている。また、ｍ個の参照セルＲＣはそれぞれ、ｍ本のワード線ＷＬ１_１〜ＷＬ１_ｍに接続されている。なお、参照セルＲＣの数は、ロウ数ｍと同じである必要はなく、ロウ数ｍより少なくても構わない。

同様に、メモリセルアレイ１１−２に対応して設けられたｍ個の参照セルＲＣは、メモリセルアレイ１１−２のロウ方向に隣接して配置されている。ｍ個の参照セルＲＣは、カラム方向に延在する１本の参照ビット線ＲＢＬ２に接続され、カラム方向に並んで配置されている。また、ｍ個の参照セルＲＣはそれぞれ、ｍ本のワード線ＷＬ２_１〜ＷＬ２_ｍに接続されている。なお、メモリセルアレイ１１−２側の参照セルＲＣの数も、ロウ数ｍと同じである必要はなく、ロウ数ｍより少なくても構わない。

参照ビット線ＲＢＬ１は、カラム選択回路１４−１を介して読み出しデータ線ＲＢ１に接続されている。カラム選択回路１４−１に含まれ、かつ、参照ビット線ＲＢＬ１に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ１を介してカラムデコーダ１３−１に接続されている。参照ビット線ＲＢＬ２は、カラム選択回路１４−２を介して読み出しデータ線ＲＢ２に接続されている。カラム選択回路１４−２に含まれ、かつ、参照ビット線ＲＢＬ２に接続されたカラム選択トランジスタのゲートは、参照カラム選択線ＲＣＳＬ２を介してカラムデコーダ１３−２に接続されている。

カラムデコーダ１３−１は、アドレスに基づいて、カラム選択線ＣＳＬ１及び参照カラム選択線ＲＣＳＬ１のうち１本を選択する。カラムデコーダ１３−２は、アドレスに基づいて、カラム選択線ＣＳＬ２及び参照カラム選択線ＲＣＳＬ２のうち１本を選択する。

具体的には、カラムデコーダ１３−１は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−１に含まれる場合は、カラム選択線ＣＳＬ１のうち１本を選択する。また、カラムデコーダ１３−１は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−１に含まれない場合は、参照カラム選択線ＲＣＳＬ１を選択する。同様に、カラムデコーダ１３−２は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−２に含まれる場合は、カラム選択線ＣＳＬ２のうち１本を選択する。また、カラムデコーダ１３−２は、アクセスされるメモリセルが自身に接続されるメモリセルアレイ１１−２に含まれない場合は、参照カラム選択線ＲＣＳＬ２を選択する。

ロウデコーダ１２−１には、ｍ本のワード線ＷＬ１が接続されている。ロウデコーダ１２−１は、アドレスに基づいて、ワード線ＷＬ１のうち１本を選択する。ロウデコーダ１２−２には、ｍ本のワード線ＷＬ２が接続されている。ロウデコーダ１２−２は、アドレスに基づいて、ワード線ＷＬ２のうち１本を選択する。ロウデコーダ１２の具体的な動作については後述する。

一方、右のブロックからは、参照セルＲＣが選択される。すなわち、カラムデコーダ１３−２によって、参照カラム選択線ＲＣＳＬ２がカラム選択線ＣＳＬ１_２の活性化に併せて活性化され、参照ビット線ＲＢＬ２が読み出しデータ線ＲＢ２に接続される。

ここで、ロウデコーダ１２−２は、アクセスされるビットのアドレスに無関係に、ワード線ＷＬ２_１が常に活性化されるように制御する。参照セルＲＣ２_１は、読み出しデータ線ＲＢ２を介してセンスアンプＳＡへ接続される。センスアンプＳＡは、メモリセルＭＣ１_２３から読み出しデータ線ＲＢ２に読み出された電圧或いは電流と、参照セルＲＣ２_１から読み出しデータ線ＲＢ２に読み出された電圧或いは電流とを用いて、メモリセルＭＣ１_２３のデータを検知増幅する。

このように、左側のブロック内に配置されたメモリセルは全て参照セルＲＣ２_１を利用して読み出される事になり、参照セル数の抑制が可能となる。同様に、右側のブロック内のメモリセルが選択された場合には、ロウデコーダ１２−１は、アクセスされるビットのアドレスに無関係に、例えばワード線ＷＬ１_１が常に活性化されるように制御する。これにより、右側のブロック内に配置されたメモリセルは全て参照セルＲＣ１_１を利用して読み出される事になり、参照セル数の抑制が可能となる。

次に、参照セルＲＣを選択可能にする制御動作について説明する。本実施形態でも、アクセスされるビットのアドレスに無関係に、常時選択される参照セルを変更することが可能である。これにより、例えば参照セルＲＣ２_１が不良していた場合、ワード線ＷＬ２_１の代わりにワード線ＷＬ２_２を常時活性化することで、ワード線ＷＬ２_２と参照ビットＲＢＬ２とに接続された参照セルＲＣ２_２の選択が可能となる。よって、参照セルＲＣ２_２が正常セルであれば、不良発生を回避する事が可能となる。

図１２は、ロウデコーダ１２−１の構成を示すブロック図である。マルチプレクサＭＵＸには、２種類のアドレスが供給される。これら２種類のアドレスは、アクセスビットアドレスに相当する外部入力アドレスＡＩＮと、フューズラッチ回路１５−１からのアドレスＦＬＴＣとからなる。フューズラッチ回路１５−１には、特定の参照セルを選択するためのアドレスＦＬＴＣがプログラムされている。フューズラッチ回路１５−１の構成は、第１の実施形態で示した図９と同じである。

これら２種類のアドレスの切り替えは、ブロック活性化信号ＢＡＣＴ_１及びＢＡＣＴ_２によって制御される。メモリセルアレイ１１−１に含まれるメモリセルがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_１が活性化され、メモリセルアレイ１１−２に含まれるメモリセルがアクセスされる場合にはブロック活性化信号ＢＡＣＴ_２が活性化される。マルチプレクサＭＵＸの構成は、第１の実施形態で示した図８と同じである。

デコード部１２Ａは、マルチプレクサＭＵＸからアドレスｂＡＤ／ＡＤを受ける。デコード部１２Ａは、アドレスｂＡＤ／ＡＤに基づいて、ワード線ＷＬ１_１〜ＷＬ１_ｍのうち１本を活性化する。なお、メモリセルアレイ１１−２に対応して設けられたロウデコーダ１２−２の構成も、前述したロウデコーダ１２−１と同様である。このようなロウデコーダ１２の動作により、アクセスされるメモリセルを含まないブロックでは、常に特定の参照セルが選択される。さらに、フューズラッチ回路１５にプログラムするアドレスを変更することで、読み出しに使用される参照セルを変更することが可能である。

以上詳述したように本実施形態では、センスアンプＳＡの読み出し動作に必要な参照セルとして、参照ビット線ＲＢＬに接続され、かつ、カラム方向に配置された複数の参照セルを用いるようにしている。そして、これら参照セルのうち特定の参照セルを常時選択するように制御することで、参照セルの総数を削減することが可能となり、かつ読み出しマージンの確保が容易となる。

［実施例］
前述したように、本実施形態の抵変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵変化型メモリの他の例として、ＲｅＲＡＭ及びＰＲＡＭについて説明する。

（ＲｅＲＡＭ）
図１３は、ＲｅＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図である。抵抗変化素子２１は、下部電極３１、上部電極３５、及びこれらに挟まれた記録層６１を備えている。

記録層６１は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ_３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ_３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ_２、Ｃｕ_２Ｏなどが挙げられる。

抵抗変化素子２１は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子２１は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層６１の材料によって異なってくる。

例えばバイポーラ型の抵抗変化素子２１の場合、抵抗変化素子２１を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極３１に対して上部電極３５に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極３１に対して上部電極３５に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１が１ビットデータを記憶することができる。

データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子２１に印加する。そして、この時に抵抗変化素子２１に流れる電流を検出することでデータを読み出すことができる。

（ＰＲＡＭ）
図１４は、ＰＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図である。抵抗変化素子２１は、下部電極３１、ヒーター層６２、記録層６３、上部電極３５が順に積層されて構成されている。

記録層６３は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層６３の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。

ヒーター層６２は、記録層６３の底面に接している。ヒーター層６２の記録層６３に接する面積は、記録層６３の底面の面積より小さいことが望ましい。これは、ヒーター層６２と記録層６３との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層６２は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層６２は、後述する下部電極と同じ材料であってもよい。

下部電極３１の面積は、ヒーター層６２の面積より大きい。上部電極３５は、例えば、記録層６３の平面形状と同じである。下部電極３１及び上部電極３５の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。

記録層６３は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極３１と上部電極３５との間に電圧又は電流を印加し、上部電極３５から記録層６３及びヒーター層６２を介して下部電極３１に電流を流す。記録層６３を融点付近まで加熱すると、記録層６３は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。

一方、下部電極３１と上部電極３５との間に電圧又は電流を印加し、記録層６３を結晶化に適した温度付近まで加熱すると、記録層６３は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層６３を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層６３に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きくするとよい。このように、下部電極３１と上部電極３５との間に電圧又は電流を印加して記録層６３を加熱することで、記録層６３の抵抗値を変化させることができる。

記録層６３が結晶相であるか、非晶質相であるかは、下部電極３１と上部電極３５との間に記録層６３が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極３１と上部電極３５との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２１から１ビットデータを読み出すことができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

メモリセル及び参照セルの抵抗変化量と抵抗バラツキの標準偏差（σＲ）との関係を示したグラフ。本発明の第１の実施形態に係る抵抗変化型メモリの読み出し系回路のブロック図。メモリセルＭＣの構成を示す回路図。ＭＴＪ素子２１の構成を示す概略図。ＭＴＪ素子２１の低抵抗状態及び高抵抗状態を示す図。参照セルＲＣの構成を示す回路図。カラムデコーダ１３−１の構成を示すブロック図。カラムデコーダ１３−１に含まれるマルチプレクサＭＵＸの構成を示す回路図。フューズラッチ回路１５−１の構成を示す回路図。フューズラッチ回路１５−１の動作を示すタイミングチャート。本発明の第２の実施形態に係る抵抗変化型メモリの読み出し系回路のブロック図。ロウデコーダ１２−１の構成を示すブロック図。ＲｅＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。ＰＲＡＭに用いられる抵抗変化素子２１の構成を示す概略図。

符号の説明

ＭＣ…メモリセル、ＲＣ…参照セル、ＢＬ…ビット線、ＷＬ…ワード線、ＲＷＬ１，ＲＷＬ２…参照ワード線、ＲＢＬ…参照ビット線、ＲＢ…読み出しデータ線、ＣＳＬ…カラム選択線、ＲＣＳＬ…参照カラム選択線、ＳＡ…センスアンプ、ＭＵＸ…マルチプレクサ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…カラム選択回路、１５…フューズラッチ回路、２１…抵抗変化素子、２２，２４…選択トランジスタ、２３…固定抵抗素子、３１…下部電極、３２…固定層、３３…中間層、３４…記録層、３５…上部電極、４１，４２…ＡＮＤゲート、４３…ＮＯＲゲート、４４…インバータ、５１…ＰチャネルＭＯＳトランジスタ、５２…ＮチャネルＭＯＳトランジスタ、５３…フューズ素子、５４…ラッチ回路、５５…インバータ、６１…記録層、６２…ヒーター層、６３…記録層。

Claims

記憶データに基づいて２つの抵抗状態を有する抵抗変化素子を含む複数のメモリセルがマトリクス状に配置された第１及び第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、かつ、前記メモリセルの抵抗状態を判別する参照値を有する複数の参照セルが行方向に配置された第１及び第２の参照セルアレイと、
各参照セルアレイに接続された参照ワード線と、
各メモリセルアレイの行を選択する複数のワード線と、
前記メモリセルアレイ及び前記参照セルアレイの列を選択する複数のビット線と、
前記第１及び第２のメモリセルアレイに共有され、かつ、アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対応する参照セルアレイを用いてデータを検知増幅するセンスアンプと、
アドレスに基づいて前記複数のビット線のうち１つを選択し、かつ、前記アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対して、特定の参照セルが接続されるビット線を選択するカラムデコーダと、
を具備し、
データ読み出し時、１つのメモリセルアレイを単位とするアドレス空間に対して、参照セルアレイのうち前記特定の参照セルが常時活性化されることを特徴とする抵抗変化型メモリ。
記憶データに基づいて２つの抵抗状態を有する抵抗変化素子を含む複数のメモリセルがマトリクス状に配置された第１及び第２のメモリセルアレイと、
前記第１及び第２のメモリセルアレイにそれぞれ対応して設けられ、かつ、前記メモリセルの抵抗状態を判別する参照値を有する複数の参照セルが列方向に配置された第１及び第２の参照セルアレイと、
各参照セルアレイに接続された参照ビット線と、
各メモリセルアレイの列を選択する複数のビット線と、
前記メモリセルアレイ及び前記参照セルアレイの行を選択する複数のワード線と、
前記第１及び第２のメモリセルアレイに共有され、かつ、アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対応する参照セルアレイを用いてデータを検知増幅するセンスアンプと、
アドレスに基づいて前記複数のワード線のうち１つを選択し、かつ、前記アクセスされるメモリセルが含まれるメモリセルアレイと異なるメモリセルアレイに対して、特定の参照セルが接続されるワード線を選択するロウデコーダと、
を具備し、
データ読み出し時、１つのメモリセルアレイを単位とするアドレス空間に対して、参照セルアレイのうち前記特定の参照セルが常時活性化されることを特徴とする抵抗変化型メモリ。
前記特定の参照セルのアドレスを格納し、かつこのアドレスを前記カラムデコーダ或いは前記ロウデコーダに送るラッチ回路をさらに具備することを特徴とする請求項１又は２に記載の抵抗変化型メモリ。