JP5811693B2 - 抵抗変化型メモリデバイスおよびその駆動方法 - Google Patents
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Description
本技術は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化する抵抗変化型メモリデバイスと、その駆動方法に関するものである。
導電性イオンを絶縁膜に注入し、または、絶縁膜から引き抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（たとえば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。
メモリセルは、記憶素子とアクセストランジスタとを、アクティブマトリクス駆動可能な第１配線と第２配線との間に直列接続させて構成されている。このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗(Ｒ)を持つことから１Ｔ１Ｒ型のメモリセルと呼ばれる。
また、１Ｔ１Ｒ型メモリセルを有するメモリデバイスは、ＲｅＲＡＭ(Resistance Random Access Memory)と呼ばれる。
また、１Ｔ１Ｒ型メモリセルを有するメモリデバイスは、ＲｅＲＡＭ(Resistance Random Access Memory)と呼ばれる。
ＲｅＲＡＭでは、たとえば非特許文献１に記載されているように、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒[ns]オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。
上記したＲｅＲＡＭやスピン注入磁気抵抗ＲＡＭ（ＭＲＡＭ）等の抵抗変化型メモリデバイスでは、高抵抗状態と低抵抗状態を記憶データとして識別するため、参照電流（リファレンス電流）を発生させる必要がある（たとえば特許文献１参照）。
リファレンス電流はプロセスバラつきや、温度特性の追従性などの影響を極力抑えるために、記憶情報として使用するメモリセルと同じ素子を用いたリファレンスセルで実現する。
さらに、リファレンス電流を得るためには、メモリセルの高抵抗状態と低抵抗状態の２種類以上の単体、もしくは組合せでリファレンス電流を発生させる。２種類の異なる状態に対し、同じ読み出し電流方向で読み出しを行う。
リファレンス電流はプロセスバラつきや、温度特性の追従性などの影響を極力抑えるために、記憶情報として使用するメモリセルと同じ素子を用いたリファレンスセルで実現する。
さらに、リファレンス電流を得るためには、メモリセルの高抵抗状態と低抵抗状態の２種類以上の単体、もしくは組合せでリファレンス電流を発生させる。２種類の異なる状態に対し、同じ読み出し電流方向で読み出しを行う。
K. Aratani, etc."A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786
しかし、抵抗変化型メモリデバイスの場合、読み出し電流と記録電流が同じため、抵抗状態によっては、誤書き込みが発生する場合がある。
しかも、リファレンスセルは、多ビットに対し、１つなどで構成するために、一般的なメモリセルよりもアクセスする頻度が３〜５桁程度多いため、より安定的な抵抗状態を保持することが必要である。
しかしながら、アクセス頻度が高いために、より誤書き込みが発生する確率が高くなってしまう。
しかも、リファレンスセルは、多ビットに対し、１つなどで構成するために、一般的なメモリセルよりもアクセスする頻度が３〜５桁程度多いため、より安定的な抵抗状態を保持することが必要である。
しかしながら、アクセス頻度が高いために、より誤書き込みが発生する確率が高くなってしまう。
本技術は、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることが可能な抵抗変化型メモリデバイスおよびその駆動方法を提供するものである。
本技術の第１の観点の抵抗変化型メモリデバイスは、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、上記メインメモリセルおよびリファレンスセルの上記記憶素子は、高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で、上記リファレンスセル部は、高抵抗状態のリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルを２つ同時にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルを３つ同時にアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記リファレンスセル部は、低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記リファレンスセル部は、低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
本技術の第２の観点の抵抗変化型メモリデバイスの駆動方法は、素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第１のビット線に読み出す読み出しステップと、素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第２のビット線に流す参照電流発生ステップと、上記読み出しステップにより上記第１のビット線に流れる電流と上記第２のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、上記参照電流発生ステップにおいて、上記リファレンスセル部は、高抵抗状態のリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルを２つ同時にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルを３つ同時にアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記参照電流発生ステップにおいて、上記リファレンスセル部は、低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記参照電流発生ステップにおいて、上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記参照電流発生ステップにおいて、上記リファレンスセル部は、低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
または、上記参照電流発生ステップにおいて、上記リファレンスセル部は、高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する。
本技術によれば、リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成で、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
以下、本技術の実施形態を添付図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．メモリチップの構成例
２．メモリセル構成
３．リファレンスセル部の第１の構成例
４．リファレンスセル部の第２の構成例
５．リファレンスセル部の第３の構成例
なお、説明は以下の順序で行う。
１．メモリチップの構成例
２．メモリセル構成
３．リファレンスセル部の第１の構成例
４．リファレンスセル部の第２の構成例
５．リファレンスセル部の第３の構成例
＜１．メモリチップの構成例＞
図１は、本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
図１は、本実施形態に係る抵抗変化型メモリデバイスが適用されるメモリチップの構成例を示す図である。
本メモリチップ１００は、第１メモリアレイ部１１０、第２メモリアレイ部１２０、第１行デコーダ１３０、第２行デコーダ１４０、第１列デコーダ１５０、および第２列デコーダ１６０を有する。
さらに、メモリチップ１００は、センスアンプ１７０、ライトドライバ１８０、および入出力インタフェース回路１９０を有する。
さらに、メモリチップ１００は、センスアンプ１７０、ライトドライバ１８０、および入出力インタフェース回路１９０を有する。
メモリチップ１００は、２つの第１および第２メモリアレイ部１１０，１２０を有し、センスアンプ１７０およびライトドライバ１８０が２つのメモリアレイ部１１０，１２０により共有されている。
図２は、本実施形態に係るメモリアレイ部の構成例を簡略的に示す図である。
第１メモリアレイ部１１０は、メインメモリセルアレイ１１１および参照（リファレンス）メモリセル部１１２を含んで構成されている。
同様に、第２メモリアレイ部１２０は、メインメモリセルアレイ１２１および参照（リファレンス）メモリセル部１２２を含んで構成されている。
同様に、第２メモリアレイ部１２０は、メインメモリセルアレイ１２１および参照（リファレンス）メモリセル部１２２を含んで構成されている。
第１メモリアレイ部１１０のメインメモリセルアレイ１１１は、それぞれ複数の抵抗変化型メモリセル（メインメモリセル）ＭＣＬがｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図２においては、図面の簡単化のために３×１のマトリクスとして示している。
リファレンスセル部１１２は、メインメモリセルアレイ１１１の各列に配置され、リファレンス電流Ｉｒｅｆを生成するための１または複数のリファレンスセルＲＣＬを含んで構成されている。
後で詳述するが、メインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、基本的に抵抗変化型記憶素子（可変セル抵抗）ＭＥＭおよびアクセストランジスタＡＴにより形成される。
リファレンスセル部１１２は、メインメモリセルアレイ１１１の各列に配置され、リファレンス電流Ｉｒｅｆを生成するための１または複数のリファレンスセルＲＣＬを含んで構成されている。
後で詳述するが、メインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、基本的に抵抗変化型記憶素子（可変セル抵抗）ＭＥＭおよびアクセストランジスタＡＴにより形成される。
第１メモリアレイ部１１０は、各列に第１配線（ビット線）ＢＬ１１がおよび第２配線（プレート線）ＰＬ１１が配線されている。第１配線（ビット線）ＢＬ１１および第２配線（プレート線）ＰＬ１１は、メインメモリセルアレイ１１１およびリファレンスセル部１１２に共通に配線されている。
また、第１メモリアレイ部１１０は、メインメモリセルアレイ１１１の各行にメイン用第３配線（ワード線）ＷＬ１１が配線され、リファレンスセル部１１２の各行にリファレンス用第４配線（リファレンスワード線）ＷＬ１２が配線されている。
各列に配列されたメインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、一端が共通の第１配線（ビット線）ＢＬ１１に接続され、他端が共通の第２配線（プレート線）ＰＬ１１に接続されている。
メインメモリセルアレイ１１１の各行に配置されたメインメモリセルＭＣＬのアクセストランジスタＡＴのゲートが共通のメイン用第３配線（ワード線）ＷＬ１１に接続されている。
リファレンスセル部１１２の各行に配置されたリファレンスセル部１１２のアクセストランジスタＡＴのゲートが共通のリファレンス用第４配線（リファレンスワード線）ＷＬ１２が接続されている。
また、第１メモリアレイ部１１０は、メインメモリセルアレイ１１１の各行にメイン用第３配線（ワード線）ＷＬ１１が配線され、リファレンスセル部１１２の各行にリファレンス用第４配線（リファレンスワード線）ＷＬ１２が配線されている。
各列に配列されたメインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、一端が共通の第１配線（ビット線）ＢＬ１１に接続され、他端が共通の第２配線（プレート線）ＰＬ１１に接続されている。
メインメモリセルアレイ１１１の各行に配置されたメインメモリセルＭＣＬのアクセストランジスタＡＴのゲートが共通のメイン用第３配線（ワード線）ＷＬ１１に接続されている。
リファレンスセル部１１２の各行に配置されたリファレンスセル部１１２のアクセストランジスタＡＴのゲートが共通のリファレンス用第４配線（リファレンスワード線）ＷＬ１２が接続されている。
第２メモリアレイ部１２０のメインメモリセルアレイ１２１は、それぞれ複数の抵抗変化型メモリセル（メインメモリセル）ＭＣＬがｍ行ｎ列（ｍ×ｎ）のマトリクス状に配置されている。ただし、図２においては、図面の簡単化のために３×１のマトリクスとして示している。
リファレンスセル部１２２は、メインメモリセルアレイ１２１の各列に配置され、リファレンス電流Ｉｒｅｆを生成するための１または複数のリファレンスセルＲＣＬを含んで構成されている。
後で詳述するが、メインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、基本的に抵抗変化型記憶素子ＭＥＭおよびアクセストランジスタＡＴにより形成される。
リファレンスセル部１２２は、メインメモリセルアレイ１２１の各列に配置され、リファレンス電流Ｉｒｅｆを生成するための１または複数のリファレンスセルＲＣＬを含んで構成されている。
後で詳述するが、メインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、基本的に抵抗変化型記憶素子ＭＥＭおよびアクセストランジスタＡＴにより形成される。
第２メモリアレイ部１２０は、各列に第１配線（ビット線）ＢＬ２１がおよび第２配線（プレート線）ＰＬ２１が配線されている。第１配線（ビット線）ＢＬ２１および第２配線（プレート線）ＰＬ２１は、メインメモリセルアレイ１２１およびリファレンスセル部１２２に共通に配線されている。
また、第２メモリアレイ部１２０は、メインメモリセルアレイ１２１の各行にメイン用第３配線（ワード線）ＷＬ２１が配線され、リファレンスセル部１２２の各行にリファレンス用第４配線（リファレンスワード線）ＷＬ２２が配線されている。
各列に配列されたメインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、一端が共通の第１配線（ビット線）ＢＬ２１に接続され、他端が共通の第２配線（プレート線）ＰＬ２１に接続されている。
メインメモリセルアレイ１２１の各行に配置されたメインメモリセルＭＣＬのアクセストランジスタＡＴのゲートが共通のメイン用第３配線（ワード線）ＷＬ２１に接続されている。
リファレンスセル部１２２の各行に配置されたリファレンスセル部１２２のアクセストランジスタＡＴのゲートが共通のリファレンス用第４配線（リファレンスワード線）ＷＬ２２が接続されている。
また、第２メモリアレイ部１２０は、メインメモリセルアレイ１２１の各行にメイン用第３配線（ワード線）ＷＬ２１が配線され、リファレンスセル部１２２の各行にリファレンス用第４配線（リファレンスワード線）ＷＬ２２が配線されている。
各列に配列されたメインメモリセルＭＣＬおよびリファレンスセルＲＣＬは、一端が共通の第１配線（ビット線）ＢＬ２１に接続され、他端が共通の第２配線（プレート線）ＰＬ２１に接続されている。
メインメモリセルアレイ１２１の各行に配置されたメインメモリセルＭＣＬのアクセストランジスタＡＴのゲートが共通のメイン用第３配線（ワード線）ＷＬ２１に接続されている。
リファレンスセル部１２２の各行に配置されたリファレンスセル部１２２のアクセストランジスタＡＴのゲートが共通のリファレンス用第４配線（リファレンスワード線）ＷＬ２２が接続されている。
なお、本実施形態においては、第２配線（プレート線）ＰＬ１１，ＰＬ２１は、第１メモリアレイ１１０と第２メモリアレイ部１２０で共有されている。
そして、第１メモリアレイ部１１０の第１配線（ビット線）ＢＬ１１と第２メモリアレイ部１２０の第１配線（ビット線）ＢＬ２１がセンスアンプ１７０の各入力端子に接続されている。
メモリチップ１００において、第１メモリアレイ部１１０のメインメモリセルアレイ１１１をアクセスして読み出しを行う場合には第２メモリアレイ部１２０のリファレンスセル部１２２のリファレンス電流Ｉｒｅｆが用いられる。
同様に、メモリチップ１００において、第２メモリアレイ部１２０のメインメモリセルアレイ１２１をアクセスして読み出しを行う場合には第１メモリアレイ部１１０のリファレンスセル部１１２のリファレンス電流Ｉｒｅｆが用いられる。
そして、第１メモリアレイ部１１０の第１配線（ビット線）ＢＬ１１と第２メモリアレイ部１２０の第１配線（ビット線）ＢＬ２１がセンスアンプ１７０の各入力端子に接続されている。
メモリチップ１００において、第１メモリアレイ部１１０のメインメモリセルアレイ１１１をアクセスして読み出しを行う場合には第２メモリアレイ部１２０のリファレンスセル部１２２のリファレンス電流Ｉｒｅｆが用いられる。
同様に、メモリチップ１００において、第２メモリアレイ部１２０のメインメモリセルアレイ１２１をアクセスして読み出しを行う場合には第１メモリアレイ部１１０のリファレンスセル部１１２のリファレンス電流Ｉｒｅｆが用いられる。
リファレンスセル部１１２，１２２は、メインメモリセルＭＣＬのデータを識別するために必要なリファレンス電流（参照電流）Ｉｒｅｆを発生させる。
そして、本実施形態のリファレンスセル部１１２，１２２は、リファレンスセルＲＣＬの抵抗状態に応じたリファレンス電流の印加電流の向きを設定している。
そして、本実施形態のリファレンスセル部１１２，１２２は、リファレンスセルＲＣＬの抵抗状態に応じたリファレンス電流の印加電流の向きを設定している。
リファレンスセル部１１２，１２２は、後で詳述するように、たとえば第１の構成、第２の構成、第３の構成を採用することが可能である。
第１の構成では、高抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第２の構成では、低抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第３の構成では、高抵抗状態のリファレンスセルと低抵抗状態のセルの複数の組合せで構成されており、それらの単体もしくは直列接続、もしくは並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第１の構成では、高抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第２の構成では、低抵抗状態のリファレンスセルを使用し、それらのリファレンスセルを単体、若しくは直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる。
第３の構成では、高抵抗状態のリファレンスセルと低抵抗状態のセルの複数の組合せで構成されており、それらの単体もしくは直列接続、もしくは並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる。
リファレンスセル部１１２，１２２を上記のように構成する理由は次の通りである。
リファレンス電流は、状態が変化しない抵抗素子を用いて実現することは可能であるが、抵抗変化が大きいデバイスの場合、ポリシリコン抵抗などの抵抗素子で構成すると非常に多くの面積が必要になるので望ましくない。
また、トランジスタのオン抵抗でリファレンス電流を発生させるには、低いゲート電圧を発生させる特別な回路が必要になるため回路構成が煩雑になるため望ましくない。
プロセス変動や、動作中の温度環境に対して追従性がよい、メモリセルを使用してリファレンス電流を発生させるのが信頼性、コスト面で有効である。
しかし、リファレンス電流は、通常データを記憶しているメモリセルの高抵抗と低抵抗の中間抵抗を発生させる必要があるので、高抵抗状態のセルや低抵抗状態のメモリセルを複数、もしくは組合せで実現することが必要となる。
リファレンス電流は、状態が変化しない抵抗素子を用いて実現することは可能であるが、抵抗変化が大きいデバイスの場合、ポリシリコン抵抗などの抵抗素子で構成すると非常に多くの面積が必要になるので望ましくない。
また、トランジスタのオン抵抗でリファレンス電流を発生させるには、低いゲート電圧を発生させる特別な回路が必要になるため回路構成が煩雑になるため望ましくない。
プロセス変動や、動作中の温度環境に対して追従性がよい、メモリセルを使用してリファレンス電流を発生させるのが信頼性、コスト面で有効である。
しかし、リファレンス電流は、通常データを記憶しているメモリセルの高抵抗と低抵抗の中間抵抗を発生させる必要があるので、高抵抗状態のセルや低抵抗状態のメモリセルを複数、もしくは組合せで実現することが必要となる。
そこで、本実施形態においては、リファレンスセルＲＣＬに使用するメモリセルの状態に対し、状態が変化しない電流方向で読み出しを行う構成を適用する。最良な実施形態は、たとえば高抵抗状態のメモリセルのみ使用し、高抵抗状態が変動しない電流方向で読み出す構成である。
その理由は、高抵抗状態のセルの並列接続でリファレンスレベルを構成することが、メモリアレイの構成上、もっとも単純にリファレンスレベルを設定することが簡便と思われるからである。
また、プロセス上メモリセルの初期状態は高抵抗状態であるため、高抵抗状態のセルを使用することが望ましい。
その理由は、高抵抗状態のセルの並列接続でリファレンスレベルを構成することが、メモリアレイの構成上、もっとも単純にリファレンスレベルを設定することが簡便と思われるからである。
また、プロセス上メモリセルの初期状態は高抵抗状態であるため、高抵抗状態のセルを使用することが望ましい。
ここで、メモリセルおよびリファレンスセルの基本的な構成について説明する。
＜２．メモリセル構成＞
図３（Ａ）および（Ｂ）は、本実施形態に共通なメモリセルの等価回路図を示す図である。
なお、図３（Ａ）は書き込み電流Ｉｗ、図３（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
＜２．メモリセル構成＞
図３（Ａ）および（Ｂ）は、本実施形態に共通なメモリセルの等価回路図を示す図である。
なお、図３（Ａ）は書き込み電流Ｉｗ、図３（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図３に示すメモリセルＭＣＬ（ＲＣＬ）は、“記憶素子”としての１つの可変セル抵抗ＭＥＭと、１つのアクセストランジスタＡＴとを有する。
可変セル抵抗ＭＥＭは、素子両端に極性の異なる信号を印加することで可逆的に記録膜の抵抗値が変化する。
可変セル抵抗ＭＥＭの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
ここでビット線ＢＬが“第１配線”の一例に該当し、プレート線ＰＬが“第２配線”の一例に該当する。
可変セル抵抗ＭＥＭは、素子両端に極性の異なる信号を印加することで可逆的に記録膜の抵抗値が変化する。
可変セル抵抗ＭＥＭの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
ここでビット線ＢＬが“第１配線”の一例に該当し、プレート線ＰＬが“第２配線”の一例に該当する。
図４は、抵抗変化型記憶素子（可変セル抵抗）の構成を示す図である。
記憶素子２００は、図４に示すように、２つの電極膜２０１と電極膜２０２の間に、記録膜２０３，２０４が挟まれた構成を有する。
記憶素子２００は、２つの電極膜２０１，２０２に極性の異なる電位を印加することにより可逆的に記録膜の抵抗値が変化する抵抗変化型記憶素子である。
記憶素子は、（Ａｇ，Ｃｕ，Ｚｎ）から選ばれた１種の元素、および、（Ｓ，Ｓｅ，Ｔｅ）から選ばれた１種の元素を含む組成膜や、少なくとも２つ以上の磁性膜からなりその磁性膜間に絶縁体または導体により分離されている組成膜などがあげられる。
記憶素子２００は、２つの電極膜２０１，２０２に極性の異なる電位を印加することにより可逆的に記録膜の抵抗値が変化する抵抗変化型記憶素子である。
記憶素子は、（Ａｇ，Ｃｕ，Ｚｎ）から選ばれた１種の元素、および、（Ｓ，Ｓｅ，Ｔｅ）から選ばれた１種の元素を含む組成膜や、少なくとも２つ以上の磁性膜からなりその磁性膜間に絶縁体または導体により分離されている組成膜などがあげられる。
図５（Ａ）〜（Ｄ）は、抵抗変化型記憶素子（可変セル抵抗）とアクセストランジスタが直列に接続される構成例を示す図である。
抵抗変化型記憶素子（可変セル抵抗）とアクセストランジスタの接続関係は、図５（Ａ）〜（Ｄ）のいずれかの接続形態をとることができる。
上述したように、可変セル抵抗ＭＥＭ内の矢印方向に電流が流れると可変セル抵抗（記憶素子）の抵抗状態が、高抵抗状態から低抵抗状態へ変化するものと定義する。
上述したように、可変セル抵抗ＭＥＭ内の矢印方向に電流が流れると可変セル抵抗（記憶素子）の抵抗状態が、高抵抗状態から低抵抗状態へ変化するものと定義する。
図６は、実際の抵抗変化型メモリ素子の電圧−電流特性を示す図である。
図６において、横軸が印加電圧を、縦軸がセル電流を示している。
図６において、横軸が印加電圧を、縦軸がセル電流を示している。
当初数ＭΩ以上の抵抗値である記憶素子に対し、たとえば０．５［Ｖ］以上の電圧を加えると、電流が急激に増大して抵抗値が数ｋΩまで減少する。
その後ある範囲内では電流は電圧に比例する。すなわち記憶素子は、低抵抗となり抵抗値は一定値を示す。
この動作を「書き込み」と定義し、この状態を低抵抗状態と称する。またこの時の高抵抗から低抵抗に値が変化する電圧を書き込み閾値電圧と定義する。
次に、記憶素子に逆極性の０．５［Ｖ］の電圧を印加すると、数ｋΩであった記憶素子に流れる電流は急激に減少して、抵抗値は数ＭΩ以上になる。
この動作を「消去」と定義し、この状態を高抵抗状態と称する。またこの時の低抵抗から高抵抗に変化する電圧を消去閾値電圧と定義する。
この記憶素子は、２つの電極間に正負の電圧を印加することにより、記憶素子の抵抗値を数ｋΩから数ＭΩまで可逆的に変化させることがでる。
また、記憶素子は低抵抗状態と高抵抗状態の２つの状態を取ることができるので、これら状態をデータ“１”および“０”をそれぞれ対応させることにより１ビットのデータの記憶が可能となる。
その後ある範囲内では電流は電圧に比例する。すなわち記憶素子は、低抵抗となり抵抗値は一定値を示す。
この動作を「書き込み」と定義し、この状態を低抵抗状態と称する。またこの時の高抵抗から低抵抗に値が変化する電圧を書き込み閾値電圧と定義する。
次に、記憶素子に逆極性の０．５［Ｖ］の電圧を印加すると、数ｋΩであった記憶素子に流れる電流は急激に減少して、抵抗値は数ＭΩ以上になる。
この動作を「消去」と定義し、この状態を高抵抗状態と称する。またこの時の低抵抗から高抵抗に変化する電圧を消去閾値電圧と定義する。
この記憶素子は、２つの電極間に正負の電圧を印加することにより、記憶素子の抵抗値を数ｋΩから数ＭΩまで可逆的に変化させることがでる。
また、記憶素子は低抵抗状態と高抵抗状態の２つの状態を取ることができるので、これら状態をデータ“１”および“０”をそれぞれ対応させることにより１ビットのデータの記憶が可能となる。
図７は、可逆的に状態が変化する方向で読み出しを行った場合の読み出し電圧と印加時間の関係を示す図である。
図７において、横軸が電圧の印加時間を、縦軸が閾値電圧をそれぞれ示している。
図７において、横軸が電圧の印加時間を、縦軸が閾値電圧をそれぞれ示している。
状態が変化する書き込み閾値や消去閾値は、素子に印加している時間に大きく依存し、印加している時間が長いほど閾値電圧が下がる性質がある。
この印加している時間は積算時間でも同様なことがいえる性質があるため、たとえば、短時間では素子が変化しない低い電圧であっても、連続して低い電圧を印加し続けると、状態が変化してしまう。
つまり、リファレンスセルの状態が変化しないような低い電圧で読み出しを行っていても、可逆的に状態が変化する電流方向で読み出しを行っているかぎり、アクセス頻度が多ければ、状態は変化してしまう。
しかし、可逆的に変化しない方向（逆方向の読み出し電流）で、リファレンスセルを読み出すことでこの状態変化を回避することは可能である。
この印加している時間は積算時間でも同様なことがいえる性質があるため、たとえば、短時間では素子が変化しない低い電圧であっても、連続して低い電圧を印加し続けると、状態が変化してしまう。
つまり、リファレンスセルの状態が変化しないような低い電圧で読み出しを行っていても、可逆的に状態が変化する電流方向で読み出しを行っているかぎり、アクセス頻度が多ければ、状態は変化してしまう。
しかし、可逆的に変化しない方向（逆方向の読み出し電流）で、リファレンスセルを読み出すことでこの状態変化を回避することは可能である。
以上のように、メモリチップ１００においては、メモリセルがアレイ状に配置された第１メモリアレイ部１１０および第２メモリアレイ部１２０の周辺回路には、次のような回路が配置されている。
すなわち、周辺回路として、特定のメモリセルに記憶情報を選択するための第１行デコーダ１３０、第２行デコーダ１４０、第１列デコーダ１５０、第２列デコーダ１６０が配置されている。
さらに、周辺回路として、選択されたメモリセルに情報を記録するためのライトドライバ１８０や、メモリセルに記憶されている状態を識別するためのセンスアンプ１７０が配置されている。
すなわち、周辺回路として、特定のメモリセルに記憶情報を選択するための第１行デコーダ１３０、第２行デコーダ１４０、第１列デコーダ１５０、第２列デコーダ１６０が配置されている。
さらに、周辺回路として、選択されたメモリセルに情報を記録するためのライトドライバ１８０や、メモリセルに記憶されている状態を識別するためのセンスアンプ１７０が配置されている。
そして、本実施形態においては、リファレンスセル構成に特徴があるため、以下ではデータの読み出し経路に着目して説明する。
上記図２は、読み出し系の要部を示し、リファレンスセルＲＣＬを含むメモリアレイ部とセンスアンプ１７０に着目して説明する。
図２は例としてオープンビットライン構成を記載しているが、本技術を実現する構成であれば、たとえばフォールデットビットライン構成でもかまわない。
図２は例としてオープンビットライン構成を記載しているが、本技術を実現する構成であれば、たとえばフォールデットビットライン構成でもかまわない。
図２に示す読み出し系はセンスアンプ１７０を挟んで上下に、リファレンスセル部１１２，１２２を含むメモリアレイ部１１０，１２０が配置されており、外部より入力された情報はメインメモリセルアレイ１１１，１２１内の指定されたアドレスに記憶される。
たとえば、第１メモリアレイ部１１０のメインメモリセルアレイ１１１に記憶されているアドレスの記憶情報を識別するためには、次の処理が行われる。
まず、第１メモリアレイ部１１０のメインメモリセルアレイ１１１の指定されたアドレスを選択し、第２メモリアレイ部１２０に配置されたリファレンスセル部１２２を同時並列的に選択する。
そして、第１メモリアレイ部１１０の選択されたメインメモリセルＭＣＬが接続されたビット線ＢＬ１１に流れる電流と、第２メモリアレイ部１２０のリファレンスセルＲＣＬに接続されたビット線ＢＬ２１に流れる電流をセンスアンプ１７０で比較する。
このセンスアンプ１７０でビット線ＢＬ１１に流れる電流とビット線ＢＬ２１に流れる電流を比較することでアドレス指定されたメインメモリセルＭＣＬに記憶された情報を判定する。
たとえば、第１メモリアレイ部１１０のメインメモリセルアレイ１１１に記憶されているアドレスの記憶情報を識別するためには、次の処理が行われる。
まず、第１メモリアレイ部１１０のメインメモリセルアレイ１１１の指定されたアドレスを選択し、第２メモリアレイ部１２０に配置されたリファレンスセル部１２２を同時並列的に選択する。
そして、第１メモリアレイ部１１０の選択されたメインメモリセルＭＣＬが接続されたビット線ＢＬ１１に流れる電流と、第２メモリアレイ部１２０のリファレンスセルＲＣＬに接続されたビット線ＢＬ２１に流れる電流をセンスアンプ１７０で比較する。
このセンスアンプ１７０でビット線ＢＬ１１に流れる電流とビット線ＢＬ２１に流れる電流を比較することでアドレス指定されたメインメモリセルＭＣＬに記憶された情報を判定する。
メインメモリセルＭＣＬに記憶された抵抗値は高抵抗状態なら数ＭΩ、低抵抗状態は数ＫΩの値を示し、リファレンスセルＲＣＬはその中間の抵抗値をとるような値に設定する。
通常、リファレンスセルＲＣＬは、メインメモリセルＭＣＬに対し、１０００〜１００００セルに対し、１つの割合で配置される。
読み出しにはメインメモリセルＭＣＬの情報が破壊されないように閾値電圧より十分な低い電圧で読み出す必要があるが、リファレンスセルＲＣＬは、メインメモリセルＭＣＬよりも１０００〜１００００回程度アクセス頻度が多くなる。
読み出しにはメインメモリセルＭＣＬの情報が破壊されないように閾値電圧より十分な低い電圧で読み出す必要があるが、リファレンスセルＲＣＬは、メインメモリセルＭＣＬよりも１０００〜１００００回程度アクセス頻度が多くなる。
アクセス頻度が多ければ多いほど、前述のように、リファレンスセルＲＣＬの状態に対し、状態が変化する方向で読み出しを行うと、状態が変化する閾値電圧が下がり、状態が変化してしまう確率が高くなる。
しかし、リファレンスセルＲＣＬは、予め記憶素子（可変セル抵抗）ＭＥＭの記憶状態が確定した状態で使用するため、データが破壊されない電流方向でアクセスするとリファレンスセルＲＣＬの状態はアクセス頻度が多くとも、その状態は変わらない。
そこで、本実施形態においては、リファレンスセルＲＣＬにアクセスする場合は、リファレンスセルＲＣＬの状態に応じて電流方向を決めた構成を採用している。
しかし、リファレンスセルＲＣＬは、予め記憶素子（可変セル抵抗）ＭＥＭの記憶状態が確定した状態で使用するため、データが破壊されない電流方向でアクセスするとリファレンスセルＲＣＬの状態はアクセス頻度が多くとも、その状態は変わらない。
そこで、本実施形態においては、リファレンスセルＲＣＬにアクセスする場合は、リファレンスセルＲＣＬの状態に応じて電流方向を決めた構成を採用している。
また、抵抗変化型メモリデバイスは、書き込みや消去の信頼性が低いため、記録されたかどうかベリファイ(検証)が必要である。
そのため、通常の情報を識別するためのリファレンスレベルだけでなく、書き込みに使用する低いリファレンスレベルや、消去を識別するための高いリファレンスレベルが必要である。
そのため、通常の情報を識別するためのリファレンスレベルだけでなく、書き込みに使用する低いリファレンスレベルや、消去を識別するための高いリファレンスレベルが必要である。
複数存在するリファレンスセルＲＣＬの組合せでこれらのリファレンスレベルを実現するためのリファレンスセル部の具体的な構成例について説明する。
なお、以下の説明では、第１メモリアレイ部１１０のリファレンスセル部１１２を例に説明するが、第２メモリアレイ部１２０のリファレンスセル部１２２も同様に構成される。
なお、以下の説明では、第１メモリアレイ部１１０のリファレンスセル部１１２を例に説明するが、第２メモリアレイ部１２０のリファレンスセル部１２２も同様に構成される。
＜３．リファレンスセル部の第１の構成例＞
図８は、本実施形態に係るリファレンスセル部の第１の構成例を示す図である。
図８のリファレンスセル部１１２Ａは、高抵抗状態のセルのみを用いて構成されている例を示す。
図８は、本実施形態に係るリファレンスセル部の第１の構成例を示す図である。
図８のリファレンスセル部１１２Ａは、高抵抗状態のセルのみを用いて構成されている例を示す。
図８のリファレンスセル部１１２Ａは、ビット線（第１配線）ＢＬ１１とプレート線（第２配線）ＰＬ１１間に並列に接続されたリファレンスセルＲＣＬ０，ＲＣＬ１，ＲＣＬ２を含んで構成されている。
リファレンスセルＲＣＬ０のアクセストランジスタＡＴ０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ１のアクセストランジスタＡＴ１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ２のアクセストランジスタＡＴ２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図８は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
リファレンスセルＲＣＬ０のアクセストランジスタＡＴ０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ１のアクセストランジスタＡＴ１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ２のアクセストランジスタＡＴ２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図８は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
図８のリファレンスセル部１１２Ａにおいて、１つのリファレンスセルＲＣＬ０，ＲＣＬ１，ＲＣＬ２の記憶素子（可変セル抵抗）ＭＥＭ０，ＭＥＭ１，ＭＥＭ２の抵抗値は１ＭΩとする。
このセルを２つ同時にアクセス（選択）することで、通常の読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２０、ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ０、ＲＣＬ１を選択することより、読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２０、ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ０、ＲＣＬ１を選択することより、読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
また、１つ選択することで消去のベリファイ時に必要なリファレンスレベル１ＭΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ０を選択することより、消去時のベリファイに必要なリファレンスレベル１ＭΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ０を選択することより、消去時のベリファイに必要なリファレンスレベル１ＭΩが生成できる。
さらに、３つ同時にアクセス（選択）することにより書き込み時に必要なリファレンスレベル３３３ＫΩを生成する。
たとえば、リファレンスワード線ＷＬ１２０、ＷＬ１２１、ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ０、ＲＣＬ１，ＲＣＬ２を選択することより、書き込み時に必要なリファレンスレベル３３３ＫΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２０、ＷＬ１２１、ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ０、ＲＣＬ１，ＲＣＬ２を選択することより、書き込み時に必要なリファレンスレベル３３３ＫΩが生成できる。
＜４．リファレンスセル部の第２の構成例＞
図９は、本実施形態に係るリファレンスセル部の第２の構成例を示す図である。
図９のリファレンスセル部１１２Ｂは、低抵抗状態のセルのみを用いて構成されている例を示す。
図９は、本実施形態に係るリファレンスセル部の第２の構成例を示す図である。
図９のリファレンスセル部１１２Ｂは、低抵抗状態のセルのみを用いて構成されている例を示す。
図９のリファレンスセル部１１２Ｂは、ビット線（第１配線）ＢＬ１１と基準電位（ここではグランド電位）ＶＳＳ間に並列に接続されたリファレンスセルＲＣＬ１０，ＲＣＬ１１，ＲＣＬ１２を含んで構成されている。
リファレンスセルＲＣＬ１０のアクセストランジスタＡＴ１０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ１１のアクセストランジスタＡＴ１１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ１２のアクセストランジスタＡＴ１２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図９は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
リファレンスセルＲＣＬ１０のアクセストランジスタＡＴ１０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ１１のアクセストランジスタＡＴ１１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ１２のアクセストランジスタＡＴ１２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図９は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
図９のリファレンスセル部１１２Ｂにおいて、１つのリファレンスセルＲＣＬ１０，ＲＣＬ１１，ＲＣＬ１２の記憶素子（可変セル抵抗）ＭＥＭ１０，ＭＥＭ１１，ＭＥＭ１２の抵抗値は１０ＫΩ、５０ＫΩ、１００ＫΩとする。
図９のリファレンスセル部１１２Ｂにおいて、１つのリファレンスセルを１０ＫΩとすると、数百ＫΩの高い抵抗値を作ることはできない。
低抵抗状態のセルを用いて様々なリファレンスレベルを生成するために、プロセス時に小さいサイズ記憶素子で作るなどして実現する。たとえば低抵抗状態で、１０ＫΩ、５０ＫΩ、１００ＫΩの抵抗値を用意しておく。
たとえば、リファレンスセルＲＣＬ１０の抵抗値が１０ＫΩ、リファレンスセルＲＣＬ１１の抵抗値が５０ＫΩ、リファレンスセルＲＣＬ１２の抵抗値が１００ＫΩに設定される。
図９のリファレンスセル部１１２Ｂにおいて、１つのリファレンスセルを１０ＫΩとすると、数百ＫΩの高い抵抗値を作ることはできない。
低抵抗状態のセルを用いて様々なリファレンスレベルを生成するために、プロセス時に小さいサイズ記憶素子で作るなどして実現する。たとえば低抵抗状態で、１０ＫΩ、５０ＫΩ、１００ＫΩの抵抗値を用意しておく。
たとえば、リファレンスセルＲＣＬ１０の抵抗値が１０ＫΩ、リファレンスセルＲＣＬ１１の抵抗値が５０ＫΩ、リファレンスセルＲＣＬ１２の抵抗値が１００ＫΩに設定される。
５０ＫΩのセルを１つ選択することで、通常の読み出しレベルに必要なリファレンスレベル５０ＫΩが生成できる。
この例では、リファレンスワード線ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ１１を選択することより、読み出しに必要なリファレンスレベル５０ＫΩが生成できる。
この例では、リファレンスワード線ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ１１を選択することより、読み出しに必要なリファレンスレベル５０ＫΩが生成できる。
１００ＫΩのセルを１つ選択することで消去のベリファイ時に必要なリファレンスレベル1００ＫΩのリファレンスレベルを生成する。
この例では、リファレンスワード線ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ１２を選択することより、消去のベリファイ時に必要なリファレンスレベル１００ＫΩが生成できる。
この例では、リファレンスワード線ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ１２を選択することより、消去のベリファイ時に必要なリファレンスレベル１００ＫΩが生成できる。
さらに１０ＫΩのセルを１つ選択することで書き込み時に必要なリファレンスレベル１０ＫΩを生成する。
この例では、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ１０を選択することより、書き込み時に必要なリファレンスレベル１０ＫΩが生成できる。
この例では、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ１０を選択することより、書き込み時に必要なリファレンスレベル１０ＫΩが生成できる。
なお、リファレンスセルを直列に接続する構成で、上記レベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
＜５．リファレンスセル部の第３の構成例＞
図１０は、本実施形態に係るリファレンスセル部の第３の構成例を示す図である。
図１０のリファレンスセル部１１２Ｃは、低抵抗状態と高抵抗状態のセルを組み合わせて構成されている例を示す。
図１０は、本実施形態に係るリファレンスセル部の第３の構成例を示す図である。
図１０のリファレンスセル部１１２Ｃは、低抵抗状態と高抵抗状態のセルを組み合わせて構成されている例を示す。
図１０のリファレンスセル部１１２Ｃは、ビット線（第１配線）ＢＬ１１と基準電位（ここではグランド電位）ＶＳＳ間に接続された低抵抗状態のリファレンスセルＲＣＬ２０を含んで構成されている。
さらに、図１０のリファレンスセル部１１２Ｃは、ビット線（第１配線）ＢＬ１１とプレート線（第２配線）ＰＬ１１間に並列に接続された高抵抗状態のリファレンスセルＲＣＬ２１，ＲＣＬ２２を含んで構成されている。
リファレンスセルＲＣＬ２０のアクセストランジスタＡＴ２０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ２１のアクセストランジスタＡＴ２１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ２２のアクセストランジスタＡＴ２２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図１０は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
さらに、図１０のリファレンスセル部１１２Ｃは、ビット線（第１配線）ＢＬ１１とプレート線（第２配線）ＰＬ１１間に並列に接続された高抵抗状態のリファレンスセルＲＣＬ２１，ＲＣＬ２２を含んで構成されている。
リファレンスセルＲＣＬ２０のアクセストランジスタＡＴ２０のゲートがリファレンスワード線ＷＬ１２０に接続されている。
リファレンスセルＲＣＬ２１のアクセストランジスタＡＴ２１のゲートがリファレンスワード線ＷＬ１２１に接続されている。
リファレンスセルＲＣＬ２２のアクセストランジスタＡＴ２２のゲートがリファレンスワード線ＷＬ１２２に接続されている。
なお、図１０は、簡単に説明するために、リファレンスセルは３セルの組合せで示しているが、状態に応じて電流を設定することが重要であるため個数に限定はない。
図１０のリファレンスセル部１１２Ｃにおいて、１つのリファレンスセルＲＣＬ２０の記憶素子（可変セル抵抗）ＭＥＭ２０の抵抗値は１０ＫΩとする。
図１０のリファレンスセル部１１２Ｃにおいて、リファレンスセルＲＣＬ２１，ＲＣＬ２２の記憶素子（可変セル抵抗）ＭＥＭ２１，ＭＥＭ２２の抵抗値は１ＭΩとする。
図１０のリファレンスセル部１１２Ｃにおいて、リファレンスセルＲＣＬ２１，ＲＣＬ２２の記憶素子（可変セル抵抗）ＭＥＭ２１，ＭＥＭ２２の抵抗値は１ＭΩとする。
高抵抗状態の１ＭΩのセルを２つ同時並列的にアクセス（選択）することで、通常の読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２１、ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ２１、ＲＣＬ２２を選択することより、読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２１、ＷＬ１２２をハイレベルに設定してリファレンスセルＲＣＬ２１、ＲＣＬ２２を選択することより、読み出しレベルに必要なリファレンスレベル５００ＫΩが生成できる。
また、高抵抗状態の１ＭΩのセルを１つ選択することで消去のベリファイ時に必要なリファレンスレベル１ＭΩのリファレンスレベルを生成する。
たとえば、リファレンスワード線ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ２１選択することより、消去時のベリファイに必要なリファレンスレベル１ＭΩが生成できる。
たとえば、リファレンスワード線ＷＬ１２１をハイレベルに設定してリファレンスセルＲＣＬ２１選択することより、消去時のベリファイに必要なリファレンスレベル１ＭΩが生成できる。
さらに、低抵抗状態の１０ＫΩのセルを１つ選択することで書き込み時に必要なリファレンスレベル１０ＫΩを生成する。
この例では、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ１０を選択することより、書き込み時に必要なリファレンスレベル１０ＫΩが生成できる。
この例では、リファレンスワード線ＷＬ１２０をハイレベルに設定してリファレンスセルＲＣＬ１０を選択することより、書き込み時に必要なリファレンスレベル１０ＫΩが生成できる。
なお、低抵抗状態のリファレンスセルを直列に接続する構成で、上記以外のレベルを実現する方法も可能である。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
ただし、この場合、選択スイッチが必要となるため、リファレンスセルが大きくなる傾向となるが、不可能なわけではない。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成にすることで、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
将来、記憶素子の大容量化に向けて、メインメモリとリファレンスメモリの構成比が大きくなるなど、リファレンスセルへのアクセス頻度が多くなっても、リファレンスセルの抵抗状態が変化することなく信頼性向上につながる。
リファレンスセルの抵抗状態に応じて、読み出し電流を設定する構成にすることで、誤書き込みによる抵抗の変化が発生することなく、より信頼性の高いリファレンス電流を得ることができる。
将来、記憶素子の大容量化に向けて、メインメモリとリファレンスメモリの構成比が大きくなるなど、リファレンスセルへのアクセス頻度が多くなっても、リファレンスセルの抵抗状態が変化することなく信頼性向上につながる。
なお、本技術は以下のような構成をとることができる。
（１）素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
（２）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（３）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（４）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（５）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続されている
上記（２）記載の抵抗変化型メモリデバイス。
（６）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
上記（３）記載の抵抗変化型メモリデバイス。
（７）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
上記（４）記載の抵抗変化型メモリデバイス。
（８）
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
上記（１）から（７）のいずれか一に記載の抵抗変化型メモリデバイス。
（９）素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第１のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第２のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第１のビット線に流れる電流と上記第２のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
（１）素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイス。
（２）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（３）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
低抵抗状態のリファレンスセルを複数有し、当該リファレンスセルを単体、または直列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（４）上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のセリファレンスルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させる
上記（１）記載の抵抗変化型メモリデバイス。
（５）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続されている
上記（２）記載の抵抗変化型メモリデバイス。
（６）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
上記（３）記載の抵抗変化型メモリデバイス。
（７）上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
上記（４）記載の抵抗変化型メモリデバイス。
（８）
選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較してセンスアンプを有する
上記（１）から（７）のいずれか一に記載の抵抗変化型メモリデバイス。
（９）素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第１のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第２のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第１のビット線に流れる電流と上記第２のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定されている 抵抗変化型メモリデバイスの駆動方法。
１００・・・メモリチップ、１１０・・・第１メモリアレイ部、１２０・・・第２メモリアレイ部、１３０・・・第１行デコーダ、１４０・・・第２行デコーダ、１５０・・・第１列デコーダ、１６０・・・第２列デコーダ、１７０・・・センスアンプ、１８０・・・ライトドライバ、１９０・・・入出力インタフェース回路、ＭＣＬ・・・メインメモリセル、ＲＣＬ・・・リファレンスセル、ＢＬ１１，ＢＬ２１・・・ビット線（（第１配線）、ＰＬ１１．ＰＬ２１・・・プレート線（第２配線）、ＷＬ１１，ＷＬ２１・・・ワード線、ＷＬ１２，ＷＬ２２，ＷＬ１２０〜１２２・・・リファレンスワード線、ＡＴ・・・アクセストランジスタ、ＭＥＭ・・・記憶素子（可変セル抵抗）。
Claims (8)
- 素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で、
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
並列接続された上記リファレンスセルを２つ同時にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルを３つ同時にアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
抵抗変化型メモリデバイス。 - 素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で、
上記リファレンスセル部は、
低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
抵抗変化型メモリデバイス。 - 素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値が変化するメインメモリセルを含むメモリアレイ部と、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含み、上記メインメモリセルのデータを識別するために必要な参照電流を発生させるリファレンスセルを含むリファレンスセル部と、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、
上記メインメモリセルおよびリファレンスセルの上記記憶素子は、
高抵抗状態と低抵抗状態でデータの２つの状態をとることが可能で、
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
抵抗変化型メモリデバイス。 - 上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続されている
請求項１記載の抵抗変化型メモリデバイス。 - 上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記各リファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
請求項２記載の抵抗変化型メモリデバイス。 - 上記メインメモリセルおよび上記リファレンスセルは、
印加電圧に応じた抵抗値変化によりデータ記憶状態が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有し、
上記メインアレイ部のメインメモリセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記高抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が第１配線に接続され、
前記電流経路の両端の他方側が第２配線に接続され、
上記リファレンスセル部の上記低抵抗状態のリファレンスセルは、
前記電流経路の両端の一方側が基準電位に接続され、
前記電流経路の両端の他方側が第１配線に接続されている
請求項３記載の抵抗変化型メモリデバイス。 - 選択された上記メインメモリセルに流れる電流と上記リファンレスセル部に流れる電流を比較して上記メインメモリセルに記憶された情報を判定するセンスアンプを有する
請求項１から６のいずれか一に記載の抵抗変化型メモリデバイス。 - 素子両端に極性の異なる信号を印加することで可逆的に記憶素子の抵抗値を変化させてメインメモリセルのデータを第１のビット線に読み出す読み出しステップと、
素子両端に極性の異なる信号を印加することで可逆的に抵抗値が変化する記憶素子を含むリファレンスセルにより上記メインメモリセルのデータを識別するために必要な参照電流を発生させ第２のビット線に流す参照電流発生ステップと、
上記読み出しステップにより上記第１のビット線に流れる電流と上記第２のビット線に流れる電流をセンスアンプで比較して上記メインメモリセルに記憶された情報を判定する判定ステップと、を有し、
上記リファレンスセルの抵抗状態に応じた参照電流の印加電流の向きが設定され、
上記参照電流発生ステップにおいて、
上記リファレンスセル部は、
高抵抗状態のリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、高抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
並列接続された上記リファレンスセルを２つ同時にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルを３つ同時にアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
または、
上記参照電流発生ステップにおいて、
上記リファレンスセル部は、
低抵抗状態でかつ抵抗値が異なるリファレンスセルを少なくとも３つ有し、当該リファレンスセルを単体、または並列接続で構成し、低抵抗状態に対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
並列接続された上記リファレンスセルのうちの第１のリファレンスセルをアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルのうちの第２のリファレンスセルをアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
並列接続された上記リファレンスセルのうちの第３のリファレンスセルをアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
または、
上記参照電流発生ステップにおいて、
上記リファレンスセル部は、
高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルの複数の組合せで構成されており、当該リファレンスセルの単体、または直列接続、または並列接続の両方で構成し、それぞれ低抵抗状態と高抵抗状態のリファレンスセルに対し、記憶状態が変化しない電流方向で参照電流を発生させることが可能で、
高抵抗状態のリファレンスセルを複数同時並列的にアクセスすることで読み出しレベルに必要なリファレンスレベルを生成し、
高抵抗状態のリファレンスセルを１つアクセスすることで消去のベリファイレベルに必要なリファレンスレベルを生成し、
低抵抗状態のリファレンスセルを１つアクセスすることで書き込みレベルに必要なリファレンスレベルを生成する
抵抗変化型メモリデバイスの駆動方法。
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| JP6617924B2 (ja) | 2015-06-18 | 2019-12-11 | パナソニックＩｐマネジメント株式会社 | 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法 |
| CN105261392A (zh) * | 2015-11-16 | 2016-01-20 | 西安华芯半导体有限公司 | 一种基于阻变存储单元rram的存储单元及存储方法 |
| JP2017162535A (ja) * | 2016-03-11 | 2017-09-14 | ソニー株式会社 | 記憶装置、情報処理装置、および、記憶装置の制御方法 |
| DE102018121817A1 (de) * | 2017-09-15 | 2019-03-21 | Samsung Electronics Co., Ltd. | Resistive Speichervorrichtung mit einer Referenzzelle und Verfahren zum Steuern einer Referenzzelle |
| KR102414183B1 (ko) * | 2017-09-15 | 2022-06-29 | 삼성전자주식회사 | 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 레퍼런스 셀의 제어 방법 |
| CN109920461B (zh) * | 2017-12-12 | 2021-02-02 | 杭州潮盛科技有限公司 | 一种基于薄膜晶体管的阻变存储器 |
| US10847199B2 (en) * | 2019-03-22 | 2020-11-24 | Spin Memory, Inc. | MRAM array having reference cell structure and circuitry that reinforces reference states by induced magnetic field |
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| JP2005050421A (ja) * | 2003-07-28 | 2005-02-24 | Sharp Corp | 半導体記憶装置 |
| KR101367659B1 (ko) * | 2007-07-12 | 2014-02-25 | 삼성전자주식회사 | 읽기 에러를 줄일 수 있는 멀티 레벨 상 변화 메모리 장치및 그것의 읽기 방법 |
| KR100887061B1 (ko) * | 2007-07-24 | 2009-03-04 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
| KR100919565B1 (ko) * | 2007-07-24 | 2009-10-01 | 주식회사 하이닉스반도체 | 상 변화 메모리 장치 |
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| JP5044432B2 (ja) * | 2008-02-07 | 2012-10-10 | 株式会社東芝 | 抵抗変化メモリ |
| JP5127630B2 (ja) | 2008-08-20 | 2013-01-23 | 株式会社東芝 | 抵抗変化型メモリ |
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