JP2011198440A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】本発明は、誤読み出しの虞が小さく正確なデータ読み出しを可能にした半導体記憶装置を提供することを目的とする。
【解決手段】カラム制御回路2、ロウ制御回路3は、ビット線BL及びワード線WLを介してメモリセルMCに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する。センスアンプ回路2bは、ビット線BLに流れる電流に基づいてメモリセルMCの保持データを検出する。書き込み動作においては、一単位を構成するn個のメモリセルMCの各々にそれぞれ異なる抵抗値が与られ、且つ一単位の中のn個のメモリセルの抵抗値が全て異なる値となるように書き込み電圧が印加される。読み出し動作においては、一単位を構成するn個のメモリセルの抵抗値の大小関係を比較し、一単位からn!通りのデータを読み出す。
【選択図】図1
【解決手段】カラム制御回路2、ロウ制御回路3は、ビット線BL及びワード線WLを介してメモリセルMCに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する。センスアンプ回路2bは、ビット線BLに流れる電流に基づいてメモリセルMCの保持データを検出する。書き込み動作においては、一単位を構成するn個のメモリセルMCの各々にそれぞれ異なる抵抗値が与られ、且つ一単位の中のn個のメモリセルの抵抗値が全て異なる値となるように書き込み電圧が印加される。読み出し動作においては、一単位を構成するn個のメモリセルの抵抗値の大小関係を比較し、一単位からn!通りのデータを読み出す。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる不揮発性半導体記憶装置に関する。
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
従来知られており、市場にも投入されているDRAM、SRAM、フラッシュメモリ等の半導体記憶装置は、いずれもMOSFETをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
近年、このようなMOSFETをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている(例えば、特許文献1参照)。たとえば、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する抵抗変化メモリ(ReRAM:Resistive RAM)が知られている。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Vsetを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
メモリセルに対するデータの書き込みは、可変抵抗素子に所定のセット電圧Vsetを短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時のセット電圧Vsetよりも低いリセット電圧Vresetを長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態(リセット状態)とし、2値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
このような従来の抵抗変化メモリは、メモリセルMCが高抵抗状態にあるのか低抵抗状態にあるのかを判別するため、所定の手段により参照電流を生成し、この参照電流とメモリセルを流れるセル電流との間の差異をセンスアンプ回路で検知する。しかし、従来の抵抗変化メモリでは、様々な理由から、高抵抗状態のメモリセルMCの抵抗値の分布と低抵抗状態のメモリセルMCの抵抗値の分布との間のマージンを大きくすることが困難であり、このため、参照電流を適切な値に設定することが困難である。すなわち、参照電流とセル電流の比較によりメモリセルの保持データを判定する従来の方式においては、データの誤読み出しの虞を十分に低くすることができていない。
本発明は、誤読み出しの虞が小さく正確なデータ読み出しを可能にした不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、可 変抵抗素子を含むメモリセルを第1配線と第2配線との間に複数配置してなるメモリセルアレイと、前記第1及び第2配線を介して前記メモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路と、前記第1配線に流れる電流に基づいてメモリセルの保持データを検出するセンスアンプ回路とを備え、前記制御回路は、データの書き込み動作においては、一単位を構成するn個の前記メモリセルの各々に、それぞれ異なる抵抗値を与え、且つ前記一単位の中の前記n個のメモリセルの抵抗値が全て異なる値となるように前記書き込み電圧を印加し、前記センスアンプ回路は、データの読み出し動作においては、前記一単位を構成するn個の前記メモリセルの抵抗値の大小関係を比較し、前記一単位からn!通りのデータを読み出すように構成されたことを特徴とする。
この発明によれば、誤読み出しの虞が小さく正確なデータ読み出しを可能にした不揮発性半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[全体構成]
図1は、本発明の実施の形態に係る抵抗変化メモリのブロック図である。
この抵抗変化メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
図1は、本発明の実施の形態に係る抵抗変化メモリのブロック図である。
この抵抗変化メモリは、可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。
メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路2が設けられている。カラム制御回路2は、後述するように、ビット線BLのいずれかを選択する選択回路2aと、ビット線BLの電流の大小を判定するセンスアンプ回路2bとを有している。
また、メモリセルアレイ1のワード線WL方向に隣接する位置には、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路3が設けられている。ロウ制御回路3は、カラム制御回路2と共に、
ビット線BL及びワード線WLを介してメモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路として機能する。
ビット線BL及びワード線WLを介してメモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路として機能する。
データ入出力バッファ4は、外部のホスト9にI/O線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。
また、ホスト9からデータ入出力バッファ4に供給されたコマンドは、コマンド・インターフェイス6に送られる。コマンド・インターフェイス6は、ホスト9からの外部制御信号を受け、データ入出力バッファ4に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン7に転送する。
ステートマシン7は、この不揮発性メモリ全体の管理を行うもので、ホスト9からのコマンドをコマンド・インターフェース6を介して受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、外部のホスト9は、ステートマシン7が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン7によって電圧生成回路9が制御される。この制御により、電圧生成回路9は任意の電圧、任意のタイミングのパルスを出力することが可能となる。
ここで、形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
[メモリセルアレイ及びその周辺回路]
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI−I′線で切断して矢印方向に見たメモリセル1つ分の断面図である。複数本の第1の配線としてワード線WL0〜WL2が平行に配設され、これと交差して複数本の第2の配線としてビット線BL0〜BL2が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルMCが配置される。第1及び第2の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
[メモリセルMC]
メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。可変抵抗素子VRは、例えば炭素(C)から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードDIは、図3に示すように、p+型層D1、n−型層D2、及びn+型層D3を備えたPINダイオードからなり、電極EL2とEL3との間に挟まれるように形成されている。ここで、「+」「−」の符号は、不純物濃度の大小を示している。
メモリセルMCは、図3に示すように、可変抵抗素子VRとダイオードDIの直列接続回路からなる。可変抵抗素子VRは、例えば炭素(C)から構成することができる。その他、抵抗値が電圧の印加により遷移可能な物質を採用可能である。ダイオードDIは、図3に示すように、p+型層D1、n−型層D2、及びn+型層D3を備えたPINダイオードからなり、電極EL2とEL3との間に挟まれるように形成されている。ここで、「+」「−」の符号は、不純物濃度の大小を示している。
電極EL1〜EL3の電極の材料としては、Pt,Au,Ag,TiAlN,SrRuO,Ru,RuN,Ir,Co,Ti,TiN,TaN,LaNiO,Al,PtIrOx, PtRhOx,Rh/TaAlN、W等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
[メモリセルアレイの変形例]
また、図4に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図5は、図4のII−II′断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。
また、図4に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図5は、図4のII−II′断面を示す断面図である。図示の例は、セルアレイ層MA0〜MA3からなる4層構造のメモリセルアレイで、ワード線WL0jがその上下のメモリセルMC0,MC1で共有され、ビット線BL1iがその上下のメモリセルMC1,MC2で共有され、ワード線WL1jがその上下のメモリセルMC2,MC3で共有されている。
また、このような配線/セル/配線/セルの繰り返しではなく、配線/セル/配線/層間絶縁膜/配線/セル/配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。なお、メモリセルアレイ1は、幾つかのメモリセル群のMATに分けられることも可能である。前述したカラム制御回路2及びロウ制御回路3は、MAT毎、セクタ毎、又はセルアレイ層MA毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線BLで共有することも可能である。
図6は、メモリセルアレイ1及びその周辺回路の回路図である。ここでは、説明を簡単にするため、1層構造であるとして説明を進める。図6において、メモリセルMCを構成するダイオードDIのアノードはビット線BLに接続され、カソードは可変抵抗素子VRを介してワード線BLに接続されている。各ビット線BLの一端はカラム制御回路2の一部である選択回路2aに接続されている。また、各ワード線WRの一端はロウ制御回路3の一部である選択回路3aに接続されている。なお、後述するように、本実施の形態のメモリセルアレイ1は、1本のワード線WLに沿って配列されるn個のメモリセルMCが一単位として取り扱われ、当該一単位を構成するn個のメモリセルMCが、一体としてn!通りのデータを保持するよう構成されている。以下の例では、n=3であるとして説明をするが、本発明はn=3の場合に限られるものではないことは、以下の説明から明らかである。また、1つのワード線WLに、2単位以上のメモリセルが配置されていてもよいことは言うまでもない。
選択回路2aは、ビット線BL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP1及び選択NMOSトランジスタQN1からなる。選択PMOSトランジスタQP1のソースは、ドレイン側ドライブ線BSDに共通接続されている。選択NMOSトランジスタQN1のソースは、接地端子に接続されている。
トランジスタQP1のドレイン,及びトランジスタQN1のドレインは、ビット線BLに接続され、ゲートには、各ビット線BLを選択するビット線選択信号BSiが供給されている。
トランジスタQP1のドレイン,及びトランジスタQN1のドレインは、ビット線BLに接続され、ゲートには、各ビット線BLを選択するビット線選択信号BSiが供給されている。
また、選択回路3aは、ワード線WL毎に設けられた、ゲート及びドレインが共通接続された選択PMOSトランジスタQP0及び選択NMOSトランジスタQN0からなる。選択PMOSトランジスタQP0のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブ線BSEに接続されている。選択NMOSトランジスタQN0のソースは、接地端子(接地電圧Vss)に接続されている。トランジスタQP1,QN1の共通ドレインは、ワード線WLに接続され、共通ゲートには、各ワード線WLを選択するワード線選択信号WSiが供給されている。
なお、メモリセルアレイ1は、図6に示した回路とはダイオードDIの極性を逆にして(ワード線WLからビット線BLに向かう方向が順方向となるよう接続して)、ワード線WL側からビット線WL側に電流が流れるようにしても良い。
次に、本実施の形態のデータ書き込み方法及び読み出し方法を、図7を参照して説明する。この実施の形態では、n個のメモリセルMCが一単位として取り扱われ、この一単位中のn個のメモリセルMCの各々が、それぞれ異なる抵抗値R1、R2、・・・Rnを有するように書き込みが実行される。ここでの抵抗値R1、R2、・・・Rnは特定の値又は範囲である必要はなく、値が互いに異なってさえいればよい。そして、この一単位中のn個のメモリセルMCは、全て異なる抵抗値を有するように書き込み動作が行われる。例えば、n個のメモリセルMC中の1つが抵抗値R1を有する場合、他の(n−1)個のメモリセルは、抵抗値R1を有しているものは1つもなく、他の(n−1)通りの抵抗値のいずれかを有している。他の抵抗値についても同様である。すなわち、n個のメモリセルMC中に、ある抵抗値Ri(i=1〜n)を有しているメモリセルは1つだけである。このため、一単位を構成するn個のメモリセルMCは、全体としてn!通りのデータを保持することができる。図7は、n=3の場合であり、3個のメモリセルMC0〜2の各々が、抵抗値R1、R2、R3のいずれかを有しており、且つ、全てのメモリセルMC0〜2が、異なる抵抗値を有している場合を示している。この場合、一単位を構成する3個のメモリセルMC(MC0〜2)が全体として3!=6通りのデータを保持することができる。
このようなデータ保持方法は、n個のメモリセルMCが、それぞれ他のメモリセルとは無関係にデータを保持する場合と比べて、記憶可能なデータ量は小さくなってしまう。しかし、このような記憶方式を取ることにより、n個のメモリセルMCの抵抗値の大小を比較することにより、一単位を構成するn個のメモリセルMCが保持するデータを判定することができる。このように、メモリセルMCの抵抗値を互いに比較することによりデータを判定することにより、参照電流を必要とする従来方式に比べて、誤読み出しが発生する確率を大幅に低くすることができる。
この実施の形態のデータ保持方法、及び読み出し方法のメリットを、更に詳しく説明する。従来の参照電流との比較による読み出し方式の場合、特に、複数のビット線から同時に読み出しを行いつつ参照電流との比較を行う場合には、セルの状態(低抵抗状態のメモリセルの数など)によってはワード線の電圧が設定値(例えば接地電圧Vss)よりも浮いてしまい、メモリセルMCに所望の電圧が印加されない場合がある。この場合、セル電流が想定よりも低下し、メモリセルが低抵抗状態にあるにも拘わらずセル電流が参照電流を下回り、誤判定が起こり得る。
本実施の形態の場合でも、ワード線WLの電位の浮きは生じ、セル電流は低下するのであるが、比較対象の2つのメモリセルのセル電流が同様に低下するので、誤判定は生じない。
また、メモリセルがダイオードを有している場合、ダイオードのリバース電流が、ビット線BLの電圧を変動させることがある。このビット線BLの変動は、参照電流との比較を行う従来方式では誤読み出しの原因となり得る。しかし、本実施の形態の方法の場合、上記と同様の理由により、このようなビット線BLの変動があった場合でも、判定結果には大きな影響は無い。
また、メモリセル中のダイオードは温度依存特性を有しており、温度によってセル電流が大きく変動する。そのため、温度によって参照電流を的確に調整しなければ、誤読み出しの虞が生じる。本実施の形態の方法の場合、2つのメモリセルのセル電流を比較して判定を行うので、そのような変動は相殺され、判定結果に影響はない。
このように、本実施の形態によれば、様々な変動要因に拘わらず、誤読み出しを生じさせることなく、正確なデータ読み出しを実行することができる。
この実施の形態のデータ保持方法、及び読み出し方法のメリットを、更に詳しく説明する。従来の参照電流との比較による読み出し方式の場合、特に、複数のビット線から同時に読み出しを行いつつ参照電流との比較を行う場合には、セルの状態(低抵抗状態のメモリセルの数など)によってはワード線の電圧が設定値(例えば接地電圧Vss)よりも浮いてしまい、メモリセルMCに所望の電圧が印加されない場合がある。この場合、セル電流が想定よりも低下し、メモリセルが低抵抗状態にあるにも拘わらずセル電流が参照電流を下回り、誤判定が起こり得る。
本実施の形態の場合でも、ワード線WLの電位の浮きは生じ、セル電流は低下するのであるが、比較対象の2つのメモリセルのセル電流が同様に低下するので、誤判定は生じない。
また、メモリセルがダイオードを有している場合、ダイオードのリバース電流が、ビット線BLの電圧を変動させることがある。このビット線BLの変動は、参照電流との比較を行う従来方式では誤読み出しの原因となり得る。しかし、本実施の形態の方法の場合、上記と同様の理由により、このようなビット線BLの変動があった場合でも、判定結果には大きな影響は無い。
また、メモリセル中のダイオードは温度依存特性を有しており、温度によってセル電流が大きく変動する。そのため、温度によって参照電流を的確に調整しなければ、誤読み出しの虞が生じる。本実施の形態の方法の場合、2つのメモリセルのセル電流を比較して判定を行うので、そのような変動は相殺され、判定結果に影響はない。
このように、本実施の形態によれば、様々な変動要因に拘わらず、誤読み出しを生じさせることなく、正確なデータ読み出しを実行することができる。
この図7に示すような方式によりデータが書き込まれたメモリセルアレイ1からデータを読み出すのに好適なセンスアンプ回路2bの構成例を、図8を参照して説明する。この例では、上記と同様に、3個のメモリセルMC0〜2が一単位を構成し、この一単位のメモリセルMC0〜2から、ビット線BL0〜2を介して3!=6通りのデータを読み出す場合の構成例を示している。
このセンスアンプ回路2bは、クランプトランジスタTra〜c、プリチャージ兼イコライズ回路21a〜c、差動増幅回路22a〜c、及びラッチ回路23a〜bを備えている。この図8では、一単位を構成するメモリセルMC0〜2の抵抗値の大小関係を判定するため、3個の差動増幅器が設けられている。一単位を構成するメモリセルの数がn個の場合には、(n(n−1)/2)個の差動増幅器を設け、それぞれの差動増幅器により2個のメモリセルの抵抗値の大小を判定することができる。
このセンスアンプ回路2bは、クランプトランジスタTra〜c、プリチャージ兼イコライズ回路21a〜c、差動増幅回路22a〜c、及びラッチ回路23a〜bを備えている。この図8では、一単位を構成するメモリセルMC0〜2の抵抗値の大小関係を判定するため、3個の差動増幅器が設けられている。一単位を構成するメモリセルの数がn個の場合には、(n(n−1)/2)個の差動増幅器を設け、それぞれの差動増幅器により2個のメモリセルの抵抗値の大小を判定することができる。
クランプトランジスタTra〜cは、読み出し動作時において、ビット線BLを所定の電圧にクランプするためのトランジスタである。プリチャージ兼イコライズ回路21a〜cは、それぞれ3つのビット線BL0〜2のうちのいずれか2つを、読み出し動作前において電圧VSELまでプリチャージするための回路である。また、差動増幅回路22a〜cは、それぞれ3つのビット線BL0〜2のうちのいずれか2本に流れるセル電流の大小を判定するための回路である。また、ラッチ回路23a〜cは、差動増幅回路22a〜cが出力する差動増幅信号に従ったデータをラッチするように構成されている。
この図8のようなセンスアンプ回路2aによれば、一単位のメモリセルMC0〜2の抵抗値の大小関係を、ラッチ回路23a〜cに保持された信号に基づいて判定することができる。
次に、この実施の形態におけるデータの書き込み動作を、図8のタイミングチャートを参照して説明する。この実施の形態では、一単位を構成するメモリセルMC0〜2に、抵抗値R0、R1、R2(R0>R1>R2)を書き込む場合を示している。
次に、この実施の形態におけるデータの書き込み動作を、図8のタイミングチャートを参照して説明する。この実施の形態では、一単位を構成するメモリセルMC0〜2に、抵抗値R0、R1、R2(R0>R1>R2)を書き込む場合を示している。
まず、最も高い抵抗値R0を与えられるメモリセルMC0の書き込み動作が、図9の期間(1)において実行される。
続いて、期間(2)で抵抗値R1を与えられるメモリセルMC1の書き込み動作が実行される。このとき、センスアンプ回路2bは、メモリセルMC0とMC1の抵抗値の大小を読み出しベリファイ動作において判定し、メモリセルMC1が抵抗値R1まで書き込まれたことが確認されたら、次の期間(3)に移行する。
期間(3)では、抵抗値R2を与えられるメモリセルMC2の書き込み動作が実行される。このとき、センスアンプ回路2bは、メモリセルMC1とMC2の抵抗値の大小を読み出しベリファイ動作として実行し、メモリセルMC2が抵抗値R2まで書き込まれたことを確認する。これが確認されると、一単位を構成するメモリセルMC0〜2への書き込み動作が終了する。
なお、一単位中のメモリセルの数をn個とする場合にも、同様の書き込み手順を採用することができる。すなわち、カラム制御回路2及びロウ制御回路3から、n個の前記メモリセルに含まれるi番目(i=1〜n−1)のメモリセルに対しある抵抗値Riを与えた後、(i+1)番目のメモリセルに対し、抵抗値Riよりも低い抵抗値Ri+1を与えることができる。その際、センスアンプ回路2bは、(i+1)番目のメモリセルへの書き込み動作の後、(i+1)番目のメモリセルが抵抗値Ri+1を有するか否かを判定することができる。
なお、一単位中のメモリセルの数をn個とする場合にも、同様の書き込み手順を採用することができる。すなわち、カラム制御回路2及びロウ制御回路3から、n個の前記メモリセルに含まれるi番目(i=1〜n−1)のメモリセルに対しある抵抗値Riを与えた後、(i+1)番目のメモリセルに対し、抵抗値Riよりも低い抵抗値Ri+1を与えることができる。その際、センスアンプ回路2bは、(i+1)番目のメモリセルへの書き込み動作の後、(i+1)番目のメモリセルが抵抗値Ri+1を有するか否かを判定することができる。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲において、様々な変更、追加、置換、削除、転用等が可能である。例えば、データの書き込み動作は、図8に示すように高抵抗状態に書き込まれるべきメモリセルから順にセット動作を実行する代わりに、低抵抗状態に書き込まれるべきメモリセルに関し最初にセット動作を実行し、その後順に抵抗値の低い順にセット動作を実行してもよい。また、ランダムなセット手順を採用してもよい。要するに、一単位を構成するn個のメモリセルが全て異なる抵抗値に書き込まれる限り、本発明の範囲に含まれる。
また、本発明のような、n個のメモリセルでn!通りのデータを保持する方式と、従来通りにn個のメモリセルがそれぞれ独立にデータを保持する方式とで、適宜切替えを行って、任意の記憶方式が採用できるようにすることも可能である。
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲において、様々な変更、追加、置換、削除、転用等が可能である。例えば、データの書き込み動作は、図8に示すように高抵抗状態に書き込まれるべきメモリセルから順にセット動作を実行する代わりに、低抵抗状態に書き込まれるべきメモリセルに関し最初にセット動作を実行し、その後順に抵抗値の低い順にセット動作を実行してもよい。また、ランダムなセット手順を採用してもよい。要するに、一単位を構成するn個のメモリセルが全て異なる抵抗値に書き込まれる限り、本発明の範囲に含まれる。
また、本発明のような、n個のメモリセルでn!通りのデータを保持する方式と、従来通りにn個のメモリセルがそれぞれ独立にデータを保持する方式とで、適宜切替えを行って、任意の記憶方式が採用できるようにすることも可能である。
1・・・メモリセルアレイ、 2・・・カラム制御回路、 3・・・ロウ制御回路、 4・・・データ入出力バッファ、 5・・・アドレスレジスタ、 6・・・コマンド・インターフェース、 7・・・ステートマシン、 9・・・電圧生成回路、 WL・・・ワード線、 BL・・・ビット線、 MC・・・メモリセル、 VR・・・可変抵抗素子、 DI・・・ダイオード、 EL・・・金属電極。
Claims (5)
- 可変抵抗素子を含むメモリセルを第1配線と第2配線との間に複数配置してなるメモリセルアレイと、
前記第1及び第2配線を介して前記メモリセルに対しデータ書き込みのための書き込み電圧又はデータ読み出しのための読み出し電圧を印加する制御回路と、
前記第1配線に流れる電流に基づいてメモリセルの保持データを検出するセンスアンプ回路と、
を備え、
前記制御回路は、データの書き込み動作においては、一単位を構成するn個の前記メモリセルの各々にそれぞれ異なる抵抗値を与え、且つ前記一単位の中の前記n個のメモリセルの抵抗値が全て異なる値となるように前記書き込み電圧を印加し、
前記センスアンプ回路は、データの読み出し動作においては、前記一単位を構成するn個の前記メモリセルの抵抗値の大小関係を比較し、前記一単位からn!通りのデータを読み出すように構成された
ことを特徴とする不揮発性半導体記憶装置。 - 前記センスアンプ回路は、前記データの読み出し動作において、前記一単位を構成するn個の前記メモリセルのうちの2個のメモリセルの抵抗値の大小を比較し、その結果得られたデータの組み合わせに応じて前記一単位が保持するn!通りのデータを読み出す請求項1記載の不揮発性半導体記憶装置。
- 前記センスアンプ回路は、前記一単位を構成するn個の前記メモリセルの各々に接続されたn本の前記第1配線に対応する(n(n−1)/2)個の差動増幅回路を備え、
前記(n(n−1)/2)個の差動増幅器の各々は、n本の前記第1配線のうちのいずれか2本に流れる電流の大小を判定する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記データの書き込み動作において、前記一単位を構成するn個の前記メモリセルに含まれるi番目(i=1〜n−1)のメモリセルに対し第1の抵抗値を与えた後、(i+1)番目のメモリセルに対し、前記第1の抵抗値よりも低い第2の抵抗値を与えるように構成された請求項1記載の不揮発性半導体記憶装置。
- 前記センスアンプ回路は、前記(i+1)番目のメモリセルへの書き込み動作の後、前記(i+1)番目のメモリセルが前記第2の抵抗値を有するか否かを判定するように構成された請求項4記載の不揮発性半導体記憶装置。
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Families Citing this family (2)
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---|---|---|---|---|
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WO2017023245A1 (en) * | 2015-07-31 | 2017-02-09 | Hewlett Packard Enterprise Development Lp | Data sensing in crosspoint memory structures |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006514393A (ja) * | 2003-03-18 | 2006-04-27 | 株式会社東芝 | プログラマブル抵抗メモリ装置 |
JP2008084533A (ja) * | 2007-11-09 | 2008-04-10 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
Family Cites Families (6)
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---|---|---|---|---|
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US6983428B2 (en) * | 2002-09-24 | 2006-01-03 | Sandisk Corporation | Highly compact non-volatile memory and method thereof |
US20060203541A1 (en) * | 2003-03-18 | 2006-09-14 | Haruki Toda | Phase change memory device |
JP5172269B2 (ja) * | 2007-10-17 | 2013-03-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5085405B2 (ja) * | 2008-04-25 | 2012-11-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5100554B2 (ja) * | 2008-07-30 | 2012-12-19 | 株式会社東芝 | 半導体記憶装置 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006514393A (ja) * | 2003-03-18 | 2006-04-27 | 株式会社東芝 | プログラマブル抵抗メモリ装置 |
JP2008084533A (ja) * | 2007-11-09 | 2008-04-10 | Renesas Technology Corp | 薄膜磁性体記憶装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11200951B2 (en) | 2018-12-11 | 2021-12-14 | Toshiba Memory Corporation | Semiconductor memory device |
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