JP5172269B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、可変抵抗素子を用いた不揮発性半導体装置に関し、特に多値データの書き込みを高速に行うことができる不揮発性半導体記憶装置に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている（特許文献１）。この種の抵抗変化型メモリは、例えばカルコゲナイドガラスの結晶−非結晶の抵抗比が１００：１以上と大きいことを利用して、その異なる抵抗値状態を情報として記憶する。この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。しかし、各メモリセルは、高抵抗状態と低抵抗状態の２値の状態を制御するのみである。
特表２００２−５４１６１３号 特表２００５−５２２０４５号
本発明は、可変抵抗素子を用いた不揮発性半導体装置において、多値データの書き込みを高速に行うことができる不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルをマトリクス状に配置してなるメモリセルアレイと、３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる複数種類の書き込みパルスを生成出力するパルスジェネレータと、書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきメモリセルを選択して前記パルスジェネレータから生成出力された書き込みパルスを供給する選択回路とを備えてなることを特徴とする。
本発明によれば、可変抵抗素子を用いた不揮発性半導体装置において、多値データの書き込みを高速に行うことができる。
以下、図面を参照して、この発明の実施の形態を説明する。
［実施形態］
［全体構成］
図１は、本発明の一実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述する抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。
また、ホストからデータ入出力バッファ４に入力されたデータはエンコード・デコード回路８に転送され、その出力信号がパルスジェネレータ９に入力される。この入力信号によってパルスジェネレータ９は所定の電圧、所定のタイミングの書き込みパルスを出力する。パルスジェネレータ９で生成出力されたパルスが、スラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送される。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW，WSi，NiSi，CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＲＡＭ）、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの等を用いることができる。
図４及び図５は、後者の可変抵抗素子の例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウォルフレマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）パロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
図４の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
図５の例は、電極層１１，１３に挟まれた記録層１５が第１化合物層１５ａと第２化合物層１５ｂの２層で形成されている。第１化合物層１５ａは電極層１１側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層１５ｂは電極層１３側に配置され第１化合物層１５ａの陽イオン元素を収容できる空隙サイトを有している。
図５の例では、第１化合物層１５ａにおけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層１５ｂには、遷移還元イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層１５ａ内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層１５ａと第２化合物層１５ｂとは、２層以上の複数層となるように積層されていても良い。
この可変抵抗素子ＶＲにおいて、第１化合物層１５ａが陽極側、第２化合物層１５ｂが陰極側となるように、電極層１１，１３に電位を与え、記録層１５に電位勾配を発生させると、第１化合物層１５ａ内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層１５ｂ内に進入する。第２化合物層１５ｂの結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層１５ａ側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層１５ａ内の遷移元素イオンの価数が上昇し、第２化合物層１５ｂ内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２の化合物層１５ａ，１５ｂが高抵抗状態であるとすれば、第１化合物層１５ａ内の拡散イオンの一部が第２化合物層１５ｂ内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、記録層１５に大電流を充分な時間流してジュール加熱して、記録層１５の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
非オーミック素子ＮＯは、例えば図６に示すように、（ａ）ショットキーダイオード、（ｂ）ＰＮ接合ダイオード、（ｃ）ＰＩＮダイオード等の各種ダイオード、（ｄ）ＭＩＭ（Metal-Insulator-Metal）構造、（ｅ）ＳＩＳ構造（Silicon-Insulator-Silicon）等からなる。ここにもバリアメタル層、接着層を形成する電極ＥＬ２，ＥＬ３を挿入しても良い。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図３と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
また、図７に示すように、上述したメモリ構造を複数積層した三次元構造とすることもできる。図８は、図７のII−II′断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイで、ワード線ＷＬ０ｊがその上下のメモリセルＭＣ０，ＭＣ１で共有され、ビット線ＢＬ１ｉがその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１ｊがその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
なお、メモリセルアレイ１は、幾つかのメモリセル群のＭＡＴに分けられることも可能である。前述したカラム制御回路２及びロウ制御回路３は、ＭＡＴ毎、セクタ毎、又はセルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。また、面積削減のために複数のビット線ＢＬで共有することも可能である。
図９は、非オーミック素子ＮＯとしてダイオードＳＤを用いたメモリセルアレイ１及びその周辺回路の回路図である。ここでは、説明を簡単にするため、１層構造であるとして説明を進める。
図９において、メモリセルＭＣを構成するダイオードのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２の一部である選択回路２ａに接続されている。また、各ワード線ＷＲの一端はロウ制御回路３の一部である選択回路３ａに接続されている。
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
また、選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
［二値データ読み出し動作］
次に、多値データのリード・ライト動作に先立ち、説明の理解のために、二値のリード・ライト動作を説明する。
上述した回路において、データは各メモリセルＭＣの抵抗素子ＶＲの抵抗値の大小として記憶される。非選択状態では、例えば、ワード線選択信号／ＷＳ０，／ＷＳ１，…が“Ｈ”レベル、ビット線選択信号ＢＳ０，ＢＳ１，…が“Ｌ”レベルとなって全てのワード線ＷＬは“Ｌ”レベル、全てのビット線ＢＬは“Ｈ”レベルとなる。この非選択状態では、全てのメモリセルＭＣのダイオードＳＤが逆バイアス状態でオフであり、可変抵抗素子ＶＲには電流は流れない。ここで、ワード線ＷＬ１及びビット線ＢＬ１に繋がる真中のメモリセルＭＣを選択する場合を考えると、ロウ制御回路３はワード線選択信号／ＷＳ１を“Ｌ”レベルとし、カラム制御回路２はビット線選択信号ＢＳ１を“Ｈ”レベルとする。これによってワード線ＷＬ１はワード線側ドライブセンス線ＷＤＳに接続され、ビット線ＢＬ１はビット線側ドライブセンス線ＢＤＳに接続されるので、ドライブセンス線ＷＤＳに“Ｈ”レベル、ドライブセンス線ＢＤＳに“Ｌ”レベルを印加することにより、ワード線ＷＬ１が“Ｈ”レベル、ビット線ＢＬ１が“Ｌ”レベルとなる。これにより、選択セルでは、ダイオードＳＤが順バイアスになって電流が流れる。このとき、選択セルに流れる電流量は、抵抗素子ＶＲの抵抗値によって決まるから、電流量の大きさを検知することにより、データの読み出しができる。すなわち、図１０に示すように、例えば高抵抗の消去状態を“１”、低抵抗のプログラム状態を“０”に対応させて、センスされた電流値が少ない場合“１”、多い場合“０”と検出することができる。
なお、選択されたワード線ＷＬ１と非選択のビット線ＢＬとは共に“Ｈ”レベルであるため、両者間に電流は流れず、非選択のワード線ＷＬと選択されたビット線ＢＬ１とは共に“Ｌ”レベルであるから、これらの間にも電流は流れない。従って、選択されたメモリセル以外のメモリセルには電流は流れない。
図１１は、上述したセルアレイに適用される二値のデータのセンスアンプ回路２ｂ，３ｂの基本構成を示している。これらは、例えばカラム制御回路２及びロウ制御回路３の内部に設けられる。なお、この構成は、メモリセル層が多層に配置された場合のセンスアンプ方式に発展させるのに好ましい構成例として示したものであり、本例のように、１層の場合には、センスアンプ回路２ｂ，３ｂのいずれかが備えられていれば良い。
図１１に示すセンスアンプ回路２ｂ，３ｂは、電流検出型センスアンプであり、選択セルに流れる電流を電圧に変換する素子である抵抗Ｒ０，Ｒ１、ダミーセルＤＭＣ、このダミーセルＤＭＣに流れる電流を電圧に変換する抵抗ｒ０，ｒ１、及びオペアンプＯＰ０，ＯＰ１を備えて構成されている。
セルアレイの中のあるワード線ＷＬが、ロウ制御回路３の出力であるワード線選択信号／ＷＳにより駆動される選択ＰＭＯＳトランジスタＱＰ１により選択されると、ドライブセンス線ＷＤＳを介し、抵抗Ｒ１を介して高電位電源線ＷＰＳに接続される。またビット線ＢＬは、カラム制御回路２の出力である選択信号ＢＳにより駆動される選択ＮＭＯＳトランジスタＱＮ０により選択され、ドライブセンス線ＢＤＳを介し、抵抗Ｒ０を介して低電位電源線ＢＰＳに接続される。
メモリセルＭＣと等価なダミーセルＤＭＣは、ダミーダイオードＤＳＤとダミー抵抗素子ＤＶＲから構成されて、メモリセルＭＣの二値データの抵抗値の中間の抵抗値を持つものとする。ダミーセルＤＭＣの一端は、ＰＭＯＳトランジスタＱＰ２を介し、抵抗ｒ１を介して高電位電源線ＷＰＳに接続される。ＰＭＯＳトランジスタＱＰ２は、選択ＰＭＯＳトランジスタＱＰ１のダミー素子であり、常時オン駆動されている。ダミーセルＤＭＣの他端は、ＮＭＯＳトランジスタＱＮ２を介し、抵抗ｒ０を介して低電位電源線ＢＰＳに接続される。ＮＭＯＳトランジスタＱＮ２は、選択ＮＭＯＳトランジスタＱＮ０のダミー素子であり、常時オン駆動されている。
センスアンプの主要部は、二つのオペアンプＯＰ０，ＯＰ１により構成される。オペアンプＯＰ０の非反転入力端子には、抵抗Ｒ０の適当な中間タップの出力ｂの電圧が入力され、反転入力端子には抵抗ｒ０とＮＭＯＳトランジスタＱＮ０の接続ノードの電圧が入力される。オペアンプＯＰ１の反転入力端子には、抵抗Ｒ１の適当な中間タップの出力ｗの電圧が入力され、非反転入力端子には抵抗ｒ１とＰＭＯＳトランジスタＱＰ２の接続ノードの電圧が入力される。
この様に構成されたセンスアンプ回路２ｂ，３ｂの動作を説明する。前述のように、非選択状態では、ワード線ＷＬは“Ｌ”レベルに、ビット線ＢＬは“Ｈ”レベルに保持されている。選択時は、ワード線選択信号／ＷＳが“Ｌ”、ビット線選択信号ＢＳが“Ｈ”になる。そして、高電位電源線ＷＰＳに“Ｈ”レベル＝Ｖｃｃ、低電位電源線ＢＰＳに“Ｌ”レベル＝Ｖｓｓがそれぞれ与えられているとすると、選択されたメモリセルＭＣにセル電流が流れる。
具体的に、抵抗Ｒ０，Ｒ１，ｒ０，ｒ１の関係は例えば、抵抗Ｒ０のオペアンプＯＰ０への電圧出力ｂの中間タップから端子ＢＰＳまでの抵抗値が抵抗ｒ０と同じとし、同様に抵抗Ｒ１のオペアンプＯＰ１への電圧出力ｗの中間タップから端子ＷＰＳまでの抵抗値が抵抗ｒ１と同じとする。選択セルが高抵抗状態（以下、これをデータ“１”とする）であって、ダミーセルＤＭＣ側に流れる電流に比べてセル電流が小さいと、オペアンプＯＰ０，ＯＰ１の出力は共に“Ｈ”となる。逆に、選択セルが低抵抗状態（以下、これをデータ“０”とする）であって、ダミーセルＤＭＣ側に流れる電流に比べて大きなセル電流が流れると、オペアンプＯＰ０，ＯＰ１の出力は共に“Ｌ”となる。これにより、データ“０”，“１”の判別ができる。
なお、このセンスアンプ回路２ａ，３ａの構成は、メモリセル層が多層に配置された場合のセンスアンプ方式に発展させるのに好ましい構成例として示したものであって、上述した二値記憶のみを考えた場合には、オペアンプＯＰ０，ＯＰ１のいずれか一方のみ用いてもよい。或いはオペアンプＯＰ０，ＯＰ１の一方の反転入力端子と非反転入力端子の接続関係を逆にすることもできる。これにより、二つのオペアンプＯＰ０，ＯＰ１の出力は、データに応じて一方が“Ｈ”，他方が“Ｌ”となる。従って更にこれらの二つのオペアンプ出力を入力するオペアンプを用意すれば、データ“０”，“１”を“Ｈ”，“Ｌ”に対応させたセンス出力を得ることができる。
［二値データ書き込み動作］
次に二値データの書き込み動作について説明する。
図１２は、データ書込時の選択信号／ＷＳ，ＢＳと、ドライブデータ線ＷＤＳ，ＢＤＳに印加する書き込みパルスＷＰ，ＢＰを示す波形図である。書き込みパルスＷＰ，ＢＰは、昇圧回路を含むパルスジェネレータ９から生成出力される。
高抵抗状態から低抵抗状態に変化させるデータセット時には、データを書き込むメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１を“Ｌ”レベルにすると共に、書き込むメモリに対応したビット線ＢＬ１のビット線選択信号ＢＳ１を“Ｈ”レベルにする。これと同時に、ワード線側ドライブセンス線ＷＤＳには、図１０に示す、可変抵抗素子ＶＲの抵抗値を消去レベルからプログラムレベルに変化させるための書き込みパルスＷＰを与える。この書き込みパルスＷＰは、図１に示すパルスジェネレータ９から与えられ、パルス高さは例えばＶｃｃレベルとする。同時にビット線側ドライブセンス線ＢＤＳには、Ｖｓｓレベルとなる負の書き込みパルスＢＰが与えられる。これにより、高抵抗状態（消去状態）の可変抵抗素子ＶＲを低抵抗状態（プログラム状態）にセットすることができる。
また、低抵抗状態から高低抵抗状態に変化させるデータリセット時には、複数のメモリセルに対する一括消去が可能であるが、メモリセル毎の個別消去も可能である。この場合には、データを消去するメモリセルに対応したワード線ＷＬ１のワード線選択信号／ＷＳ１をセット時よりも長い時間“Ｌ”レベルにすると共に、書き込むメモリに対応したビット線ＢＬ１のビット線選択信号ＢＳ１を同じくセット時よりも長い時間“Ｈ”レベルにする。消去時には、メモリセルが低抵抗状態となっているので、ワード線側ドライブセンス線ＷＤＳには、セット時よりも低い消去パルスＥＷＰを印加し、ビット線側ドライブセンス線ＢＤＳには、Ｖｓｓレベルとなる負の消去パルスＥＢＰを印加する。これにより、低抵抗状態にある可変抵抗素子ＶＲに長い時間、多めの電流を流すことによってジュール熱によって高抵抗状態にリセットすることができる。
［多値データ書き込み動作］
次に、不揮発性メモリの多値データの書き込み動作について説明する。
図１３は、多値記憶の場合のメモリセルの抵抗値分布とデータとの関係を示すグラフである。同図（ａ）は各メモリセルＭＣに２ビットのデータを記憶させる場合の例で、４つの抵抗値分布Ａ〜Ｄに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に２ビットのデータ“１１”，“１０”，“０１”，“００”が対応している。同図（ｂ）は各メモリセルＭＣに３ビットのデータを記憶させる場合の例で、８つの抵抗値分布Ａ〜Ｈに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に３ビットのデータ“１１１”，“１１０”，“１０１”，“１００”，“０１１”，“０１０”，“００１”，“０００”が対応している。同図（ｃ）は各メモリセルＭＣに４ビットのデータを記憶させる場合の例で、１６個の抵抗値分布Ａ〜Ｐに入るように各メモリセルＭＣに対する書き込みが行われる。抵抗値の高い方の分布Ａから順に４ビットのデータ“１１１１”，“１１１０”，“１１０１”，“１１００”，…，“００１１”，…，“００１０”，“０００１”，“００００”が対応している。
多値データの書き込みを行う場合、ホストからデータ入出力バッファ４に書き込みデータが入力される。その際、多値データの１セルあたりのストレージビット数単位でデータ入力が行われる場合を考える。たとえば、１セル当たり４値を記憶する場合は、ホストから２ビット単位で書き込みデータが入力される。ホストから入力されたデータはデータ入出力バッファ４で受け取られ、エンコード・デコード回路８へ転送される。ここで、入力されたデータがエンコード、デコード回路８により、デコードされてパルスジェネレータ９に送られても良いし、または、外部からの入力データがそのままの形でパルスジェネレータ９に送られても良い（この場合はエンコード・デコード回路８は不要となる）。ここでパルスジェネレータ９は、入力されたデータにより、図１３のＡ，Ｂ，Ｃ，Ｄのいずれかの抵抗値レベルを得るための書き込みパルスＷＰを作成する。このパルスはステートマシン７で制御される書き込みのタイミングで、ロウ制御回路３で選択される選択ワード線ＷＬへ転送され、書き込みが行われる。
ここで、入力データによる書き込みパルス形成の例を図１４に示す。この例は、入力データによって書き込みパルスのパルス電圧を変化させる例である。ここで示す抵抗変化素子ＶＲの消去状態（“１１”）をＡレベルと仮定すると、入力データが“００”のとき、同図（ａ）に示すように、最大のパルス高さ（Ｖｃｃ）の書き込みパルスＷＰを生成する。入力データが“０１”のときには、同図（ｂ）に示すように、最大のパルス高さよりも一段階低いパルス高さの書き込みパルスＷＰを生成する。入力データが“１０”のときには、同図（ｃ）に示すように、更に最も低いパルス高さの書き込みパルスＷＰを生成する。なお、これらの書き込みパルスＷＰは、可変抵抗素子ＶＲの抵抗値を、図１３に示すレベルＤ，Ｃ，Ｂまで移動可能な電圧値とパルス幅であることを必要とする。
図１５は、書き込みパルス形成の他の例を示している。
この実施形態では、入力データによって書き込みパルスのパルス幅を変化させる。消去状態（“１１”）をＡレベルと仮定すると、入力データが“００”のとき、同図（ａ）に示すように、最大のパルス幅の書き込みパルスＷＰを生成する。入力データが“０１”のときには、同図（ｂ）に示すように、最大のパルス幅よりも一段階狭いパルス幅の書き込みパルスＷＰを生成する。入力データが“１０”のときには、同図（ｃ）に示すように、最も狭いパルス幅の書き込みパルスＷＰを生成する。なお、これらの書き込みパルスＷＰは、可変抵抗素子ＶＲの抵抗値を、図１３に示すレベルＤ，Ｃ，Ｂまで移動可能な電圧値とパルス幅であることを必要とする。
図１６は、８値データの書き込みパルスＷＰの例で、パルス幅とパルス高さの組合せで書き込みパワーを変化させている。すなわち、消去状態（“１１１”）をＡレベルと仮定すると、入力データが“０００”のとき、パルス高さが最も大きく、パルス幅が最も広い書き込みパルスＨが選択され、入力データが“１１０”のとき、パルス高さが最も小さく、パルス幅が最も狭い書き込みパルスＢが選択される。
図１７は、ステップアップ又はステップダウン書き込みを行う場合の書き込みパルスＷＰを示す波形図である。この場合には、書き込みパルスＷＰの数によって抵抗変化素子ＶＲの抵抗値が変化する。なお、このようなステップアップ、ステップダウン書き込みを行う場合は、書き込みデータの入力によって、初めのパルスの形成が行われるようにすれば書き込み時間を短縮することができる。また、パルス数だけでなく、ステップ幅も変更されるようにしても良い。
なお、以上は、書き込みパルスと消去パルスが同一極性のユニポーラ動作を中心として説明したが、バイポーラ動作を行う不揮発性メモリにもこの発明は適用可能である。図１８は、非オーミック素子ＮＯの非対称特性を利用して可変抵抗素子ＶＲに逆方向パルスを消去パルスＥＷＰとして印加可能な例を示している。上述した可変抵抗素子では、逆方向電圧を印加することによりリセットが可能であることが知られている。この場合には、書き込みパルスＷＰを多段階に変化させることに加え、逆極性の消去パルスのパルス幅やパルス高さを変えることで、不完全消去状態のレベルを変えることにより、任意の抵抗値を得るようにしても良い。
なお、上記の例では、１つのメモリセルに２ビットのデータを記憶する場合に、２ビットずつデータを入力した。この場合、入力データがパルスジェネレータ９まで転送され、２ビットの書き込みが行われる。この動作を繰り返すことでシリアルな書き込み動作を行う。このとき、アドレスを入れ替えて、ランダムアクセスとしても良い。また、入力データがさらに複数ビット、例えば８ビットで入力された場合にも、２ビットずつ順番に書き込み動作を実行させることは可能である。この場合、入力データが、まずカラム制御回路２へ転送され、その情報を書き込み前にパルスジェネレータ９に転送することで書き込み、消去を行うことができる。
［多値データ読み出し動作］
次に、多値データの読み出しについて説明する。
図１９は、多値データ用のセンスアンプ回路２ｂ′，３ｂ′の構成を示す回路図である。この回路が図１１に示した二値用のセンスアンプ２ｂ，３ｂと異なるのは、オペアンプＯＰ０，ＯＰ１の基準電圧を与えるダミーセルＤＭＣを、読み出しレベルに応じて３つのダミーセルＤＭＣａ，ＤＭＣｂ，ＤＭＣｃから切り換えるように構成した点である。ダミーセルＤＭＣａ〜ＤＭＣｃは、それぞれダイオードＳＤのダミーであるダミーダイオードＤＳＤａ〜ＤＳＤｃと、ダミー抵抗素子ＤＶＲａ〜ＤＶＲｃの直列回路から構成されている。４値データの読み出しを例にとると、図１３（ａ）に示すように、１つのメモリセルＭＣは、Ａ〜Ｄの４つの抵抗値分布を取り得るので、これらの抵抗値分布Ａ〜Ｄの間の抵抗値ＲＬａ，ＲＬｂ，ＲＬｃをダミー抵抗素子ＤＶＲａ，ＤＶＲｂ，ＤＶＲｃの抵抗値に設定する。ダミーのＰＭＯＳトランジスタＱＰ２ａ〜ＱＯ２ｃと、ダミーのＮＭＯＳトランジスタＱＮ２ａ〜ＱＮ２ｃは、それぞれダミーセルＤＭＣａ〜ＤＭＣｃを択一的に選択する選択トランジスタも兼用する。
従って、読み出し抵抗レベルＲＬａ，ＲＬｂ，ＲＬｃを一つずつ選択して基準となる抵抗値を変化させることにより、メモリセルＭＣの抵抗レベルを検出することができる。
また、この読み出し動作は、読み出し抵抗レベルをベリファイレベルに設定すれば、書き込み時のベリファイ読み出し動作にも適用できる。
なお、以上の回路は、あくまで一例であり、メモリセルＭＣを流れる電流値の大きさを充電電圧に変換して、スレッショルト電圧が変化するクランプトランジスタで充電電圧を判定することにより、データをセンスする回路とすることもできる。
また、上述したメモリセルアレイは、特に一層構造に限定されるものではなく、多層に配置すれば、更にデータ記憶容量を増加させることができる。その際、ワード線及びビット線の一部が上下の層で共有されていた場合でも、電流の流れる向きを考慮して各配線に流れる電流値を検出することで、多値のデータの読み出しが可能である。
本発明の一実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態における可変抵抗素子の一例を示す模式的な断面図である。 同実施形態における可変抵抗素子の他の例を示す模式的な断面図である。 同実施形態における非オーミック素子の例を示す模式的断面図である。 本発明の他の実施形態に係るメモリセルアレイの一部を示す斜視図である。 図７におけるII−II′線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 二値データの場合のメモリセルの抵抗値分布とデータの関係を示すグラフである。 同実施形態におけるセンスアンプの構成を示す回路図である。 同実施形態におけるデータ書込時の選択信号／ＷＳ，ＢＳと、書き込みパルスＷＰ，ＢＰを示す波形図である。 多値記憶の場合のメモリセルの抵抗値分布とデータとの関係を示すグラフである。 同実施形態における書き込みパルスの第１の生成例を示す波形図である。 同実施形態における書き込みパルスの第２の生成例を示す波形図である。 同実施形態における書き込みパルスの第３の生成例を示す波形図である。 同実施形態における書き込みパルスの第４の生成例を示す波形図である。 他の実施形態における書き込みパルス及び消去パルスの生成例を示す波形図である。 同実施形態における多値データ検出のためのセンスアンプの構成を示す回路図である。
符号の説明
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、８…エンコード・デコード回路、９…パルスジェネレータ。

Claims (3)

  1. 可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルをマトリクス状に配置してなるメモリセルアレイと、
    ３値以上の書き込みデータに基づいて前記可変抵抗素子の抵抗値を３段階以上に変化させる書き込みパルスを生成出力するパルスジェネレータと、
    書き込みアドレスに基づいて前記メモリセルアレイの書き込むべきメモリセルを選択して前記パルスジェネレータから生成出力された書き込みパルスを供給する選択回路と
    を備え、
    前記パルスジェネレータは、前記書き込みデータに応じて異なる数の前記書き込みパルスを生成し、生成された当該書き込みパルスは、当該書き込みデータに応じて異なる初期値で、且つ、異なるステップ幅でステップアップ又はステップダウンする
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセルは、前記可変抵抗素子と直列に接続された非オーミック素子を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記非オーミック素子は、ダイオードである
    ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
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