KR101239582B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

불휘발성 반도체 기억 장치는, 각 메모리 셀이 가변 저항 소자를 사용하며 전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이를 포함한다. 펄스 발생기는 3치 이상의 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작한다. 선택 회로는 기입 어드레스에 기초하여 상기 메모리 셀 어레이로부터 기입 대상 메모리 셀을 선택해서 상기 펄스 발생기로부터 생성된 상기 기입 펄스를 상기 선택 메모리 셀에 공급하도록 동작한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 가변 저항 소자를 사용한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 다치 데이터의 기입을 고속으로 행할 수 있는 불휘발성 반도체 기억 장치에 관한 것이다.
전기적으로 재기입가능한 불휘발성 메모리는 플로팅 게이트 구조를 갖는 메모리 셀을 NAND 접속 또는 NOR 접속하여 메모리 셀 어레이를 구성하는 본 분야에서 널리 알려진 플래쉬 메모리를 포함한다. 또한, 강유전체 메모리는 불휘발성 고속 랜덤 액세스로서 알려져 있다.
한편, 메모리 셀을 더 미세하게 패터닝하는 기술은 가변 저항 소자를 메모리 셀에 사용한 (특허 문헌1)에 제안된 바와 같은 저항 가변형 메모리를 포함한다. 이러한 종류의 저항 가변형 메모리는 칼코게나이드 유리의 결정 대 비결정의 저항비가 100:1 이상으로 크고 다른 저항치 상태를 정보로서 기억하는 것을 이용한다. 이 저항 가변형 메모리는 메모리 셀을 구성하기 위해 트랜지스터 대신에 쇼트키 다이오드와 가변 저항 소자의 직렬 회로를 포함할 수 있다. 이에 따라, 용이하게 적층되고 3차원 구조화함으로써, 더 고집적화를 달성할 수 있는 이점이 있다(특허 문헌2). 그러나, 각 메모리 셀은 고저항 상태와 저저항 상태의 2개의 상태로만 제어된다.
[특허 문헌1] JP 2002-541613T
[특허 문헌2] JP 2005-522045T
본 발명은 가변 저항 소자를 사용한 불휘발성 반도체 장치에서 다치(multivalue) 데이터의 기입을 고속으로 행할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
일 태양으로, 본 발명은, 전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이-각 메모리 셀은 가변 저항 소자를 사용함-와, 외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 3치 이상의 기입 데이터로서 그대로의 형태로 수신하여, 상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기와, 기입 어드레스에 기초하여 상기 메모리 셀 어레이로부터 기입 대상 메모리 셀을 선택해서 상기 펄스 발생기로부터 생성된 상기 기입 펄스를 상기 선택 메모리 셀에 공급하도록 동작하는 선택 회로를 포함하는, 불휘발성 반도체 기억 장치를 제공한다.
다른 태양으로, 본 발명은, 복수 적층된 층에 형성된 메모리 셀 어레이-각 층은 복수의 워드선을 포함하고, 복수의 비트선은 상기 워드선과 교차하고, 메모리 셀은 상기 워드선과 상기 비트선의 교차부에 배치되고, 상기 메모리 셀은 매트릭스 형상으로 배치된 전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀을 포함하고, 각 메모리 셀은 가변 저항 소자를 사용함-와, 외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 수신하여, 상기 입력 데이터를 디코드하여 상기 메모리 셀들 중 임의의 하나에 기입될 3치 이상의 기입 데이터를 생성하도록 동작하는 디코더 회로와, 상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기와, 기입 어드레스에 기초하여 상기 메모리 셀 어레이로부터 기입 대상 메모리 셀을 선택해서 상기 펄스 발생기로부터 생성된 상기 기입 펄스를 상기 선택 메모리 셀에 공급하도록 동작하는 선택 회로를 포함하는, 불휘발성 반도체 기억 장치를 제공한다.
또 다른 태양으로, 본 발명은, 전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이-각 메모리 셀은 가변 저항 소자를 사용함-와, 외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 수신하여, 상기 입력 데이터를 디코드하여 상기 메모리 셀들 중 임의의 하나에 기입될 3치 이상의 기입 데이터를 생성하도록 동작하는 디코더 회로와, 상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기를 포함하는, 불휘발성 반도체 기억 장치를 제공한다.
본 발명에 따르면, 가변 저항 소자를 사용한 불휘발성 반도체 장치에서, 다치 데이터의 기입을 고속으로 행할 수 있다.
도 1은 본 발명의 실시 형태에 관한 불휘발성 메모리의 블록도이다.
도 2는 동일한 실시 형태에 관한 불휘발성 메모리의 메모리 셀 어레이의 일부의 사시도이다.
도 3은 도 2의 I-I' 선을 따라 절단해서 화살표 방향에서 본 단면도이다.
도 4는 동일한 실시 형태에서 가변 저항 소자의 일례를 도시한 개략적인 단면도이다.
도 5는 동일한 실시 형태에서 가변 저항 소자의 다른 예를 도시한 개략적인 단면도이다.
도 6은 동일한 실시 형태에서 비오믹(non-ohmic) 소자의 예를 도시한 개략적인 단면도이다.
도 7은 본 발명의 다른 실시 형태에 관한 메모리 셀 어레이의 일부를 도시하는 사시도이다.
도 8은 도 7의 II-II' 선을 따라 절단해서 화살표 방향에서 본 단면도이다.
도 9는 동일한 실시 형태에 관한 메모리 셀 어레이 및 그 주변 회로의 회로도이다.
도 10은 2치 데이터의 경우 메모리 셀의 저항치 분포와 데이터를 도시한 그래프이다.
도 11은 동일한 실시 형태에서 감지 증폭기의 구성을 도시하는 회로도이다.
도 12는 데이터 기입 시의 선택 신호 /WS, BS와 기입 펄스 WP, BP를 도시한 파형도이다.
도 13은 다치 기억의 경우 메모리 셀의 저항치 분포와 데이터를 도시한 그래프이다.
도 14는 동일한 실시 형태에서 기입 펄스의 제1 생성예를 도시한 파형도이다.
도 15는 동일한 실시 형태에서 기입 펄스의 제2 생성예를 도시한 파형도이다.
도 16은 동일한 실시 형태에서 기입 펄스의 제3 생성예를 도시한 파형도이다.
도 17은 동일한 실시 형태에서 기입 펄스의 제4 생성예를 도시한 파형도이다.
도 18은 다른 실시 형태에서 기입 펄스 및 소거 펄스의 생성예를 도시한 파형도이다.
도 19는 동일한 실시 형태에서 다치 데이터 검출을 위한 감지 증폭기의 구성을 도시하는 회로도이다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
[실시 형태]
[전체 구성]
도 1은 본 발명의 실시 형태에 따른 불휘발성 메모리의 블록도이다.
불휘발성 메모리는 각각이 후술하는 가변 저항 소자를 구비한 메모리 셀을 매트릭스 형상으로 배치한 메모리 셀 어레이(1)를 포함한다. 비트선 BL 방향으로 메모리 셀 어레이(1)에 인접한 위치에는 칼럼 제어 회로(2)가 제공된다. 이는 메모리 셀 어레이(1)의 비트선 BL을 제어하여, 메모리 셀로부터 데이터 소거, 메모리 셀에 데이터 기입 및 메모리 셀로부터의 데이터 판독을 행한다. 워드선 WL 방향으로 메모리 셀 어레이(1)에 인접한 위치에는 로우 제어 회로(3)가 제공된다. 이는 메모리 셀 어레이(1)의 워드선 WL을 선택하고, 메모리 셀로부터 데이터 소거, 메모리 셀에 데이터 기입 및 메모리 셀로부터의 데이터 판독에 필요한 전압을 인가한다.
데이터 입출력 버퍼(4)는 도시하지 않은 외부 호스트에 I/0 선을 통해서 접속되어, 기입 데이터의 수취, 소거 명령의 수취, 판독 데이터의 출력 및 어드레스 데이터와 코맨드 데이터의 수취를 행한다. 데이터 입출력 버퍼(4)는 수취한 기입 데이터를 칼럼 제어 회로(2)에 보내고, 칼럼 제어 회로(2)로부터 판독한 데이터를 수취해서 이를 외부에 출력한다. 외부로부터 데이터 입출력 버퍼(4)에 공급된 어드레스는 어드레스 레지스터(5)를 통해서 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 보내진다. 호스트로부터 데이터 입출력 버퍼(4)에 공급된 코맨드는 코맨드 인터페이스(6)에 보내진다. 코맨드 인터페이스(6)는 호스트로부터 외부 제어 신호를 받고, 데이터 입출력 버퍼(4)에 공급된 데이터가 기입 데이터, 코맨드 또는 어드레스인가를 판단한다. 이것이 코맨드이면, 코맨드 인터페이스는 이를 수취 코맨드 신호로서 상태 머신(7)에 전송한다. 상태 머신(7)은 불휘발성 메모리 전체의 관리를 행하는 것으로, 호스트로부터 코맨드를 수취하고, 판독하고, 기입하고, 소거하고, 데이터의 입출력 관리를 행한다.
호스트로부터 데이터 입출력 버퍼(4)로 공급된 데이터는 인코더/디코더 회로(8)에 전송되어, 그 출력 신호가 펄스 발생기(9)에 공급된다. 이 입력 신호에 따라 펄스 발생기(9)는 소정의 타이밍에서 소정의 전압으로 기입 펄스를 출력한다. 펄스 발생기(9)에서 생성된 펄스는 칼럼 제어 회로(2) 및 로우 제어 회로(3)에 의해 선택된 임의의 배선에 전송된다.
[메모리 셀 어레이 및 주변 회로]
도 2는 메모리 셀 어레이(1)의 일부의 사시도이고, 도 3은 도 2에서 I-I'선을 따라 절단해서 화살표 방향에서 본 하나의 메모리 셀의 단면도이다.
복수 개의 제1 배선 또는 워드선 WLO 내지 WL2가 평행하게 배치되고, 이것과 교차해서 복수 개의 제2 배선 또는 비트선 BLO 내지 BL2가 평행하게 배치된다. 메모리 셀 MC는 양쪽 배선의 각 교차부에서 양쪽 배선 사이에 개재되도록 배치된다. 제1 및 제2 배선은 내열성이 있고, 저저항 재료인 W, WSi, NiSi, CoSi로 구성되는 것이 바람직하다.
메모리 셀 MC은 도 3에 나타낸 바와 같이, 가변 저항 소자(VR)와 비오믹 소자(NO)의 직렬 접속 회로로 구성된다.
가변 저항 소자(VR)는 전압 인가에 의해 전류, 열 또는 화학 에너지를 통해서 저항치를 변경시킬 수 있다. 그 상면과 하면 상에 배리어 메탈층 및 접착층으로서 기능하는 전극 EL1, EL2가 배치된다. 전극 재료로는 Pt, Au, Ag, TiAlN, SrRuO, Ru, RuN, Ir, Co, Ti, TiN, TaN, LaNiO, Al, PtIrOx, PtRhOx, Rh/TaAlN을 포함할 수 있다. 또한, 배향성을 균일하게 달성할 수 있는 메탈 막도 삽입될 수 있다. 또한, 버퍼층, 배리어 메탈층 및 접착층이 더 삽입될 수 있다.
가변 저항 소자(VR)는 결정 상태와 비정질 상태 사이의 상변화에 의해 저항치를 변화시키는 칼코게나이드와 같은 것(PRAM), 및 전이 원소의 양이온을 포함하는 복합 화합물을 포함하고 양이온의 이동에 의해 저항치를 변경시키는 것을 포함할 수 있다.
도 4 및 도 5는 후자의 가변 저항 소자의 예를 도시한다. 도 4에 도시된 가변 저항 소자(VR)는 전극층(11, 13) 사이에 배치된 기록층(12)을 포함한다. 기록층(12)은 적어도 2 종류의 양이온 원소를 갖는 복합 화합물로 구성된다. 양이온 원소의 적어도 1 종류는 전자가 불완전하게 채워진 d 궤도를 갖는 전이 원소이고, 인접하는 양이온 원소간의 최단 거리는 0.32nm 이하이다. 구체적으로는, 화학식AxMyXz(A와 M은 서로 다른 원소)에 의해 나타내고, 스피넬 구조(AM204), 일메나이트 구조(AMO3), 델라포사이트 구조(AMO2), LiMoN2 구조(AMN2), 울프라마이트 구조(AMO4), 올리빈 구조(A2MO4), 홀란다이트 구조(AMO2), 람스델라이트 구조(AxMO2) 및 페로브스카이트 구조(AMO3) 등의 결정 구조를 갖는 재료로 형성될 수 있다.
도 4의 예에서, A는 Zn을 포함하고, M은 Mn을 포함하고, X는 O를 포함한다. 기록층(12)에서, 작은 흰색 원은 확산 이온(Zn), 큰 흰색 원은 음이온(0), 작은 검정색 원은 전이 원소 이온(Mn)을 나타낸다. 기록층(12)의 초기 상태는 고저항 상태이다. 전극층(11)을 고정 전위로 유지하고 전극층(13)에 부의 전압을 인가하면, 기록층(12)에서 확산 이온의 일부가 전극층(13)을 향해 이동하여 음이온에 비해 기록층(12) 내의 확산 이온이 감소한다. 전극층(13)에 도달한 확산 이온은 전극층(13)으로부터 전자를 수취하고 메탈로서 석출되기 때문에, 메탈층(14)을 형성한다. 기록층(12)의 내부에서, 음이온이 과잉이 되고, 결과적으로 기록층(12) 내의 전이 원소 이온의 가수(valence)를 증가시킨다. 이에 의해, 기록층(12)은 캐리어의 주입에 의해 전자 전도성을 갖게 되어서 세트 동작을 완료한다. 재생 시에는, 기록층(12)을 구성하는 재료가 저항 변화를 일으키지 않는 정도의 미소한 전류치를 흘릴 수 있다. 프로그램 상태(저저항 상태)를 초기 상태(고저항 상태)로 리셋하기 위해서는 기록층(12)에서 큰 전류를 충분한 시간 흘려서 주울 가열하여 기록층(12)의 산화 환원 반응을 촉진하면 좋다. 또한, 세트 시와 역방향의 전계를 인가함으로써 리셋 동작이 가능하다.
도 5의 예에서, 전극층(11, 13) 사이에 끼워진 기록층(15)은 제1 화합물층(15a)과 제2 화합물층(15b)의 2층으로 형성된다. 제1 화합물층(15a)은 전극층(11)에 가까운 측에 배치되고 화학식 AxM1yX1z로 표기된다. 제2 화합물층(15b)은 전극층(13)에 가까운 측에 배치되고 제1 화합물층(15a)으로부터 양이온 원소를 수용할 수 있는 공극 사이트를 갖는다.
도 5의 예에서, 제1 화합물층(15a)에서의 A는 Mg를 포함하고, M1은 Mn을 포함하고, X1은 0을 포함한다. 제2 화합물층(15b)은 전이 환원 이온으로서 검정색 원으로 나타낸 Ti를 포함한다. 또한, 제1 화합물층(15a) 내의 작은 흰색 원은 확산 이온(Mg)을 나타내고, 큰 흰색 원은 음이온(0)을 나타내고, 이중원은 전이 원소 이온(Mn)을 나타낸다. 제1 화합물층(15a)과 제2 화합물층(15b)은 2층 이상과 같은 다수 층으로 적층될 수 있다.
이러한 가변 저항 소자(VR)에서, 제1 화합물층(15a)이 양극으로 기능하고, 제2 화합물층(15b)이 음극으로 기능하도록 기록층(15)에 전위 구배를 발생시켜 전극층(11, 13)에 전위를 제공한다. 이 경우, 제1 화합물층(15a)의 확산 이온의 일부는 결정을 통해 이동하여, 음극측의 제2 화합물층(15b)에 진입한다. 제2 화합물층(15b)의 결정은 확산 이온을 수용할 수 있는 공극 사이트를 포함한다. 이에 따라, 제1 화합물층(15a)으로부터 이동된 확산 이온은 이 공극 사이트에 포획된다. 이로 인해, 제1 화합물층(15a)의 전이 원소 이온의 가수는 증가하는 반면, 제2 화합물층(15b)의 전이 원소 이온의 가수는 감소한다. 초기 상태에 있어서, 제1 및 제2의 화합물층(15a, 15b)은 고저항 상태일 수 있다. 이 경우, 제1 화합물층(15a) 의 확산 이온의 일부가 제2 화합물층(15b)으로 이동함으로써, 제1 및 제2 화합물의 결정의 전도 캐리어를 발생시키고, 따라서 양자 모두 전기 전도성을 갖게 된다. 또한, 전술된 예와 마찬가지로, 기록층(15)에 큰 전류를 충분한 시간 흘려서 주울 가열하고, 기록층(15)의 산화 환원 반응을 촉진함으로써 프로그램 상태(저저항 상태)를 소거 상태(고저항 상태)로 리셋할 수 있다. 또한, 세트 시와는 역방향의 전계를 인가함으로써 리셋될 수 있다.
비오믹 소자(NO)는 (a) 쇼트키 다이오드, (b) PN 접합다이오드, (c)PIN 다이오드 등의 각종 다이오드를 포함할 수 있고, (d) MIM(Metal-lnsulator-Metal) 구조, (e) SIS(Silicon-lnsulator-Silicon) 구조를 가질 수 있다. 이 경우, 배리어 메탈층, 접착층을 형성하는 전극 EL2,EL3을 삽입해도 좋다. 다이오드를 사용할 경우는 그 특성상 단극성 동작을 행할 수 있다. MIM 구조 또는 SIS 구조의 경우에는 양극성 동작을 행하는 것이 가능하다. 비오믹 소자(NO)와 가변 저항 소자(VR)의 배치는 도 3과 상하를 반대로 할 수 있다. 이와 달리, 비오믹 소자(NO)의 극성을 상하 반전시켜도 좋다.
도 7에 도시된 바와 같이, 상술한 메모리 구조를 복수 적층하여 3차원 구조를 형성할 수 있다. 도 8은 도 7의 II-II' 단면을 도시하는 단면도이다. 도시된 예는 셀 어레이층(MAO 내지 MA3)을 갖는 4층 구조의 메모리 셀 어레이에 관한 것이다. 워드선 WLOj는 상하의 메모리 셀 MC0,MC1에 의해 공유된다. 비트선 BL1i는 그 상하의 메모리 셀 MC1,MC2에 의해 공유된다. 워드선 WL1j는 상하의 메모리 셀 MC2,MC3에 의해 공유된다. 이와 같은 배선/셀/배선의 반복 대신에, 셀 어레이 층간에 배선/셀/배선/층간 절연막/배선/셀/배선과 같이 층간 절연막을 개재 시켜도 좋다.
메모리 셀 어레이(1)는 몇 개의 메모리 셀 군의 MAT로 분할될 수 있다. 전술한 칼럼 제어 회로(2) 및 로우 제어 회로(3)는 MAT마다, 섹터마다 또는 셀 어레이층 MA마다 구비될 수 있고, 이들에 의해 공유될 수 있다. 이와 달리, 이들은 면적 감소를 위해 복수의 비트선 BL에 의해 공유될 수 있다.
도 9는 비오믹 소자(NO)로서 다이오드 SD를 사용한 메모리 셀 어레이(1) 및 주변 회로의 회로도이다. 설명의 간략화를 위해, 메모리는 1층 구조인 것으로 가정하여 설명을 진행한다.
도 9에서, 메모리 셀 MC에 포함된 다이오드는 워드선 WL에 접속된 양극 및 가변 저항 소자(VR)를 통해서 비트선 BL에 접속된 음극을 구비한다. 각 비트선 BL의 일단부는 칼럼 제어 회로(2)의 일부인 선택 회로(2a)에 접속된다. 각 워드선 WL의 일단부는 로우 제어 회로(3)의 일부인 선택 회로(3a)에 접속된다.
선택 회로(2a)는 게이트와 드레인이 공통 접속되어 각 비트선 BL에 구비된, 선택 PMOS 트랜지스터 QPO 및 선택 NMOS 트랜지스터 QNO를 포함한다. 선택 PMOS 트랜지스터 QPO의 소스는 고전위 전원 Vcc에 접속된다. 선택 NMOS 트랜지스터 QNO의 소스는 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는데 사용되는 비트선측 드라이브 감지선 BDS에 접속된다. 트랜지스터 QPO, QNO는 비트선 BL에 접속된 공통 드레인 및 비트선 선택 신호 BSi가 공급된 공통 게이트를 구비한다.
선택 회로(3a)는 게이트 및 드레인이 공통 접속되어 각 워드선 WL에 구비된, 선택 PMOS 트랜지스터 QP1 및 선택 NMOS 트랜지스터 QN1을 포함한다. 선택 PMOS 트랜지스터 QP1의 소스는 기입 펄스를 인가하고 데이터 판독 시에 검출 전류를 공급하는데 사용되는 워드선측 드라이브 감지선 WDS에 접속된다. 선택 NMOS 트랜지스터 QN1의 소스는 저전위 전원 Vss에 접속된다. 트랜지스터 QP1, QN1은 워드선 WL에 접속된 공통 드레인 및 각 워드선 WL을 선택하는 워드선 선택 신호 /WSi가 공급된 공통 게이트를 구비한다.
[2치 데이터 판독 동작]
다음에, 다치 데이터의 판독/기입 동작의 설명에 앞서, 이해를 용이하게 하기 위해, 2치 판독/기입 동작을 설명한다.
상술한 회로에서, 데이터는 각 메모리 셀 MC에서 가변 저항 소자(VR)의 저항치로서 기억된다. 비선택 상태에서, 예를 들어, 워드선 선택 신호 /WSO, /WS1,…은 "H" 레벨에 있고, 비트선 선택 신호 BSO, BS1,…은 "L" 레벨에 있다. 이 경우, 모든 워드선 WL은 "L" 레벨로 설정되고, 모든 비트선 BL은 "H" 레벨로 설정된다. 이 비선택 상태에서, 모든 메모리 셀 MC의 다이오드 SD는 역 바이어스되어 오프되며, 따라서, 가변 저항 소자(VR)에는 전류가 흐르지 않는다. 여기서, 워드선 WL1 및 비트선 BL1에 연결되는 중앙의 메모리 셀 MC을 선택할 경우를 생각한다. 이 경우, 로우 제어 회로(3)는 워드선 선택 신호 /WS1을 "L" 레벨로 설정하고 칼럼 제어 회로(2)는 비트선 선택 신호 BS1을 "H"레벨로 설정한다. 결과적으로, 워드선 WL1은 워드선측 드라이브 감지선 WDS에 접속되고, 비트선 BL1은 비트선측 드라이브 감지선 BDS에 접속된다. 따라서, 드라이브 감지선 WDS에 "H" 레벨, 드라이브 감지선 BDS에 "L" 레벨을 인가함으로써, 워드선 WL1이 "H" 레벨, 비트선 BL1이 "L" 레벨이 된다. 이에 의해, 선택 셀에서, 다이오드 SD는 순 바이어스가 되어 전류가 흐른다. 선택 셀에 흐르는 전류량은 저항 소자(VR)의 저항치에 의해 결정될 수 있다. 따라서, 전류치를 검지함으로써, 데이터의 판독을 할 수 있다. 즉, 도 10에 도시된 바와 같이, 소거된 고저항 상태를 "1", 프로그램된 저저항 상태를 "0"에 대응시킴으로써, 감지된 전류는 작은 값일 경우 "1", 큰 값일 경우 "0"으로 검출될 수 있다.
선택된 워드선 WL1과 비선택 비트선 BL은 "H" 레벨에 있기 때문에, 이들에 전류는 흐르지 않는다. 비선택 워드선 WL과 선택된 비트선 BL1은 "L" 레벨에 있기 때문에, 이들에도 전류는 흐르지 않는다. 따라서, 선택된 메모리 셀 이외의 다른 메모리 셀에 전류는 흐르지 않는다.
도 11은 상술한 셀 어레이에 적용되는 2치 데이터의 감지 증폭기 회로(2b, 3b)의 기본 구성을 도시한다. 이들 회로는 칼럼 제어 회로(2) 및 로우 제어 회로(3)의 내부에 구비된다. 이 구성은 메모리 셀층이 다층으로 배치되었을 경우의 감지 증폭기 방식으로 발전되는 바람직한 구성예로서 도시된 것이다. 따라서, 본 예에서와 같이, 단일 층인 경우에는 감지 증폭기 회로(2b, 3b) 중 어느 하나에 구비되면 충분하다.
도 11에 도시된 감지 증폭기 회로(2b, 3b)는 전류 검출형의 감지 증폭기를 포함하며, 이는 선택 셀에 흐르는 전류를 전압으로 변환하는 소자인 저항 소자 RO, R1, 더미 셀 DMC, 이 더미 셀 DMC에 흐르는 전류를 전압으로 변환하는 저항 소자 rO, r1 및 오피앰프 OPO, OP1을 포함한다.
셀 어레이의 워드선 WL은 로우 제어 회로(3)의 출력 또는 워드선 선택 신호 /WS에 의해 구동되는 선택 PMOS 트랜지스터 QP1에 의해 선택된다. 드라이브 감지선 WDS를 통하고 저항 소자 R1을 통해서 고전위 전원선 WPS에 접속된다. 비트선 BL은 칼럼 제어 회로(2)의 출력 또는 선택 신호 BS에 의해 구동되는 선택 NMOS 트랜지스터 QNO에 의해 선택된다. 드라이브 감지선 BDS를 통해 저전위 전원선 BPS에 접속된다.
메모리 셀 MC와 등가인 더미 셀 DMC는 더미 다이오드 DSD와 더미 저항 소자DVR를 포함하고, 메모리 셀 MC의 2치 데이터 저항치 사이의 중간의 저항치를 갖는다. 더미 셀 DMC의 일단부는 선택 PMOS 트랜지스터 QP2를 통하고 저항 소자 r1을 통해서 고전위 전원선 WPS에 접속된다. PMOS 트랜지스터 QP2는 PMOS 트랜지스터 QP1의 더미 소자이며 항상 구동되어 있다. 더미 셀 DMC의 타단부는 NMOS 트랜지스터 QN2를 통하고 저항 소자 rO를 통해서 저전위 전원선 BPS에 접속된다. NMOS 트랜지스터 QN2는 선택 NMOS 트랜지스터 QNO의 더미 소자이며 항상 구동되어 있다.
감지 증폭기의 주요부는 두 개의 오피앰프 OPO, OP1을 포함한다. 오피앰프 OPO의 비반전 입력 단자에는 저항 소자 rO의 중간 탭으로부터의 출력 b의 전압이 공급되고, 반전 입력 단자에는 저항 소자 rO와 NMOS 트랜지스터 QNO 사이의 접속 노드 상의 적절한 전압이 공급된다. 오피앰프 OP1의 반전 입력 단자에는 저항 소자 r1의 중간 탭으로부터의 출력 w의 적절한 전압이 공급되고, 비반전 입력 단자에는 저항 소자 r1과 PMOS 트랜지스터 QP2 사이의 접속 노드 상의 전압이 공급된다.
이와 같이 구성된 감지 증폭기 회로(2b, 3b)의 동작을 이하에서 설명한다. 전술한 바와 같이, 비선택 상태에서, 워드선 WL은 "L" 레벨로, 비트선 BL은 "H" 레벨로 유지된다. 선택시에, 워드선 선택 신호 /WS는 "L", 비트선 선택 신호 BS는 "H"로 설정된다. 고전위 전원선 WPS에 "H"레벨=Vcc, 저전위 전원선 BPS에 "L"레벨=Vss가 주어지면, 선택된 메모리 셀 MC에 셀 전류가 흐른다.
구체적으로, 저항 소자 RO, R1, rO, r1은 다음 관계를 가질 수 있다. 예를 들어, 오피앰프 OPO에 전압 출력 b를 제공하기 위한 중간 탭으로부터 단자 BPS까지의 저항 소자 RO의 저항치는 저항 소자 rO와 같을 수 있다. 마찬가지로, 오피앰프 OP1에 전압 출력 w를 제공하기 위한 중간 탭으로부터 단자 WPS까지의 저항 소자 R1의 저항치는 저항 소자 r1과 같을 수 있다. 이 경우, 선택 셀이 고저항 상태(이하, 이것을 데이터 "1"이라고 함)이고 더미 셀 DMC에 흐르는 전류보다 셀 전류가 작으면, 양쪽 오피앰프 OPO, OP1의 출력은 "H"가 된다. 반대로, 선택 셀이 저저항 상태(이하, 이것을 데이터 "0"이라고 함)이고 더미 셀 DMC에 흐르는 전류보다 큰 셀 전류가 흐르면, 양쪽 오피앰프 OPO, OP1의 출력은 "L"이 된다. 이에 의해, 데이터 "0", "1"이 서로로부터 구별될 수 있다.
감지 증폭기 회로(2b, 3b)의 구성은 메모리 셀층이 다층으로 배치되었을 경우 감지 증폭기 방식으로 발전되는 바람직한 구성예로서 단지 도시된 것이다. 따라서, 상술한 2치 기억만을 고려할 경우에는 오피앰프 OPO, OP1 중 한쪽만 사용해도 충분하다. 이와 달리, 오피앰프 OPO, OP1 중 한쪽의 반전 입력 단자와 비반전 입력 단자와 관련된 접속 관계를 반대로 할 수도 있다. 이 경우, 두 개의 오피앰프 OPO, OP1의 출력은 데이터에 따라서 한쪽이 "H", 다른 쪽이 "L"을 나타낼 수 있다. 따라서, 이들 두 개의 오피앰프 출력을 수신하는 다른 오피앰프를 준비하여, 데이터 "0", "1"에 상응하는 "H", "L"의 감지 출력을 얻을 수 있다.
[2치 데이터 기입 동작]
다음에 2치 데이터의 기입 동작이 설명된다.
도 12는 데이터 기입 시에 선택 신호 /WS, BS와, 드라이브 데이터선 WDS, BDS에 인가된 기입 펄스 WP, BP를 도시한 파형도이다. 기입 펄스 WP, BP는 승압 회로를 포함하는 펄스 발생기(9)로부터 발생된다.
고저항 상태로부터 저저항 상태로 변화시키는 데이터 세트 시에, 데이터 기입 대상 메모리 셀에 대응한 워드선 WL1에 대한 워드선 선택 신호 /WS1을 "L" 레벨로 설정한다. 또한, 기입 대상 메모리 셀에 대응한 비트선 BL1에 대한 비트선 선택 신호 BS1을 "H" 레벨로 설정한다. 이 때, 워드선측 드라이브 감지선 WDS에는 도 10에 도시된 바와 같이 가변 저항 소자(VR)의 저항치를 소거 레벨로부터 프로그램 레벨로 변경시키기 위한 기입 펄스 WP가 제공된다. 이 기입 펄스 WP는 도 1에 도시된 펄스 발생기(9)로부터 제공되고 펄스 높이는 예를 들어 Vcc 레벨을 갖는다. 이 때, 비트선측 드라이브 감지선 BDS에는 Vss 레벨의 부의 기입 펄스 BP가 제공된다. 결과적으로, 고저항 상태(소거 상태)의 가변 저항 소자(VR)가 저저항 상태(프로그램 상태)로 설정될 수 있다.
저저항 상태로부터 고저항 상태로 변경시키는 데이터 리셋 시에는, 복수의 메모리 셀이 일괄 소거될 수 있지만, 메모리 셀 마다의 개별 소거도 가능하다. 이 경우에, 데이터 소거 대상 메모리 셀에 대응한 워드선 WL1에 대한 워드선 선택 신호 /WS1을 세트 시보다도 긴 시간동안 "L" 레벨로 유지한다. 또한, 기입 대상 메모리 셀에 대응한 비트선 BL1에 대한 비트선 선택 신호 BS1을 또한 세트 시보다도 긴 시간동안 "H" 레벨로 유지한다. 소거 시에는, 메모리 셀은 저저항 상태에 있다. 따라서, 워드선측 드라이브 감지선 WDS에는 세트 시보다도 낮은 소거 펄스 EWP가 제공된다. 또한, 비트선측 드라이브 감지선 BDS에는 Vss 레벨의 부의 소거 펄스 EBP가 제공된다. 따라서, 저저항 상태에 있는 가변 저항 소자에 긴 시간동안, 큰 전류를 흘림으로써 쥴 열을 야기하고, 이는 가변 저항 소자를 고저항 상태로 리셋시킬 수 있다.
[다치 데이터 기입 동작]
다음에, 불휘발성 메모리의 다치 데이터의 기입 동작이 설명된다.
도 13은 다치 기억의 경우 메모리 셀의 저항치 분포와 데이터 사이의 관계를 나타내는 그래프를 제공한다. 도 13의 (a)는 각 메모리 셀 MC에서의 2 비트 데이터 기억의 예를 도시하고, 4개의 저항치 분포 A 내지 D에 포함되는 바와 같이 각 메모리 셀 MC에 대한 기입이 행하여진다. 이 분포는 높은 저항치 분포 A로부터 순서대로 2 비트의 데이터 "11", "10", "01", "00"에 대응한다. 도 13의 (b)는 각 메모리 셀 MC에서의 3 비트의 데이터 기억의 예를 도시하고, 8개의 저항치 분포 A 내지 H에 포함되는 바와 같이 각 메모리 셀 MC에 대한 기입이 행하여진다. 이 분포는 높은 저항치 분포 A로부터 순서대로 3 비트의 데이터 "111", "110", "101", "100", "011", "010", "001", "000"에 대응한다. 도 13의 (c)는 각 메모리 셀 MC에서의 4 비트의 데이터 기억의 예를 도시하고, 16개의 저항치 분포 A 내지 P에 포함되는 바와 같이 각 메모리 셀 MC에 대한 기입이 행하여진다. 이 분포는 높은 저항치의 분포 A로부터 순서대로 4 비트의 데이터 "1111", "1110", "1101", "1100",…, "0011",…, "0010", "0001", "0000"에 대응한다.
다치 데이터의 기입을 행하는 경우, 호스트로부터 데이터 입출력 버퍼(4)에 기입 데이터가 공급된다. 1 셀당 다치 데이터의 스토리지 비트의 수를 기초로 데이터 입력이 행하여지는 경우를 생각한다. 예를 들어, 1 셀당 4개의 값을 기억하는 경우, 호스트로부터 2 비트 단위로 기입 데이터가 입력된다. 호스트로부터 입력된 데이터는 데이터 입출력 버퍼(4)에서 수취되어 인코더/디코더 회로(8)에 전송된다. 입력된 데이터는 인코더/디코더 회로(8)에서 디코드되어서 펄스 발생기(9)에 전송될 수 있다. 이와 달리, 외부로부터의 입력 데이터는 그대로의 형태로 펄스 발생기(9)에 전송될 수 있다(이 경우는 인코더/디코더 회로(8)는 불필요함). 펄스 발생기(9)는 도 13의 저항치 레벨 A, B, C, D 중 어느 한쪽을 얻기 위한 기입 펄스 WP를 생성한다. 이 펄스는 상태 머신(7)에 의해 제어되는 기입 타이밍에서 로우 제어 회로(3)에 의해 선택되는 선택 워드선 WL에 전송되어, 기입시 사용된다.
입력 데이터에 따라 기입 펄스 형성의 예를 도 14에 나타낸다. 이 예는 입력 데이터에 따라 기입 펄스의 펄스 전압을 변화시키는 예이다. 여기에 나타내는 가변 저항 소자(VR)의 소거 상태("11")를 A 레벨로 가정한다. 이 경우, 입력 데이터가 "00"일 때, 도 14의 (a)에 도시된 바와 같이, 최대의 펄스 높이(Vcc)의 기입 펄스 WP를 생성한다. 입력 데이터가 "01"일 때, 도 14의 (b)에 도시된 바와 같이, 최대의 펄스 높이보다도 1단계 낮은 펄스 높이의 기입 펄스 WP를 생성한다. 입력 데이터가 "10"일 때, 도 14의 (c)에 도시된 바와 같이 가장 낮은 펄스 높이의 기입 펄스 WP를 생성한다. 이들의 기입 펄스 WP는 가변 저항 소자(VR)의 저항치를 도 13에 나타내는 레벨 D, C, B까지 전환할 수 있는 전압치와 펄스 폭을 갖는 것이 필요하다.
도 15는 기입 펄스 형성의 다른 예를 도시한다.
이 실시 형태에서, 입력 데이터는 기입 펄스의 펄스 폭을 변화시키는데 사용된다. 소거 상태("11")를 A 레벨에 있는 것으로 가정한다. 이 경우, 입력 데이터가 "00"일 때, 도 15의 (a)에 도시된 바와 같이, 최대의 펄스 폭의 기입 펄스 WP를 생성한다. 입력 데이터가 "01"일 때, 도 15의 (b)에 도시된 바와 같이, 최대의 펄스 폭보다도 1단계 좁은 펄스 폭의 기입 펄스 WP를 생성한다. 입력 데이터가 "10"일 때, 도 15의 (c)에 도시된 바와 같이, 가장 좁은 펄스 폭의 기입 펄스 WP를 생성한다. 이들의 기입 펄스 WP는 가변 저항 소자(VR)의 저항치를 도 13에 나타내는 레벨 D, C, B까지 전환할 수 있는 전압치와 펄스 폭을 갖는 것이 필요하다.
도 16은 8치 데이터의 기입 펄스 WP의 예를 도시하고, 펄스 폭과 펄스 높이를 조합하여 기입 파워를 변화시킬 수 있다. 즉, 소거 상태("111")가 A 레벨에 있다고 가정한다. 이 경우, 입력 데이터가 "000"일 때, 펄스 높이가 가장 높고 펄스 폭이 가장 넓은 기입 펄스 H가 선택된다. 입력 데이터가 "110"일 때, 펄스 높이가 가장 낮고 펄스 폭이 가장 좁은 기입 펄스 B가 선택된다.
도 17은 스텝 업 또는 스텝 다운 기입을 행하는 경우의 기입 펄스를 도시한 파형도이다. 이 경우에, 기입 펄스 WP의 수는 가변 저항 소자(VR)의 저항치를 변화시킨다. 이러한 스텝 업 또는 스텝 다운 기입을 행하는 경우는 기입 데이터의 입력에 의해 초기 펄스를 형성할 수 있어서, 기입 시간을 단축할 수 있다. 펄스 수에 더하여, 스텝 폭이 변경될 수 있다.
이상은 기입 펄스와 소거 펄스가 동일 극성을 갖는 단극성 동작에 관해 설명했다. 본 발명은 양극성 동작 타입의 불휘발성 메모리에도 적용 가능하다. 도 18은 비오믹 소자(NO)의 비대칭 특성을 이용해서 가변 저항 소자(VR)에 역방향 펄스를 소거 펄스 EWP로서 인가할 때의 예를 나타낸다. 상술한 가변 저항 소자는 역방향 전압을 인가함으로써 리셋이 가능하다. 이 경우, 기입 펄스 WP를 다단계로 변화시킬 수 있고, 역극성의 소거 펄스의 펄스 폭이나 펄스 높이를 추가적으로 변경하여 임의의 저항치를 얻을 수 있다.
상기의 예에서는, 1개의 메모리 셀에 2 비트의 데이터를 기억할 경우에, 2 비트씩 데이터를 입력했다. 이 경우, 입력 데이터가 펄스 발생기(9)까지 전송되어, 2 비트의 기입이 행하여진다. 이 동작을 반복함으로써 연속 기입 동작을 행한다. 이때, 어드레스를 랜덤 액세스용으로 교체할 수 있다. 8 비트와 같이 많은 비트의 입력 데이터가 입력되었을 경우에도, 2 비트씩 순서대로 기입 동작을 실행시킬 수 있다. 이 경우, 입력 데이터는 우선 칼럼 제어 회로(2)에 전송되어, 그 정보를 기입전에 펄스 발생기(9)에 전송함으로써 기입 및 소거를 행할 수 있다.
[다치 데이터 판독 동작]
다음에, 다치 데이터의 판독에 대해서 설명한다.
도 19는 다치 데이터용의 감지 증폭기 회로(2', 3')의 구성을 도시하는 회로도이다. 이 회로는 도 11에 나타낸 2치용의 감지 증폭기 회로(2, 3)와 다르게 판독 레벨에 따라서 3개의 더미 셀 DMCa, DMCb, DMCc 중에서 오피앰프 OPO, OP1에 기준 전압을 인가하도록 동작하는 더미 셀 DMC을 절환하도록 구성된다. 더미 셀 DMCa 내지 DMCc는 각각 다이오드 SD의 더미인 더미 다이오드 DSDa 내지 DSDc와, 더미 저항 소자 DVRa 내지 DVRc를 포함하는 직렬 회로로 구성되어 있다. 4개 값 데이터의 판독을 예로 들면, 도 13의 (a)에 도시된 바와 같이, 1개의 메모리 셀 MC은 4개의 저항치 분포 A 내지 D를 취할 수 있다. 따라서, 이들 저항치 분포 A 내지 D 사이의 저항치 RLa, RLb, RLc를 더미 저항 소자 DVRa, DVRb 및 DVRc의 저항치로서 설정한다. 더미 PMOS 트랜지스터 QP2a 내지 QP2c 및 더미 NMOS 트랜지스터 QN2a 내지 QN2c도 더미 셀 DMCa 내지 DMCc 중 하나를 선택하는 선택 트랜지스터로서 기능한다.
따라서, 판독 저항 레벨 RLa, RLb 및 RLc 중 하나씩 선택해서 기준 저항치를 변화시킴으로써, 메모리 셀 MC의 저항 레벨을 검출할 수 있다.
또한, 이 판독 동작은 판독 저항 레벨을 검증 레벨(verify level)로 설정함으로써, 기입 시의 검증 판독 동작에도 적용할 수 있다.
이상의 회로는 어디까지나 일례이다. 메모리 셀 MC에 흐르는 전류값을 충전 전압으로 변환하고, 임계 전압이 변화하는 클램프 트랜지스터에서 충전 전압을 판정함으로써, 데이터를 감지하도록 동작하는 회로로서 형성될 수 있다.
상술한 메모리 셀 어레이는 특히 단일층 구조에 한정되지 않는다. 다층에 배치하면, 데이터 기억 용량을 더 증가시킬 수 있다. 이 경우, 워드선 및 비트선의 일부가 상하의 층에 의해 공유되는 경우라도, 전류가 흐르는 방향을 고려해서 각 배선에 흐르는 전류값을 검출함으로써, 다치 데이터의 판독이 가능하다.

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀들을 매트릭스 형상으로 배치한 메모리 셀 어레이-각 메모리 셀은 가변 저항 소자를 사용함-와,
    외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 3치 이상의 기입 데이터로서 그대로의 형태로 수신하여, 상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기와,
    기입 어드레스에 기초하여 상기 메모리 셀 어레이로부터 기입 대상 메모리 셀을 선택해서 상기 펄스 발생기로부터 생성된 상기 기입 펄스를 선택 메모리 셀에 공급하도록 동작하는 선택 회로와,
    상기 가변 저항 소자의 저항치에 대한 기준 저항치로 기능하는 더미 저항 소자를 각각 포함하는 복수의 더미 셀-상기 가변 저항 소자의 저항치는 3 단계 이상이 됨-과,
    상기 복수의 더미 셀 중 하나의 선택 더미 셀의 상기 더미 저항 소자의 저항치와 상기 메모리 셀들 중 선택 메모리 셀의 상기 가변 저항 소자의 저항치를 비교하여 비교 결과를 제공하도록 동작하는 감지 증폭기 회로
    를 포함하는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 펄스 발생기는 펄스 높이 및 펄스 폭 중 적어도 한쪽이 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 상기 펄스 발생기는 출력 펄스의 개수가 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리 셀은 상기 가변 저항 소자에 직렬로 접속된 비오믹 소자를 포함하는, 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서, 상기 비오믹 소자는 다이오드를 포함하는, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서, 상기 펄스 발생기는 메모리 셀의 데이터를 소거하기 위한 소거 펄스를 생성하고,
    상기 기입 펄스는 상기 소거 펄스의 극성과 다른 극성을 갖는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 상기 펄스 발생기는 메모리 셀의 데이터를 소거하기 위한 소거 펄스를 생성하고,
    상기 기입 펄스와 상기 소거 펄스는 동일한 극성을 갖는, 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서, 데이터 판독은 기준 저항치로 기능하는 저항치를 변화시켜 상기 선택 메모리 셀의 저항치 레벨을 검출하도록 상기 더미 저항 소자를 순차적으로 선택하는 것을 포함하는, 불휘발성 반도체 기억 장치.
  9. 제8항에 있어서, 상기 데이터 판독은 데이터 기입 시 검증하는 것을 포함하는, 불휘발성 반도체 기억 장치.
  10. 불휘발성 반도체 기억 장치로서,
    복수 적층된 층에 형성된 메모리 셀 어레이-각 층은 복수의 워드선을 포함하고, 복수의 비트선은 상기 워드선과 교차하고, 메모리 셀들은 상기 워드선과 상기 비트선의 교차부에 배치되고, 상기 메모리 셀들은 매트릭스 형상으로 배치된 전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀들을 포함하고, 각 메모리 셀은 가변 저항 소자를 사용함-와,
    외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 수신하여, 상기 입력 데이터를 디코드하여 상기 메모리 셀들 중 임의의 하나에 기입될 3치 이상의 기입 데이터를 생성하도록 동작하는 디코더 회로와,
    상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기와,
    기입 어드레스에 기초하여 상기 메모리 셀 어레이로부터 기입 대상 메모리 셀을 선택해서 상기 펄스 발생기로부터 생성된 상기 기입 펄스를 선택 메모리 셀에 공급하도록 동작하는 선택 회로와,
    상기 가변 저항 소자의 저항치에 대한 기준 저항치로 기능하는 더미 저항 소자를 각각 포함하는 복수의 더미 셀-상기 가변 저항 소자의 저항치는 3 단계 이상이 됨-과,
    상기 복수의 더미 셀 중 하나의 선택 더미 셀의 상기 더미 저항 소자의 저항치와 상기 메모리 셀들 중 선택 메모리 셀의 상기 가변 저항 소자의 저항치를 비교하여 비교 결과를 제공하도록 동작하는 감지 증폭기 회로
    를 포함하는, 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서, 상기 워드선 또는 상기 비트선은 상기 메모리 셀 어레이의 두 개의 인접한 층에 의해 공유되는, 불휘발성 반도체 기억 장치.
  12. 제10항에 있어서, 상기 펄스 발생기는 펄스 높이 및 펄스 폭 중 적어도 한쪽이 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  13. 제10항에 있어서, 상기 펄스 발생기는 출력 펄스의 개수가 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  14. 제10항에 있어서, 상기 메모리 셀은 상기 가변 저항 소자에 직렬로 접속된 비오믹 소자를 포함하는, 불휘발성 반도체 기억 장치.
  15. 제14항에 있어서, 상기 비오믹 소자는 다이오드를 포함하는, 불휘발성 반도체 기억 장치.
  16. 불휘발성 반도체 기억 장치로서,
    전기적으로 소거가능한 프로그래머블 불휘발성 메모리 셀들을 매트릭스 형상으로 배치한 메모리 셀 어레이-각 메모리 셀은 가변 저항 소자를 사용함-와,
    외부로부터, 상기 메모리 셀 어레이에 기입될 입력 데이터를 수신하여, 상기 입력 데이터를 디코드하여 상기 메모리 셀들 중 임의의 하나에 기입될 3치 이상의 기입 데이터를 생성하도록 동작하는 디코더 회로와,
    상기 기입 데이터에 기초하여 상기 가변 저항 소자의 저항치를 3 단계 이상으로 변화시키는 복수 종류의 기입 펄스를 생성하도록 동작하는 펄스 발생기와,
    상기 가변 저항 소자의 저항치에 대한 기준 저항치로 기능하는 더미 저항 소자를 각각 포함하는 복수의 더미 셀-상기 가변 저항 소자의 저항치는 3 단계 이상이 됨-과,
    상기 복수의 더미 셀 중 하나의 선택 더미 셀의 상기 더미 저항 소자의 저항치와 상기 메모리 셀들 중 선택 메모리 셀의 상기 가변 저항 소자의 저항치를 비교하여 비교 결과를 제공하도록 동작하는 감지 증폭기 회로
    를 포함하는, 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서, 상기 펄스 발생기는 펄스 높이 및 펄스 폭 중 적어도 한쪽이 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  18. 제16항에 있어서, 상기 펄스 발생기는 출력 펄스의 개수가 서로 다른 복수 종류의 기입 펄스를 생성하는, 불휘발성 반도체 기억 장치.
  19. 제16항에 있어서, 상기 메모리 셀은 상기 가변 저항 소자에 직렬로 접속된 비오믹 소자를 포함하는, 불휘발성 반도체 기억 장치.
  20. 제19항에 있어서, 상기 비오믹 소자는 다이오드를 포함하는, 불휘발성 반도체 기억 장치.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101418434B1 (ko) * 2008-03-13 2014-08-14 삼성전자주식회사 비휘발성 메모리 장치, 이의 제조 방법, 및 이를 포함하는프로세싱 시스템
JP4977180B2 (ja) * 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
US9184213B2 (en) * 2010-01-29 2015-11-10 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
JP2011198440A (ja) * 2010-03-24 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP5566776B2 (ja) * 2010-05-21 2014-08-06 株式会社東芝 抵抗変化メモリ
US8634224B2 (en) 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
WO2012043502A1 (ja) * 2010-09-28 2012-04-05 日本電気株式会社 半導体装置
CN102034535B (zh) * 2010-12-15 2013-01-16 清华大学 带有操控电路的三值型阻变存储单元及其读写实现方法
CN102610748B (zh) * 2011-01-25 2014-02-12 中国科学院微电子研究所 非挥发性存储单元及存储器
CN102610749B (zh) 2011-01-25 2014-01-29 中国科学院微电子研究所 阻变型随机存储单元及存储器
JP2012216702A (ja) * 2011-04-01 2012-11-08 Rohm Co Ltd データ保持装置及びこれを用いた論理演算回路
JP5634367B2 (ja) * 2011-09-26 2014-12-03 株式会社東芝 半導体記憶装置
KR102030326B1 (ko) * 2013-01-21 2019-10-10 삼성전자 주식회사 비휘발성 메모리 장치 및 그 구동 방법
KR20140128482A (ko) 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
TWI514551B (zh) * 2013-05-15 2015-12-21 Toshiba Kk Nonvolatile memory device
KR102126967B1 (ko) * 2013-10-11 2020-07-08 삼성전자주식회사 메모리 소자 및 그 제조 방법
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US10446226B2 (en) * 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10157667B2 (en) 2017-04-28 2018-12-18 Micron Technology, Inc. Mixed cross point memory
JP6517385B1 (ja) * 2018-02-07 2019-05-22 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005066969A1 (en) * 2003-12-26 2005-07-21 Matsushita Electric Industrial Co., Ltd. Memory device, memory circuit and semiconductor integrated circuit having variable resistance
WO2006128896A1 (en) * 2005-06-03 2006-12-07 Stmicroelectronics S.R.L. Method for multilevel programming of phase change memory cells using a percolation algorithm
KR20070005823A (ko) * 2005-07-06 2007-01-10 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141241A (en) 1998-06-23 2000-10-31 Energy Conversion Devices, Inc. Universal memory element with systems employing same and apparatus and method for reading, writing and programming same
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
JP4025527B2 (ja) 2000-10-27 2007-12-19 松下電器産業株式会社 メモリ、書き込み装置、読み出し装置およびその方法
US6809401B2 (en) 2000-10-27 2004-10-26 Matsushita Electric Industrial Co., Ltd. Memory, writing apparatus, reading apparatus, writing method, and reading method
JP3749847B2 (ja) 2001-09-27 2006-03-01 株式会社東芝 相変化型不揮発性記憶装置及びその駆動回路
US7767993B2 (en) 2002-04-04 2010-08-03 Kabushiki Kaisha Toshiba Resistance change memory device
JP4660095B2 (ja) * 2002-04-04 2011-03-30 株式会社東芝 相変化メモリ装置
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4445398B2 (ja) * 2003-04-03 2010-04-07 株式会社東芝 相変化メモリ装置
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
JP4670252B2 (ja) * 2004-01-20 2011-04-13 ソニー株式会社 記憶装置
US7082052B2 (en) * 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
KR100657944B1 (ko) 2005-01-12 2006-12-14 삼성전자주식회사 상전이 램 동작 방법
JP2006351061A (ja) * 2005-06-14 2006-12-28 Matsushita Electric Ind Co Ltd メモリ回路
KR100790043B1 (ko) 2005-09-16 2008-01-02 가부시끼가이샤 도시바 상변화 메모리장치
KR100773095B1 (ko) * 2005-12-09 2007-11-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
JP5143415B2 (ja) * 2006-01-02 2013-02-13 三星電子株式会社 マルチビットセル及び直径が調節できるコンタクトを具備する相変化記憶素子、その製造方法及びそのプログラム方法
KR100746224B1 (ko) * 2006-01-02 2007-08-03 삼성전자주식회사 멀티비트 셀들을 구비하는 상변화 기억소자들 및 그프로그램 방법들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005066969A1 (en) * 2003-12-26 2005-07-21 Matsushita Electric Industrial Co., Ltd. Memory device, memory circuit and semiconductor integrated circuit having variable resistance
WO2006128896A1 (en) * 2005-06-03 2006-12-07 Stmicroelectronics S.R.L. Method for multilevel programming of phase change memory cells using a percolation algorithm
KR20070005823A (ko) * 2005-07-06 2007-01-10 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
KR1020060082510 A, KR1020050110680 A *
KR1020060082510 A, KR1020050110680 A*

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