JP5214560B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、可変抵抗素子への電圧印加によって不揮発にデータの書き込みを行う不揮発性半導体記憶装置に関する。
近年、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置してなる不揮発性メモリが注目されている。
この種の不揮発性メモリとしては、可変抵抗素子にカルコゲナイド素子を使用したＰＣＲＡＭ（Phase-Change Random Access Memory）、遷移金属酸化物素子を使用したＲｅＲＡＭ（Resistance Random Access Memory）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）等が知られている。これらの可変抵抗メモリの特徴は、抵抗値の変化を情報として記憶する点にある。
ＰＣＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却までの過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する（特許文献１参照）。ＲｅＲＡＭには、バイポーラ型とユニポーラ型がある。バイポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの方向によって素子の抵抗値を制御する。一方、ユニポーラ型の場合、遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等によって素子の抵抗値を制御する。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合は、トランジスタを用いることなく、ビット線とワード線の各クロスポイントに、可変抵抗素子とダイオード等の整流素子を重ねることによりメモリセルアレイが構成できるためである。
ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば６．０Ｖ程度のプログラム電圧を１０ｎｓ程度印加することでなされる。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を「プログラム」、又は「セット」と呼ぶ。また、データがプログラムされた可変抵抗素子に２．０Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」、又は「リセット」と呼ぶ。このような可変抵抗素子を用いた不揮発性メモリの信頼性向上のためにはリセットの安定化は重要な課題となる。
特表２００２−５４１６１３号
本発明は、選択メモリセルの安定なリセットを確保しつつ低消費電力化を実現する不揮発性半導体記憶装置を提供することを目的とする。
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。前記第１配線制御回路は、非選択の前記第１配線に対して、この非選択第１配線と前記第２配線制御回路との距離に応じた非選択電圧を供給することを特徴とする。
本発明によれば、選択メモリセルの安定なリセットを確保しつつ低消費電力化を実現する不揮発性半導体記憶装置を提供することができる。
本発明の第１の実施形態に係る不揮発性メモリのブロック図である。 同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。 図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。 同実施形態に係る可変抵抗素子の一例を示す模式的な断面図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路を示す斜視図である。 同実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 同実施形態に係る不揮発性メモリのメモリセルに２値データを記憶する場合の可変抵抗素子の抵抗値分布とデータとの関係を示すグラフである。 同実施形態におけるカラム制御回路−メモリセル間の距離とバイアス電圧との関係を示すグラフである。 本発明の第２の実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 同実施形態におけるロウ制御回路−メモリセル間の距離とバイアス電圧との関係を示すグラフである。 本発明の第３の実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 同実施形態におけるカラム制御回路・ロウ制御回路−メモリセル間の距離とバイアス電圧との関係を示すグラフである。 本発明の第４の実施形態に係る不揮発性メモリのメモリセルアレイ及びその周辺回路の回路図である。 同実施形態におけるＭＡＴとカラム制御回路・ロウ制御回路との位置関係を示す図である。 同実施形態におけるメモリセルアレイ構造におけるアドレス割付を説明する図である 。 本発明の第５の実施形態に係る不揮発性メモリの消去電圧生成回路を示すブロック図である。 同実施形態に係る不揮発性メモリの非選択ワード線電圧生成回路を示す回路図である。 同実施形態に係る不揮発性メモリの非選択ビット線電圧生成回路を示す回路図である。 同実施形態に係る不揮発性メモリのメモリセルに対する電圧供給パスを示す図である。 同実施形態に係る不揮発性メモリのワード線ドライバを示す回路図である。 同実施形態に係る不揮発性メモリのビット線ドライバを示す回路図である。 同実施形態におけるロウアドレスの物理的な割り付けを説明する図である。 同実施形態におけるカラムアドレスの物理的な割り付けを説明する図である。 本発明の第６の実施形態に係る不揮発性メモリのワード線ドライバを示す回路図である。 第１の比較例に係る不揮発性メモリのメモリセルアレイの回路図と、各メモリセルのバイアス状態を示す図である。 第２の比較例に係る不揮発性メモリのメモリセルアレイの回路図と、各メモリセルのバイアス状態を示す図である。 同比較例に係る不揮発性メモリのメモリセルの位置とバイアス状態との関係を示すグラフである。 第３の比較例に係る不揮発性メモリのメモリセルアレイ、ワード線ドライバ、及びビット線ドライバを示す回路図である。
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
［第１の実施形態］
［全体構成］
図１は、本発明の第１の実施形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述するＰＣＲＡＭ（相変化型素子）、ＲｅＲＡＭ（可変抵抗素子）等の抵抗変化型素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ（第２配線）方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う第２配線制御回路であるカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ（第１配線）方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する第１配線制御回路であるロウ制御回路３が設けられている。これらカラム制御回路２及びロウ制御回路３で、メモリセルアレイ１に対するデータの読み出し／書き込みを行うデータ読み出し／書き込み回路を構成する。
データ入出力バッファ４は、外部の図示しないホスト装置と接続され、ホスト装置との間で書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部のホスト装置からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、外部のホスト装置からデータ入出力バッファ４に供給されたコマンドは、コマンド・インタフェース６に送られる。コマンド・インタフェース６は、外部からの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、外部のホスト装置からのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホスト装置は、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のシリコン（Si）基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
［メモリセルアレイ及びその周辺回路］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にデータ消去するには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
また、図５に示すように、上述したメモリセルアレイ１を複数積層した三次元構造とすることもできる。ここでは、シリコン基板２１上に４層のメモリセルアレイＣＡ０〜ＣＡ３を積層した例を示している。各メモリセルアレイのワード線ＷＬは、ビア配線２４により共通接続されて基板２１上のロウ制御回路２３に接続される。各メモリセルアレイＣＡ０〜ＣＡ３のビット線ＢＬは独立にそれぞれビア配線２５を介して、基板２１上のカラム制御回路２２に接続される。
図６は、図１のメモリセルアレイ１の詳細を示す等価回路図である。なお、ここでは、非オーミック素子ＮＯとしてダイオードＤｉを用い、説明を簡単にするため、１層構造であるとして説明を進める。
図６において、メモリセルアレイ１のメモリセルＭＣは、直列接続されたダイオードＤｉ及び可変抵抗素子ＶＲにより構成される。ダイオードＤｉのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続され、カソードはワード線ＷＬに接続されている。各ビット線ＢＬの一端はカラム制御回路２に接続されている。また、各ワード線ＷＬの一端はロウ制御回路３に接続されている。
なお、メモリセルＭＣは、個別に選択されても、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータが一括で読み出される形式でも良い。また、メモリセルアレイ１は、図６に示した回路とは、ダイオードＤｉの極性を逆にして、ワード線ＷＬ側からビット線ＢＬ側に電流が流れるようにしても良い。
［不揮発性メモリの動作］
次に、このように構成された不揮発性メモリの動作について説明する。
いま、図６の点線円Ａで示すように、ワード線ＷＬ１及びビット線ＢＬ１につながるメモリセルＭＣを選択メモリセルとしてデータの消去及び書き込みを行う場合を想定する。
本発明の第１の実施形態に係る不揮発性メモリを説明する前提として比較例に係る不揮発性メモリについて説明する。
図２５は、第１の比較例に係る不揮発性メモリのメモリセルアレイに対するデータ消去及び書き込みを行う際のバイアス電圧供給状態と、各メモリセルのバイアス状態を示す図である。
図中点線円Ａが選択メモリセルであるとすると、データの消去は、ワード線ＷＬ２に０Ｖ、ビット線ＢＬ１に、例えば２．０Ｖ程度のデータ消去に必要な電圧Ｖを印加し、１μＡ〜１０μＡの電流を２００ｎｓ〜１μｓだけ流すリセット動作により行う。可変抵抗素子ＶＲへのデータの書き込みは、ワード線ＷＬ２に０Ｖ、ビット線ＢＬ１に、例えば６．０Ｖ程度（電流値は１０ｎＡ程度）のデータ書き込みに必要な電圧Ｖを１０ｎｓ〜１００ｎｓだけ印加して、可変抵抗素子ＶＲの抵抗値を低抵抗範囲内に移動させる処理となる。データの消去は、“１”データを書き込むリセット動作に相当し、データの書き込みは、“０”データを書き込むセット動作に相当する。メモリセルＭＣを構成する可変抵抗素子ＶＲの抵抗値は、図７に示すように、消去状態では１００ｋΩ〜１ＭΩの高抵抗範囲に分布し、書き込み（プログラム）状態では１ｋΩ〜１０ｋΩの低抵抗範囲に分布する。
第１の比較例の場合、図２５（ｂ）に示す通り、選択メモリセルＭＣのダイオードＤｉには、リセット動作に必要な電流が１０μＡ程度流れるため、１ブロック内に数個の選択メモリセルＭＣがある場合、データ消去時に選択メモリセルで消費される総電流は数１０μＡ程度となる。
一方、非選択ビット線ＢＬ及び非選択ワード線ＷＬに接続された非選択メモリセルＭＣのダイオードＤｉには、逆方向のオフリーク電流が１ｎＡ程度流れる。この非選択メモリセルＭＣは、例えば、１Ｋ×１Ｋサイズのブロックの場合、ブロック内に含まれる非選択メモリセルＭＣの総消費電流は１ｍＡ程度となる。
なお、選択メモリセルＭＣを除く、選択ワード線ＷＬ又は選択ビット線ＢＬに接続されたメモリセルＭＣ（以下、「半選択メモリセル」と呼ぶ）の両端には、電位差がないため、半選択メモリセルＭＣのダイオードＤｉには、消費電流が生じない。
したがって、１Ｋ×１Ｋ（＝１Ｍ）サイズのメモリセルアレイのデータ消去時における総諸費電流は約１ｍＡとなる。
図２６は、第２の比較例に係る不揮発性メモリのメモリセルアレイに対するデータ消去及び書き込みを行う際のバイアス電圧供給状態と、各メモリセルのバイアス状態を示す図である。
第２の比較例に係る不揮発性メモリは、非選択ビット線ＢＬに所定のバイアス電圧Ｖα、非選択ワード線ＷＬに電圧Ｖよりもバイアス電圧Ｖαだけ小さい電圧（Ｖ−Ｖα）を印加する。この場合、非選択メモリセルＭＣの両端の電位差は、第１の比較例の場合よりも２×Ｖαだけ小さくなるため、非選択メモリセルに流れるオフリーク電流は０．１ｎＡ程度となる。したがって、ブロック内の非選択メモリセルＭＣの総消費電流を１００μＡ程度に抑えることができる。
一方、半選択メモリセルＭＣの両端にはバイアス電圧Ｖαの電位差が生じるため、消費電流は１０ｎＡ程度となる。したがって、ブロック内の半選択メモリセルＭＣの総消費電流は２０μＡ程度となる。
その結果、この第２の比較例によれば、ブロック内のデータ消去時の総消費電流を１２０μＡ程度に抑えることができる。
ここで、第１及び第２の比較例は、いずれについても選択メモリセルＭＣがビット線ドライバ及びワード線ドライバの近傍にある場合を想定している。そのため図２７に示すメモリセルＭＣ１のように、ビット線ドライバＢＬＤＲＶ（ビア配線）に近いメモリセルＭＣが選択された場合、選択メモリセルＭＣの両端には十分なリセット動作に必要な十分なバイアス状態を得ることができる。しかし、図２７に示すメモリセルＭＣｎのように、ビット線ドライバＢＬＤＲＶから遠いメモリセルＭＣが選択された場合、ビット線ドライバＢＬＤＲＶ及び選択メモリセルＭＣ間にある半選択メモリセルＭＣによって生じる電圧降下が無視できなくなる。この点、第２の比較例の場合、バイアス電圧Ｖαによって、この電圧降下量（傾き）を改善することができる。しかし、この場合であっても、選択メモリセルＭＣの位置によっては期待したバイアス状態を得られないおそれが生じる。
図８は、本発明の第１の実施形態に係る不揮発性メモリにかかるカラム制御回路２（ビア配線）−メモリセルＭＣ間の距離とバイアス電圧との関係を示すグラフである。
本実施形態の場合、選択ビット線ＢＬにリセット動作に必要な消去電圧ＶＷＲ（例えば、４．０Ｖ）、非選択ビット線ＢＬに非選択ワード線電圧ＶＵＢ（例えば、０．５Ｖ）、選択ワード線ＷＬに選択ワード線電圧ＶＳＳ（例えば、０Ｖ）、カラム制御回路２から遠い非選択ワード線ＷＬに前記第１非選択電圧である第１の非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）、カラム制御回路２に近い非選択ワード線ＷＬに前記第２非選択電圧である第２の非選択ワード線電圧ＶＵＸ１をそれぞれ印加する。ここで、非選択ビット線電圧ＶＵＢは、第２の比較例におけるバイアス電圧Ｖαに相当する電圧であり、選択ワード線電圧ＶＳＳとの関係で選択ワード線ＷＬに接続された半選択メモリセルＭＣに誤った書き込み／消去が生じない程度の値となる。一方、非選択ワード線電圧ＶＵＸ及びＶＵＸ１は、第２の比較例における「Ｖ−Ｖα」に相当する電圧で、消去電圧ＶＷＲとの関係で選択ビット線ＢＬに接続された半選択メモリセルＭＣに誤った書き込み／消去が生じない程度の値となる。
なお、図６に示す電圧ＶＷＲ、ＶＵＢ、ＶＳＳ、ＶＵＸ、及びＶＵＸ１は、点線円Ａで囲まれたメモリセルＭＣを選択した場合に各ワード線ＷＬ及びビット線ＢＬに印加される電圧を表している。また、（）内の電圧ＶＳＳ、ＶＵＸ、及びＶＵＸ１は、点線円Ｂで囲まれたメモリセルＭＣを選択した場合に各ワード線ＷＬに印加される電圧を表している。
第２の比較例の場合、カラム制御回路２から遠く離れたメモリセルＭＣをリセット動作に必要なバイアス状態にする場合には、選択ビット線ＢＬの配線抵抗等によって生じる電圧降下を考慮した十分に大きな消去電圧Ｖを供給する必要があった。その結果、カラム制御回路２に近い半選択メモリセルＭＣに大きな順方向電流が流れることになる。
本実施形態の場合、図８に示すように、消去電圧ＶＷＲの電圧降下が小さいカラム制御回路２に近い位置にあるワード線ＷＬに対して所定の第２の非選択ワード線電圧ＶＵＸ１を印加し、消去電圧ＶＷＲの電圧降下が大きいカラム制御回路２から遠い位置にあるワード線ＷＬに対して第２の非選択ワード線電圧ＶＵＸ１よりも低い第１の非選択ワード線電圧ＶＵＸを印加している。これによって、カラム制御回路２から遠くのメモリセルＭＣに対してデータ消去する場合、この選択メモリセルＭＣにリセット動作に必要な十分な消去電圧ＶＷＲを供給できるばかりでなく、第２の比較例と比べ、選択ビット線ＢＬに接続された半選択メモリセルＭＣ、特にカラム制御回路２から近い半選択メモリセルＭＣの両端に印加される電圧ＶＷＲ−ＶＵＸを小さくすることができる。これによって、半選択メモリセルＭＣによって生じる消費電流を削減することができる。
以上、本実施形態によれば、選択メモリセルについてはリセット動作に必要なバイアス状態を作りだせるとともに、非選択ワード線電圧を段階的にすることで、半選択メモリセルのバイアス状態も適切に保つことができるため、第１及び第２の比較例に比べ、低消費電流を実現した半導体メモリを提供することができる。
［第２の実施形態］
本発明の第２の実施形態に係る不揮発性メモリは、ロウ（ワード線）方向に広いメモリセルアレイ１を有する。
第１の実施形態において、消去電圧ＶＷＲがカラム制御回路２からの距離に依存するのと同様、選択ワード線電圧ＶＳＳもロウ制御回路３からの距離に依存する。具体的には、選択ワード線ＷＬに接続された半選択メモリセルＭＣによって生じるオフリーク電流の影響によって、ロウ制御回路３から離れるにつれて選択ワード線電圧ＶＳＳが上昇する。この影響は、選択ワード線ＷＬに接続される半選択メモリセルＭＣの数に比例して大きくなる。つまり、ロウ方向に大きいメモリセルアレイ１を有する不揮発性メモリにおいては、その影響が無視できなくなる。
そこで、本実施形態では、各ワード線ＷＬ及びビット線ＢＬに図９に示すような電圧を印加する。ここで、図９に示す電圧ＶＷＲ、ＶＵＢ、ＶＵＢ１、ＶＳＳ、及びＶＵＸは、点線円Ｃで囲まれたメモリセルＭＣを選択した場合に各ワード線ＷＬ及びビット線ＢＬに印加される電圧である。また、（）内の電圧ＶＷＲ、ＶＵＢ、及びＶＵＢ１は、点線円Ｄで囲まれたメモリセルＭＣを選択した場合に各ビット線ＢＬに印加される電圧である。
具体的には、選択ビット線ＢＬにリセット動作に必要な消去電圧ＶＷＲ（例えば、４．０Ｖ）、ロウ制御回路３に近い非選択ビット線ＢＬに第３非選択電圧である第１の非選択ビット線電圧ＶＵＢ（例えば、０．５Ｖ）、ロウ制御回路３から遠い非選択ビット線ＢＬに第１の非選択ビット線ＶＵＢよりも高い第４非選択電圧である第２の非選択ビット線電圧ＶＵＢ１、選択ワード線ＷＬに選択ワード線電圧ＶＳＳ（例えば、０Ｖ）、非選択ワード線ＷＬに非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）をそれぞれ印加する。
図１０は、本実施形態に係る不揮発性メモリに係るロウ制御回路３（ビア配線）−メモリセルＭＣ間の距離と電圧との関係を示すグラフである。
非選択メモリセルＭＣには、「ＶＵＸ−ＶＵＢ」又は「ＶＵＸ−ＶＵＢ１」の逆方向バイアスが印加される。この場合、非選択ビット線電圧をＶＵＢの１種類だけにした場合と比べて、ロウ制御回路３から遠い非選択メモリセルＭＣに印加される逆方向バイアスは「ＶＵＢ１−ＶＵＢ」だけ小さくなる。一般的に、逆方向バイアスが「２×ＶＵＢ」だけ小さくなると非選択メモリセルＭＣによって生じるオフリーク電流は１桁から２桁程度改善する。
一方、選択ワード線ＷＬに接続された半選択メモリセルＭＣのうち、ロウ制御回路３から遠くにあるメモリセルＭＣの両端には、「ＶＵＢ−ＶＳＳ」よりも大きな順方向バイアス「ＶＵＢ１−ＶＳＳ」が印加されるため、その分のオフリーク電流が増大することになる。
しかし、非選択メモリセルＭＣは、選択ワード線ＷＬに接続された半選択メモリセルＭＣの数に比べて膨大であるため、半選択メモリセルＭＣにおいて生じるオフリーク電流増大のデメリットよりも、非選択メモリセルＭＣにおいて生じるオフリーク電流減少のメリットが大きくなる。このメリットは、メモリセルアレイ１がロウ方向に大きいほど、より大きくなる。
以上、本実施形態によれば、ロウ制御回路からの距離に応じて異なる高さの非選択ビット線電圧を印加することで、半導体メモリ全体の消費電流を小さくすることができる。
［第３の実施形態］
本発明の第３の実施形態に係る不揮発性メモリは、ロウ（ワード線）方向及びカラム（ビット線）方向に広いメモリセルアレイ１を有する。
第１及び第２の実施形態で説明したように、消去電圧ＶＷＲ及び選択ワード線電圧ＶＳＳは、それぞれカラム制御回路２からの距離及びロウ制御回路３からの距離に依存する。このことから、本実施形態に係る不揮発性メモリのようにロウ方向及びカラム方向に広いメモリセルアレイ１の場合、その影響が無視できなくなる。
そこで、本実施形態では、各ワード線ＷＬ及びビット線ＢＬに図１１に示すような電圧を印加する。ここで、図１１に示す電圧ＶＷＲ、ＶＵＢ、ＶＵＢ１、ＶＳＳ、ＶＵＸ、及びＶＵＸ１は、点線円Ｅで囲まれたメモリセルＭＣを選択した場合に各ワード線ＷＬ及びビット線ＢＬに印加される電圧である。また、（）内は、点線円Ｆで囲まれたメモリセルＭＣを選択した場合に各ワード線ＷＬ及びビット線ＢＬに印加される電圧である。
具体的には、選択ビット線ＢＬにリセット動作に必要な消去電圧ＶＷＲ（例えば、４．０Ｖ）、ロウ制御回路３に近い非選択ビット線ＢＬに第１の非選択ビット線電圧ＶＵＢ（例えば、０．５Ｖ）、ロウ制御回路３から遠い非選択ビット線ＢＬに第１の非選択ビット線ＶＵＢよりも高い第２の非選択ビット線電圧ＶＵＢ１、選択ワード線ＷＬに選択ワード線電圧ＶＳＳ（例えば、０Ｖ）、カラム制御回路２から遠い非選択ワード線ＷＬに第１の非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）、カラム制御回路２に近い非選択ワード線ＷＬに第１の非選択ワード線電圧ＶＵＸよりも低い第２の非選択ワード線電圧ＶＵＸ１をそれぞれ印加する。
図１２は、本実施形態に係る不揮発性メモリに係るカラム制御回路２、ロウ制御回路３（ビア配線）−メモリセル間の距離と電圧との関係を示すグラフである。
本実施形態によれば、例えば、図１１の点線円Ｆに示すようなロロウ制御回路２及びカラム制御回路３から遠いメモリセルＭＣに対してリセット動作に必要な「ＶＷＲ−ＶＳＳ」を供給することができる。また、第１の実施形態と同様、選択ビット線ＢＬ及び選択ワード線ＷＬに接続された半選択メモリセルＭＣに対して適切な順方向バイアスを供給することができる。
ただし、本実施形態の場合、非選択ビット線ＢＬに１種類の非選択ビット線電圧ＶＵＢ、非選択ワード線ＷＬに１種類の非選択ワード線電圧ＶＵＸを印加する場合に比べ、「ＶＵＸ１−ＶＵＢ」間又は「ＶＵＸ−ＶＵＢ１」間にある非選択メモリセルＭＣで生じる逆バイアスが増大する。非選択メモリセルＭＣによって生じるオフリーク電流は、この逆バイアスの増大に対して対数的に比例関係を有する。したがって、本実施形態を適用した場合、メモリセルアレイ１が大きすぎる場合、総オフリーク電流が大きくなる点に留意する必要がある。
［第４の実施形態］
本発明の第４の実施形態に係る不揮発性メモリのメモリセルアレイ１は、図１３に示す通り、ロウ方向に３行、カラム方向に２列の合計６つの単位セルアレイ（以下、「ＭＡＴ」と呼ぶ）に分割されている。また、ＭＡＴ毎に、図１４に示す通り、ビット線ＢＬの一端（第３端）に第１の第２配線制御回路であるカラム制御回路２ａ、他端（第４端）に第２の第２配線制御回路であるカラム制御回路２ｂを備える。また、ワード線ＷＬの一端（第１端）に第１の第１配線制御であるロウ制御回路３ａ、他端（第２端）に第２の第１配線制御回路であるロウ制御回路３ｂを備える。カラム制御回路２ａ及び２ｂは、それぞれ第１の第２配線群であるビット線ＢＬｍ（ｍは、偶数。以下、「ビット線ＢＬｅ」と呼ぶとこもある）及び第２の第２配線群であるビット線ＢＬｍ＋１（以下、「ビット線ＢＬｏ」と呼ぶこともある）を選択・駆動する。一方、ロウ制御回路３ａ及び３ｂは、それぞれ第１の第１配線群であるワード線ＷＬｎ（ｎは、偶数。以下、「ワード線ＷＬｅ」と呼ぶこともある）及び第２の第１配線群であるワード線ＷＬｎ＋１（以下、「ワード線ＷＬｏ」と呼ぶこともある）を選択・駆動する。さらに、カラム制御回路２ａ及び２ｂ、ロウ制御回路３ａ及び３ｂ、あるいはビア配線などの配置スペースの関係から、カラム制御回路２ａ及び２ｂは、カラム方向に隣接する２つのＭＡＴで共有される。同様の理由から、ロウ制御回路３ａ及び３ｂは、ロウ方向に隣接する２つのＭＡＴで共有される。
ここで、１つのＭＡＴについて、図１４に示す点線円Ｇで囲まれたメモリセルＭＣを選択する場合について説明する。
第３の実施形態と同様、選択ワード線ＷＬに選択ワード線電圧ＶＳＳ、カラム制御回路２ａに近い非選択ワード線ＷＬに第２の非選択ワード線電圧ＶＵＸ１、カラム制御回路２ａから遠い非選択ワード線ＷＬに第２の非選択ワード線電圧ＶＵＸ１よりも低い第１の非選択ワード線ＶＵＸを印加し、選択ビット線ＢＬに消去電圧ＶＷＲ、ロウ制御回路３ａに近い非選択ビット線ＢＬに第１の非選択ビット線電圧ＶＵＢ、ロウ制御回路３ａから遠い非選択ビット線ＢＬに第１の非選択ビット線電圧ＶＵＢよりも高い第２の非選択ビット線電圧ＶＵＢ１に印加した場合を考える。
この場合、例えば、カラム制御回路２ａから最も遠いワード線ＷＬｎ−１に接続された非選択メモリセルのうちビット線ＢＬｅに接続されたメモリセルＭＣ（以下、「メモリセルＭＣｅ」と呼ぶ）と、ビット線ＢＬｏに接続されたメモリセルＭＣ（以下、「メモリセルＭＣｏ」と呼ぶ）とは、印加されるバイアス電圧が異なるため、メモリセルＭＣｅ又はＭＣｏの一方が理想的なバイアス電圧であっても、他方が理想的ではないバイアス電圧になる点が問題となる。ここで、図１３に示すメモリセルアレイ１の場合、例えば、ＭＡＴ＜４＞のワード線ＷＬ７を選択し、ビット線ＢＬ０及びＢＬ７を選択した場合を考える。この場合、選択ＭＡＴ＜４＞に隣接するＭＡＴ＜１＞及び＜３＞〜＜５＞に半選択メモリセルＭＣ、ＭＡＴ＜１＞〜＜６＞に非選択メモリセルＭＣが存在し、これら半選択メモリセルＭＣ及び非選択メモリセルＭＣによって大きなオフリーク電流が生じる。そのため、選択ワード線ＷＬ７に印加された選択ワード線電圧ＶＳＳ及び選択ビット線ＢＬ０、ＢＬ７に印加された消去電圧ＶＷＲの位置依存性が大きくなるため、上記問題点が顕著になる。
そこで、ワード線ＷＬについて、カラム制御回路２ａから近い順番に第１アドレスであるロウアドレスを設定するのではなく、図１４中の＜＞のように設定する。具体的には、ロウ制御回路３ａに接続されているｎ／２本のワード線ＷＬｅについて、カラム制御回路２ａに近いワード線ＷＬの順にロウアドレス＜０＞〜＜ｎ／２−１＞を割り付ける。また、ロウ制御回路３ｂに接続されているｎ／２本のワード線ＷＬｏについて、カラム制御回路３ｂについて、カラム制御回路２ｂに近いワード線ＷＬの順にロウアドレス＜ｎ／２＞〜＜ｎ−１＞を割り付ける。このように割り付けられたロウアドレスに基づいて第１の非選択ワード線電圧ＶＵＸと第２の非選択ワード線電圧ＶＵＸ１を供給する。
一方、ビット線ＢＬについて、ロウ制御回路３ａから近い順番に第２アドレスであるカラムアドレスを設定するのではなく、図１３中の＜＞のように設定する。具体的には、カラム制御回路２ａに接続されているｍ／２本のビット線ＢＬｅについて、ロウ制御回路３ａに近いビット線ＢＬの順にロウアドレス＜０＞〜＜ｍ／２−１＞を割り付ける。また、カラム制御回路２ｂに接続されているｍ／２本のビット線ＢＬｏについて、ロウ制御回路２ｂについて、ロウ制御回路３ｂに近いビット線ＢＬの順にカラムアドレス＜ｍ／２＞〜＜ｍ−１＞を割り付ける。この場合、図１５に示すように、このように割り付けられたカラムアドレスに基づいて第１の非選択ビット線電圧ＶＵＢと第２の非選択ビット線電圧ＶＵＢ１をシリアルに供給する。この場合、図１５中の選択ＭＡＴ及び選択ワード線ＷＬで指定されたメモリセルＭＣ１及びメモリセルＭＣ２をシリアルにアクセスすることになるため、一度にアクセスできるメモリセルＭＣ数は半分になる。しかし、この場合であっても、選択メモリセルＭＣの位置に依存しないリセット動作を実現することができる。
［第５の実施形態］
次に、第１〜第４の実施形態を実現するためのパルスジェネレータ９について説明する。
図１６は、パルスジェネレータ９の一部を示す回路図である。
本実施形態のパルスジェネレータ９は、消去電圧生成回路５３０を備える。
消去電圧生成回路５３０は、選択ビット線ＢＬに供給する消去電圧ＶＷＲを生成する回路である。消去電圧生成回路５３０は、チャージポンプ５３１、ＶＣＯ（電圧制御発振器）５３２、ＶＣＯバイアス回路５３３、オペアンプ５３４、可変抵抗器５３５及び５３６を備える。チャージポンプ５３１は、供給電圧を昇圧し、消去電圧ＶＷＲを生成する。この消去電圧ＶＷＲは、直列接続された可変抵抗器５３５及び５３６で分圧された上で、オペアンプ５３４の非反転入力端子（＋）に入力される。オペアンプ５３４は、このオペアンプ５３４の反転入力端子（−）に入力される基準電圧ＶＢＧ３と、消去電圧ＶＷＲを分圧した電圧とを比較し、消去電圧ＶＷＲに応じたフィードバック信号を生成する。ＶＣＯ５３２は、ＶＣＯバイアス回路５３３から供給されるバイアス電圧で駆動し、オペアンプ５３４から与えられるフィードバック信号に基づいてチャージポンプ５３１を活性化させる。以上から、基準電圧ＶＢＧ３から消去電圧ＶＷＲを安定的に生成することができる。
図１７は、パルスジェネレータ９の一部を示しており、第１の非選択ワード線電圧生成回路５４０、第２の非選択ワード線電圧生成回路５４０´、及び非選択ワード線電圧スイッチ回路５１０´の等価回路図である。
第１の非選択ワード線電圧生成回路５４０は、消去電圧ＶＷＲから第１の非選択電圧ワード線電圧ＶＵＸを生成する回路である。第２の非選択ワード線電圧生成回路５４０´は、消去電圧生成回路５３０から供給される消去電圧ＶＷＲから非選択ワード線電圧ＶＵＸ１を生成する回路である。非選択ワード線電圧生成回路５４０は、ＰＭＯＳトランジスタ５４１、オペアンプ５４２、可変抵抗器５４３及び５４４を備える。ＰＭＯＳトランジスタ５４１は、ソースに消去電圧ＶＷＲを供給し、ドレインから非選択ワード線電圧ＶＵＸを出力する。この非選択ワード線電圧ＶＵＸは、直列接続された可変抵抗器５４３及び５４４で分圧された上で、オペアンプ５４２の非反転入力端子（＋）に入力される。オペアンプ５４２は、このオペアンプ５４２の反転入力端子（−）に入力される基準電圧ＶＢＧ１に応じたフィードバック信号を生成する。ＰＭＯＳトランジスタ５４１は、このフィードバック信号によって制御される。以上から、消去電圧ＶＷＲから非選択ワード線ＶＵＸを安定的に生成することができる。
第２の非選択ワード線電圧生成回路５４０´は、消去電圧ＶＷＲから第２の非選択電圧ワード線電圧ＶＵＸ１を生成する回路である。非選択ワード線電圧生成回路５４０´は、消去電圧生成回路５３０から供給される消去電圧ＶＷＲから第２の非選択ワード線電圧ＶＵＸ１を生成する回路である。非選択ワード線電圧生成回路５４０´は、ＰＭＯＳトランジスタ５４１´、オペアンプ５４２´、可変抵抗器５４３´及び５４４´を備える。ＰＭＯＳトランジスタ５４１´は、ソースに消去電圧ＶＷＲを供給し、ドレインから非選択ワード線電圧ＶＵＸ１を出力する。この非選択ワード線電圧ＶＵＸ１は、直列接続された可変抵抗器５４３´及び５４４´で分圧された上で、オペアンプ５４２´の非反転入力端子（＋）に入力される。オペアンプ５４２´は、このオペアンプ５４２´の反転入力端子（−）に入力される基準電圧ＶＢＧ２に応じたフィードバック信号を生成する。ＰＭＯＳトランジスタ５４１´は、このフィードバック信号によって制御される。以上から、消去電圧ＶＷＲから非選択ワード線ＶＵＸ１を安定的に生成することができる。
非選択ワード線電圧スイッチ回路５１０´は、後述するワード線ドライバＷＬＤＲＶの一部であり、第１の非選択ワード線電圧生成回路５４０から供給される第１の非選択ワード線電圧ＶＵＸを選択するＰＭＯＳトランジスタ５１４と、第２の非選択ワード線電圧生成回路５４０´から供給される第２の非選択ワード線電圧ＶＵＸ１を選択するＰＭＯＳトランジスタ５１５とを備える。ＰＭＯＳトランジスタ５１４は、負論理の非選択ワード線電圧選択信号ＶＵＸＳＥＬｎでオン／オフ制御される。一方、ＰＭＯＳトランジスタ５１５は、非選択ワード線電圧選択信号ＶＵＸＳＥＬｎと逆論理の非選択ワード線電圧選択信号ＶＵＸＳＥＬでオン／オフ制御される。以上の構成より、第１及び第２の非選択ワード線電圧ＶＵＸ及びＶＵＸ１のいずれか一方を選択的にワード線ＷＬに印加することができる。
図１８は、パルスジェネレータ９の一部であり、第１の非選択ビット線電圧生成回路５５０の等価回路図である。
第１の非選択ビット線電圧生成回路５５０は、ＰＭＯＳトランジスタ５５１、オペアンプ５５２及び５５４、可変抵抗器５５３、キャパシタ５５５、ＮＭＯＳトランジスタ５５６を備える。
ＰＭＯＳトランジスタ５５１は、所定のバイアス信号Ｖｂｉａｓに基づいて供給電圧ＶＣＣを調整し、第１の非選択ビット線電圧ＶＵＢを出力する。この第１の非選択ビット線電圧ＶＵＢはオペアンプ５５４の非反転入力端子（＋）に入力される。オペアンプ５５２は、所定の基準信号ＶＢＧ４を入力とするボルテージフォロア回路を構成する。このオペアンプ５５２の出力は、可変抵抗器５５３で分圧された上で、オペアンプ５５４の反転入力端子（−）に入力される。オペアンプ５５４の出力とＮＭＯＳトランジスタ５５６のゲート、オペアンプ５５４の非反転入力端子（＋）とＮＭＯＳトランジスタ５５６のソースがそれぞれ接続され、オペアンプ５５４の出力及び非反転入力端子（＋）間にコンデンサ５５５が挿入されており、定電圧回路を構成している。以上の構成から、適切な制御信号Ｖｂｉａｓを供給することで供給電圧ＶＣＣから第１の非選択ビット線電圧ＶＵＢに安定的に降圧することができる。
図示しない第２の非選択ビット線電圧ＶＵＢ１を生成する回路についても、オペアンプ５５２の非反転入力端子（＋）に入力される基準電圧ＶＢＧ４を適切に変えることで、第２の非選択ビット線電圧ＶＵＢ１を生成する回路を構成することができる。
図１９は、選択メモリセルに対する選択ビット線電圧及び選択ワード線電圧の供給パスを説明する図である。
図１９には、選択ビット線電圧ＳＥＬＢを選択ビット線ＢＬに供給するカラムパス５６０、選択ワード線電圧ＸＳＥＬを選択ワード線ＷＬに供給するロウパス５７０、カラムパス５６０を介して、センスアンプ出力ＳＡＯＵＴをメモリセルアレイ１に供給するセンスアンプ部５８０を示している。
センスアンプ部５８０は、所定方向に並ぶ２つのＭＡＴ群に共有されている。センスアンプ部５８０は、メモリセルＭＣからのデータ読み出し際にビット線ＢＬのプリチャージのタイミングを与えるビット線プリチャージ信号ＢＬＰと、センスアンプ回路Ｓ／Ａを活性化させるセンスアンプ回路イネーブル信号ＳＡＥＮとよって制御されるセンスアンプ回路Ｓ／Ａを備える。また、一方のＭＡＴ群（以下、「第１ＭＡＴ群」と呼ぶ）のグローバル選択ビット線ＧＳＥＬＢを接続するトランジスタ５８１、センスアンプＳ／Ａと他方のＭＡＴ群（以下、「第２ＭＡＴ群」と呼ぶ）のグローバルビット線を接続するトランジスタ５８２を備える。トランジスタ５８１は、第１ＭＡＴ群を選択するＭＡＴ群アドレス信号ＳＴＲ＿ＡＤＤ及びセンスアンプ部イネーブル信号ＥＮ＿ＳＡによって制御される。一方、トランジスタ５９２は、第２ＭＡＴ群を選択するＭＡＴ群アドレス信号ＸＳＴＲ＿ＡＤＤ及びセンスアンプ部イネーブル信号ＥＮ＿ＳＡによって制御される。
カラムパス５６０は、グローバルビット線ＧＳＥＬＢから与えられる電圧を択一的に選択ビット線電圧ＳＥＬＢにするマルチプレクサＭＵＸと、この選択ビット線電圧ＳＥＬＢをビット線ＢＬに供給するビット線ドライバＢＬＤＲＶとを備える。マルチプレクサＭＵＸは、マルチプレクサＭＵＸは、ＭＡＴ毎に備えられており、マルチプレクサＭＵＸを活性化させるマルチプレクサイネーブル信号ＥＮ＿ＭＸ及びＭＡＴを選択するＭＡＴアドレスＭＡＤによって制御される。ビット線ドライバＢＬＤＲＶは、カラム毎に設けられており、ビット線ドライバＢＬＤＲＶを活性化させるビット線ドライバイネーブル信号ＥＮ＿ＢＬ及びカラムを選択するカラムアドレスＣＡＤによって制御される。このビット線ドライバＢＬＤＲＶは、選択ビット線電圧ＳＥＬＢによって駆動され、選択ビット線ＢＬに選択メモリセルのリセット動作に必要な電流Ｉｒｅｓｅｔを供給する。
ロウパス５７０は、選択ワード線ＷＬに選択ワード線電圧ＸＳＥＬを供給するワード線ドライバＷＬＤＲＶと、非選択ワード線電圧ＶＵＸをワード線ドライバＷＬＤＲＶに供給するトランジスタ５７１と、選択ワード線電圧ＶＳＳをワード線ドライバＷＬＤＲＶに供給するトランジスタ５７２とを備える。トランジスタ５７１及び５７２は相反する論理で、ワード線ドライバＷＬＤＲＶを活性化させるワード線ドライバイネーブル信号ＥＮ＿ＷＬ及びローカルロウを選択するローカルロウアドレス信号ＬＲＡＤによって制御される。
図２８は、非選択ワード線電圧及び非選択ビット線電圧を１種類とした場合のメモリセルアレイ１、ワード線ドライバＷＬＤＲＶ、及びビット線ドライバＢＬＤＲＶの回路図である。
ワード線ドライバ７１０（ＷＬＤＲＶ）は、ＰＭＯＳトランジスタ７１１、ＮＭＯＳトランジスタ７１２、及びＰＭＯＳトランジスタ７１３の３つのトランジスタを備える。ＰＭＯＳトランジスタ７１１は、非選択ワード線電圧ＵＸＬ（ＶＵＸ）（例えば、３．２Ｖ）の電源線及びワード線ＷＬ間に接続されている。また、ＮＭＯＳトランジスタ７１２及びＰＭＯＳトランジスタ７１３は、ワード線選択電圧ＸＳＥＬが供給される電源線及びワード線ＷＬに接続されている。ＰＭＯＳトランジスタ７１１及びＮＭＯＳトランジスタ７１２のゲートには、正論理のロウ選択信号ＲＳＥＬが入力される。このロウ選択信号ＲＳＥＬは、選択時に消去電圧ＶＷＲ（例えば４．０Ｖ）、非選択時に選択ワード線電圧ＶＳＳ（例えば、０Ｖ）のレベルの電位となる信号である。また、ＰＭＯＳトランジスタ７１３のゲートには、正論理の選択信号ＳＥＬが入力される。この選択信号ＳＥＬは、選択時に選択ワード線電圧ＶＳＳ（例えば、０Ｖ）、非選択時に非選択ワード線電圧ＶＵＸ（例えば、３．２Ｖ）のレベルの電位となる信号である。
上記構成によるワード線ドライバ７１０によれば、ロウ及びワード線ＷＬが選択された場合、ワード線ＷＬに選択ワード線電圧ＶＳＳが印加される。一方、ロウが選択されているがワード線が選択されていない場合、あるいは、ロウ及びワード線ＷＬが選択されていない場合、ワード線ＷＬに非選択ワード線電圧ＶＵＸが印加される。
ビット線ドライバ７２０（ＢＬＤＲＶ）は、ＮＭＯＳトランジスタ７２１、ＰＭＯＳトランジスタ７２２、及びＮＭＯＳトランジスタ７２３の３つのトランジスタを備える。ＮＭＯＳトランジスタ７２１は、非選択ワード線電圧ＵＢＬ（ＶＵＢ）（例えば、０．５Ｖ）の電源線及びビット線ＢＬ間に接続されている。また、ＰＭＯＳトランジスタ７２２及びＮＭＯＳトランジスタ７２３は、ビット線選択電圧ＳＥＬＢが供給される電源線及びビット線ＢＬに接続されている。ＮＭＯＳトランジスタ７２１のゲートには、正論理の反カラム選択信号ＣＳＥＬｎが入力される。このカラム選択信号ＣＳＥＬｎは、選択時に所定の供給電圧ＶＣＣ（例えば、２．４５Ｖ以上）、非選択時に選択ワード線電圧ＶＳＳのレベルの電位となる信号である。ＰＭＯＳトランジスタ７２３のゲート及びバックゲートには、それぞれ負論理の反カラム選択信号ＸＣＳＥＬ及び消去電圧ＶＷＲが入力される。このカラム選択信号ＸＣＳＥＬは、選択時に選択ワード線電圧ＶＳＳ、非選択時に消去電圧ＶＷＲのレベルの電位となる信号である。ＰＭＯＳトランジスタ７２３のゲートには、カラム選択信号ＣＳＥＬｎと逆論理、かつ、正論理の選択信号ＣＳＥＬが入力される。
上記構成によるビット線ドライバ７２０によれば、ビット線ＢＬが選択された場合、ビット線ＢＬに消去電圧ＶＷＲが印加される。一方、ビット線ＢＬが選択された場合、ビット線ＢＬに非選択ワード線電圧ＶＵＢが印加される。また、データ読み出し時には、ＰＭＯＳトランジスタ７２２及びＮＭＯＳトランジスタ７２３を介してセンスアンプ回路の出力ＳＡＯＵＴ（例えば、３．５Ｖ）が印加される。
図２０は、本実施形態のワード線ドライバＷＬＤＲＶの回路図である。図２０中の部分回路５１０は、図２８中のワード線ドライバ７１０と同様である。
このワード線ドライバＷＬＤＲＶは、２つの非選択ワード線電圧ＶＵＸ及びＶＵＸ１を選択可能とするために、図２８中のワード線ドライバ７１０に更に２つの第１トランジスタであるＰＭＯＳトランジスタ５１４及び第２のトランジスタであるＰＭＯＳトランジスタ５１５からなる非選択ワード線電圧スイッチ回路５１０´を追加して構成されている。
ＰＭＯＳトランジスタ５１４は、非選択ワード線電圧ＶＵＸの電源線及びＰＭＯＳトランジスタ５１１（図２８中のＰＭＯＳトランジスタ７１１に相当）間に設けられ、負論理の非選択ワード線電圧選択信号ＶＵＸＳＥＬによって制御される。一方、ＰＭＯＳトランジスタ５１５は、非選択ワード線電圧ＶＵＸ１の電源線及びＰＭＯＳトランジスタ７１１間に設けられ、非選択ワード線電圧選択信号ＶＵＸＳＥＬに対して逆論理の非選択ワード線電圧選択信号ＶＵＸＳＥＬｎによって制御される。
この構成によれば、ロウ選択信号ＲＳＥＬが非活性化され、かつ、非選択ワード線電圧選択信号ＶＵＸＳＥＬが活性化された場合、ワード線ＷＬに非選択ワード線電圧ＶＵＸが供給される。一方、ロウ選択信号ＲＳＥＬが非活性化され、かつ、非選択ワード線電圧選択信号ＶＵＸＳＥＬｎが活性化された場合、ワード線ＷＬに非選択ワード線電圧ＶＵＸ１が供給される。
図２１は、本実施形態のビット線ドライバＢＬＤＲＶの回路図である。図２１中の部分回路５２０は、図２８中のビット線ドライバ７２０と同様である。
このビット線ドライバＢＬＤＲＶは、２つの非選択ワード線電圧ＶＵＸ及びＶＵＸ１を選択可能とするために、図２８中のビット線ドライバＢＬＤＲＶに更に２つの第３トランジスタであるＮＭＯＳトランジスタ５２４及び第４トランジスタであるＮＭＯＳトランジスタ５２５からなる非選択ビット線電圧スイッチ回路５２０´を追加して構成されている。
ＮＭＯＳトランジスタ５２４は、非選択ビット線電圧ＶＵＢの電源線及びＮＭＯＳトランジスタ５２１（図２８中のＮＭＯＳトランジスタ７２１に相当）間に設けられ、正論理の非選択ビット線電圧選択信号ＶＵＢＳＥＬによって制御される。一方、ＮＭＯＳトランジスタ５２１は、非選択ビット線電圧ＶＵＢ１の電源線及びＮＭＯＳトランジスタ５２１間に設けられ、非選択ビット線電圧選択信号ＶＵＢＳＥＬに対して逆論理の非選択ビット線電圧選択信号ＶＵＸＳＥＬｎによって制御される。
この構成によれば、カラム選択信号ＣＳＥＬｎが活性化され、かつ、非選択ビット線電圧選択信号ＶＵＢＳＥＬが活性化された場合、ビット線ＢＬに非選択ビット線電圧ＶＵＢが供給される。一方、カラム選択信号ＣＳＥＬｎが活性化され、かつ、非選択ビット線電圧選択信号ＶＵＢＳＥＬｎが活性化された場合、ビット線ＢＬに非選択ビット線電圧ＶＵＢ１が供給される。
ここで、非選択ワード線電圧選択信号ＶＵＸＳＥＬ、非選択ビット線電圧選択信号ＶＵＢＳＥＬは、それぞれ図２２に示すロウアドレスＲＡ＜０＞、図２３に示すカラムアドレスＣＡ＜０＞によって決まる。図２２、図２３に示す不揮発性メモリのメモリセルアレイ１は、積層された複数のセルアレイ層からなる。また、各セルアレイ層のワード線ＷＬ、ビット線ＢＬは、図１３に示す場合と同様、それぞれロウ制御回路３ａ及び３ｂ、カラム制御回路２ａ及び２ｂによって選択される。
ロウアドレスＲＡは、図２２の場合、１４ビットあり、最上位ビットＲＡ＜１３＞は、セルアレイ層の選択に利用される。具体的には、奇数番のセルアレイ層がＲＡ＜１３＞＝“０”で選択され、偶数番のセルアレイ層がＲＡ＜１３＞＝“１”で選択される。また、ロウアドレスＲＡの最下位ビットＲＡ＜０＞は、各セルアレイ層のワード線ＷＬの選択に利用される。具体的には、メモリセルアレイ１の左側に配置されたロウ制御回路で駆動されるワード線ＷＬがＲＡ＜０＞＝“０”で選択され、メモリセルアレイ１の右側に配置されたロウ制御回路で駆動されるワード線ＷＬがＲＡ＜０＞＝“１”で選択される。ここで、上述の通り、非選択ワード線電圧選択信号ＶＵＸＳＥＬは、このロウアドレスＲＡの最下位ビットＲＡ＜０＞によって決定されているため、メモリセルアレイ１の左側に配置されたロウ制御回路で駆動されるワード線ＷＬに対しては、第１の非選ワード線電圧ＶＵＸが供給される一方、メモリセルアレイ１の右側に配置されたロウ制御回路で駆動されるワード線ＷＬに対しては、第２の非選択ワード線電圧ＶＵＸ１が供給されることになる。
カラムアドレスＣＡは、図２３の場合、最下位ビットＣＡ＜０＞を各セルアレイ層のビット線ＢＬの選択に利用される。具体的には、メモリセルアレイ１の上側に配置されたカラム制御回路で駆動されるビット線ＢＬがＲＡ＜０＞＝“０”で選択され、メモリセルアレイ１の下側に配置されたカラム制御回路で駆動されるビット線ＢＬがＲＡ＜０＞＝“１”で選択される。ここで、上述の通り、非選択ビット線電圧選択信号ＶＵＢＳＥＬは、このカラムアドレスＣＡの最下位ビットＣＡ＜０＞によって決定されるため、メモリセルアレイ１の上側に配置されたカラム制御回路で駆動されるビット線ＢＬに対しては、第２の非選択ビット線電圧ＶＵＢ１が供給される一方、メモリセルアレイ１の下側に配置されたカラム制御回路で駆動されるビット線ＢＬに対しては、第１の非選択ビット線電圧ＶＵＢが供給されることになる。
以上、本実施形態によれば、ロウアドレスＲＡ＜０＞及びカラムアドレスＣＡ＜０＞を割り付けし、これらロウアドレスＲＡ＜０＞及びカラムアドレスＣＡ＜０＞と非選択ワード線電圧選択信号ＶＵＸＳＥＬ及び非選択ビット線電圧選択信号ＶＵＢＳＥＬとを連動させることで、ロウ制御回路あるいはカラム制御回路が、分散されている場合であっても、各メモリセルに対して誤書き込みのない適切なバイアス電圧を供給することができる。
また、図２０に示すワード線ドライバ５１０及び図２１に示すビット線ドライバ５２０を用いることで、第５の実施形態の場合のように非選択ワード線電圧ＶＵＸ及びＶＵＸ１、あるいは、非選択ビット線電圧ＶＵＢ及びＶＵＢ１をシリアルに供給する必要がなくなるため、第５の実施形態よりも、より多くのメモリセルＭＣ数を一度にアクセスすることができる。
［第６の実施形態］
第５の実施形態では、２つの非選択ワード線電圧ＶＵＸ及びＶＵＸ１を供給するワード線ドライバＷＬＤＲＶと、２つの非選択ビット線電圧ＶＵＢ及びＶＵＢ１を供給するビット線ドライバＢＬＤＲＶとを説明したが、本発明の第６の実施形態はその改良例となる。
図２４は、本発明の第６の実施形態に係る不揮発性メモリのワード線ドライバＷＬＤＲＶ及びビット線ドライバＢＬＤＲＶ周辺の回路図である。
本実施形態に係るワード線ドライバＷＬＤＲＶは、図２０に示すワード線ドライバＷＬＤＲＶの部分回路５１０及び５１０´に相当する部分回路６１０ａ及び６１０ａ´（又は、６１０ｂ及び６１０ｂ´）からなる。
ただし、本実施形態の部分回路６１０ａ´（又は、６１０ｂ´）は、同一の非選択ワード線電圧ＶＵＸ又はＶＵＸ１を供給するワード線ドライバＷＬＤＲＶに共有されている。
第５の実施形態の場合、複数のワード線ドライバＷＬＤＲＶがそれぞれ５つのトランジスタで構成されていた。
その点、本実施形態によれば、部分回路６１０ａ´（又は、６１０ｂ´）を複数のワード線ドライバＷＬＤＲＶで共有されているため、トランジスタ数を削減することができる。その結果、上記実施形態と同様の効果を得ることができるばかりでなく、チップ面積及び製造コストの削減を図ることができる。
１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、４・・・データ入出力バッファ、５・・・アドレスレジスタ、６・・・コマンド・インタフェース、７・・・ステートマシン、９・・・パルスジェネレータ、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、２１・・・シリコン基板、２２・・・カラム制御回路、２３・・・ロウ制御回路、２４、２５・・・ビア配線、５１０・・・ワード線ドライバ、５１１〜５１５・・・トランジスタ、５２０・・・ビット線ドライバ、５２１〜５２５・・・トランジスタ、５３０・・・消去電圧生成回路、５３１・・・チャージポンプ回路、５３２・・・ＶＣＯ（電圧制御発振器）、５３３・・・ＶＣＯバイアス回路、５３４・・・オペアンプ、５３５、５３６・・・可変抵抗器、５４０、５４０´・・・非選択ワード線電圧生成回路、５４１、５４１´・・・トランジスタ、５４３、５４３´、５４４、５４４´・・・可変抵抗器、５５０・・・非選択ビット線電圧生成回路、５５１、５５６・・・トランジスタ、５５２、５５４・・・オペアンプ、５５３・・・可変抵抗器、５５５・・・キャパシタ、５６０・・・カラムパス、５７０・・・ロウパス、５７１、５７２・・・トランジスタ、５８０・・・センスアンプ部、５８１、５８２・・・トランジスタ、６１０、６１０´・・・ワード線ドライバ、６１１〜６１５・・・トランジスタ、７１０・・・ワード線ドライバ、７１１〜７１３・・・トランジスタ、７２０・・・ビット線ドライバ、７２１〜７２３・・・トランジスタ。

Claims (9)

  1. 互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、
    前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路と
    を備え、
    前記第１配線制御回路は、非選択の前記第１配線に対して、この非選択第１配線と前記第２配線制御回路との距離に応じた非選択電圧を供給する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記複数の第１配線は、第２配線制御回路からの距離が近い第１の第１配線群と、第２配線制御回路からの距離が遠い第２の第１配線群とに二分され、
    前記第１配線制御回路は、前記第１の第1配線群に含まれる非選択の前記第１配線に対して、第１非選択電圧を供給し、前記第２の第１配線群に含まれる非選択の前記第１配線に対して、前記第１非選択電圧とは異なる第２非選択電圧を供給する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記複数の第２配線は、第１配線制御回路からの距離が近い第１の第２配線群と、第１配線制御回路からの距離が遠い第２の第２配線群とに二分され、
    前記第２配線制御回路は、前記第１の第２配線群に含まれる非選択の前記第２配線に対して、第３非選択電圧を供給し、前記第２の第２配線群に含まれる非選択の前記第２配線に対して、前記第３非選択電圧とは異なる第４非選択電圧を供給する
    ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
  4. 前記第１の第１配線群及び前記第２の第１配線群の順番、又は前記第２の第１配線群及び前記第１の第１配線群の順番で第１アドレスが割り付けられている
    ことを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
  5. 前記第１アドレスに基づいて、前記第１非選択電圧及び前記第２非選択電圧がシリアルに供給される
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  6. 前記第１配線制御回路は、前記第１非選択電圧を供給する第１トランジスタ及び前記第２非選択電圧を供給する第２トランジスタを有し、前記第１トランジスタ及び前記第２トランジスタは、それぞれ第１アドレスに応じて制御される
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
  7. 前記第１の第２配線群及び前記第２の第２配線群の順番、又は前記第２の第２配線群及び前記第１の第２配線群の順番で第２アドレスが割り付けられている
    ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
  8. 前記第２アドレスに基づいて、前記第３非選択電圧及び前記第４非選択電圧がシリアルに供給される
    ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 前記第２配線制御回路は、前記第３非選択電圧を供給する第３トランジスタ及び前記第４非選択電圧を供給する第４トランジスタを有し、前記第３トランジスタ及び前記第４トランジスタは、それぞれ第２アドレスに応じて制御される
    ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
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