JP5149358B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5149358B2 JP5149358B2 JP2010213984A JP2010213984A JP5149358B2 JP 5149358 B2 JP5149358 B2 JP 5149358B2 JP 2010213984 A JP2010213984 A JP 2010213984A JP 2010213984 A JP2010213984 A JP 2010213984A JP 5149358 B2 JP5149358 B2 JP 5149358B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- write
- state
- voltage pulse
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0064—Verifying circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/30—Resistive cell, memory material aspects
- G11C2213/32—Material having simple binary metal oxide structure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
Description
前記書き込み動作を実行後、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行する検証手段を備え、
前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第2の書き込み電圧パルスを当該メモリセルに印加する第2書き込み動作を、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを第1の特徴とする。
本発明の一実施形態に係る半導体記憶装置(以降、適宜「本発明装置」と称す)のメモリセルアレイの一構成例を図1のメモリセルアレイ100に示す。図1に示すように、メモリセルアレイ100は、可変抵抗素子R(R11〜R1n、R21〜R2n、・・・)と電流制限素子としてのトランジスタQ(Q11〜Q1n、Q21〜Q2n、・・・)からなる1T1R型のメモリセルを、夫々、行方向(図1の縦方向)および列方向(図1の横方向)にマトリクス状に配列してなる。
(2)その後、書き込み動作の場合には(ステップ#202でYES分枝)、書き込み電圧パルス(第1の書き込み電圧パルス)を印加して、書き込み対象の可変抵抗素子の抵抗状態を消去状態から書き込み状態に遷移させる(ステップ#203)。
上述の本発明装置では、消去電圧パルスを印加後に書き込み電圧パルスを印加することで、プログラムオーバーライトによる問題を回避し、異常な抵抗値の低下を伴うことなく書き込み状態に遷移させることができる。しかしながら、当該書き込み動作において、消去状態の可変抵抗素子に書き込み電圧パルスを印加した場合であっても、素子特性のばらつきや印加電圧或いは印加電流のばらつき等により書き込み状態の抵抗特性にばらつきが生じるため、所望の抵抗範囲に抵抗値を書き込むことができない場合が生じ得る。
BL1,BL2: ビット線
CML: コモン線
Q,Q11〜Q1n,Q21〜Q2n: トランジスタ(電流制限素子)
R,R11〜R1n,R21〜R2n: 可変抵抗素子
WL1〜WLn: ワード線
Claims (6)
- 可変抵抗体の両端に電極を担持し、当該両端の間に電気的ストレスを与えることにより、当該両端間の抵抗特性で規定される抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いる可変抵抗素子を有するメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置であって、
前記メモリセルアレイ内の一または複数の選択された前記メモリセルのランダム書き換えにおいて、
前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記メモリセルの前記可変抵抗素子の前記抵抗状態を抵抗値の最も低い消去状態に遷移させるための消去電圧パルスを前記選択されたメモリセルに印加する消去動作、又は、
前記選択されたメモリセルの前記可変抵抗素子の抵抗状態に拘わらず、前記消去電圧パルスを前記選択されたメモリセルに印加し、前記メモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から所定の前記抵抗状態に遷移させるための第1の書き込み電圧パルスを前記選択されたメモリセルに印加する書き込み動作の何れかが、前記選択された前記メモリセルの夫々に対し実行され、
前記書き込み動作を実行後、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内にあるか否かを検証する検証動作を実行する検証手段を備え、
前記検証動作において、前記選択されたメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲外にある前記メモリセルが検出された場合、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態に拘わらず、前記消去電圧パルスを当該メモリセルに印加し、当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の前記抵抗状態を前記消去状態から前記所定の抵抗状態に遷移させるための第2の書き込み電圧パルスを当該メモリセルに印加する第2書き込み動作を、
当該抵抗分布範囲外のメモリセルの前記可変抵抗素子の抵抗特性が前記所定の抵抗状態の抵抗分布範囲内になるまで繰り返し実行することを特徴とする半導体記憶装置。 - 前記消去動作または前記書き込み動作の実行前に、前記選択されたメモリセルの前記可変抵抗素子の前記抵抗状態を読み出す初期検証動作が行われないことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第2書き込み動作が複数回繰り返される場合、
初回の前記第2書き込み動作において、
前記第2の書き込み電圧パルスは、前記第1の書き込み電圧パルスよりも電圧振幅の絶対値が小さいか、又は、前記第1の書き込み電圧パルス印加時よりもパルス印加時に前記可変抵抗素子に流れる電流量が小さくなるように設定され、
2回目以降の前記第2書き込み動作において、
前記第2の書き込み電圧パルスの電圧振幅の絶対値、又は、前記第2の書き込みパルス印加時に前記可変抵抗素子に流れる電流量を、前記第2書き込み動作の実行回数を重ねる毎に段階的に大きくしていくことを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
前記電流制御素子は、ソース或いはドレインの何れか一方が前記可変抵抗体の一端の電極と接続するトランジスタであることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。 - 前記メモリセル毎に、前記可変抵抗素子の前記可変抵抗体の一端の電極と接続する電流制御素子を備え、
前記電流制御素子は、アノード或いはカソードの何れか一方が前記可変抵抗体の一端の電極と接続するダイオード素子であることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。 - 前記可変抵抗体が、Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nbの少なくとも何れかの金属の酸化物もしくは酸窒化物を含んでなることを特徴とする請求項1〜5の何れか一項に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010213984A JP5149358B2 (ja) | 2010-09-24 | 2010-09-24 | 半導体記憶装置 |
US13/212,457 US8514607B2 (en) | 2010-09-24 | 2011-08-18 | Semiconductor memory device |
CN201110285501.5A CN102420014B (zh) | 2010-09-24 | 2011-09-23 | 半导体存储设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010213984A JP5149358B2 (ja) | 2010-09-24 | 2010-09-24 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012069220A JP2012069220A (ja) | 2012-04-05 |
JP5149358B2 true JP5149358B2 (ja) | 2013-02-20 |
Family
ID=45870514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010213984A Expired - Fee Related JP5149358B2 (ja) | 2010-09-24 | 2010-09-24 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8514607B2 (ja) |
JP (1) | JP5149358B2 (ja) |
CN (1) | CN102420014B (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5756622B2 (ja) | 2010-11-30 | 2015-07-29 | 株式会社日立製作所 | 半導体装置 |
US9128869B2 (en) * | 2011-09-29 | 2015-09-08 | Micron Technology, Inc. | Systems and methods involving managing a problematic memory cell |
WO2013140754A1 (ja) * | 2012-03-23 | 2013-09-26 | パナソニック株式会社 | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 |
JP5911814B2 (ja) * | 2012-09-12 | 2016-04-27 | 株式会社東芝 | 抵抗変化メモリ |
JP2014102866A (ja) | 2012-11-20 | 2014-06-05 | Micron Technology Japan Inc | 半導体装置及び半導体装置の制御方法 |
KR102131324B1 (ko) | 2014-07-08 | 2020-07-07 | 삼성전자 주식회사 | 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법 |
US9514815B1 (en) * | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
CN105719691A (zh) * | 2016-01-22 | 2016-06-29 | 清华大学 | 阻变存储器的操作方法及阻变存储器装置 |
US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1153434A1 (en) | 1999-02-17 | 2001-11-14 | International Business Machines Corporation | Microelectronic device for storing information and method thereof |
JP4524455B2 (ja) * | 2004-11-26 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8531863B2 (en) * | 2005-05-20 | 2013-09-10 | Adesto Technologies Corporation | Method for operating an integrated circuit having a resistivity changing memory cell |
JP4297136B2 (ja) | 2006-06-07 | 2009-07-15 | ソニー株式会社 | 記憶装置 |
WO2008029446A1 (fr) * | 2006-09-05 | 2008-03-13 | Fujitsu Limited | Procédé d'écriture d'appareil de stockage a semi-conducteur non volatil |
JP4088324B1 (ja) * | 2006-12-08 | 2008-05-21 | シャープ株式会社 | 不揮発性半導体記憶装置 |
JP2009193626A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | 半導体記憶装置 |
JP2009211735A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | 不揮発性記憶装置 |
JP4719233B2 (ja) * | 2008-03-11 | 2011-07-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5100554B2 (ja) * | 2008-07-30 | 2012-12-19 | 株式会社東芝 | 半導体記憶装置 |
JP4720912B2 (ja) * | 2009-01-22 | 2011-07-13 | ソニー株式会社 | 抵抗変化型メモリデバイス |
JP2010225221A (ja) * | 2009-03-23 | 2010-10-07 | Toshiba Corp | 半導体記憶装置 |
JP5214560B2 (ja) * | 2009-08-19 | 2013-06-19 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
2010
- 2010-09-24 JP JP2010213984A patent/JP5149358B2/ja not_active Expired - Fee Related
-
2011
- 2011-08-18 US US13/212,457 patent/US8514607B2/en not_active Expired - Fee Related
- 2011-09-23 CN CN201110285501.5A patent/CN102420014B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN102420014B (zh) | 2014-12-17 |
US20120075909A1 (en) | 2012-03-29 |
US8514607B2 (en) | 2013-08-20 |
CN102420014A (zh) | 2012-04-18 |
JP2012069220A (ja) | 2012-04-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5149358B2 (ja) | 半導体記憶装置 | |
CN102822901B (zh) | 电阻变化型非易失性元件的写入方法及存储装置 | |
US8654559B2 (en) | Semiconductor memory device | |
JP5250726B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP4594878B2 (ja) | 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置 | |
JP5209151B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法 | |
JP5091999B2 (ja) | 半導体記憶装置 | |
JP4221031B2 (ja) | 不揮発性半導体記憶装置及びその書き換え方法 | |
JP6391014B2 (ja) | 抵抗変化型不揮発性記憶装置 | |
JP5351863B2 (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 | |
JP2014032724A (ja) | 半導体記憶装置 | |
JP5400253B1 (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP5069339B2 (ja) | 不揮発性可変抵抗素子の抵抗制御方法 | |
JP2014211937A (ja) | 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 | |
JP6653488B2 (ja) | 抵抗変化型不揮発性記憶素子のフォーミング方法および抵抗変化型不揮発性記憶装置 | |
JP5369071B2 (ja) | 可変抵抗素子のフォーミング処理方法、及び、不揮発性半導体記憶装置 | |
JP2014063549A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121010 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121106 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151207 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |