CN105719691A - 阻变存储器的操作方法及阻变存储器装置 - Google Patents

阻变存储器的操作方法及阻变存储器装置 Download PDF

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Abstract

一种阻变存储器的操作方法及阻变存储器装置。该方法包括如下步骤：对阻变存储器阵列中的存储单元施加初始重置电压；进行读校验操作，以获取所述存储单元的阻值；判断所述存储单元的所述阻值是否达到预设的目标阻值；如果所述存储单元的阻值大于等于所述目标阻值，则结束所述方法；如果所述存储单元的阻值小于所述目标阻值，则向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值，然后对所述存储单元再次施加幅值升高的重置电压，并重复所述读校验操作及之后的步骤，直到所述存储单元达到所述目标阻值。采用本发明的方法，可有效缓解阻变存储器的高阻态快速弛豫现象。

Description

阻变存储器的操作方法及阻变存储器装置
技术领域
本发明设计存储设备技术领域，特别是一种阻变存储器的操作方法和阻变存储器装置。
背景技术
阻变式存储器(RRAM)由于速度快、容量大及功耗低等优点，而成为下一代非易失性存储技术的研究热点。
阻变式存储器的数据保持能力，是判断其性能的重要指标之一。对阻变式存储器进行擦写操作之后，在短时间内，其阻值会出现一个快速减小的过程。这种现象被称为阻变式存储器的阻态弛豫特性。阻态弛豫特性会严重影响阻态的数据保持特性，使得高低阻值的窗口缩小甚至消失，进而导致阻变式存储器器件的功能失效。
发明内容
本发明的至少一个实施例涉及阻变存储器的操作方法和阻变存储器装置，可有效缓解阻变存储器的阻态弛豫。
本发明的一个方面提供了一种阻变存储器的操作方法，包括如下步骤：对阻变存储器阵列中的存储单元施加初始重置电压；进行读校验操作，以获取所述存储单元的阻值；判断所述存储单元的所述阻值是否达到预设的目标阻值；如果所述存储单元的阻值大于等于所述目标阻值，则结束所述方法；如果所述存储单元的阻值小于所述目标阻值，则向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值，然后对所述存储单元再次施加幅值升高的重置电压，并重复所述读校验操作及之后的步骤，直到所述存储单元达到所述目标阻值。
在本发明的实施例中，例如，所述存储单元包括阻变元件和非线性选通器件，所述非线性选通器件为晶体管，所述重置电压通过所述存储单元的字线端和源线端施加。
在本发明的实施例中，例如，如果所述存储单元的阻值小于所述目标阻值，则判断所述重置电压是否大于最大的源线电压，如果不是，则向所述存储单元施加置位电压，如果是，则结束所述方法。
在本发明的实施例中，例如，如果存储单元的电压大于最大源线电压，则判定该存储单元测试不通过，结束所述方法。
在本发明的实施例中，例如，所述幅值升高的重置电压等于源线电压与步长之和。
在本发明的实施例中，例如，所述初始重置电压为脉冲电压，该脉冲电压的脉冲宽度为20-100ns。
在本发明的实施例中，例如，所述脉冲电压的脉冲宽度为40-60ns。
在本发明的实施例中，例如，所述阻变存储器阵列中包括多个所述存储单元；所述初始重置电压为脉冲电压，所述脉冲电压的幅值不大于多个所述存储单元的临界电压中的最大值。
在本发明的实施例中，例如，所述阻变存储器阵列中包括多个所述存储单元；所述初始重置电压为脉冲电压，所述脉冲电压的幅值Vmax与多个所述存储单元的临界电压中的中位数Vmid之差满足：-0.2V≤Vmax-Vmid≤0.1V。
在本发明的实施例中，例如，所述读校验操作为向所述存储单元发送幅值为0.1-0.3V的脉冲电压，并获取所述存储单元的电流数据，通过该脉冲电压和所述电流数据计算所述存储单元的阻值。
在本发明的实施例中，例如，所述读校验操作为向所述存储单元发送幅值为0.2-0.25V的脉冲电压。
在本发明的实施例中，例如，所述存储单元包括阻变元件和非线性选通器件，所述非线性选通器件为晶体管，所述置位电压在所述存储单元的字线端和位线端施加。
在本发明的实施例中，例如，对所述存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.4≤V2-V1＜0。
在本发明的实施例中，例如，对所述存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.2≤V2-V1＜0。
在本发明的实施例中，例如，如果所述存储单元的阻值等于预设的目标阻值，则判定所述存储单元测试通过，然后结束所述方法。
本发明的另一个方面提供了一种阻变存储器装置，包括阻变存储器阵列、控制模块和测试模块；所述控制模块控制所述测试模块向所述阻变存储器阵列中的存储单元施加重置电压；所述控制模块获取所述存储单元的阻值，并将所获取的所述存储单元的阻值与预设的目标阻值比较，根据比较结果，进行以下步骤：如果所述存储单元的阻值小于所述目标阻值，则所述控制模块控制所述测试模块向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值；所述控制模块控制所述测试模块向所述存储单元施加幅值增加的所述重置电压；所述控制模块及所述测试模块重复上述获取所述存储单元阻值以及之后的步骤，直至所述存储单元的阻值等于目标阻值；如果所述存储单元的阻值大于等于目标值，所述控制模块控制所述测试模块停止向所述存储单元施加重置电压。
在本发明的实施例中，例如，所述存储单元包括阻变元件和非线性选通器件，所述非线性选通器件为晶体管；所述重置电压通过所述存储单元的字线端和源线端施加，所述置位电压通过所述存储单元的字线端和位线端施加。
在本发明的实施例中，例如，如果所述存储单元的阻值小于所述目标阻值，则所述控制模块判断所述重置电压是否大于最大的源线电压，如果不是，则所述控制模块控制所述测试模块向所述存储单元施加置位电压，如果是，则所述控制模块控制所述测试模块停止向所述存储单元施加电压。
在本发明的实施例中，例如，所述重置电压大于最大的源线电压，则控制模块判定该存储单元测试不通过，并结束测试。
在本发明的实施例中，例如，所述非线性选通器件为晶体管或二极管。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1为一种阻变存储器阵列结构示意图；
图2为一种阻变存储器阵列中的存储单元结构示意图；
图3为阻变存储器的复位操作的流程图；
图4为本发明实施例阻变存储器的复位操作方法流程图；
图5为本发明实施例中阻变存储器以晶体管为非线性选通器件的复位操作的流程图；
图6为本发明实施例的一种阻变存储器装置；
图7为采用现有复位方法和本发明实施例的复位方法的阻变存储器阵列中存储单元阻值的累积概率分布结果图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
目前，阻变存储器例如包括以非线性选通器件和阻变元件为基础存储单元构成的阻变储器阵列。图1示出了一种阻变存储器阵列。参照图1，阻变存储器阵列例如由彼此交叉排布的8条字线和128条位线组成。在位线与字线的交叉点设置一个存储单元。图2示出了交叉点处阻变存储器阵列的存储单元结构，该存储单元连接到相应的字线、源线和位线。参照图2，每一个存储单元包括一个阻变元件和一个晶体管。晶体管的栅极与字线连接，源极与源线连接，漏极串联阻变元件后连接至位线。字线的作用是对晶体管施加电压，以将晶体管的沟道打开或关闭，从而控制晶体管的导通或截止。在晶体管导通后，例如，可以通过在源线和位线向存储单元中的阻变元件施加电压，以设置该阻变元件的阻态。
需要说明的是，图1和图2所示的阻变存储器阵列及存储单元的结构仅是示例性的，并非对本发明的限制。例如，存储阵列中存储单元的行与列的布置不限于图中示出的情形。例如，存储单元中的非线性选通器件也可以为二极管。
阻变元件是阻变式存储器阵列中用于存储数据的关键部件。一般来讲，阻变元件例如为夹心结构，包括位于中间的阻变层和位于两侧的电极层。阻变层例如可以是金属氧化物或者有机材料。例如采用晶体管作为阻变存储器的选通器件时，阻变元件的两侧的电极层可以分别连接晶体管的漏极和位线。晶体管的源极连接源线，栅极连接字线。这样，在位线和字线同时施加电压时，例如可以进行置位操作。在源线和字线施加电压时，例如可以进行复位操作。晶体管的栅极的作用是通过接收来自字线的导通电压而打开晶体管的沟道，从而可以通过阻变元件两侧电极向阻变层施加电压。因此，在采用晶体管作为选通器件的结构中，对阻变层施加电压均需要先打开晶体管的沟道，也即需要通过字线对晶体管的栅极施加导通电压。
阻变元件的阻值随着施加在其两端的电压大小而变化，会出现低阻态和高阻态两个阶段，即包括置位和复位两个操作过程。复位操作例如是通过阻变元件两侧的电极向阻变元件的阻变层施加重置电压，而使该阻变层的电阻逐渐增加以致进入高阻态的过程。置位操作例如是通过阻变元件两侧的电极向阻变元件的阻变层施加与重置电压相反的置位电压，而使阻变元件的电阻进入低阻态的过程。需要说明的是，重置电压与置位电压方向相反是指阻变元件两侧电极之间所形成的电场方向不同。
目前，阻变存储器阵列的擦写编程大多采用逐步增加的脉冲编程算法。图3示出了阻变存储器阵列的一种复位过程。图3所示的阻变存储器阵列中，每个存储单元的阻变元件通过晶体管控制。参照图3，阻变存储器阵列加载脉冲的设置方式如下：阻变存储器阵列复位开始后，例如在字线和源线对阻变存储器阵列的存储单元赋予电压初始值，即存储单元的源线端和字线端加载脉冲电压。随后进行读校验操作，即获取存储单元的阻值。然后判断存储单元的阻值是否达到目标阻值。如果存储单元的阻值大于等于预设的目标阻值，则停止对该存储单元施加脉冲电压，例如可以是如图3中所示判定测试通过，并结束测试，也即停止对该存储单元施加脉冲电压。如果存储单元的阻值小于预设的目标阻值，则进一步判断存储单元的电压值是否大于源线最大电压，如果是，则停止对该存储单元施加电压，如图3所示判定未通过测试，之后结束测试，也即停止对该存储单元施加脉冲电压；如果不是，则增加电压幅值后(一般是采用初始电压加步长的方式)通过源线对该存储单元继续加载脉冲电压，并重复读校验及之后的操作，直至存储单元的阻值达到目标值或以其他方式结束测试。
需要说明的是，在阻变存储器阵列的复位过程中，字线电压的作用是在加载源线脉冲时打开晶体管的沟道。起始源线电压、源线电压步长以及终点源线电压根据存储单元中阻变元件的特性选择。字线脉冲电压和源线脉冲电压的宽度根据实际需要选择。上述目标阻值为存储单元处于高阻态的阻值，该目标阻值根据存储器阵列的特性确定。
对于采用上述算法对阻变存储器阵列中每一个存储单元进行复位编程的操作，发明人注意到，阻变存储器的弛豫特性与擦写编程操作方式有很大的关系。当源线脉冲幅值增加到临界电压脉冲前后，相应的存储单元的阻值发生突变。急剧升高的阻值导致阻变存储器的阻变层内部温度急剧降低，从而使得阻变层里的氧离子移动速度变慢，无法与氧空位有效复合形成稳定的高阻态。与此同时，氧空位能够捕获电荷，进而在阻变存储器的阻变层里形成不稳定的高阻值，造成高阻态快速弛豫现象。
针对上述高阻态快速弛豫现象，本发明的实施例提供了阻变存储器的操作方法和阻变存储器装置。
本发明的一个方面提供了一种阻变存储器的操作方法。参照图4，本发明的阻变存储器操作方法包括如下步骤：对阻变存储器阵列中的存储单元施加初始重置电压；进行读校验操作，以获取所述存储单元的阻值；判断所述存储单元的所述阻值是否达到预设的目标阻值；如果所述存储单元的阻值大于等于所述目标阻值，则结束所述方法；如果所述存储单元的阻值小于所述目标阻值，则向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值，然后对所述存储单元再次施加幅值升高的重置电压，并重复所述读校验操作及之后的步骤，直到所述存储单元达到所述目标阻值。
本发明实施例的阻变存储器的操作方法，在需要施加新的重置电压之前，先将存储单元置位到在低阻态，避免了重置过程中存储单元由于急剧升高的阻值导致器件温度的急剧上升，可以有效抑制高阻态快速弛豫现象，提高阻变存储器的数据保持特性。
需要说明的是，在对阻变存储器阵列中的存储单元施加重置电压之前，例如可以对阻变存储器阵列预设一个在高阻态的目标阻值。该目标阻值应为存储单元在加载电压下可以达到的阻值，且该目标阻值例如是已知的。例如，对整个阻变存储器阵列中的各存储单元设定同一个目标阻值。一般来讲，对于同一个阻变存储器阵列而言，使各个存储单元达到高阻态的电压例如相差不大。
另外，对阻变存储器阵列施加的初始重置电压例如是根据使存储单元处于高阻态所需的电压而确定。也就是说，初始重置电压的设置应该保证尽可能多的存储单元达到目标阻值，以提高阻变存储器阵列的工作效率，减小能耗。
对阻变元件的置位操作例如也需要确保各存储单元中的阻变元件不被击穿。这些存储单元在低阻态的目标阻值例如也是对存储单元施加反向置位电压后可达到的阻值，例如对整个阻变存储器阵列中的各存储单元设定同一个目标阻值。本发明的实施例中，对存储单元在低阻态的目标阻值并不特别限定，只要保证存储单元在被施加置位电压后处于低阻态且不被击穿即可。在设置存储单元在低阻态的目标值时，例如可以将存储单元中阻变元件在低阻态的目标阻值R1设置为略小于该存储单元中阻变元件被激活后的阻值R2。例如R1≥90％R2，以更好的提高阻变存储器的数据保持特性。通过增加反向置位操作，避免了各存储单元的电压处于各自临界电压附近，提高阻变存储器阵列的数据保持特性。
在初始重置电压之后对存储单元施加的重置电压一般以初始重置电压加步长的方式设置。例如，在第一次置位后对存储单元的重置电压的幅值为初始重置电压的幅值加一个步长后的电压值，依次类推。通过对未达到目标阻值的存储单元施加逐渐增加重置电压(例如每一次循环后增加一个步长，即电压增加值为n个步长，n≥1)，以使更多的存储单元达到在高阻态的目标阻值。步长的设置需要根据阻变存储器中存储单元的均一性而定，例如存储单元的均一性好，则可以将步长设置的更小。相反地，如果存储单元之间的均一性较差，可以将步长设置的大一些。例如，步长h与初始重置电压Vs的关系满足0.02Vs≤h≤0.2Vs，以更好的缓解阻变存储器的阻态弛豫现象。
在一个实施例中，存储单元的非线性选通器件为晶体管。重置电压通过存储单元的字线端和源线端施加，置位电压通过所述存储单元的字线端和位线端施加。在该实施例中，进一步地，阻变存储器的操作方法还包括如下步骤：如果所述存储单元的阻值小于所述目标阻值，则判断所述重置电压是否大于最大的源线电压，如果不是，则向所述存储单元施加置位电压，如果是，则结束所述方法。例如，进一步地，该实施例的阻变存储器的操作方法还可以包括：如果存储单元的电压大于最大源线电压，则判定该存储单元测试不通过，结束所述方法。
图5示出了本发明一个实施例中以晶体管为非线性选通器件的阻变存储器的复位操作流程图。
参照图5，阻变存储器阵列在复位操作开始后，首先在阻变存储器阵列的字线和源线施加初始重置电压，即对存储单元赋予电压初值。例如该重置电压为一个脉冲电压；随后，通过读校验操作获取该存储单元的阻值，并判断该阻值是否达到预设的目标阻值。如果达到目标阻值，则判定测试通过，并结束测试，即停止向这些存储单元施加例如脉冲电压。如果存储单元没有达到目标阻值，则进一步判断存储单元的电压是否大于源线电压的幅值。如果是，则判定测试未通过，并停止对该存储单元施加例如脉冲电压。如果不是，则通过对这些存储单元的字线端和位线端施加例如反向置位电压对该存储单元进行置位操作，以将这些存储单元置位到在低阻态的一个目标阻值；之后，根据源线的电压和步长，例如初始置位电压的幅值增加一个步长后的电压，对存储单元再次施加重置电压。重复读校验及之后的操作，直至存储单元的阻值达到目标阻值为止，或由于存储单元的电压是否大于源线电压的幅值而结束测试。
在一个实施例中，存储单元中的非线性选通器件为晶体管，重置电压为通过存储单元的字线端和源线端施加的脉冲电压。
例如，初始重置电压为脉冲电压，该脉冲电压的脉冲宽度为20-100ns，例如为40-60ns，以使各存储单元能够快速到达高阻态，减小能耗。
初始重置电压的幅值应当考虑阻变存储器阵列的均一性。即应当保证在该初始重置电压施加后，有尽可能多的存储单元达到在高阻态的目标阻值。但该脉冲电压的幅值应不大于阻变存储器阵列中各存储单元的临界电压中的最大值。
例如，初始重置电压为脉冲电压，该脉冲电压的幅值设置为60％的存储单元达到预设目标阻值所对应的电压值，以保证在施加该初始脉冲电压后，有更多的存储单元达到各自的临界电压，避免弛豫现象。
例如，初始重置电压为脉冲电压，该脉冲电压的幅值Vmax与存储单元临界电压中的中位数Vmid之差满足：-0.2V≤Vmax-Vmid≤0.1V，以保证有更多的存储单元在初始重置电压之后达到预设目标阻值，避免弛豫现象。
在一个实施例中，读校验操作为向存储单元发送一个幅值为0.1-0.3V的脉冲电压，并获取存储单元的电流数据，通过该脉冲电压和所述电流数据计算存储单元的阻值。在进行读校验操作时，如果脉冲电压过小，则无法准确测量各个存储单元的阻值；如果脉冲电压过大，则有可能会发生电路串扰。因此，通过将读校验操作的脉冲电压设置在0.1-0.3V，既可准确测量各个存储单元的阻值，又能有效防止电路串扰。例如，该读校验的脉冲电压设置为0.2-0.25V，进一步提高阻值的检测精度。通过精确测量存储器阵列中各存储单元的阻值，为后续步骤打下基础，以更好的避免弛豫现象。
需要说明的是，对于以晶体管为开关的阻变存储器阵列而言，读校验操作例如是在阻变存储器阵列的字线和位线上施加脉冲电压实现的。
在一个实施例中，存储单元选用的非线性选通器件为晶体管。置位操作的实现方式为在存储单元的位线端施加电压。例如对于采用晶体管的阻变存储器阵列而言，在存储单元的字线端和位线端同时施加例如脉冲电压，以实现置位操作。本发明的实施例中，对于经过初始置位电压后未达到预设目标阻值的存储单元，增加了置位操作，从而更好的避免了高阻态快速弛豫现象。
在一个实施例中，通过调整置位操作中置位电压幅值与重置电压幅值的关系，可以更好的避免阻变存储器的阻态弛豫现象。例如，对一个存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.4≤V2-V1＜0。例如，对一个存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.2≤V2-V1＜0，以进一步降低阻变存储器的阻态弛豫。
需要指出的是，置位操作中存储单元在低阻态的目标阻值也是通过设置电压初值及步长后，对存储单元循环加载脉冲电压而实现的。这里，存储单元阻值的读取也需要采用读校验判断，即获取存储单元的电流值，并结合施加到该存储单元的电压计算出该存储单元的阻值。并根据计算出的存储单元的阻值，执行继续施加脉冲电压或者停止施加脉冲电压操作。
本发明的另一个方面提供了一种阻变存储器阵列装置，可有效缓解阻变存储器阵列中阻变存储器的阻态弛豫现象。该装置备包括阻变存储器阵列、控制模块和测试模块。
所述控制模块向所述测试模块发送向阻变存储器阵列中的存储单元施加重置电压的指令，控制所述测试模块向所述存储单元施加重置电压。
所述控制模块获取所述存储单元的阻值，并将所获取的所述存储单元的阻值与预设的目标阻值比较，根据比较结果，进行以下步骤：
如果所述存储单元的阻值小于所述目标阻值，则所述控制模块向所述测试模块发送施加置位电压的指令，控制所述测试模块向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值；所述控制模块向所述测试模块发送施加幅值增加的重置电压指令，控制所述测试模块向所述存储单元施加幅值增加的所述重置电压；所述控制模块及所述测试模块重复上述获取所述存储单元阻值以及之后的步骤，直至所述存储单元的阻值大于等于目标阻值。
如果所述存储单元的阻值大于等于目标值，所述控制模块控制所述测试模块停止向所述存储单元施加重置电压。
在一个实施例中，存储单元包括阻变元件和非线性选通器件，非线性选通器件为晶体管；重置电压通过存储单元的字线端和源线端施加，置位电压通过所述存储单元的字线端和位线端施加。在该实施例中，控制模块和测试模块还可进行如下操作：如果存储单元的阻值小于目标阻值，则控制模块判断所述重置电压是否大于最大的源线电压，如果不是，则控制模块控制测试模块向存储单元施加置位电压，如果是，则控制模块控制测试模块停止向所述存储单元施加电压；如果重置电压大于最大的源线电压，则控制模块判定该存储单元测试不通过，并结束测试。
图6示出了本发明实施例的一种阻变存储器装置。参照图6，控制模块例如为一台电脑的计算设备，测试模块例如为一台阵列测试机。电脑可以设置各种参数，例如输入预设目标阻值，设定重置电压及置位电压(重置电压和置位电压例如为脉冲电压)以及设定读校验脉冲电压等，并向阵列测试机发送执行指令；阵列测试机向阻变存储器阵列样品发送例如脉冲电压，并获取阻变存储器阵列中各存储单元的相关数据(例如电流数据)，以将数据传输给电脑；电脑例如根据这些数据进行相应的处理和确定下一步操作等，例如比较存储单元阻值和目标阻值，并根据比较结果确定对存储单元进行置位或停止对存储单元施加脉冲电压等操作。
需要说明的是，控制模块获取存储单元阻值的方式可以为：控制模块控制测试模块向存储单元发送一个幅值为0.1-0.3V的脉冲电压；测试模块采集阻变存储器阵列中存储单元的电流数据，将所采集到的电流数据传输给控制模块；控制模块通过该脉冲电压以及所采集的电流数据计算各存储单元的阻值。
例如，控制模块控制测试模块向存储单元发送的脉冲电压的幅值可以为0.2-0.25V，以进一步提高检测精度，避免发生电路串扰。
在一个实施例中，存储单元的非线性选通器件可以为晶体管或二极管。
本领域技术人员可知：本发明实施例的阻变存储器装置可以包括阻变存储器阵列、控制模块和测试模块。例如控制模块可以包括一个输入/输出(I/O)界面，操作人员可以通过界面进行上述参数设定。测试模块例如可以按照所接收到的控制模块的指令执行相应操作，例如提供初始脉冲电压等。控制模块和测试模块并不一定是彼此独立的模块，只要具备如上所述的功能即可。
本公开的发明人通过实验进行了验证本发明实施例的技术效果，具体如下所述。
待测的存储器阵列结构图均为图1所示的结构。即阻变存储器阵列包括8条字线/源线和128条位线，在每一条条字线/源线和位线的交叉点为一个存储单元。阻变存储器阵列的每个存储单元的结构如图2所示。即存储单元例如包括一个阻变元件和一个晶体管。晶体管的栅极与字线连接，源极与源线连接，漏极串联一个阻变存储器后连接到位线。
实验时，分别使用图3所示的复位方法以及如图5所示的本发明实施例的复位方法对阻变存储器阵列进行复位操作。阻变存储器阵列复位操作完成后，测试阻变存储器阵列的初始状态各存储单元的阻值和在175℃下加热2小时后的阻值。
图7为采用图3所示的复位方法和如图5所示的本发明实施例的复位方法的阻变存储器阵列中存储单元阻值的累积概率分布结果图。图7中的横坐标为阻变存储器阵列中各存储单元的电阻值，单位为欧姆(Ω)；纵坐标为阻变存储器阵列中存储单元的累积概率分布。图中R11和R12分别指示采用现有复位方法在加热前后存储单元的阻值的累积概率分布线。图中R21和图中R22分别指示采用本发明实施例的复位方法在加热前后存储单元阻值的累积概率分布线。图中的200kΩ为对阻变存储器设定的目标阻值。
参照图7可知，采用图3所示的复位方法进行阻变存储器阵列的复位操作后，约有10％的存储单元的阻值达不到目标阻值，且部分存储单元的阻值低于100KΩ；在加热2小时后，已经有70％以上的存储单元的阻值小于目标阻值。部分存储单元的阻值已经下降到目标阻值的10倍以上，导致10倍的高低阻值窗口消失，即部分阻变元件失效。而在同等条件下，采用图5所示的本发明实施例的方法对阻变存储器阵列进行复位操作后，几乎所有存储单元的阻值都大于目标阻值200KΩ。此外，继续参照图5，在加热2小时后，仅有2％左右的存储单元的阻值小于目标阻值200KΩ，且这些存储单元的阻值也接近200KΩ。由此，可知，采用本发明的实施例的复位方法，可明显提高阻变存储器阵列的数据保持能力。
需要指出的是，上述实验条件及结果仅是为了说明本发明提高阻变存储器数据保持能力的效果，而并非对本发明的限制。本领域技术人员可知，在不脱离本发明实质内涵的前提下改变上述实验条件时，仍然可以得到能够证明本发明效果的结论。
所属领域的技术人员可以清楚地了解到本发明的阻变存储器装置可借助软件、固件加必需的通用硬件的方式来实现，当然也可以通过专用的硬件来实现，但很多情况下前者可能是优选的实施方式。基于这样的理解，本发明的技术方案本质上以软件、硬件、固件或它们的任意组合的方式体现，其中所涉及的软件产品存储在可读取的存储介质中，如磁性存储介质(例如硬盘)或电子存储介质(例如ROM、闪存)等，包括若干指令用以使得一台设备(可以是计算机、服务器或者网络设备等)执行本发明各个实施例所述的方法。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (15)

1.一种阻变存储器的操作方法，包括如下步骤：
对阻变存储器阵列中的存储单元施加初始重置电压；
进行读校验操作，以获取所述存储单元的阻值；
判断所述存储单元的所述阻值是否达到预设的目标阻值；
如果所述存储单元的阻值大于等于所述目标阻值，则结束所述方法；如果所述存储单元的阻值小于所述目标阻值，则向所述存储单元施加置位电压，以将所述存储单元置位到在低阻态的目标阻值，然后对所述存储单元再次施加幅值升高的重置电压，并重复所述读校验操作及之后的步骤，直到所述存储单元达到所述目标阻值。
2.根据权利要求1所述的阻变存储器的操作方法，其中，所述存储单元包括阻变元件和非线性选通器件，所述非线性选通器件为晶体管，所述重置电压通过所述存储单元的字线端和源线端施加。
3.根据权利要求2所述的阻变存储器的操作方法，其中，如果所述存储单元的阻值小于所述目标阻值，则判断所述重置电压是否大于最大的源线电压，如果不是，则向所述存储单元施加置位电压，如果是，则结束所述方法。
4.根据权利要求3所述的阻变存储器的操作方法，其中，如果存储单元的电压大于最大源线电压，则判定该存储单元测试不通过，然后结束所述方法。
5.根据权利要求2所述的阻变存储器的操作方法，其中，所述幅值升高的重置电压等于源线电压与步长之和。
6.根据权利要求1所述的阻变存储器的操作方法，其中，所述初始重置电压为脉冲电压，该脉冲电压的脉冲宽度为20-100ns。
7.根据权利要求6所述的阻变存储器的操作方法，其中，所述脉冲电压的脉冲宽度为40-60ns。
8.根据权利要求1所述的阻变存储器的操作方法，其中，所述阻变存储器阵列包括多个所述存储单元；所述初始重置电压为脉冲电压，所述脉冲电压的幅值不大于多个所述存储单元的临界电压中的最大值。
9.根据权利要求1所述的阻变存储器的操作方法，其中，所述阻变存储器阵列中包括多个所述存储单元；所述初始重置电压为脉冲电压，所述脉冲电压的幅值Vmax与多个所述存储单元的临界电压中的中位数Vmid之差满足：-0.2V≤Vmax-Vmid≤0.1V。
10.根据权利要求1-9任意一项所述的阻变存储器的操作方法，其中，所述读校验操作为向所述存储单元发送幅值为0.1-0.3V的脉冲电压，并获取所述存储单元的电流数据，通过该脉冲电压和所述电流数据计算所述存储单元的阻值。
11.根据权利要求10所述的阻变存储器的操作方法，其中，所述读校验操作为向所述存储单元发送幅值为0.2-0.25V的脉冲电压。
12.根据权利要求1-9任意一项所述的阻变存储器的操作方法，其中，所述存储单元包括阻变元件和非线性选通器件，所述非线性选通器件为晶体管，所述置位电压在所述存储单元的字线端和位线端施加。
13.根据权利要求1-9任意一项所述的阻变存储器的操作方法，其中，对所述存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.4≤V2-V1＜0。
14.根据权利要求13所述的阻变存储器的操作方法，其中，对所述存储单元施加的置位电压的幅值V2与对该存储单元在置位前施加的重置电压的幅值V1满足-0.2≤V2-V1＜0。
15.根据权利要求1-9任意一项所述的阻变存储器的操作方法，其中，如果所述存储单元的阻值等于预设的目标阻值，则判定所述存储单元测试通过，然后结束所述方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017124873A1 (zh) * 2016-01-22 2017-07-27 清华大学 阻变存储器的操作方法及阻变存储器装置
CN109215709A (zh) * 2017-07-03 2019-01-15 华邦电子股份有限公司 电阻式存储器装置及其电阻式存储单元的设定方法
CN109427392A (zh) * 2017-09-01 2019-03-05 华邦电子股份有限公司 电阻式存储装置及其写入方法
CN109509495A (zh) * 2017-09-14 2019-03-22 清华大学 阻变存储器的操作方法及其操作装置、芯片以及芯片认证方法
CN109814837A (zh) * 2019-01-15 2019-05-28 北京大学深圳研究生院 基于阻变式存储器的lfsr电路及其伪随机数据序列产生方法
US10490272B2 (en) 2017-09-15 2019-11-26 Winbond Electronics Corp. Operating method of resistive memory element
CN111339579A (zh) * 2020-03-26 2020-06-26 清华大学 电子装置及其操作方法
CN111383685A (zh) * 2018-12-27 2020-07-07 华邦电子股份有限公司 用于执行存储器操作的可变电阻式存储器装置与方法
CN112489709A (zh) * 2020-12-18 2021-03-12 清华大学 一种阻变存储器阵列的两步写操作方法
CN114203246A (zh) * 2021-11-23 2022-03-18 之江实验室 区别真实读串扰和伪读串扰的阻变存储器的故障检测方法
WO2022068125A1 (zh) * 2020-09-30 2022-04-07 中国科学院微电子研究所 存储器电路结构及其操作的方法
WO2022068126A1 (zh) * 2020-09-30 2022-04-07 中国科学院微电子研究所 存储单元和阻变存储器的操作方法、电子设备
CN114400032A (zh) * 2022-03-24 2022-04-26 之江实验室 一种动态加速阻变存储器阻值设置的方法、装置和介质

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110148667B (zh) * 2019-04-12 2020-10-09 华中科技大学 一种选通管器件的预处理方法
CN113129965B (zh) * 2019-12-30 2023-12-29 华邦电子股份有限公司 验证执行于存储单元上的操作的方法和电子电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040174739A1 (en) * 2002-12-03 2004-09-09 Hidenori Morimoto Semiconductor memory device and data write method
CN101755306A (zh) * 2007-07-18 2010-06-23 株式会社东芝 一种电阻改变存储器设备及其编程方法
CN101828235A (zh) * 2007-10-17 2010-09-08 株式会社东芝 非易失性半导体存储器件
CN103366816A (zh) * 2012-03-26 2013-10-23 株式会社东芝 非易失性半导体存储器器件
CN104778968A (zh) * 2015-04-01 2015-07-15 山东华芯半导体有限公司 一种rram电压产生系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100755409B1 (ko) * 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
CN101118784A (zh) 2007-09-06 2008-02-06 复旦大学 一种电阻随机存储器的复位操作方法
JP5149358B2 (ja) 2010-09-24 2013-02-20 シャープ株式会社 半導体記憶装置
US8699258B2 (en) * 2011-01-21 2014-04-15 Macronix International Co., Ltd. Verification algorithm for metal-oxide resistive memory
KR20130026803A (ko) * 2011-09-06 2013-03-14 삼성전자주식회사 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
JP2014102866A (ja) 2012-11-20 2014-06-05 Micron Technology Japan Inc 半導体装置及び半導体装置の制御方法
CN105719691A (zh) 2016-01-22 2016-06-29 清华大学 阻变存储器的操作方法及阻变存储器装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040174739A1 (en) * 2002-12-03 2004-09-09 Hidenori Morimoto Semiconductor memory device and data write method
CN101755306A (zh) * 2007-07-18 2010-06-23 株式会社东芝 一种电阻改变存储器设备及其编程方法
CN101828235A (zh) * 2007-10-17 2010-09-08 株式会社东芝 非易失性半导体存储器件
CN103366816A (zh) * 2012-03-26 2013-10-23 株式会社东芝 非易失性半导体存储器器件
CN104778968A (zh) * 2015-04-01 2015-07-15 山东华芯半导体有限公司 一种rram电压产生系统

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017124873A1 (zh) * 2016-01-22 2017-07-27 清华大学 阻变存储器的操作方法及阻变存储器装置
US10475512B2 (en) 2016-01-22 2019-11-12 Tsinghua University Operation method of resistive random access memory and resistive random access memory device
CN109215709A (zh) * 2017-07-03 2019-01-15 华邦电子股份有限公司 电阻式存储器装置及其电阻式存储单元的设定方法
CN109215709B (zh) * 2017-07-03 2020-12-22 华邦电子股份有限公司 电阻式存储器装置及其电阻式存储单元的设定方法
CN109427392A (zh) * 2017-09-01 2019-03-05 华邦电子股份有限公司 电阻式存储装置及其写入方法
CN109427392B (zh) * 2017-09-01 2021-01-12 华邦电子股份有限公司 电阻式存储装置及其写入方法
CN109509495B (zh) * 2017-09-14 2020-09-22 清华大学 阻变存储器的操作方法及其操作装置、芯片以及芯片认证方法
CN109509495A (zh) * 2017-09-14 2019-03-22 清华大学 阻变存储器的操作方法及其操作装置、芯片以及芯片认证方法
US10490272B2 (en) 2017-09-15 2019-11-26 Winbond Electronics Corp. Operating method of resistive memory element
CN111383685B (zh) * 2018-12-27 2022-04-01 华邦电子股份有限公司 用于执行存储器操作的可变电阻式存储器装置与方法
CN111383685A (zh) * 2018-12-27 2020-07-07 华邦电子股份有限公司 用于执行存储器操作的可变电阻式存储器装置与方法
CN109814837B (zh) * 2019-01-15 2020-11-27 北京大学深圳研究生院 基于阻变式存储器的lfsr电路及其伪随机数据序列产生方法
CN109814837A (zh) * 2019-01-15 2019-05-28 北京大学深圳研究生院 基于阻变式存储器的lfsr电路及其伪随机数据序列产生方法
CN111339579A (zh) * 2020-03-26 2020-06-26 清华大学 电子装置及其操作方法
CN111339579B (zh) * 2020-03-26 2022-07-08 清华大学 电子装置及其操作方法
WO2022068125A1 (zh) * 2020-09-30 2022-04-07 中国科学院微电子研究所 存储器电路结构及其操作的方法
WO2022068126A1 (zh) * 2020-09-30 2022-04-07 中国科学院微电子研究所 存储单元和阻变存储器的操作方法、电子设备
CN112489709A (zh) * 2020-12-18 2021-03-12 清华大学 一种阻变存储器阵列的两步写操作方法
CN112489709B (zh) * 2020-12-18 2022-12-09 清华大学 一种阻变存储器阵列的两步写操作方法
CN114203246A (zh) * 2021-11-23 2022-03-18 之江实验室 区别真实读串扰和伪读串扰的阻变存储器的故障检测方法
CN114203246B (zh) * 2021-11-23 2024-05-07 之江实验室 区别真实读串扰和伪读串扰的阻变存储器的故障检测方法
CN114400032A (zh) * 2022-03-24 2022-04-26 之江实验室 一种动态加速阻变存储器阻值设置的方法、装置和介质

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US10475512B2 (en) 2019-11-12
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