KR20130026803A - 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법 - Google Patents

가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법 Download PDF

Info

Publication number
KR20130026803A
KR20130026803A KR1020110090200A KR20110090200A KR20130026803A KR 20130026803 A KR20130026803 A KR 20130026803A KR 1020110090200 A KR1020110090200 A KR 1020110090200A KR 20110090200 A KR20110090200 A KR 20110090200A KR 20130026803 A KR20130026803 A KR 20130026803A
Authority
KR
South Korea
Prior art keywords
voltage
variable resistance
reset
resistance element
current
Prior art date
Application number
KR1020110090200A
Other languages
English (en)
Inventor
장만
김영배
이동수
이창범
이승렬
김창정
이명재
김경민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020110090200A priority Critical patent/KR20130026803A/ko
Priority to US13/488,869 priority patent/US9001551B2/en
Priority to CN2012102138178A priority patent/CN102982842A/zh
Priority to EP12178296.5A priority patent/EP2568473A3/en
Publication of KR20130026803A publication Critical patent/KR20130026803A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0076—Write operation performed depending on read result
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5625—Self-converging multilevel programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

신뢰성이 개선된 반도체 장치의 동작 방법을 개시한다. 이를 위해 본 발명은, 가변 저항 소자의 저항이 제1 저항에서 제1 저항과 다른 값인 제2 저항으로 변경되도록 가변 저항 소자에 제1 전압을 인가하는 단계, 제1 전압이 인가된 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계, 제1 전류의 산포를 기초로 하여, 가변 저항 소자의 저항을 제2 저항에서 제1 저항으로 변경하기 위한 제2 전압을 조절하는 단계, 및 제1 전류의 산포를 기초로 하여, 가변 저항 소자에 제1 전압을 재인가하는 단계를 포함하는 반도체 장치의 동작 방법을 제공한다.

Description

가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법{Semiconductor device including a variable resistance element and method of operation the semiconductor device}
본 발명은 반도체 장치 및 상기 반도체 장치의 동작 방법에 관한 것이고, 더욱 상세하게는 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다. 이 중에서 RRAM은 부도체 물질에 충분히 높은 전압을 가하면 전류가 흐르는 통로가 생성되어 저항이 낮아지는 현상을 이용한 것이다. 이때, 일단 통로가 생성되면 적당한 전압을 가하여 없애거나 다시 생성할 수 있다.
본 발명이 해결하고자 하는 과제는 가변 저항 소자의 전류 산포를 개선함으로써, 가변 저항 소자를 포함하는 반도체 장치의 신뢰성을 향상할 수 있는 반도체 장치 및 상기 반도체 장치의 동작 방법을 제공하는데 있다.
본 발명의 일 태양에 따른 반도체 장치의 동작 방법이 제공된다. 상기 반도체 장치의 동작 방법은 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계; 상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계; 상기 제1 전류가 제1 범위 및 제2 범위 내에 포함되는지 판단하는 단계; 상기 제1 전류가 상기 제1 범위 내에 포함되지 않는 경우에 수행되는, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절(modulate)하는 단계; 및 상기 제1 전류가 상기 제2 범위 내에 포함되지 않는 경우에 수행되는, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함할 수 있다.
상기 동작 방법의 일 예에 의하면, 상기 제2 전압을 조절하는 단계는, 상기 제2 전압의 절대값 및 펄스 폭 중 적어도 하나를 변경하는 단계를 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제1 전류가 상기 제1 범위 내에 포함되는지 판단하는 단계는, 상기 감지된 제1 전류의 감지 레벨을 평균 레벨과 비교하는 단계를 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제2 전압을 조절하는 단계에서, 상기 감지 레벨이 상기 평균 레벨보다 작은 경우, 상기 제2 전압을 증가시키고, 상기 감지 레벨이 상기 평균 레벨보다 큰 경우, 상기 제2 전압을 감소시킬 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제2 전압을 조절하는 단계는, 감지된 상기 제1 전류의 산포가 클수록 상기 제2 전압의 변화량이 크도록 상기 제2 전압을 조절하는 단계를 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 제1 전류가 상기 제1 범위 내에 포함되는 경우에 수행되는, 상기 제2 전압을 유지하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제1 전압을 재인가하는 단계는, 상기 제1 전류가 상기 제2 범위의 최대값보다 큰 경우에 수행될 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 제1 전류가 상기 제2 범위 내에 포함되지 않고 상기 제1 전류가 상기 제2 범위의 최소값보다 작은 경우에 수행되는, 상가 가변 저항 소자에 상기 조절된 제2 전압을 인가하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은 상기 가변 저항 소자에 상기 조절된 제2 전압을 인가하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 조절된 제2 전압을 인가하는 단계는, 상기 가변 저항 소자의 소거 동작 동안 수행될 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제2 저항은 상기 제1 저항보다 클 수 있다. 또한 상기 제1 저항은 셋(set) 저항이고, 상기 제2 저항은 리셋(reset) 저항일 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계는, 절대값(magnitude)이 상기 제1 전압보다 작은 독출 전압을 인가하여, 상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 상기 제1 전류를 감지할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 제1 전류가 상기 제1 범위 내에 포함되는지 판단하는 단계를 수행하기 전에, 상기 제1 전류가 상기 제2 저항에 대응되는 데이터의 전류 범위인 검증 범위 내에 포함되는지 판단하는 단계를 더 포함할 수 있다,
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 제1 전류가 상기 검증 범위의 최대값보다 큰 경우, 상기 제1 전압의 전압 레벨을 변경하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 가변 저항 소자에 대하여, 상기 전압 레벨이 변경된 제1 전압을 인가하는 단계 및 상기 제1 전류를 감지하는 단계가 반복하여 수행될 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 제1 전류가 상기 검증 범위의 최소값보다 작은 경우, 상기 가변 저항 소자의 상기 저항이 상기 제2 저항에서 상기 제1 저항으로 변경되도록 상기 가변 저항 소자에 제3 전압을 인가하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 제3 전압이 인가된 상기 가변 저항 소자에 대하여, 상기 제1 전압을 인가하는 단계 및 상기 제1 전류를 감지하는 단계가 반복하여 수행될 수 잇다.
본 발명의 다른 태양에 따른 반도체 장치의 동작 방법이 제공된다. 상기 동작 방법은, 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계; 상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계; 상기 제1 전류의 산포를 기초로 하여, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절하는 단계; 및 상기 제1 전류의 산포를 기초로 하여, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함할 수 있다.
본 발명의 또 다른 태양에 따른 반도체 장치의 동작 방법이 제공된다. 상기 동작 방법은, 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계; 상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계; 상기 제1 전류가 산포 범위 내에 포함되는지 판단하는 단계; 상기 제1 전류가 상기 산포 범위 내에 포함되지 않고, 상기 제1 전류가 상기 산포 범위의 최소값보다 작은 경우, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 증가시키는 단계; 및 상기 제1 전류가 상기 산포 범위 내에 포함되지 않고, 상기 제1 전류가 상기 산포 범위의 최대값보다 큰 경우, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함할 수 있다.
상기 동작 방법의 일 예에 의하면, 상기 동작 방법은, 상기 가변 저항 소자에 상기 증가된 제2 전압을 인가하는 단계를 더 포함할 수 있다.
상기 동작 방법의 다른 예에 의하면, 상기 동작 방법은, 상기 조절된 제2 전압이 인가된 상기 가변 저항 소자에 상기 제1 전압을 인가하는 단계를 더 포함할 수 있다.
본 발명의 일 태양에 따른 반도체 장치가 제공된다. 상기 반도체 장치는, 제1 전압이 인가되는 제1 저항에서 상기 제1 저항보다 큰 제2 저항으로 변화하고, 제2 전압이 인가되면 상기 제2 저항에서 상기 제1 저항으로 변화하는 가변 저항 소자; 상기 가변 저항 소자에 직렬로 연결된 선택 소자; 및 상기 가변 저항 소자에 전압을 인가하기 위해 상기 선택 소자를 제어하는 제어부를 포함하고, 상기 반도체 장치는, 상기 가변 저항 소자에 상기 제1 전압을 인가한 후 상기 제1 전류가 제1 범위 및 제2 범위 내에 포함되는지 판단하여, 상기 제1 전류가 상기 제1 범위 내에 포함되지 않는 경우 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절하고, 상기 제1 전류가 상기 제2 범위 내에 포함되지 않는 경우 상기 가변 저항 소자에 상기 제1 전압을 재인가할 수 있다.
본 발명의 기술적 사상에 따르면, 오프 상태를 가지는 데이터를 반도체 장치에 기입하기 위하여 반도체 장치에 포함된 가변 저항 소자에 리셋 전압을 인가하는 경우, 리셋 전압이 인가된 가변 저항 소자에 흐르는 리셋 전류가 소정의 전류 범위 내에 포함될 때까지 동일한 전압 레벨 및 동일한 펄스 폭을 가지는 리셋 전압을 반복적으로 인가함으로써, 반도체 장치의 오프 전류의 산포를 크게 개선할 수 있고, 이로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 기술적 사상에 따르면, 반도체 장치에 포함된 가변 저항 소자의 리셋 전류의 산포, 즉, 가변 저항 소자의 오프 저항의 산포를 기초로 하여 가변 저항 소자의 셋 전압을 조절함으로써, 가변 저항 소자의 오프 전류의 산포를 개선할 수 있고, 이로써, 가변 저항 소자를 포함하는 반도체 장치의 신뢰성을 향상시킬 수 있다.
나아가, 본 발명의 기술적 사상에 따르면, 가변 저항 소자의 오프 저항의 산포를 기초로 하여, 리셋 전압을 반복적으로 인가하는 CSPP(constant step pulse program) 동작을 수행하거나, 가변 저항 소자의 셋 전압을 조절하여 상기 셋 전압 및 리셋 전압을 재인가하는 동작을 선택적으로 수행할 수 있다. 이러한 선택적 수행을 통해 가변 저항 소자의 오프 저항의 산포가 더욱 개선될 수 있고, 결과적으로 반도체 장치의 신뢰성이 더욱 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 가변 저항 소자가 싱글 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 소자가 멀티 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 5는 도 1의 가변 저항 소자에 인가되는 동작 전압들의 일 예를 나타내는 그래프이다.
도 6은 도 5에 따른 동작 전압들을 인가한 경우 가변 저항 소자에 흐르는 전류를 나타내는 그래프이다.
도 7은 메모리 소자의 신뢰성을 확보하기 위한 일 예인 셋 전압 조절 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 8은 도 7의 셋 전압 조절 단계를 보다 구체적으로 나타낸 흐름도이다.
도 9는 메모리 소자의 신뢰성을 확보하기 위한 다른 예인 CSPP(constant step pulse program) 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 10 및 도 11은 메모리 소자의 신뢰성을 확보하기 위한 또 다른 셋 전압 조절 방법 및 CSPP 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도들이다.
도 12는 메모리 소자의 신뢰성을 확보하기 위한 셋 전압 조절 방법 및 CSPP 방법을 이용한 다른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 14는 도 13의 흐름도에 따라 수행되는 반복 동작을 나타낸 동작 테이블이다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 16은 도 15의 흐름도에 따라 수행되는 반복 동작을 나타낸 동작 테이블이다.
도 17 및 도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도들이다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행된 결과 나타나는 리셋 전류를 측정한 실험 결과를 도시한다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안 조절된 셋 전압의 전압 변화를 나타낸 실험 결과이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안, 가변 저항 소자에 리셋 전압을 반복해서 재인가한 회수를 나타낸 실험 결과이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안, 가변 저항 소자에 흐르는 리셋 전류를 반복해서 측정한 실험 결과를 나타낸다.
도 24는 본 발명의 일 실시예에 따른 가변 저항 소자를 포함하는 반도체 장치를 나타내는 회로도이다.
도 25는 본 발명의 다른 실시예에 따른 가변 저항 소자를 포함하는 반도체 장치를 나타내는 회로도이다.
도 26는 도 25의 반도체 장치의 일 예를 나타내는 단면도이다.
도 27는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 28은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
이하에서 상술되는 본 발명의 실시예들에서 이용되는 용어들은 해당 기술분야에서 통상적으로 알려진 의미를 가질 수 있다. 예를 들어, 적어도 하나는 최소한 하나, 즉, 하나 또는 그 이상의 수를 의미하며, 하나 또는 복수와도 동일한 의미로 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 1을 참조하면, 가변 저항 소자(10)는 하부 전극(11), 가변 저항 물질층(12) 및 상부 전극(13)을 포함할 수 있고, 가변 저항 물질층(12)은 하부 전극(11)과 상부 전극(13) 사이에 형성될 수 있다. 다른 실시예에서, 가변 저항 소자(10)는 하부 전극(11) 상에 또는 가변 저항 물질층(12) 상에 버퍼층(미도시)을 더 포함할 수도 있다.
하부 전극(11) 및 상부 전극(13)은 도전성 물질을 포함할 수 있는데, 예를 들어, 내산화성 금속막(oxidation resistant metal layer) 또는 폴리실리콘막을 포함할 수 있다. 예를 들어, 내산화성 금속막은 백금(Pt), 이리듐(Ir), 이리듐 산화물(IrO), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru) 및 루테늄 산화물(RuO) 중 적어도 하나를 포함할 수 있고, 내산화성 금속막은 버퍼층(미도시)을 형성한 후에 형성될 수 있다. 본 실시예에서, 하부 전극(11) 및 상부 전극(13)은 가변 저항 물질층(12)의 상하에 각각 배치되지만, 하부 전극(11) 및 상부 전극(13)의 배치는 그 용어에 한정되지 않는다. 다른 실시예에서, 하부 전극(11) 및 상부 전극(13)은 가변 저항 물질층(12)의 좌우에 각각 배치될 수도 있다.
가변 저항 물질층(12)은 페로브스카이트(perovskite)계 산화물 또는 전이 금속 산화물을 포함할 수 있다. 예를 들어, 페로브스카이트계 산화물은 Pr1 - xCaxMnO3, La1-xCaxMnO3, SrZrO3/SrTiO3, CrTiO3, 또는 Pb(Zr, Ti)O3/Zn1 - xCdxS 등이 있고, 전이 금속은 니켈, 니오븀, 티타늄, 지르코늄, 하프늄, 코발트, 철, 구리, 망간, 아연 또는 크롬 등이 있다. 이때, 가변 저항 물질층(12)은 하부 전극(11)과 상부 전극(13) 사이의 전압에 따라 저항이 변화할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 가변 저항 소자를 개략적으로 나타내는 단면도이다.
도 2를 참조하면, 가변 저항 소자(10')는 하부 전극(11), 가변 저항 물질층(12') 및 상부 전극(13)을 포함할 수 있고, 가변 저항 물질층(12')은 하부 전극(11)과 상부 전극(13) 사이에 형성될 수 있다. 본 실시예에서, 가변 저항 물질층(12')은 기저 박막(12a) 및 산소 교환층(12b)을 포함할 수 있다. 예를 들어, 기저 박막(12a)은 TaOx를 포함할 수 있고, 산소 교환층(12b)은 Ta2O5를 포함할 수 있다. 본 실시예에 따른 가변 저항 소자(10')는 도 1에 도시된 가변 저항 소자(10)의 변형 실시예이므로, 도 1에서 상술된 내용은 본 실시예에도 적용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 가변 저항 소자가 싱글 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 3을 참조하면, X축은 가변 저항 소자를 포함하는 싱글 비트 메모리 장치의 저항을 나타내고, Y축은 싱글 비트 메모리 셀들의 개수를 나타낸다. 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')는 가변 저항 물질층(12)의 저항 상태에 따라 데이터 '0' 또는 데이터 '1'을 기억하는 싱글 비트(single bit) 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다.
본 실시예에서, 데이터 '1'은 저저항(즉, 셋(set) 저항) 상태인 경우에 대응되고, 데이터 '0'은 고저항(즉, 리셋(reset) 저항) 상태인 경우에 대응되는 것으로 결정될 수 있다. 가변 저항 소자(10)에 데이터 '1'을 기입하는 동작은 셋(set) 동작이라고 할 수 있고, 데이터 '0'을 기입하는 동작은 리셋(reset) 동작이라고 할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 데이터 '1'이 고저항 상태에 대응되고, 데이터 '0'이 저저항 상태에 대응되는 것으로 결정될 수도 있다. 이하에서는 저저항인 셋(set) 저항을 제1 저항으로 지칭하고, 고저항인 리셋(reset) 저항을 제2 저항으로 지칭하기로 한다.
싱글 비트 비휘발성 메모리 소자에 데이터 '1'이 기입된 경우 싱글 비트 비휘발성 메모리 소자는 '온(ON)' 상태이고, 싱글 비트 비휘발성 메모리 소자에 데이터 '0'이 기입된 경우 싱글 비트 비휘발성 메모리 소자는 '오프(OFF)' 상태에 대응될 수 있다. 이때, 싱글 비트 비휘발성 메모리 소자의 신뢰성을 향상시키기 위해서는, 싱글 비트 비휘발성 메모리 소자의 '온' 상태와 '오프' 상태 사이에 충분한 센싱 마진(sensing margin, SM)이 확보되어야 한다.
도 4는 본 발명의 일 실시예에 따른 가변 저항 소자가 멀티 비트 메모리 장치에 포함되는 경우 가변 저항 소자의 저항 분포를 개략적으로 나타내는 그래프이다.
도 4를 참조하면, X축은 가변 저항 소자를 포함하는 멀티 비트 메모리 장치의 저항을 나타내고, Y축은 멀티 비트 메모리 셀들의 개수를 나타낸다. 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')는 가변 저항 물질층(12)의 저항 상태에 따라 데이터 '00', 데이터 '01', 데이터 '10' 또는 데이터 '11'을 기억하는 멀티 비트(multi bit) 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다.
본 실시예에서, 데이터 '11'은 저저항 상태인 경우에 대응되고, 데이터 '01', 데이터 '10' 및 데이터 '00'은 고저항 상태인 경우에 대응되는 것으로 결정될 수 있다. 가변 저항 소자(10)에 데이터 '11'을 기입하는 동작은 셋 동작이라고 할 수 있고, 데이터 '01', 데이터 '10' 및 데이터 '00'을 기입하는 동작은 리셋 동작이라고 할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 데이터 '11'이 고저항 상태에 대응되고, 데이터 '01', 데이터 '10' 및 데이터 '00'이 저저항 상태에 대응되는 것으로 결정될 수도 있다.
멀티 비트 비휘발성 메모리 소자에 데이터 '11'이 기입된 경우 멀티 비트 비휘발성 메모리 소자는 '온' 상태이고, 멀티 비트 비휘발성 메모리 소자에 데이터 '01', 데이터 '10' 또는 데이터 '00'이 기입된 경우 멀티 비트 비휘발성 메모리 소자는 '오프' 상태에 대응될 수 있다. 이때, 멀티 비트 비휘발성 메모리 소자의 신뢰성을 향상시키기 위해서는, 멀티 비트 비휘발성 메모리 소자의 '온' 상태와 '오프' 상태 사이에 충분한 센싱 마진(SM1)이 확보되어야 한다. 나아가, 멀티 비트 비휘발성 메모리 소자는 세 가지의 데이터가 '오프' 상태에 대응될 수 있으므로, '오프' 상태에 대응되는 데이터들 사이에도 충분한 센싱 마진(SM2, SM3)이 확보되어야 한다.
나아가, 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')는 가변 저항 물질층(12)의 저항 상태에 따라 데이터 '000', 데이터 '001', 데이터 '010', 데이터 '011', 데이터 '100', 데이터 '101', 데이터 '110' 또는 데이터 '111'을 기억하는 3-비트 비휘발성 메모리 소자와 같은 반도체 장치로 이용될 수 있다. 더 나아가, 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')는 가변 저항 물질층(12)의 저항 상태에 따라 4-비트 이상의 멀티 비트 비휘발성 메모리 소자와 같은 반도체 장치에도 이용될 수 있다.
도 5는 도 1의 가변 저항 소자에 인가되는 동작 전압들의 일 예를 나타내는 그래프이다. 도 6은 도 5에 따른 동작 전압들을 인가한 경우 가변 저항 소자에 흐르는 전류를 나타내는 그래프이다.
도 5를 참조하면, X축은 시간을 초 단위로 나타내고, Y축은 가변 저항 소자에 인가되는 전압을 V 단위로 나타낸다. 이때, 가변 저항 소자(10)에 인가되는 전압은 상부 전극(13)과 하부 전극(11)에 인가되는 전압의 차이로서, 구체적으로, 하부 전극(11)의 전압을 기준으로 할 때에 상부 전극(13)의 전압일 수 있다.
먼저, 가변 저항 소자(10)에 셋 전압(VSET)이 인가되고, 셋 전압(VSET)이 인가된 가변 저항 소자(10)에 흐르는 전류를 감지하기 위하여 독출 전압(VREAD)이 인가될 수 있다. 이와 같이, 가변 저항 소자(10)에 셋 전압(VSET)과 독출 전압(VREAD)이 연속적으로 인가되는 것을 셋 사이클(set cycle)이라고 할 수 있다. 가변 저항 소자(10)에 셋 전압(VSET)이 인가되면, 가변 저항 소자(10)는 고저항 상태에서 저저항 상태로 전환될 수 있고, 이로써, 가변 저항 소자(10)에는 전류가 흐를 수 있다.
다음으로, 가변 저항 소자(10)에 리셋 전압(VRESET)이 인가되고, 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 전류를 감지하기 위하여 독출 전압(VREAD)이 인가될 수 있다. 이와 같이, 가변 저항 소자(10)에 리셋 전압(VRESET)과 독출 전압(VREAD)이 연속적으로 인가되는 것을 리셋 사이클(reset cycle)이라고 할 수 있다. 가변 저항 소자(10)에 리셋 전압(VRESET)이 인가되면, 가변 저항 소자(10)는 저저항 상태에서 고저항 상태로 전환될 수 있고, 이로써, 가변 저항 소자(10)에는 전류가 거의 흐르지 않을 수 있다.
본 실시예에서, 셋 전압(VSET)과 리셋 전압(VRESET)은 서로 반대되는 극성을 가질 수 있고, 이와 같이, 셋 전압(VSET)과 리셋 전압(VRESET)의 극성이 서로 반대되는 가변 저항 소자(10)를 양극성(bipolar) 가변 저항 소자라고 한다. 도 5의 그래프에서, 가변 저항 소자(10)의 셋 전압(VSET)은 음의 값을 가지고, 리셋 전압(VRESET)은 양의 값을 가진다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 가변 저항 소자(10)의 가변 저항 물질층(12)에 포함된 물질의 종류에 따라 셋 전압(VSET)은 양의 값을 가지고, 리셋 전압(VRESET)은 음의 값을 가질 수도 있다.
가변 저항 소자(10)에서 셋 전압(VSET)과 리셋 전압(VRESET)의 인가 시간은 1 μs 내지 1ns 범위일 수 있으며, 인가되는 펄스의 형태는 직사각형, 톱니형, 사다리꼴 등 다양한 형태로 조절될 수 있다.
한편, 도시되지는 않았으나, 가변 저항 소자(10)가 멀티 비트 비휘발성 메모리 소자에 이용되는 경우에는, 멀티 비트 비휘발성 메모리 소자에 오프 상태에 해당하는 서로 다른 데이터를 기입하기 위하여 서로 다른 전압 레벨을 가지는 제1 내지 제3 리셋 전압이 인가될 수 있다. 예를 들어, 데이터 '00'을 기입하기 위한 제3 리셋 전압의 전압 레벨은 데이터 '10'을 기입하기 위한 제2 리셋 전압의 전압 레벨보다 높을 수 있고, 제2 리셋 전압의 전압 레벨은 데이터 '01'을 기입하기 위한 제1 리셋 전압의 전압 레벨보다 높을 수 있다.
도 6은 도 5에 따른 동작 전압들을 인가한 경우 가변 저항 소자에 흐르는 전류를 나타내는 그래프이다.
도 6을 참조하면, X축은 셋 사이클 또는 리셋 사이클의 횟수를 나타내고, Y축은 전류를 A 단위로 나타낸다. 이때, 셋 사이클 이후에 가변 저항 소자(10)에 흐르는 전류, 즉, 가변 저항 소자(10)에 셋 전압(VSET)을 인가한 후 독출 전압(VREAD)을 인가함으로써 감지한 전류를 셋 전류(ISET)라고 한다. 또한, 리셋 사이클 이후에 가변 저항 소자(10)에 흐르는 전류, 즉, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가한 후 독출 전압(VREAD)을 인가함으로써 감지한 전류를 리셋 전류(IRESET)라고 한다.
도 6에서, 셋 전류(ISET)는 약 1.00E-5 A 정도의 전류 레벨을 유지하는데, 이때, 셋 전류(ISET)는 셋 사이클의 횟수에 관계 없이 일정한 전류 레벨을 유지하는 것을 알 수 있다. 반면, 리셋 전류(IRESET)는 상대적으로 큰 산포를 가지며, 약 1.00E-9 내지 약 1.00E-7 정도의 전류 레벨을 가지는데, 이때, 리셋 전류(IRESET)는 리셋 사이클의 횟수에 관계 없이 비선형적인 분포를 보이는 것을 알 수 있다.
이와 같이, 가변 저항 소자(10)의 셋 전류(ISET)는 산포가 크지 않은 반면, 리셋 전류(IRESET)는 산포가 상대적으로 크다. 이에 따라, 가변 저항 소자(10)의 '온' 상태와 '오프' 상태 사이에 센싱 마진이 충분히 확보되지 않을 경우 가변 저항 소자(10)는 메모리 소자로 이용되기가 어렵다. 특히, 가변 저항 소자(10)가 멀티 비트 비휘발성 메모리 소자에 이용되는 경우에는 오프 상태에 해당하는 데이터들을 명확하게 구분해야 할 필요성이 더욱 커지는데, 해당 데이터들 사이에 센싱 마진이 충분히 확보되지 않을 경우 멀티 비트 비휘발성 메모리 소자의 신뢰성은 크게 떨어진다.
도 7은 메모리 소자의 신뢰성을 확보하기 위한 일 예인 셋 전압 조절(VSET modulation) 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 7을 참조하면, 반도체 장치의 동작 방법은 예를 들어, 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')를 포함하는 반도체 장치의 동작 방법일 수 있다. 이하에서는, 도 1에 도시된 가변 저항 소자(10)를 예로 하여 본 실시예에 따른 반도체 장치의 동작 방법을 설명하기로 한다.
먼저, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가한다(S110). 이에 따라, 가변 저항 소자(10)의 저항은 저저항에서 고저항으로 변경될 수 있으며, 다시 말해, 가변 저항 소자(10)는 '온' 상태에서 '오프' 상태로 전환될 수 있다. 예를 들어, 리셋 전압(VRESET)은 약 4.5 V 일 수 있다.
이후, 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S120). 구체적으로, 절대 값이 리셋 전압(VRESET)보다 작은 독출 전압(VREAD)을 가변 저항 소자(10)에 인가하여, 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지할 수 있다.
리셋 전류(IRESET)가 감지되면, 감지된 리셋 전류(IRESET)의 산포를 기초로 하여 가변 저항 소자(10)에 인가할 셋 전압(VSET)을 조절한다(S130). 구체적으로, 감지된 리셋 전류(IRESET)의 산포, 즉, 가변 저항 소자(10)의 오프 저항(ROFF)의 산포를 기초로 하여 셋 전압(VSET)의 절대 값 또는 펄스 폭을 조절할 수 있다.
셋 전압(VSET) 조절 단계(S330) 동안, 셋 전압(VSET)의 절대값 및 펄스 폭 중 적어도 하나가 변경될 수 있다. 이때 셋 전압(VSET)은 감지된 상기 제1 전류의 산포가 클수록 그 변화량이 크도록 조절될 수 있다.
이후, 가변 저항 소자(10)에 조절된 셋 전압(VSET)을 인가한다(S140). 이에 따라, 가변 저항 소자(10)의 저항은 고저항에서 저저항으로 변경될 수 있으며, 다시 말해, 가변 저항 소자(10)는 '오프' 상태에서 '온' 상태로 전환될 수 있다.
또한, 반도체 장치의 동작 방법은, 셋 전압(VSET)이 인가된 가변 저항 소자(10)에 흐르는 셋 전류(ISET)를 감지하는 단계를 더 포함할 수 있다. 구체적으로, 절대 값이 셋 전압(VSET)보다 작은 독출 전압(VREAD)을 인가하여, 셋 전압(VSET)이 인가된 가변 저항 소자(10)에 흐르는 셋 전류(ISET)를 감지할 수도 있다.
이후, 가변 저항 소자(10)에 리셋 전압(VRESET)을 다시 인가한다(S150). 조절된 셋 전압(VSET)이 인가된 후 다시 리셋 전압(VRESET)을 인가함으로써, 가변 저항 소자의 에너지가 상대적으로 균일하게 될 수 있다. 따라서 리셋 전압(VRESET)이 인가되어 가변 저항 소자가 '오프' 상태로 변화한 경우 가변 저항 소자의 오프 저항(ROFF)의 산포가 상당히 감소될 수 있다.
도 8은 도 7의 셋 전압 조절 단계(S130)를 보다 구체적으로 나타낸 흐름도이다.
도 8을 참조하면, 셋 전압 조절 단계(S130)에서, 리셋 전류(IRESET)가 제1 범위 내에 포함되는지 판단한다(S1311). 반도체 장치의 신뢰성을 더욱 향상시키고자 하는 경우에 상기 제1 범위는 더욱 좁게 결정될 수 있다.
제1 범위 내에 포함되는지를 판단한 결과(S1311), 리셋 전류(IRESET)가 상기 제1 범위 내에 포함되는 경우에는 셋 전압(VSET)을 유지한다(S1315). 즉, 리셋 전류(IRESET)가 정해진 제1 범위 내에 포함되는 경우 신뢰성에 문제가 없어 셋 전압을 변경할 필요성이 크지 않으므로, 셋 전압(VSET)을 유지시키는 것으로 결정할 수 있다(S1315).
제1 범위 내에 포함되는지를 판단한 결과(S1311), 리셋 전류(IRESET)가 상기 제1 범위 내에 포함되지 않는 경우, 리셋 전류의 감지 레벨(IRESET)이 리셋 전류의 평균 레벨(IRESET _M)보다 작은지 판단한다(S1312).
리셋 전류의 평균 레벨(IRESET _M)보다 작은지를 판단한(S1312) 결과, 리셋 전류의 감지 레벨(IRESET)이 리셋 전류의 평균 레벨(IRESET _M)보다 작은 경우에는 셋 전압(VSET)이 증가되도록 셋 전압(VSET)을 변경한다(S1313). 리셋 전류의 감지 레벨(IRESET)이 리셋 전류의 평균 레벨(IRESET _M)보다 작으면, 가변 저항 소자(10)를 '오프' 상태에서 '온' 상태로 전환시키기 위해 필요한 에너지 레벨이 상대적으로 큼(즉, 언더슈트(undershoot) 상태)을 의미하므로, 셋 전압(VSET)을 증가시킨다(S1313).
한편, 리셋 전류의 평균 레벨(IRESET _M)보다 작은지를 판단한 결과(S1312), 리셋 전류의 감지 레벨(IRESET)이 리셋 전류의 평균 레벨(IRESET _M)보다 큰 경우에는 셋 전압(VSET)이 감소되도록 셋 전압(VSET)을 변경한다(S1314). 리셋 전류의 감지 레벨(IRESET)이 리셋 전류의 평균 레벨(IRESET _M)보다 크면, 가변 저항 소자(10)를 '오프' 상태에서 '온' 상태로 전환시키기 위해 필요한 에너지 레벨은 상대적으로 작음(즉, 오버슈트(overshoot) 상태)을 의미하므로, 셋 전압(VSET)을 감소시킨다(S1314).
따라서, 단계들(S1313, S1314)에서 상술한 바와 같이, 리셋 전류의 산포에 따라 셋 전압(VSET)이 증가 또는 감소되도록 셋 전압(VSET)을 변경시킴으로써, 가변 저항 소자(10)가 '온' 상태인 경우 가변 저항 소자(10)의 에너지 레벨이 상대적으로 균일해질 수 있다.
도 9는 메모리 소자의 신뢰성을 확보하기 위한 다른 예인 CSPP(constant step pulse program) 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다.
도 9를 참조하면, 반도체 장치의 동작 방법은 예를 들어, 도 1에 도시된 가변 저항 소자(10) 또는 도 2에 도시된 가변 저항 소자(10')를 포함하는 반도체 장치의 동작 방법일 수 있다. 이하에서는, 도 1에 도시된 가변 저항 소자(10)를 예로 하여 본 실시예에 따른 반도체 장치의 동작 방법을 설명하기로 한다.
먼저, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가한다(S110). 이에 따라, 가변 저항 소자(10)의 저항은 저저항에서 고저항으로 변경될 수 있으며, 다시 말해, 가변 저항 소자(10)는 '온' 상태에서 '오프' 상태로 전환될 수 있다.
가변 저항 소자(10)가 멀티 비트 비휘발성 메모리 소자에 이용되는 경우, 오프 상태를 가지는 서로 다른 데이터 '01', '10' 또는 '00'을 기입하기 위하여 제1 내지 제3 리셋 전압이 각각 인가될 수 있다. 예를 들어, 멀티 비트 비휘발성 메모리 소자에 데이터 '01'을 기입하기 위한 제1 리셋 전압은 약 4.3 V이고, 데이터 '10'을 기입하기 위한 제2 리셋 전압은 약 4.5 V이며, 데이터 '00'을 기입하기 위한 제3 리셋 전압은 약 4.7 V일 수 있다.
이후, 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S120). 구체적으로, 절대 값이 리셋 전압(VRESET)보다 작은 독출 전압(VREAD)을 가변 저항 소자(10)에 인가하여, 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지할 수 있다. 예를 들어, 독출 전압(VREAD)은 리셋 전압(VRESET) 및 셋 전압(VSET)보다 작을 수 있고, 예를 들어 약 0.5 V일 수 있다.
리셋 전류(IRESET)가 감지되면, 감지된 리셋 전류(IRESET)의 산포를 기초로 하여 가변 저항 소자에 리셋 전압(VRESET)을 재인가하는 CSPP 단계(S230)를 수행한다. 여기서 제2 범위는 가변 저항 소자(10)의 온 전류와 오프 전류 사이에 충분한 센싱 마진을 확보하기 위하여 미리 결정될 수 있다. 반도체 장치의 신뢰성을 더욱 향상시키고자 하는 경우, 상기 제2 범위는 더욱 좁게 결정될 수 있다.
CSPP 단계(S230)에서, 감지된 리셋 전류(IRESET)가 제2 범위 내에 포함되는지를 판단한다(S230). 감지된 리셋 전류(IRESET)가 제2 범위 내에 포함되는 경우, 데이터 기입 절차를 종료한다. 한편, 감지된 리셋 전류(IRESET)가 제2 범위 내에 포함되지 않는 경우, 가변 저항 소자(10)에 리셋 전압(VRESET)을 재인가한다. 예를 들어, 따라서, 가변 저항 소자(10)에 재인가되는 리셋 전압(VRESET)은 기존에 인가된 리셋 전압(VRESET)과 동일한 전압 레벨을 가지고 동일한 펄스 폭을 가질 수 있다.
이후 가변 저항 소자에 흐르는 리셋 전류(IRESET)를 다시 감지하고(S220), CSPP 단계를 추가적으로 수행한다(S230). 즉, 상기 단계들(S220, S30)은 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 제2 범위 내에 포함될 때까지 반복적으로 수행될 수 있다. 따라서 반도체 장치의 오프 전류의 산포가 개선될 수 있으며, 결과적으로 반도체 장치의 신뢰성이 향상될 수 있다.
도 10 및 도 11은 메모리 소자의 신뢰성을 확보하기 위한 또 다른 셋 전압 조절(VSET modulation) 방법 및 CSPP 방법을 이용한 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다. 이 실시예에 따른 반도체 장치의 동작 방법은 도 7 및 도 8의 실시예들에 따른 반도체 장치의 동작 방법의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 10을 참조하면, 먼저 가변 저항 소자에 리셋 전압(VRESET)을 인가하고(S310), 가변 저항 소자에 흐르는 리셋 전류(IRESET)를 감지한다(S320). 이후 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 인가될 셋 전압(VSET)을 조절하고(S330), 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 리셋 전압(VRESET)을 재인가한다.
도 10의 반도체 장치의 동작 방법은 도 11에서 더욱 구체화될 수 있다.
셋 전압(VSET) 조절 단계(도 10의 S330)는, 도 7 및 도 8에서 설명된 바와 같이, 가변 저항 소자의 오프 저항(ROFF)이 제1 범위를 벗어나는 경우 수행될 수 있다. 즉, 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않는 경우 셋 전압(VSET)을 조절한다(S330').
셋 전압(VSET) 조절 단계(S330')에서, 리셋 전류의 감지 레벨이(IRESET)이 제1 범위의 최대값보다 크거나 제1 범위의 최소값보다 작은 경우 발생할 수 있는 가변 저항 소자의 에너지의 오버슈트(overshoot) 또는 언더슈트(undershoot)를 방지하기 위해, 셋 전압(VSET)을 감소시키거나 증가시킬 수 있다. 이러한 셋 전압 조절(VSET modulation)을 통해 가변 저항 소자(10)가 '온' 상태로 전환되는 경우 가변 저항 소자(10)에서 에너지 과잉 또는 부족이 발생하는 것을 줄일 수 있고, 결과적으로 반도체 장치의 신뢰성이 개선될 수 있다.
리셋 전압(VRESET) 재인가 단계(도 10의 S340)는, 도 9에서 설명한 바와 같이, 가변 저항 소자의 오프 저항(ROFF)이 제2 범위를 벗어나는 경우 수행될 수 있다. 즉, 리셋 전류(IRESET)가 제2 범위 내에 포함되지 않는 경우 가변 저항 소자에 리셋 전압(VRESET)이 재인가될 수 있다(S340').
더욱 구체적으로, 리셋 전류의 감지 레벨이(IRESET)이 제2 범위의 최대값보다 큰 경우, 가변 저항 소자에 리셋 전압(VRESET)이 재인가될 수 있다. 리셋 전압(VRESET)의 재인가에 의해 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 감소될 수 있고, 따라서 반도체 장치의 오프 전류의 산포가 개선될 수 있다. 비록 도 11에는 도시되지 않았지만, 도 9에서 설명된 바와 같이 저항 소자에 흐르는 리셋 전류(IRESET)가 제2 범위 내에 포함될 때까지 리셋 전압(VRESET) 재인가 단계(S340')가 반복될 수도 있으며, 결과적으로 반도체 장치의 신뢰성이 개선될 수 있다.
도 12는 메모리 소자의 신뢰성을 확보하기 위한 셋 전압 조절(VSET modulation) 방법 및 CSPP 방법을 이용한 다른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다. 이 실시예에 따른 반도체 장치의 동작 방법은 도 11의 실시예에 따른 반도체 장치의 동작 방법의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 먼저, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가하고(S410), 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S420).
이후 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 인가될 셋 전압(VSET)을 조절하고(S430), 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 리셋 전압(VRESET)을 재인가한다(S440).
셋 전압(VSET)의 조절 단계(S430)에서, 먼저 리셋 전류(IRESET)가 제1 범위 내에 포함되는지 여부를 판단한다(S431). 이를 위해 리셋 전류(IRESET)의 감지 레벨과 평균 레벨이 비교될 수 있다. 예를 들어, 리셋 전류(IRESET)의 감지 레벨과 평균 레벨의 차이가 제1 산포값(σ1) 이하인 경우, 리셋 전류(IRESET)가 제1 범위 내에 포함되는 것으로 판단하고, 리셋 전류(IRESET)의 감지 레벨과 평균 레벨의 차이가 상기 제1 산포값(σ1)보다 큰 경우, 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않는 것으로 판단할 수 있다.
리셋 전류(IRESET)가 제1 범위 내에 포함되는 경우, 셋 전압(VSET)을 유지한다(S433). 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)가 제1 범위의 최대값(I1 _ MAX)보다 크거나 제1 범위의 최소값(I1_MIN)보다 작은지 여부를 판단한다.
리셋 전류(IRESET)가 제1 범위의 최대값(I1_MAX)보다 큰 경우, 셋 전압(VSET)을 증가시킨다(S435). 리셋 전류(IRESET)가 제1 범위의 최소값(I1_MIN)보다 작은 경우, 셋 전압(VSET)을 감소시킨다(S437).
대안으로서, 상술한 단계들(S435, S437)은 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 큰지 여부를 기준으로 수행될 수도 있다. 즉, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 큰 경우, 셋 전압(VSET)을 증가시키는 단계(S435)가 수행될 수 있고, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작은 경우, 셋 전압(VSET)을 감소시키는 단계(S435)가 수행될 수 있다.
한편, 리셋 전압(VRESET)의 재인가 단계(S440)에서, 먼저 리셋 전류(IRESET)가 제2 범위 내에 포함되는지 여부를 판단한다(S441). 이를 위해 리셋 전류(IRESET)의 감지 레벨과 평균 레벨이 비교될 수 있다. 예를 들어, 리셋 전류(IRESET)의 감지 레벨과 평균 레벨의 차이가 제2 산포값(σ2) 이하인 경우, 리셋 전류(IRESET)가 제2 범위 내에 포함되는 것으로 판단하고, 리셋 전류(IRESET)의 감지 레벨과 평균 레벨의 차이가 상기 제2 산포값(σ2)보다 큰 경우, 리셋 전류(IRESET)가 제2 범위 내에 포함되지 않는 것으로 판단할 수 있다.
리셋 전류(IRESET)가 제2 범위 내에 포함되는 경우, 신뢰성 있는 데이터가 가변 저항 소자에 저장된 것으로 판단하고 데이터 기입 절차를 종료한다. 리셋 전류(IRESET)가 제2 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)가 제2 범위의 최대값(I2 _ MAX)보다 크거나 제2 범위의 최소값(I2_MIN)보다 작은지 여부를 판단한다.
리셋 전류(IRESET)가 제2 범위의 최대값(I2_MAX)보다 큰 경우, 리셋 전압(VRESET)이 재인가된다(S433). 이후 리셋 전류(IRESET) 감지 단계(S420), 셋 전압(VSET) 조절 단계(S430), 및 리셋 전압(VRESET) 재인가 단계(S440) 등이 재수행될 수 있다.
리셋 전류(IRESET)가 제2 범위의 최소값(I2_MIN)보다 작은 경우, 가변 저항 소자에 셋 전압(VSET) 조절 단계(S430)에서 얻어진 조절된 셋 전압(modulated VSET)을 인가한다(S435). 리셋 전류(IRESET)가 제2 범위의 최소값(I2_MIN)보다 작은 경우 리셋 전압(VRESET)의 재인가로 인한 데이터의 기입 레벨의 보정이 불가능하다. 따라서 신뢰성 있는 데이터의 기입을 위해서는, 가변 저항 소자에 셋 전압(VSET)을 인가함으로써 가변 저항 소자를 다시 저저항(즉, 온 저항(RON)) 상태로 되돌린 후, 가변 저항 소자에 리셋 전압이 인가되어야 한다. 다만 이 경우 가변 저항 소자에 인가되는 셋 전압(VSET)을 조절함으로써, 가변 저항 소자의 에너지의 오버슈트(overshoot) 및/또는 언더슈트(undershoot)가 방지될 수 있다.
대안으로서, 상술한 단계들(S443, S445)은 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 큰지 여부를 기준으로 수행될 수도 있다. 즉, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 큰 경우, 리셋 전압(VRESET)을 재인가하는 단계(S443)가 수행될 수 있고, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작은 경우, 조절된 셋 전압(modulated VSET)을 인가하는 단계(S445)가 수행될 수 있다.
도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다. 이 실시예에 따른 반도체 장치의 동작 방법은 도 12의 실시예에 따른 반도체 장치의 동작 방법의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
먼저, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가하고(S410), 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S420).
이후 감지된 리셋 전류(IRESET)가 검증 범위 내에 포함되는지 여부를 판단한다(S421). 상술한 단계(S421)는 가변 저항 소자에 멀티 레벨 데이터를 저장하고자 하는 경우에 선택적으로 수행될 수 있으며, 상기 검증 범위는 제2 저항(즉, 리셋(resset) 저항)에 대응되는 데이터의 전류 범위로서, 후술되는 제1 범위 및 제2 범위와 같은 산포 범위와는 다른 것임에 유의한다. 즉, 상기 검증 범위는 저장하고자 하는 멀티 레벨 데이터(예를 들어, "10, 01, 00")의 레벨과 대응될 수 있고, 상기 멀티 레벨 데이터의 신뢰도르 나타내는 지표인 제1 범위 및 제2 범위와 같은 산포 범위와는 그 범위가 다르다.
상기 감지된 리셋 전류(IRESET)가 검증 범위 내에 포함되는 경우, 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 인가될 셋 전압(VSET)을 조절하고(S430), 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 리셋 전압(VRESET)을 재인가한다(S440).
감지된 리셋 전류(IRESET)가 검증 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)가 상기 검증 범위보다 큰지 혹은 작은지를 판단한다.
리셋 전류(IRESET)가 상기 검증 범위보다 큰 경우(예를 들어, 리셋 전류(IRESET)가 상기 검증 범위의 최대값보다 큰 경우), 가변 저항 소자에 리셋 전압을 재인가한다(S424). 상기 단계(S424)는 리셋 전류(IRESET)의 산포를 기초로 가변 저항 소자에 리셋 전압(VRESET)을 재인가하는 단계(S443)과는 다른 것임에 유의한다. 즉, 단계(S443)가 리셋 전류(IRESET)가 산포 범위 내에 포함되도록 보정을 하는 것인 반면에, 단계(S424)는 리셋 전류(IRESET)가 멀티 레벨 데이터의 레벨과 대응되도록 보정을 하는 것이다. 따라서 단계(S424)의 수행 전, 리셋 전압(VRESET)의 전압 레벨을 변경시키는 단계(예를 들어, 리셋 전압(VRESET)을 증가시키는 단계)가 수행될 수 있다.
리셋 전류(IRESET)가 상기 검증 범위보다 작은 경우(예를 들어, 리셋 전류(IRESET)가 상기 검증 범위의 최소값보다 작은 경우), 가변 저항 소자에 제3 저항(예를 들어, 셋 전압(VSET))을 인가한다(S425). 즉, 가변 저항 소자를 다시 저저항(즉, 온 저항(RON)) 상태로 되돌린 후, 가변 저항 소자에 리셋 전압(VRESET)을 인가함으로써 데이터를 재기입하기 위해, 셋 전압(VSET)을 인가하는 단계(S425)가 수행될 수 있다.
셋 전압(VSET)을 조절하는 단계 동안(S430), 리셋 전류(IRESET)가 제1 범위 내에 포함되는지 여부를 판단한다(S431). 리셋 전류(IRESET)가 제1 범위 내에 포함되는 경우 셋 전압(VSET)을 유지한다(S433). 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작은지를 판단한다(S432).
리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작은 경우, 가변 저항 소자가 언더슈트(undershoot) 상태이므로 셋 전압(VSET)을 증가시킨다(S435). 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작지 않은 경우(즉, 상기 감지 레벨이 상기 평균 레벨 보다 큰 경우), 가변 저항 소자가 오버슈트(overshoot) 상태이므로 셋 전압(VSET)을 감소시킨다(S437).
리셋 전압(VRESET)을 재인가하는 단계(S440) 동안, 리셋 전류(IRESET)가 제2 범위 내에 포함되는지 여부를 판단한다(S441).
리셋 전류(IRESET)가 제2 범위 내에 포함되는 경우, 신뢰성 있는 데이터가 가변 저항 소자에 저장된 것으로 판단하고 데이터 기입 절차를 종료한다. 선택적으로 가변 저항 소자에 셋 전압(VSET)을 인가하는 단계(S450)가 더 수행될 수 있다. 상기 단계(S450) 동안 인가되는 셋 전압(VSET)은 조절된 셋 전압(modulated VSET)일 수 있다. 나아가, 상기 단계(S450)는 상기 가변 저항 소자에 저장된 데이터의 소거 동작 동안 수행될 수 있다.
리셋 전류(IRESET)가 제2 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)가 상기 제2 범위의 최대값(I2 _ MAX)보다 크거나 상기 제2 범위의 최소값(I2_MIN)보다 작은지를 판단하고, 그에 따라 리셋 전압(VRESET)을 재인가(S443)하거나 조절된 셋 전압(modulated VSET)을 인가(S445)할 수 있음은 상술한 바와 같다.
도 14는 도 13의 흐름도에 따라 수행되는 반복 동작을 나타낸 동작 테이블이다.
도 14를 참조하면, 먼저 리셋 전류(IRESET)가 제1 범위 및 제2 범위 내에 포함되지 않고, 리셋 전류(IRESET)가 제1 범위의 최대값 및 제2 범위의 최대값보다 큰 경우를 가정한다. 이 경우 단계들(S410, S431)이 수행되어 셋 전압(VSET)은 감소되도록 조절된다(S437). 한편 단계(S443)에 의해 리셋 전압(VRESET)이 재인가된다. 따라서 저저항(즉, 오버슈트(overshoot)) 상태인 가변 저항 소자의 산포가 개선될 수 있다. 선택적으로, 단계(S450) 동안, 감소된(즉, 조절된) 셋 전압(VSET)이 가변 저항 소자에 인가될 수 있다.
리셋 전류(IRESET)가 제1 범위 및 제2 범위 내에 포함되는 경우를 가정한다. 이 경우 단계들(S410, S431)이 수행되어 셋 전압(VSET)은 유지된다(S433). 가변 저항 소자의 신뢰성이 확보된 상태이므로 별도의 조치 없이 데이터 기입 절차가 종료된다. 선택적으로, 단계(S450) 동안, 기존(즉, 조절되지 않은) 셋 전압(VSET)이 가변 저항 소자에 인가될 수 있다.
리셋 전류(IRESET)가 제1 범위 및 제2 범위 내에 포함되지 않고, 리셋 전류(IRESET)가 제1 범위의 최소값 및 제2 범위의 최소값보다 작은 경우를 가정한다. 이 경우 단계들(S410, S431)이 수행되어 셋 전압(VSET)은 증가되도록 조절된다(S435). 이후 단계(S445)에 의해 조절된 셋 전압(modulated VSET)이 인가되고, 리셋 전압(VRESET)이 재인가된다(S443). 따라서 고저항(즉, 언더슈트(undershoot)) 상태인 가변 저항 소자의 산포가 개선될 수 있다. 선택적으로, 단계(S450) 동안, 증가된(즉, 조절된) 셋 전압(VSET)이 가변 저항 소자에 인가될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도이다. 이 실시예에 따른 반도체 장치의 동작 방법은 도 13의 실시예에 따른 반도체 장치의 동작 방법의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 15를 참조하면, 먼저, 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가하고(S410), 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S420).
셋 전압(VSET)의 조절 단계(S430)에서, 리셋 전류(IRESET)가 제1 범위 내에 포함되는지 여부를 판단한다(S431). 리셋 전류(IRESET)가 제1 범위 내에 포함되는 경우, 셋 전압(VSET)을 유지(S433)함은 상술한 바와 같다. 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)의 감지 레벨이 리셋 전류(IRESET)의 평균 레벨보다 작은지 여부를 판단한다(S432). 대안으로, 단계(S432) 동안, 리셋 전류(IRESET)가 제1 범위의 최소값(I1 _ MIN)보다 작은지 여부를 판단할 수도 있다.
리셋 전류(IRESET)의 감지 레벨이 리셋 전류의 평균 레벨보다 작은 경우(즉, 리셋 전류(IRESET)가 제1 범위의 최소값(I1_MIN)보다 큰 경우), 셋 전압(VSET)을 증가시킨다(S435). 이외의 경우(즉, 리셋 전류(IRESET)의 감지 레벨이 리셋 전류의 평균 레벨보다 큰 경우), 셋 전압(VSET)을 유지시킨다(S433).
도 13의 예에서와 달리 도 15의 경우, 리셋 전류(IRESET)의 감지 레벨이 리셋 전류의 평균 레벨보다 큰 경우(즉, 오버슈트(overshoot) 상태)에 셋 전압(VSET)을 감소시키지 않고 유지(S437')시킴에 유의한다.
탄탈늄 산화물(TaO)을 포함하는 가변 저항 소자(예를 들어, 도 2의 10')의 경우 과도한 에너지가 인가하더라도 셋 전압의 산포에 문제가 발생하지 않을 수 있으며(도 6 참조), 이러한 가변 저항 소자의 기능은 셀프-컴플라이언스(self-compliance) 기능으로 지칭될 수 있다.
도 15의 단계(S437')와 같이, 오버슈트 상태의 가변 저항 소자에 조절되지 않은 셋 전압(VSET)이 인가되는 경우, 가변 저항 소자에 과도한 에너지의 셋 전압(VSET)이 인가되므로 가변 저항 소자의 산포가 넓어지는 문제가 발생할 수 있다. 그러나 상술한 셀프-컴플라이언스 기능을 포함하는 가변 저항 소자의 경우 과도한 에너지의 셋 전압(VSET)이 인가되더라도 일정한 셋 전압(VSET)이 유지될 수 있다. 따라서 도 15의 단계(S437')와 같이 셋 전압(VSET)을 유지한 채 상기 셋 전압(VSET)을 가변 저항 소자에 인가하더라도 산포가 넓어지는 문제가 방지될 수 있다.
도 16은 도 15의 흐름도에 따라 수행되는 반복 동작을 나타낸 동작 테이블이다.
도 16을 참조하면, 리셋 전류(IRESET)가 제1 범위 및 제2 범위 내에 포함되지 않은 경우(즉, 저저항 상태)에 주목할 필요가 있다. 단계들(S410, S431, S432)이 수행되어 리셋 전류(IRESET)가 제1 범위의 최대값 및 제2 범위의 최대값보다 큼이 판단되면, 셋 전압(VSET)은 유지된다(S437'). 따라서 단계(S450) 동안 감소되지 않은(즉, 유지된) 셋 전압(VSET)이 가변 저항 소자에 인가될 수 있다.
리셋 전류(IRESET)가 제1 범위 및 제2 범위 내에 포함되는 경우를 가정한다. 이 경우 단계들(S410, S431)이 수행되어 셋 전압(VSET)은 유지된다(S433). 가변 저항 소자의 신뢰성이 확보된 상태이므로 별도의 조치 없이 데이터 기입 절차가 종료된다. 선택적으로, 단계(S450) 동안, 기존(즉, 조절되지 않은) 셋 전압(VSET)이 가변 저항 소자에 인가될 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 반도체 장치의 동작 방법을 개략적으로 나타낸 흐름도들이다. 이 실시예에 따른 반도체 장치의 동작 방법은 도 13의 실시예에 따른 반도체 장치의 동작 방법의 변형예일 수 있다. 이하 실시예들 간의 중복되는 설명은 생략하기로 한다.
도 17 및 도 18의 실시예는 도 13의 실시예에서 제1 범위와 제2 범위가 동일함을 가정한 경우를 나타낸 흐름도로 이해될 수 있다. 도 17 및 도 18을 참조하면, 먼저 가변 저항 소자(10)에 리셋 전압(VRESET)을 인가하고(S510), 리셋 전압(VRESET)이 인가된 가변 저항 소자(10)에 흐르는 리셋 전류(IRESET)를 감지한다(S520).
이후 리셋 전류(IRESET)가 산포 범위 내에 포함되는지를 판단한다(S530). 상기 산포 범위는 상술한 실시예들의 제1 범위 및 제2 범위와 대응될 수 있다. 즉, 상기 산포 범위와 상술한 실시예들의 제1 범위 및 제2 범위는 모두 같은 값을 가질 수 있다.
리셋 전류(IRESET)가 산포 범위 내에 포함되지 않는 경우, 리셋 전류(IRESET)가 산포 범위의 최대값(IMAX)보다 크거나 산포 범위의 최소값(IMIN)보다 작은지 여부를 판단한다.
리셋 전류(IRESET)가 산포 범위의 최대값(IMAX)보다 큰 경우, 가변 저항 소자에 리셋 전압(VRESET)을 재인가한다(S540). 가변 저항 소자가 산포 범위를 벗어난 상태에서 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작은 경우, 추가적인 리셋 전압(VRESET)의 인가를 통해 가변 저항 소자의 산포가 개선될 수 있음은 상술한 바와 같다.
리셋 전류(IRESET)가 산포 범위의 최소값(IMIN)보다 작은 경우, 셋 전압(VSET) 조절 및 인가 단계를 수행한다(S550). 상기 단계(S550)는 도 18에서 더욱 구체화된다. 도 18에 나타난 바와 같이, 셋 전압(VSET) 조절 및 인가 단계(S550)는 셋 전압(VSET)이 증가되도록 셋 전압(VSET)을 변경하는 단계(S553) 및 가변 저항 소자에 변경된(즉, 증가된) 셋 전압(VSET)을 인가하는 단계(S555)를 포함할 수 있다. 가변 저항 소자가 산포 범위를 벗어난 상태에서 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 큰 경우, 조절된 셋 전압(modulated VSET)의 인가를 통해 가변 저항 소자의 산포가 개선될 수 있음은 상술한 바와 같다.
도 19는 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행된 결과 나타나는 리셋 전류를 측정한 실험 결과를 도시한다.
도 19에 나타난 바와 같이, 이전의 실시예들을 이용하여 i) 가변 저항 소자에 조절된 셋 전압(modulated VSET) 및 리셋 전압(VRESET)을 인가하고, ii) 가변 저항 소자가 산포 범위 내에 포함될 때까지 리셋 전압(VRESET)을 반복해서 재인가한 결과, 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 산포 범위 내에 위치함을 알 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안 조절된 셋 전압(modulated VSET)의 전압 변화를 나타낸 실험 결과이다. 또한 도 21은 도 20의 조절된 셋 전압(modulated VSET)의 전압 분포를 나타내는 실험 결과이다.
도 20을 참조하면, 리셋 전류(IRESET)가 제1 범위 내에 포함되는지 여부에 따라 셋 전압(VSET)이 조절된다. 예를 들어, 가변 저항 소자가 "00" 상태의 오프 저항을 갖도록 프로그램 된 경우, 첫 번째 프로그램 사이클에서는 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 제1 범위 내에 포함되어 셋 전압(VSET)이 -3.0 V로 유지되었다. 반면에 첫 번째 프로그램 사이클에서는 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 제1 범위 내에 포함되지 않고, 리셋 전류(IRESET)의 감지 레벨이 평균 레벨보다 작아 셋 전압(VSET)이 약 -2.95 V로 증가되었다.
도 21을 참조하면, 종래의 반도체 장치의 동작 방법에 의하면 가변 저항 소자에 인가되는 셋 전압(VSET)은 -3.0 V 로 균일하였다. 그러나 본 발명의 실시예들에 따른 반도체 장치의 동작 방법에 의하면 -3.1 V 내지 -2.9 V 사이의 다양함 범위의 조절된 셋 전압(VSET)이 가변 저항 소자에 인가된다. 이러한 조절된 셋 전압(VSET)의 인가로 인해 가변 저항 소자의 산포가 개선될 수 있고, 나아가 셋 전압(VSET)의 분포에 따라 전력 절감 효과도 달성될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안, 가변 저항 소자에 리셋 전압(VRESET)을 반복해서 재인가한 회수를 나타낸 실험 결과이다.
도 22를 참조하면, 리셋 전류(IRESET)가 제2 범위 내에 포함되는지 여부에 따라 리셋 전압(VRESET)이 재인가된다. 예를 들어, 가변 저항 소자가 "00" 상태의 오프 저항을 갖도록 프로그램 된 경우, 첫 번째 프로그램 사이클에서는 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 제2 범위 내에 포함되지 않아 리셋 전압(VRESET)이 1회 재인가되었다. 반면에 두 번째 프로그램 사이클에서는 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 제2 범위 내에 포함되어, 리셋 전압(VRESET)이 재인가되지 않고 프로그램 단계가 종료되었다.
도 22에 나타난 실험 결과를 살피면, 가변 저항 소자가 "10" 상태로 프로그램 되는 경우에 비해 가변 저항 소자가 "01" 또는 "00" 상태로 프로그램 되는 경우 리셋 전압(VRESET)의 재인가가 다수 회 수행됨을 알 수 있다. 이는 "10" 상태에 비하여 "01" 또는 "00" 상태가 온 셀(즉, "11") 상태로부터 더욱 멀리 떨어져 있기 때문에 더욱 큰 전압 인가(혹은 더욱 긴 시간동안의 전압 인가)를 요하므로, 가변 저항 소자에 인가되는 전압의 단위가 커지게 되어 결과적으로 산포가 넓어지는 문제가 더욱 빈번하게 발생하기 때문이다.
그러나 본 발명의 실시예들에 따르면, 가변 저항 소자가 "01" 또는 "00" 상태로 프로그램 되는 경우에도 상술한 리셋 전압(VSESET)의 반복적 인가를 통해 산포 문제가 개선될 수 있다. 즉, 본 발명의 기술적 사상에 의한 반도체 장치의 동작 방법은 특히 멀티 레벨의 데이터를 기입하고자 하는 경우에 있어서 더욱 유리한 기술적 특징을 가짐이 이해될 것이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법이 수 회 수행되는 동안, 가변 저항 소자에 흐르는 리셋 전류(IRESET)를 반복해서 측정한 실험 결과를 나타낸다.
도 23을 참조하면, 종래의 반도체 장치의 동작 방법에 의하면 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 약 1.00E-6.5 내지 약 1.00E-5.8 정도에 분포하여 비교적 넓은 산포를 가짐을 알 수 있다. 그러나 본 발명의 실시예들에 따른 반도체 장치의 동작 방법에 의하면 가변 저항 소자에 흐르는 리셋 전류(IRESET)가 약 1.00E-6.5 내지 약 1.00E-6.0 정도에 분포하여 비교적 좁은 산포를 가짐을 알 수 있다. 결국 본 발명의 기술적 사상에 의한 반도체 장치의 동작 방법은 가변 저항 소자의 산포를 개선시킬 수 있다.
도 24는 본 발명의 일 실시예에 따른 가변 저항 소자를 포함하는 반도체 장치를 나타내는 회로도이다.
도 24를 참조하면, 반도체 장치는 예를 들어, 비휘발성 메모리 장치일 수 있고, 비휘발성 메모리 장치의 단위 셀(MC1)은 가변 저항 소자(R) 및 다이오드(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 도 1에 도시된 가변 저항 소자(10)와 실질적으로 동일하게 구현될 수 있다. 가변 저항 소자(R)의 일단은 비트라인(BL)에 연결되고 타단은 다이오드(D)에 연결된다. 다이오드(D)는 양방향으로 동작 가능하며, 워드라인(WL)에 인가되는 전압에 따라 단위 셀(MC1)에 대한 선택 동작을 수행할 수 있다.
반도체 장치가 싱글 비트 비휘발성 메모리 소자인 경우, 가변 저항 소자(R)에 리셋 전압이 인가되면 가변 저항 소자(R)는 저저항에서 고저항으로 변화되어 데이터 '0'이 기입될 수 있고, 셋 전압이 인가되면 가변 저항 소자(R)는 고저항에서 저저항으로 변화되어 데이터 '1'이 기입될 수 있다. 이때, 반도체 장치에 데이터 '0'을 기입하는 동작을 수행할 경우에, 가변 저항 소자(R)에 흐르는 전류가 소정의 전류 범위 내에 포함될 때까지, 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다.
한편, 반도체 장치가 멀티 비트 비휘발성 메모리 소자인 경우, 가변 저항 소자(R)에 제1 리셋 전압이 인가되면 가변 저항 소자(R)는 저저항에서 제1 고저항으로 변화되어 데이터 '01'이 기입될 수 있고, 제1 리셋 전압보다 전압 레벨이 높은 제2 리셋 전압이 인가되면 가변 저항 소자(R)는 제2 고저항으로 변화되어 데이터 '10'이 기입될 수 있으며, 제2 리셋 전압보다 전압 레벨이 높은 제3 리셋 전압이 인가되면 가변 저항 소자(R)는 제3 고저항으로 변화되어 데이터 '00'이 기입될 수 있고, 셋 전압이 인가되면 가변 저항 소자(R)는 제1 내지 제3 고저항에서 저저항으로 변화되어 데이터 '11'이 기입될 수 있다.
반도체 장치에 대해 데이터 '01'을 기입하는 동작을 수행할 경우에, 제1 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제1 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다. 또한, 반도체 장치에 데이터 '10'을 기입하는 동작을 수행할 경우에, 제2 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제2 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다. 또한, 반도체 장치에 데이터 '00'을 기입하는 동작을 수행할 경우에 제3 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제3 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다.
도 25는 본 발명의 다른 실시예에 따른 가변 저항 소자를 포함하는 반도체 장치를 나타내는 회로도이다.
도 25를 참조하면, 반도체 장치는 예를 들어, 비휘발성 메모리 장치일 수 있고, 비휘발성 메모리 장치의 단위 셀(MC2)은 가변 저항 소자(R) 및 액세스 트랜지스터(T)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 도 1에 도시된 가변 저항 소자(10)와 실질적으로 동일하게 구현될 수 있다. 가변 저항 소자(R)의 일단은 비트라인(BL)에 연결되고 타단은 액세스 트랜지스터(T)에 연결된다. 액세스 트랜지스터(T)는 워드라인(WL)에 연결되는 게이트, 가변 저항 소자(R)의 타단에 연결되는 드레인 및 소스 라인(SL)에 연결되는 소스를 가진다. 이때, 액세스 트랜지스터(T)는 워드라인(WL)에 인가되는 전압에 따라 온/오프되어 단위 셀(MC2)에 대한 선택 동작을 수행할 수 있다.
반도체 장치가 싱글 비트 비휘발성 메모리 소자인 경우, 가변 저항 소자(R)에 리셋 전압이 인가되면 가변 저항 소자(R)는 저저항에서 고저항으로 변화되어 데이터 '0'이 기입될 수 있고, 셋 전압이 인가되면 가변 저항 소자(R)는 고저항에서 저저항으로 변화되어 데이터 '1'이 기입될 수 있다. 이때, 반도체 장치에 데이터 '0'을 기입하는 동작을 수행할 경우에, 가변 저항 소자(R)에 흐르는 전류가 소정의 전류 범위 내에 포함될 때까지, 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다.
한편, 반도체 장치가 멀티 비트 비휘발성 메모리 소자인 경우, 가변 저항 소자(R)에 제1 리셋 전압이 인가되면 가변 저항 소자(R)는 저저항에서 제1 고저항으로 변화되어 데이터 '01'이 기입될 수 있고, 제1 리셋 전압보다 전압 레벨이 높은 제2 리셋 전압이 인가되면 가변 저항 소자(R)는 제2 고저항으로 변화되어 데이터 '10'이 기입될 수 있으며, 제2 리셋 전압보다 전압 레벨이 높은 제3 리셋 전압이 인가되면 가변 저항 소자(R)는 제3 고저항으로 변화되어 데이터 '00'이 기입될 수 있고, 셋 전압이 인가되면 가변 저항 소자(R)는 제1 내지 제3 고저항에서 저저항으로 변화되어 데이터 '11'이 기입될 수 있다.
반도체 장치에 대해 데이터 '01'을 기입하는 동작을 수행할 경우에, 제1 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제1 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다. 또한, 반도체 장치에 데이터 '10'을 기입하는 동작을 수행할 경우에, 제2 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제2 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다. 또한, 반도체 장치에 데이터 '00'을 기입하는 동작을 수행할 경우에 제3 리셋 전압이 인가된 가변 저항 소자(R)에 흐르는 전류가 제1 전류 범위 내에 포함될 때까지, 제3 리셋 전압은 가변 저항 소자(R)에 반복적으로 인가될 수 있다.
도 26는 도 25의 반도체 장치의 일 예를 나타내는 단면도이다.
도 26를 참조하면, 반도체 기판(1500)의 소정 영역에 소자 분리막(1505)이 제공되어 활성 영역을 한정한다. 활성 영역 내에 서로 이격된 드레인 영역(1510) 및 소스 영역(1515)이 제공된다. 드레인 영역(1510) 및 소스 영역(1515) 사이의 활성 영역 상에는 게이트 절연막(1520)이 배치되고, 게이트 절연막(1520) 상에는 게이트 전극(1525)이 배치된다. 이때, 게이트 전극(1525)은 연장되어 워드라인의 역할을 하거나 워드라인과 연결될 수 있다. 이러한 게이트 전극(1525), 드레인 영역(1510) 및 소스 영역(1515)은 액세스 트랜지스터(T)를 구성한다.
액세스 트랜지스터(T) 상에는 제1 층간 절연막(1530)이 형성되고, 제1 층간 절연막(1530) 내에는 제1 및 제2 콘택 플러그들(CP1, CP2)이 형성된다. 소스 영역(1515)은 제1 콘택 플러그(CP1)에 의해 소스 라인(SL)에 연결될 수 있고, 드레인 영역(1510)은 제2 콘택 플러그(CP2)에 의해 하부 전극(1540)에 연결될 수 있다.
제1 층간 절연막(1530) 상에는 제2 층간 절연막(1560)이 형성되고, 제2 층간 절연막(1560) 내의 일부 영역에는 하부 전극(1540), 가변 저항 물질층(1545) 및 상부 전극(1550)이 순차적으로 형성된다. 상부 전극(1550)은 제3 콘택 플러그(CP3)를 통해 비트라인(1570)과 연결될 수 있다. 이러한 하부 전극(1540), 가변 저항 물질층(1545) 및 상부 전극(1550)은 가변 저항 소자(R)를 구성하고, 가변 저항 소자(R)는 도 1의 가변 저항 소자(10)에 대응된다.
액세스 트랜지스터(T) 및 도 24에서 설명된 다이오드(도 24의 D)는 선택 소자로서, 가변 저항 소자와 직렬로 연결될 수 있다. 반도체 장치 내에 포함된 제어부(미도시)는 가변 저항 소자(R)에 전압을 인가하기 위해 상기 선택 소자를 제어할 수 있으며, 이 경우 상기 제어부(미도시)는 이전 실시예들에 따를 반도체 장치의 동작 방법을 이용하여 상기 선택 소자를 제어할 수 있다.
이상에서는, 본 발명의 실시예들에 따른 가변 저항 소자가 싱글 비트 비휘발성 메모리 소자 또는 멀티 비트 비휘발성 메모리 소자와 같은 반도체 장치에 포함되는 경우에 대하여 상술하였다. 그러나, 본 발명의 실시예들에 따른 가변 저항 소자는 논리 게이트에 포함되어 로직 회로에도 적용될 수 있으며, 이때, 로직 회로의 면적을 줄일 수 있고, 집적도를 향상시킬 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 가변 저항 소자는 멤리스터(memristor)에 적용될 수 있다. 따라서, 멤리스터의 동작 방법은 이전의 실시예들에 도시된 반도체 장치의 동작 방법과 실질적으로 유사하게 구현할 수 있다. 여기서, 멤리스터는 전류의 방향과 양 등을 기억하고 기억된 전류의 방향과 양 등에 따라 저항이 변화하는 특성을 가지는 소자를 나타낸다.
도 27는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 개략도이다.
도 27를 참조하면, 메모리 카드(1600)은 제어기(1610)와 메모리(1620)를 포함하는데, 제어기(1610)와 메모리(1620)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(1610)에서 명령을 내리면, 메모리(1620)는 데이터를 전송할 수 있다. 메모리(1620)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 가변 저항 소자를 포함하는 비휘발성 메모리 장치를 포함할 수 있다.
이러한 메모리 카드(1600)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)와 같은 메모리 장치에 이용될 수 있다.
도 28은 본 발명의 일 실시예에 따른 전자 시스템을 개략적으로 나타내는 블록도이다.
도 28을 참조하면, 전자 시스템(1700)은 프로세서(1710), 메모리(1720), 입/출력 장치(1730) 및 인터페이스(1740)를 포함할 수 있다. 전자 시스템(1700)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
프로세서(1710)는 프로그램을 실행하고, 전자 시스템(1700)을 제어하는 역할을 할 수 있다. 여기서, 프로세서(1710)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1730)는 전자 시스템(1700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1700)은 입/출력 장치(1730)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 여기서, 입/출력 장치(1730)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1720)는 프로세서(1710)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(1710)에서 처리된 데이터를 저장할 수 있다. 여기서, 메모리(1720)는 상술된 본 발명의 실시예들 중 어느 하나에 따른 가변 저항 소자를 포함하는 비휘발성 메모리 장치를 포함할 수 있다.
인터페이스(1740)는 전자 시스템(1700)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 프로세서(1710), 메모리(1730), 입/출력 장치(1730) 및 인터페이스(1740)는 버스(1750)를 통하여 서로 통신할 수 있다.
예를 들어, 전자 시스템(1700)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state drive, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (23)

  1. 가변 저항 소자를 포함하는 반도체 장치의 동작 방법으로서,
    상기 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계;
    상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계;
    상기 제1 전류가 제1 범위 및 제2 범위 내에 포함되는지 판단하는 단계;
    상기 제1 전류가 상기 제1 범위 내에 포함되지 않는 경우에 수행되는, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절(modulate)하는 단계; 및
    상기 제1 전류가 상기 제2 범위 내에 포함되지 않는 경우에 수행되는, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 전압을 조절하는 단계는, 상기 제2 전압의 절대값 및 펄스 폭 중 적어도 하나를 변경하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 제1 전류가 상기 제1 범위 내에 포함되는지 판단하는 단계는, 상기 감지된 제1 전류의 감지 레벨을 평균 레벨과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 제2 전압을 조절하는 단계는,
    상기 감지 레벨이 상기 평균 레벨보다 작은 경우, 상기 제2 전압을 증가시키고,
    상기 감지 레벨이 상기 평균 레벨보다 큰 경우, 상기 제2 전압을 감소시키는 것을 특징으로 하는 반도체 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 제2 전압을 조절하는 단계는,
    감지된 상기 제1 전류의 산포가 클수록 상기 제2 전압의 변화량이 크도록 상기 제2 전압을 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 제1 전류가 상기 제1 범위 내에 포함되는 경우에 수행되는, 상기 제2 전압을 유지하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제1 전압을 재인가하는 단계는, 상기 제1 전류가 상기 제2 범위의 최대값보다 큰 경우에 수행되는 것을 특징으로 하는 반도체 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 제1 전류가 상기 제2 범위 내에 포함되지 않고 상기 제1 전류가 상기 제2 범위의 최소값보다 작은 경우에 수행되는, 상가 가변 저항 소자에 상기 조절된 제2 전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 가변 저항 소자에 상기 조절된 제2 전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 조절된 제2 전압을 인가하는 단계는, 상기 가변 저항 소자의 소거 동작 동안 수행되는 것을 특징으로 하는 반도체 장치의 동작 방법.
  11. 제1항에 있어서,
    상기 제2 저항은 상기 제1 저항보다 큰 것을 특징으로 하는 반도체 장치의 동작 방법.
  12. 제1항에 있어서,
    상기 제1 저항은 셋(set) 저항이고, 상기 제2 저항은 리셋(reset) 저항인 것을 특징으로 하는 반도체 장치의 동작 방법.
  13. 제1항에 있어서,
    상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계는, 절대값(magnitude)이 상기 제1 전압보다 작은 독출 전압을 인가하여, 상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 상기 제1 전류를 감지하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  14. 제1항에 있어서,
    상기 제1 전류가 상기 제1 범위 내에 포함되는지 판단하는 단계를 수행하기 전에, 상기 제1 전류가 상기 제2 저항에 대응되는 데이터의 전류 범위인 검증 범위 내에 포함되는지 판단하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 제1 전류가 상기 검증 범위의 최대값보다 큰 경우, 상기 제1 전압의 전압 레벨을 변경하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 가변 저항 소자에 대하여, 상기 전압 레벨이 변경된 제1 전압을 인가하는 단계 및 상기 제1 전류를 감지하는 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 제1 전류가 상기 검증 범위의 최소값보다 작은 경우, 상기 가변 저항 소자의 상기 저항이 상기 제2 저항에서 상기 제1 저항으로 변경되도록 상기 가변 저항 소자에 제3 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제3 전압이 인가된 상기 가변 저항 소자에 대하여, 상기 제1 전압을 인가하는 단계 및 상기 제1 전류를 감지하는 단계를 반복하여 수행하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  19. 가변 저항 소자를 포함하는 반도체 장치의 동작 방법으로서,
    상기 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계;
    상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계;
    상기 제1 전류의 산포를 기초로 하여, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절하는 단계; 및
    상기 제1 전류의 산포를 기초로 하여, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  20. 가변 저항 소자를 포함하는 반도체 장치의 동작 방법으로서,
    상기 가변 저항 소자의 저항이 제1 저항에서 상기 제1 저항과 다른 값인 제2 저항으로 변경되도록 상기 가변 저항 소자에 제1 전압을 인가하는 단계;
    상기 제1 전압이 인가된 상기 가변 저항 소자에 흐르는 제1 전류를 감지하는 단계;
    상기 제1 전류가 산포 범위 내에 포함되는지 판단하는 단계;
    상기 제1 전류가 상기 산포 범위 내에 포함되지 않고, 상기 제1 전류가 상기 산포 범위의 최소값보다 작은 경우, 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 증가시키는 단계; 및
    상기 제1 전류가 상기 산포 범위 내에 포함되지 않고, 상기 제1 전류가 상기 산포 범위의 최대값보다 큰 경우, 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  21. 제20항에 있어서,
    상기 가변 저항 소자에 상기 증가된 제2 전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 조절된 제2 전압이 인가된 상기 가변 저항 소자에 상기 제1 전압을 인가하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  23. 제1 전압이 인가되는 제1 저항에서 상기 제1 저항보다 큰 제2 저항으로 변화하고, 제2 전압이 인가되면 상기 제2 저항에서 상기 제1 저항으로 변화하는 가변 저항 소자;
    상기 가변 저항 소자에 직렬로 연결된 선택 소자; 및
    상기 가변 저항 소자에 전압을 인가하기 위해 상기 선택 소자를 제어하는 제어부를 포함하고,
    상기 가변 저항 소자에 상기 제1 전압을 인가한 후 상기 제1 전류가 제1 범위 및 제2 범위 내에 포함되는지 판단하여,
    상기 제1 전류가 상기 제1 범위 내에 포함되지 않는 경우 상기 가변 저항 소자의 상기 저항을 상기 제2 저항에서 상기 제1 저항으로 변경하기 위한 제2 전압을 조절하고,
    상기 제1 전류가 상기 제2 범위 내에 포함되지 않는 경우 상기 가변 저항 소자에 상기 제1 전압을 재인가하는 것을 특징으로 하는 반도체 장치.
KR1020110090200A 2011-09-06 2011-09-06 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법 KR20130026803A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110090200A KR20130026803A (ko) 2011-09-06 2011-09-06 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US13/488,869 US9001551B2 (en) 2011-09-06 2012-06-05 Semiconductor devices including variable resistance elements and methods of operating semiconductor devices
CN2012102138178A CN102982842A (zh) 2011-09-06 2012-06-25 包括可变电阻元件的半导体器件和操作半导体器件的方法
EP12178296.5A EP2568473A3 (en) 2011-09-06 2012-07-27 Semiconductor devices including variable resistance elements and methods of writing said semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110090200A KR20130026803A (ko) 2011-09-06 2011-09-06 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법

Publications (1)

Publication Number Publication Date
KR20130026803A true KR20130026803A (ko) 2013-03-14

Family

ID=46679140

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110090200A KR20130026803A (ko) 2011-09-06 2011-09-06 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법

Country Status (4)

Country Link
US (1) US9001551B2 (ko)
EP (1) EP2568473A3 (ko)
KR (1) KR20130026803A (ko)
CN (1) CN102982842A (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102568582A (zh) * 2010-12-24 2012-07-11 三星电子株式会社 可变电阻器件、包括可变电阻器件的半导体器件及操作方法
US8773888B2 (en) * 2011-08-22 2014-07-08 Samsung Electronics Co., Ltd. Method of operating semiconductor device including variable resistance device
KR20130021199A (ko) 2011-08-22 2013-03-05 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
WO2013066342A1 (en) * 2011-11-04 2013-05-10 Hewlett-Packard Development Company, L.P. Structure of a switching device in an array
KR102102175B1 (ko) 2013-11-05 2020-04-21 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US20150149517A1 (en) * 2013-11-25 2015-05-28 University Of The West Of England Logic device and method of performing a logical operation
JP6425137B2 (ja) * 2014-06-12 2018-11-21 パナソニックＩｐマネジメント株式会社 データ記録方法および不揮発性記憶装置
JP6457792B2 (ja) * 2014-11-19 2019-01-23 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2016195637A1 (en) * 2015-05-29 2016-12-08 Hewlett Packard Enterprise Development Lp Memristance feedback tuning
CN106328196B (zh) * 2015-07-01 2019-03-05 华邦电子股份有限公司 电阻式存储器装置的写入方法
CN105719691A (zh) * 2016-01-22 2016-06-29 清华大学 阻变存储器的操作方法及阻变存储器装置
FR3066308B1 (fr) * 2017-05-09 2021-07-30 Commissariat Energie Atomique Procede de gestion de l'endurance d'une memoire reinscriptible non volatile et dispositif de programmation d'une telle memoire
FR3066309B1 (fr) * 2017-05-09 2020-10-16 Commissariat Energie Atomique Procede de gestion de l'endurance d'une memoire reinscriptible non volatile et dispositif de programmation d'une telle memoire
KR102040103B1 (ko) * 2017-05-25 2019-11-05 한국화학연구원 가변 저항 메모리 장치 및 그것의 동작 방법
CN109147844B (zh) * 2017-06-19 2021-06-08 华邦电子股份有限公司 电阻式存储器及其电阻式存储单元的恢复电阻窗口方法
CN109308927B (zh) * 2017-07-28 2021-04-30 华邦电子股份有限公司 内存储存装置以及电阻式内存组件的形成方法
US10803939B2 (en) * 2018-08-22 2020-10-13 Micron Technology, Inc. Techniques for programming a memory cell

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801082B1 (ko) 2006-11-29 2008-02-05 삼성전자주식회사 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치
JP5060191B2 (ja) 2007-07-18 2012-10-31 株式会社東芝 抵抗変化メモリ装置のデータ書き込み方法
JP5253784B2 (ja) 2007-10-17 2013-07-31 株式会社東芝 不揮発性半導体記憶装置
US7646632B2 (en) 2007-12-21 2010-01-12 Qimonda Ag Integrated circuit for setting a memory cell based on a reset current distribution
US7826248B2 (en) 2008-05-20 2010-11-02 Seagate Technology Llc Write verify method for resistive random access memory
US8351251B2 (en) 2009-08-27 2013-01-08 International Business Machines Corporation Multilevel programming of phase change memory
KR20120103913A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8773888B2 (en) * 2011-08-22 2014-07-08 Samsung Electronics Co., Ltd. Method of operating semiconductor device including variable resistance device
KR20130021198A (ko) 2011-08-22 2013-03-05 삼성전자주식회사 가변 저항 소자를 포함하는 반도체 장치의 동작 방법

Also Published As

Publication number Publication date
EP2568473A2 (en) 2013-03-13
US20130058153A1 (en) 2013-03-07
CN102982842A (zh) 2013-03-20
EP2568473A3 (en) 2014-12-24
US9001551B2 (en) 2015-04-07

Similar Documents

Publication Publication Date Title
KR20130026803A (ko) 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
KR101744757B1 (ko) 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
EP2469541B1 (en) Variable resistance device, semiconductor device including the variable resistance device, and method of operating the semiconductor device
US8482955B2 (en) Resistive memory sensing methods and devices
US7791923B2 (en) Multi-state resistive memory element, multi-bit resistive memory cell, operating method thereof, and data processing system using the memory element
US9224471B2 (en) Stabilization of resistive memory
US8773888B2 (en) Method of operating semiconductor device including variable resistance device
KR101652785B1 (ko) 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9001561B2 (en) Performing forming processes on resistive memory
JP5978063B2 (ja) 可変抵抗素子を含む半導体装置の動作方法
KR20120103913A (ko) 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US20120075909A1 (en) Semiconductor memory device
WO2022169650A1 (en) Evaluation of background leakage to select write voltage in memory devices
KR20120073086A (ko) 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
KR101307253B1 (ko) 저항변화기록소자의 정보기록방법, 저항변화기록소자의제조방법 및 이를 이용한 저항변화기록소자
US20230386572A1 (en) Wordline boost by charge sharing in a memory device
CN116524978A (zh) 用于交叉点存储器装置的编程电流控制器和感测电路

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid