KR100801082B1 - 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치 - Google Patents

멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티레벨 가변 저항 메모리 장치 Download PDF

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Abstract

멀티 레벨 가변 저항 메모리 장치의 구동 방법이 제공된다. 멀티 레벨 가변 저항 메모리 장치의 구동 방법은 기입 전류를 가변 저항 메모리 셀에 제공하여, 가변 저항 메모리 셀의 저항을 변화시키고, 변화된 저항이 특정한 저항 윈도우 내로 들어왔는지 여부를 검증(verify)하고, 검증 결과에 따라, 바로 전에 제공된 기입 전류보다 전류량을 증가시키거나 감소시킨 기입 전류를 제공하여, 가변 저항 메모리 셀의 저항을 변화시킨다.
멀티 레벨 가변 저항 메모리 장치, 검증 독출, 전류량 증가, 전류량 감소

Description

멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티 레벨 가변 저항 메모리 장치{Operating method of multi-level memory device using variable resistive element and multi-level memory device using variable resistive element}
도 1은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 저항 윈도우(window)를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방법을 설명하기 위한 개념적인 타이밍도이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방법을 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 검증 센스 앰프의 예시적인 블록도이다.
도 9는 도 8의 제1 센스 앰프의 예시적인 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 메모리 셀 어레이 120 : 로우 디코더
130 : 컬럼 디코더 140 : 검증 센스 앰프
150 : 제1 센스 앰프 152 : 프리차지부
154 : 보상부 155 : 보상 전압 선택부
156 : 클램핑부 158 : 비교부
170 : 기입 제어 회로 180 : 기입 드라이버
본 발명은 멀티 레벨 가변 저항 메모리 장치의 구동 방법 및 멀티 레벨 가변 저항 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강유전체 물질의 분극 현상(FRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
한편, 제한된 웨이퍼 내에 더 많은 비트를 저장하기 위한 여러가지 방법이 개발되어 왔다. 예를 들어, 정교한(sophisticated) 리소그래피 방법 및 장치를 개발하고 이를 이용함으로써, 제한된 웨이퍼 내에 더 많은 가변 저항 메모리 셀을 제조할 수 있다. 다른 방법으로는, 하나의 메모리 셀에 둘 이상의 비트를 저장함으로써, 가변 저항 메모리 장치의 단위 면적당 집적도를 높일 수 있다. 이는 흔히 멀티 레벨(multi-level) 가변 저항 메모리 장치라고 불린다.
본 발명이 이루고자 하는 기술적 과제는, 기입 동작의 신뢰성이 향상된 멀티 레벨 가변 저항 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 기입 동작의 신뢰성이 향상된 멀티 레벨 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 멀티 레벨 가변 저항 메모리 장치의 구동 방법은 기입 전류를 가변 저항 메모리 셀에 제공하여, 가변 저항 메모리 셀의 저항을 변화시키고, 변화된 저항이 특정한 저항 윈도우 내로 들어왔는지 여부를 검증(verify)하고, 검증 결과에 따라, 바로 전에 제공된 기입 전류보다 전류량을 증가시키거나 감소시킨 기입 전류를 제공하여, 가변 저항 메모리 셀의 저항 을 변화시킨다.
상기 기술적 과제를 달성하기 위한 본 발명의 멀티 레벨 가변 저항 메모리 장치는 가변 저항 메모리 셀을 포함하는 메모리 셀 어레이, 가변 저항 메모리 셀의 저항이 특정한 저항 윈도우 내에 들어왔는지 여부를 검증하는 검증 센스 앰프, 검증 결과에 따라 기입 전류의 전류량을 증가시키거나 감소시키는 제어 신호를 제공하는 기입 제어 회로, 및 가변 저항 메모리 셀에 기입 전류를 제공하되, 제어 신호에 응답하여 기입 전류의 전류량이 증가시키거나 감소시키는 기입 드라이버를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM: Magnetic RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 저항 윈도우(window)를 설명하기 위한 도면이다. 도 1에서는 2비트 메모리 셀을 갖는 상변화 메모리 장치를 예로 들어 설명하였으나, 3비트 이상을 저장하는 메모리 셀에도 적용할 수 있음은 당업자에게 자명하다.
도 1을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 경우에는 4개의 저항 윈도우(W1, W2, W3, W4)를 갖는다. 제1 저항 윈도우(W1)는 가장 낮은 저항 레벨을 갖고, 제4 저항 윈도우(W4)는 가장 높은 저항 레벨을 갖고, 제2 및 제3 저항 윈도우(W2, W3)는 중간 정도의 저항 레벨을 갖는다. 도면에 도시된 바와 같이 제1 저항 윈도우(W1)는 제1 기준 저항(RL1)보다 작고, 제2 저항 윈도우(W2)는 제2 기준 저항(RH1)보다 크고 제3 기준 저항(RL2)보다 작고, 제3 저항 윈도우(W3)는 제4 기준 저항(RH2)보다 크고 제5 기준 저항(RL3)보다 작고, 제4 저항 윈도우(W4)는 제6 기준 저항(RH3)보다 크다. 이와 같이 서로 분리된 4개의 저항 윈도우(W1, W2, W3, W4)는 각각 2비트 데이터(00, 01, 10, 11)에 대응된다.
또한, 4개의 저항 윈도우(W1, W2, W3, W4) 사이에는 저항 마진(margin)(M1, M2, M3)이 배치된다. 구체적으로, 제1 저항 마진(M1)은 제1 저항 윈도우(W1)와 제2 저항 윈도우(W2) 사이에 배치되고, 제2 저항 마진(M2)은 제2 저항 윈도우(W2)와 제3 저항 윈도우(W3) 사이에 배치되고, 제3 저항 마진(M3)은 제3 저항 윈도우(W3)와 제4 저항 윈도우(W4) 사이에 배치된다.
도 2는 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방 법을 설명하기 위한 순서도이다.
도 2를 참조하면, 본 발명의 실시예들에서는 멀티 레벨 상변화 메모리 장치의 메모리 셀에 2비트 데이터를 기입할 때, 기입 검증(write verify)을 이용한다. 즉, 소정 기입 전류를 메모리 셀에 제공하여 2비트 데이터를 기입하고, 정확하게 데이터가 기입되었는지 여부를 검증하고, 검증 결과에 따라 상기 기입 전류의 전류량을 줄이거나 늘이는 방식을 사용한다.
한편, 도 2의 순서도에서는 상변화 메모리 셀에 10 데이터를 기입하는 것을 예로 들고 있으나, 이에 한정되는 것은 아니다. 즉, 00 데이터, 01 데이터, 11 데이터를 기입하는 것에 적용할 수 있음은 당업자에게 자명하다.
기입 전류를 상변화 메모리 셀에 제공하여, 상변화 메모리 셀의 저항(R)을 변화시킨다(S10). 예를 들어, 10 데이터를 제공하기 위한 기입 전류의 형태는 예를 들어, 소정 전류량이 일정하게 유지되는 형태일 수도 있고, 소정 전류량에서부터 순차적으로 감소하는 스테이지를 갖는 형태일 수도 있고, 소정 전류량에서부터 순차적으로 증가하다가 감소하는 스테이지를 갖는 형태일 수도 있으나, 이러한 예시에 제한되는 것은 아니다.
이어서, 상변화 메모리 셀의 변화된 저항(R)이 10데이터에 대응하는 저항 윈도우 내로 들어왔는지 여부를 검증한다(S20, S40).
우선, 상변화 메모리 셀의 저항(R)과 제4 기준 저항(RH2)을 비교한다(S20).
상변화 메모리 셀의 저항(R)이 제4 기준 저항(RH2)보다 작을 경우, 상변화 메모리 셀의 저항(R)을 크게 해야 하므로 전류량을 증가시켜(S30) 다시 기입 전류 를 제공한다(S10). 전류량을 증가시키는 방법은, 예를 들어. 기입 전류의 진폭(amplitude)을 바로 전에 제공하였던 기입 전류의 진폭보다 증가시키거나, 기입 전류의 펄스폭(pulse width)을 바로 전에 제공하였던 기입 전류의 펄스폭보다 증가시킬 수 있다. 이에 대해서는 도 3a 및 도 3b를 참조하여 후술한다.
상변화 메모리 셀의 저항(R)과 제5 기준 저항(RL3)을 비교한다(S40).
상변화 메모리 셀의 저항(R)이 제5 기준 저항(RL3)보다 큰 경우, 상변화 메모리 셀의 저항(R)을 작게 해야 하므로 전류량을 감소시켜(S50) 다시 기입 전류를 제공한다(S10). 전류량을 감소시키는 방법은, 예를 들어. 기입 전류의 진폭(amplitude)을 바로 전에 제공하였던 기입 전류의 진폭보다 감소시키거나, 기입 전류의 펄스폭(pulse width)을 바로 전에 제공하였던 기입 전류의 펄스폭보다 감소시킬 수 있다. 이에 대해서는 도 3a 및 도 3b를 참조하여 후술한다.
이와 같은 방법을 통해서 상변화 메모리 셀의 저항(R)이 10 데이터에 대응하는 저항 윈도우 내로 들어오면, 상변화 메모리 셀에 더 이상 기입 전류를 제공하지 않고 기입 동작을 종료한다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방법을 설명하기 위한 개념적인 타이밍도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치는 다수의 기입 루프(L=1~11)를 통해서 기입 데이터를 기입하는데, 각 기입 루프(L=1~11)가 시작되기 전에 검증 독출(VERIFY_READ)을 하고, 기입 루프(L=1~11) 내에서는 원하는 데이터가 기입되지 않은 상변화 메모리 셀에만 데이터 를 기입하게 된다.
도 3a에서 도시된 10 데이터를 기입하기 위한 기입 전류(I_data10)는, 검증 결과에 따라 기입 전류(I_data10)의 진폭이 변한다. 예를 들어, 첫번째 기입 루프(L=1)에서는 0.5mA 정도의 진폭을 갖는 기입 전류를 제공하고, 검증 결과 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우 내에 들어오지 않았으므로 두번째 기입 루프(L=2)에서는 1.0mA 정도의 진폭을 갖는 기입 전류를 제공한다.
도 3b에서 도시된 10 데이터를 기입하기 위한 기입 전류(I_data10)는, 검증 결과에 따라 기입 전류(I_data10)의 펄스폭이 변한다. 예를 들어, 첫번째 기입 루프(L=1)에서 제공된 기입 전류에 의해 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우 내에 들어오지 않았으므로, 두번째 기입 루프(L=2)에서는 첫번째 기입 루프(L=1)에서 제공된 기입 전류보다 펄스폭이 증가된다.
도 2, 도 3a 및 도 3b에서 도시된 것과 같이, 본 발명의 실시예들에서는 기입 루프(L=1~11)가 진행됨에 따라 기입 전류(I_data10)의 전류량은 오르내릴 수 있다(fluctuate). 즉, 상변화 메모리 셀의 저항(R)이 제4 기준 저항(RH2)보다 작으면 전류량을 증가시키고 제5 기준 저항(RL3)보다 크면 전류량을 감소시키기 때문이다. 물론, 도 2의 순서도에 따르면, 기입 루프(L=1~11)가 진행됨에 따라 기입 전류의 전류량은 계속적으로 증가만 하거나 계속적으로 감소할 수도 있다. 이와 같은 방법을 통해서, 본 발명의 실시예들에서는 상변화 메모리 셀의 저항(R)을 저항 윈도우(W3) 내로 정확하게 집어 넣을 수 있으므로, 기입 동작의 신뢰성이 향상된다. 또한, 저항 마진(M2, M3)을 충분히 확보할 수 있으므로, 데이터를 독출할 때에도 독 출 에러를 최소화시킬 수 있다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치의 구동 방법을 설명하기 위한 도면들이다. 도 4 내지 도 6은 00 데이터가 저장되어 있는 상변화 메모리 셀에 10 데이터를 기입하는 경우를 도시한 것이다. 도시되어 있는 도 4 내지 도 6은 기입 루프가 진행됨에 따라 변화하는 상변화 메모리 셀의 저항의 예를 든 것에 불과하고, 본 발명의 권리 범위를 한정하는 것은 아니다. 도 4 내지 도 6에 도시된 화살표는 각 기입 루프마다 상변화 메모리 셀의 저항의 변화를 도시한 것이다.
도 4를 참조하면, 첫번째 기입 루프(L=1)에서 기입 전류를 제공함으로써 상변화 메모리 셀의 저항이 증가하였으나 검증 결과 제4 기준 저항(RH2)보다는 작았기 때문에, 두번째 기입 루프(L=2)에서는 전류량을 늘려 기입 전류를 제공한다. 검증 결과 상변화 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우 내로 들어왔으므로, 더 이상 기입 전류를 제공하지 않고 기입 동작을 종료한다.
도 5를 참조하면, 첫번째 기입 루프(L=1)에서 기입 전류를 제공함으로써 상변화 메모리 셀의 저항이 증가하였으나 검증 결과 제5 기준 저항(RL3)보다는 커졌기 때문에, 두번째 기입 루프(L=2)에서는 전류량을 줄여 기입 전류를 제공한다. 검증 결과 상변화 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우 내로 들어왔으므로, 더 이상 기입 전류를 제공하지 않고 기입 동작을 종료한다.
도 6을 참조하면, 첫번째 기입 루프(L=1)에서 기입 전류를 제공함으로써 상변화 메모리 셀의 저항이 증가하였으나 검증 결과 제5 기준 저항(RL3)보다는 커졌 기 때문에, 두번째 기입 루프(L=2)에서는 전류량을 줄여 기입 전류를 제공한다. 두번째 기입 루프 후의 검증 결과 상변화 메모리 셀의 저항은 제4 기준 저항(RH2)보다 작았기 때문에 다시 전류량을 늘여 기입 전류를 제공한다. 세번째 기입 루프 후의 검증 결과 상변화 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우 내로 들어왔으므로, 더 이상 기입 전류를 제공하지 않고 기입 동작을 종료한다.
특히, 세번째 기입 루프의 기입 전류가 두번째 기입 루프의 기입 전류보다 증가된 전류량은, 두번째 기입 루프의 기입 전류가 첫번째 기입 루프의 기입 전류보다 감소된 전류량에 비해 작다. 따라서, 도 6에 도시된 바와 같이, 세번째 기입 루프 후의 상변화 메모리 셀의 저항 변화의 정도는, 두번째 기입 루프 후의 상변화 메모리 셀의 저항 변화의 정도보다 작음을 알 수 있다. 정리하면, 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치는 기입 루프가 진행됨에 따라 기입 전류의 증가되거나 감소되는 전류량은 줄어들 수 있다.
도 7은 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치를 설명하기 위한 블록도이다. 도 7의 블록도는 전술하였던 구동 방법을 구현하기 위한 예시적인 블록도로, 다른 방법으로도 구현할 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 멀티 레벨 상변화 메모리 장치는 메모리 셀 어레이(110), 로우 디코더(120), 컬럼 디코더(130), 검증 센스 앰프(140), 기입 제어 회로(170), 기입 드라이버(180)를 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 셀 그룹으로 구분될 수 있는 다수의 상변화 메모리 셀을 포함한다. 도면에는 도시하지 않았으나, 상변화 메모리 셀은 결정 상 태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 본 발명의 실시예들에서는 예를 들어, 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 이용할 수 있다.
로우 디코더(120)는 로우 어드레스를 제공받아 디코딩하여 기입될 다수의 상변화 메모리 셀의 행(row)을 지정한다. 컬럼 디코더(130)는 컬럼 어드레스를 제공받아 디코딩하여 기입될 다수의 상변화 메모리 셀의 열(column)을 지정한다.
검증 센스 앰프(140)는 상변화 메모리 셀의 저항이 특정한 저항 윈도우 내에 들어왔는지 여부를 검증한다.
구체적으로, 검증 센스 앰프(140)는 제1 내지 제6 기준 저항(RL1~RL3, RH1~RH3)에 각각 대응되는 제1 내지 제6 기준 전압(VRL1~VRL3, VRH1~VRH3)과, 상변화 메모리 셀에 기입하려는 데이터(WDATA)를 제공받는다. 기입 데이터(WDATA)에 따라, 제1 내지 제6 기준 전압(VRL1~VRL3, VRH1~VRH3) 중에서 센싱에서 사용될 기준 전압이 선택된다. 예를 들어, 기입하려는 데이터(WDATA)가 10 데이터일 경우, 10 데이터에 대응되는 저항 윈도우는 제4 기준 저항(RH2)보다 크고 제5 기준 저 항(RL3)보다는 작기 때문에, 센싱에서 사용되는 기준 전압은 제4 기준 저항(VRH2)에 대응되는 제4 기준 전압(VRH2)과 제5 기준 저항(VRL3)에 대응되는 제5 기준 전압(VRL3)이 된다. 다른 예를 들면, 기입하려는 데이터(WDATA)가 01 데이터이면, 센싱에서 사용되는 기준 전압은 제2 기준 전압(VRH1)과 제3 기준 전압(VRL2)이 된다.
선택된 기준 전압을 이용하여 상변화 메모리 셀의 저항이 저항 윈도우 내에 들어왔는지 여부를 판단하여, 그 결과로 제1 및/또는 제2 비교 신호(PASS1, PASS2)를 기입 제어 회로(170)에 제공한다. 기입하려는 데이터(WDATA)가 10 데이터인 경우에는, 제1 비교 신호(PASS1)는 제4 기준 전압(VRH2)을 이용하여 판단한 결과이고, 제2 비교 신호(PASS2)는 제5 기준 전압(VRL3)을 이용하여 판단한 결과일 수 있다. 구체적인 검증 센스 앰프(140)의 예는 도 8 및 도 9를 참조하여 설명한다.
기입 제어 회로(170)는 검증 센스 앰프(140)의 검증 결과에 따라 기입 전류의 전류량을 증가시키거나 감소시키는 제어 신호(CON)를 제공한다.
예를 들어, 제1 비교 신호(PASS1)가 로우 레벨인 경우(즉, 상변화 메모리 셀의 저항이 제4 기준 저항(RH2)보다 작은 경우)는 기입 전류의 전류량을 증가시키는 제어 신호(CON)를 제공한다. 제2 비교 신호(PASS2)가 하이 레벨인 경우(즉, 상변화 메모리 셀의 저항이 제5 기준 저항(RL3)보다 큰 경우)는 기입 전류의 전류량을 감소시키는 제어 신호(CON)를 제공한다. 제1 비교 신호(PASS1)가 하이 레벨이고 제2 비교 신호(PASS2)가 로우 레벨인 경우(즉, 상변화 메모리 셀의 저항이 10 데이터에 대응하는 저항 윈도우에 들어온 경우)는, 기입 드라이버(180)가 더 이상 기입 전류를 제공하지 않도록 하는 제어 신호(CON)를 제공한다.
기입 드라이버(180)는 상변화 메모리 셀에 기입 전류를 제공하되, 제어 신호(CON)에 응답하여 기입 전류의 전류량이 증가시키거나 감소시킨다.
도 8은 도 7의 검증 센스 앰프의 예시적인 블록도이다. 도 9는 도 8의 제1 센스 앰프의 예시적인 블록도이다. 도 9에서는 설명의 편의를 위해서 제1 센스 앰프뿐만 아니라 컬럼 선택 회로(121), 로우 선택 회로(131), 상변화 메모리 셀(111)을 동시에 도시하였다.
도 8을 참조하면, 검증 센스 앰프(140)는 제1 내지 제6 기준 전압(VRL1~VRL3, VRH1~VRH3)과 기입 데이터(WDATA)를 각각 제공받는 제1 및 제2 센스 앰프(150, 160)을 포함할 수 있다. 기입 데이터(WDATA)가 01 데이터인 경우를 예로 들면, 제1 센스 앰프(150)는 제4 기준 전압(VRH2)을 이용하여 센싱하여 제1 비교 신호(PASS1)를 제공하고, 제2 센스 앰프(160)는 제5 기준 전압(VRL3)을 이용하여 센싱하여 제2 비교 신호(PASS2)를 제공한다. 도 8의 예시적인 블록도에서는, 센싱하는 데 필요한 기준 전압의 개수대로 센스 앰프의 개수를 정하였으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 컬럼 선택 회로(121)는 컬럼 선택 신호(YSEL)를 제공받아 비트 라인(BL)을 선택하고, 로우 선택 회로(131)는 로우 선택 신호(XSEL)를 제공받아 워드 라인(WL)을 선택하여, 기입하려는 상변화 메모리 셀(111)을 선택하게 된다.
제1 센스 앰프(150)는 선택된 상변화 메모리 셀(111)에 전류를 인가하고, 선택된 상변화 메모리 셀(111)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 변화를 감지하여 데이터를 독출한다.
이와 같은 제1 센스 앰프(150)는 프리차지부(152), 보상부(154), 보상 전압 선택부(155), 클램핑부(156), 비교부(158)를 포함할 수 있다.
프리차지부(152)는 센싱 동작에 선행되어 프리차지 기간 동안 센싱 노드를 일정 레벨, 예를 들어, 전원 전압(VDD)으로 프리차지시킨다. 프리차지부(152)는 전원 전압(VDD)과 센싱 노드(NS) 사이에 커플링되고, 프리차지 제어 신호(VPRE)를 게이트로 인가받는 PMOS 트랜지스터일 수 있다.
보상부(154)는 선택된 상변화 메모리 셀(111)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드(NS)의 레벨 감소를 보상하기 위해, 센싱 노드(NS)에 보상 전류를 제공하는 역할을 한다. 구체적으로 설명하면, 상변화 메모리 셀(111)이 00데이터가 저장되어 있는 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 11데이터가 저장되어 있는 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 부등호로 표시하면, " 00데이터 일때의 관통 전류(Icell)의 양 > 01 데이터일 때의 관통 전류(Icell)의 양 > 10 데이터일 때의 관통 전류(Icell)의 양 > 11 데이터일 때의 관통 전류(Icell)의 양 "이 될 수 있다. 예를 들어, 보상부(154)에서 제공하는 보상 전류의 양이 10 데이터, 11 데이터일 때의 관통 전류(Icell)를 보상하는 정도라면, 10 데이터, 11 데이터일 때의 센싱 노드(NS)의 레벨은 일정하게 유지되는 반면, 00 데이터, 01 데이터일 때의 센싱 노드(NS)의 레벨은 떨어지게 된다. 따라서, 보상부(154)에서 제공하는 보상 전류의 양을 조절하면 00데이터, 01데이터, 10데이터, 11 데이터를 구분할 수 있다. 이러한 보상부(154)는 전원 전압(VDD)과 센싱 노드(NS) 사이에 커플링되고, 보상 전압을 게이트로 인가받는 PMOS 트랜지스터일 수 있는데, 이러한 경우에는 보상 전압을 조절함으로써 보상 전류의 양을 조절할 수 있다.
보상 전압 선택부(155)는 제1 내지 제6 기준 전압(VRL1~VRL3, VRH1~VRH3)과 기입 데이터(WDATA)를 제공받아, 기입 데이터(WDATA)에 대응되는 기준 전압을 보상 전압으로 제공한다. 도면에서는 보상 전압으로써 제4 기준 전압(VRH2)가 선택된 경우를 예시적으로 도시하였다.
클램핑부(156)는 비트 라인(BL)의 레벨을 리드(read)하기 적절한 범위 내로 클램핑시켜 주는 역할을 하는데, 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 상변화 메모리 셀(111)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(156)는 비트 라인(BL)과 센싱 노드(NS) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터일 수 있다.
비교부(158)는 센싱 노드(NS)의 레벨과 기준 레벨(REF)을 비교하여, 비교 신호(PASS1)를 출력한다.
보상 전압으로 제4 기준 전압(VRH2)이 선택된 경우에는, 상변화 메모리 셀의 저항이 제4 기준 저항(RH2)보다 작으면 센싱 노드(NS)의 레벨은 떨어지게 되고 비교 신호(PASS1)은 로우 레벨이 출력되고, 제4 기준 저항(RH2)보다 크면 센싱 노드(NS)의 레벨은 그대로 유지되므로 하이 레벨이 출력된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 상변화 메모리 장치는 상변화 메모리 셀의 저항을 저항 윈도우 내로 정확하게 집어 넣을 수 있으므로 기입 동작의 신뢰성이 향상된다. 또한, 저항 마진을 충분히 확보할 수 있으므로 데이터 독출시에도 독출 에러를 최소화시킬 수 있다.

Claims (22)

  1. 기입 전류를 가변 저항 메모리 셀에 제공하여, 상기 가변 저항 메모리 셀의 저항을 변화시키고,
    상기 변화된 저항이 특정한 저항 윈도우 내로 들어왔는지 여부를 검증(verify)하고,
    상기 검증 결과에 따라, 바로 전에 제공된 기입 전류보다 전류량을 증가시키거나 감소시킨 기입 전류를 제공하여, 상기 가변 저항 메모리 셀의 저항을 변화시키는 것을 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  2. 제 1항에 있어서,
    상기 특정 저항 윈도우는 제1 기준 저항보다 크고 제2 기준 저항보다는 작은 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  3. 제 2항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 제1 기준 저항보다 작은 경우, 상기 기입 전류의 전류량을 증가시키는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  4. 제 3항에 있어서,
    상기 기입 전류의 전류량을 증가시키는 것은, 상기 기입 전류의 진폭(amplitude)을 상기 바로 전에 제공된 기입 전류의 진폭보다 증가시키는 것을 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  5. 제 3항에 있어서,
    상기 기입 전류의 전류량을 증가시키는 것은, 상기 기입 전류의 펄스폭(pulse width)을 상기 바로 전에 제공된 기입 전류의 펄스폭보다 증가시키는 것을 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  6. 제 2항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 제2 기준 저항보다 큰 경우, 상기 기입 전류의 전류량을 감소시키는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  7. 제 6항에 있어서,
    상기 기입 전류의 전류량을 감소시키는 것은, 상기 기입 전류의 진폭(amplitude)을 상기 바로 전에 제공된 기입 전류의 진폭보다 감소시키는 것을 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  8. 제 6항에 있어서,
    상기 기입 전류의 전류량을 감소시키는 것은, 상기 기입 전류의 펄스 폭(pulse width)을 상기 바로 전에 제공된 기입 전류의 펄스폭보다 감소시키는 것을 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  9. 제 1항에 있어서,
    상기 검증하고, 상기 검증 결과에 따라 기입 전류의 전류량을 증가시키거나 감소시키는 것을 반복하는 것을 더 포함하는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  10. 제 9항에 있어서,
    상기 반복 횟수가 증가할수록, 상기 기입 전류의 증가되거나 감소되는 정도는 점점 작아지는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  11. 제 1항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 특정한 저항 윈도우 내로 들어올 경우, 상기 가변 저항 메모리 셀에 더 이상 기입 전류를 제공하지 않는 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  12. 제 1항에 있어서,
    상기 가변 저항 메모리 셀은 2비트 셀인 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  13. 제 1항에 있어서,
    상기 가변 저항 메모리 셀은 상변화 메모리 셀인 멀티 레벨 가변 저항 메모리 장치의 구동 방법.
  14. 가변 저항 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 가변 저항 메모리 셀의 저항이 특정한 저항 윈도우 내에 들어왔는지 여부를 검증하는 검증 센스 앰프;
    상기 검증 결과에 따라 기입 전류의 전류량을 증가시키거나 감소시키는 제어 신호를 제공하는 기입 제어 회로; 및
    상기 가변 저항 메모리 셀에 상기 기입 전류를 제공하되, 상기 제어 신호에 응답하여 상기 기입 전류의 전류량이 증가시키거나 감소시키는 기입 드라이버를 포함하는 멀티 레벨 가변 저항 메모리 장치.
  15. 제 14항에 있어서,
    상기 특정 저항 윈도우는 제1 기준 저항보다 크고 제2 기준 저항보다는 작은 멀티 레벨 가변 저항 메모리 장치.
  16. 제 15항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 제1 기준 저항보다 작은 경우, 상 기 기입 드라이버는 상기 기입 전류의 전류량을 증가시키는 멀티 레벨 가변 저항 메모리 장치.
  17. 제 15항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 제2 기준 저항보다 큰 경우, 상기 기입 드라이버는 상기 기입 전류의 전류량을 감소시키는 멀티 레벨 가변 저항 메모리 장치.
  18. 제 15항에 있어서, 상기 검증 센스 앰프는
    상기 제1 기준 저항에 대응되는 제1 기준 전압을 이용하여 상기 가변 저항 메모리 셀의 저항을 센싱하는 제1 센스 앰프와,
    상기 제2 기준 저항에 대응되는 제2 기준 전압을 이용하여 상기 가변 저항 메모리 셀의 저항을 센싱하는 제2 센스 앰프를 포함하는 멀티 레벨 가변 저항 메모리 장치.
  19. 제 14항에 있어서,
    상기 기입 드라이버는 다수의 기입 루프 각각마다 상기 가변 저항 메모리 셀에 상기 기입 전류를 제공하되, 상기 기입 루프가 진행될수록 상기 기입 전류의 증가되거나 감소되는 정도는 점점 작아지는 멀티 레벨 가변 저항 메모리 장치.
  20. 제 14항에 있어서,
    상기 검증 결과 상기 변화된 저항이 상기 특정한 저항 윈도우 내로 들어올 경우, 상기 기입 드라이버는 상기 가변 저항 메모리 셀에 더 이상 기입 전류를 제공하지 않는 멀티 레벨 가변 저항 메모리 장치.
  21. 제 14항에 있어서,
    상기 가변 저항 메모리 셀은 2비트 셀인 멀티 레벨 가변 저항 메모리 장치.
  22. 제 14항에 있어서,
    상기 가변 저항 메모리 셀은 상변화 메모리 셀인 멀티 레벨 가변 저항 메모리 장치.
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