KR20100123149A - 저항체를 이용한 반도체 메모리 장치 - Google Patents

저항체를 이용한 반도체 메모리 장치 Download PDF

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Abstract

저항체를 이용한 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 비트 라인으로서, 각 비트 라인은 메모리 셀의 열과 커플링되는 다수의 비트 라인, 컬럼 선택 신호에 응답하여 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로 및 프리 차지 신호에 응답하여 선택된 비트 라인을 프리차지시키고, 리드 바이어스 제공 신호에 응답하여 프리차지된 비트 라인에 리드 바이어스를 제공하여 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 포함하되, 리드 회로는 제1 펄스 폭을 가지는 프리 차지 신호를 이용하여 다수의 메모리 셀 중 제1 메모리 셀에 저장된 데이터를 리드하고, 제2 펄스 폭을 가지는 프리 차지 신호를 이용하여 다수의 메모리 셀 중 제2 메모리 셀에 저장된 데이터를 리드한다.
반도체 메모리 장치, 상변화 메모리 장치

Description

저항체를 이용한 반도체 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 리드 동작시 신뢰성이 향상된 저항체를 이용한 반도체 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 반도체 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 반도체 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
본 발명이 해결하고자 하는 과제는 리드 동작의 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 비트 라인으로서, 각 비트 라인은 메모리 셀의 열과 커플링되는 다수의 비트 라인, 컬럼 선택 신호에 응답하여 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로 및 프리 차지 신호에 응답하여 선택된 비트 라인을 프리차지시키고, 리드 바이어스 제공 신호에 응답하여 프리차지된 비트 라인에 리드 바이어스를 제공하여 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 포함하되, 리드 회로는 제1 펄스 폭을 가지는 프리 차지 신호를 이용하여 다수의 메모리 셀 중 제1 메모리 셀에 저장된 데이터를 리드하고, 제2 펄스 폭을 가지는 프리 차지 신호를 이용하여 다수의 메모리 셀 중 제2 메모리 셀에 저장된 데이터를 리드한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모 리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 비트 라인으로서, 각 비트 라인은 메모리 셀의 열과 커플링되는 다수의 비트 라인, 컬럼 선택 신호에 응답하여 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로, 및 프리 차지 신호에 응답하여 선택된 비트 라인을 프리차지시키고, 리드 바이어스 제공 신호에 응답하여 프리차지된 비트 라인에 리드 바이어스를 제공하여 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 포함하되, 리드 회로는 제1 펄스 폭을 가지는 리드 바이어스 제공 신호를 이용하여 다수의 메모리 셀 중 제1 메모리 셀에 저장된 데이터를 리드하고, 제2 펄스 폭을 가지는 리드 바이어스 제공 신호를 이용하여 다수의 메모리 셀 중 제2 메모리 셀에 저장된 데이터를 리드한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 메모리 장치는 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이, 다수의 워드 라인으로서, 각 워드 라인은 메모리 셀의 행과 커플링되는 다수의 워드 라인, 로우 선택 신호에 응답하여, 다수의 워드 라인 중 적어도 하나의 워드 라인을 선택하여 선택된 워드 라인의 레벨을 풀다운시키는 로우 선택 회로를 더 포함하되, 로우 선택 회로는 제1 펄스 폭을 가지는 로우 선택 신호에 응답하여 다수의 메모리 셀 중 제1 메모리 셀에 커플링된 워드 라인을 선택하고, 제2 펄스 폭을 가지는 로우 선택 신호에 응답하여 다수의 메모리 셀 중 제2 메모리 셀에 커플링된 워드 라인을 선택한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에 서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM), 자기 메모리 장치(MRAM; Mmagnetic RAM)와 같이 저항체를 이용한 반도체 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 메모리 셀 어레이와 그 주변을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(10), 어드레스 버퍼(310), 디코더(300), 로우 선택 회로(30), 컬럼 선택 회로(20), 리드 펄스 제공부(200), 리드 회로(100) 및 라이트 회로(150) 등을 포함한다.
메모리 셀 어레이(10)는 행렬 형태로 배열된 다수의 메모리 셀(MC)을 포함한다. 다수의 메모리 셀(MC)의 행(row)은 각 워드 라인(WL0~WLm)과 커플링되고, 다수의 메모리 셀(MC)의 열(column)은 비트 라인(BL0~BLn)과 커플링된다.
메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 2에서는 예시적으로 억세스 소자(AC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 이와 같이 억세스 소자(AC)로서 다이오드를 사용하는 상변화 메모리 셀을 다이오드 제어 상변화 메모리 셀(diode-controlled PRAM cell)이라고 한다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
여기서, 메모리 셀(MC)은 가변 저항 소자(RC)가 셋 저항 상태 또는 리셋 저항 상태로 세팅되어 1 비트(bit)의 데이터를 저장할 수 있다. 하지만, 이에 한정하 는 것은 아니며 각 메모리 셀은 가변 저항 소자(RC)가 멀티 레벨로 세팅되어 1 비트 이상의 데이터가 저장되는 멀티 레벨 메모리 셀(multy-level memory cell) 일 수도 있다.
한편 도면에는 도시하지 않았으나, 반도체 메모리 장치가 대용량화, 고집적화됨에 따라, 반도체 메모리 장치의 워드 라인(WL0~WLm)은 메인 워드 라인과 서브 워드 라인을 이용한 계층적(hierarchical) 워드 라인 구조로 구성될 수 있다. 또한, 반도체 메모리 장치의 비트 라인(BL0~BLn) 역시 글로벌 비트 라인과 로컬 비트 라인을 이용항 계층적 비트 라인 구조로 구성될 수 있다.
디코더(300)는 어드레스 버퍼(310)로부터 제공되는 어드레스 신호(ADDR)를 이용하여, 로우 선택 회로(30) 및 컬럼 선택 회로(20)에 로우 선택 신호(X0~Xm) 및 컬럼 선택 신호(Y0~Yn)를 각각 제공한다. 이에 의해, 로우 선택 회로(30)는 로우 선택 신호(X0~Xm)에 응답하여 다수의 워드 라인(WL0~WLm) 중에서 일부의 워드 라인(예를 들어, WL0)을 선택하고, 컬럼 선택 회로(30)는 컬럼 선택 신호(Y0~Yn)에 응답하여 다수의 비트 라인(BL0~BLn) 중에서 일부의 비트 라인(예를 들어, BL0)을 선택할 수 있다. .
특히, 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 디코더(300)는 선택된 메모리 셀(MC)의 위치(또는, 어드레스)에 따라 서로 다른 펄스 폭을 가지는 로우 선택 신호(X0~Xm)를 제공할 수 있다. 이에 의해, 리드 동작 동안 선택된 메모리 셀(MC)의 위치에 따라 워드 라인(WL0~WLm)이 선택되는 시점이 달라질 수 있으므로, 워드 라인(WL0~WLm) 상에 존재하는 저항(이하, "워드 라인 저항" 이라 함)에 의해 리드 동작시 신뢰성이 열화되는 것을 방지할 수 있다. 이에 대해서는 도 3 및 도 4를 참고하여 구체적으로 설명하기로 한다.
리드 회로(100)는 메모리 셀 어레이(10) 내에서 선택된 메모리 셀(MC)에 저장된 데이터를 리드하기 위한 회로이다. 구체적으로, 리드 회로(100)는 프리차지 신호(PCH)에 응답하여 선택된 비트 라인(BL0~BLn)을 소정의 레벨로 프리차지시키고, 리드 바이어스 제공 신호(PBIASB)에 응답하여 프리차지된 비트 라인(BL0~BLn)에 리드 바이어스를 제공하여, 메모리 셀(MC)에 저장된 저항 레벨을 리드하게 된다. 여기서, 프리차지 신호(PCH) 및 리드 바이어스 제공 신호(PBIASB)는 리드 펄스 제공부(200)로부터 제공될 수 있다. 이러한 리드 회로(100)는 도 2에 도시되어 있는 바와 같이, 디스차지부(110), 프리차지부(120), 리드 바이어스 제공부(130), 클램핑부(140), 센싱부(150), 래치부(160)를 포함할 수 있다.
디스차지부(110)는 리드 동작에 선행되어 선택된 메모리 셀(MC)과 커플링된 비트 라인(BL0~BLn) 및/또는 센싱 노드(VSA)를 일정 레벨, 예를 들어, 접지 전압(VSS)으로 디스차지한다. 디스차지부(110)는 비트 라인(BL0~BLn)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN1)와, 센싱 노드(VSA)과 접지 전압(VSS) 사이에 커플링되고 디스차지 신호(PDIS)를 게이트로 인가받는 NMOS 트랜지스터(MN2)를 포함할 수 있다.
프리차지부(120)는 프리차지 신호(PCH)에 응답하여, 리드 동작에서 프리차지 기간 동안 센싱 노드(VSA)를 일정 레벨로 프리차지시킨다. 예를 들어, 프리차지부(120)는 전원 전압(VCC)과 센싱 노드(VSA) 사이에 커플링되고, 프리차지 신 호(PCHB)를 게이트로 인가받는 NMOS 트랜지스터(MN4)일 수 있다.
리드 바이어스 제공부(130)는 선택된 메모리 셀(MC)의 저항 레벨을 리드하기 위해, 리드 바이어스 제공 신호(PBIASB)에 응답하여 비트 라인(구체적으로, 센싱 노드(VSA))에 리드 바이어스를 제공한다. 리드 바이어스 제공부(130)는 승압 전압(VPP)에 커플링되고 리드 바이어스 제공 신호(PBIASB)를 게이트로 인가받는 PMOS 트랜지스터(MP2)와, 센싱 노드(VSA)에 커플링되고 제어 바이어스(VBIAS)를 게이트로 인가받는 PMOS 트랜지스터(MP3)일 수 있다. PMOS 트랜지스터(MP2, MP3)가 형성된 기판 영역은 각각 승압 전압(VPP)과 커플링되어 있을 수 있다.
클램핑부(140)는 비트 라인(BL0~BLn)을 일정 바이어스 레벨, 예를 들어, 리드하기 적절한 범위 내로 클램핑시킨다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 메모리 셀(MC)의 상변화 물질의 상이 변화할 수 있기 때문이다. 클램핑부(140)는 비트 라인(BL0~BLn)과 센싱 노드(VSA) 사이에 커플링되고, 클램핑 제어 신호(VCMP)를 게이트로 인가받는 NMOS 트랜지스터(MN3)일 수 있다. 여기서, 클램핑 제어 신호(VCMP)는 정전압 신호일 수 있으나, 이에 한정되는 것은 아니다.
센싱부(150)는 센싱 노드(VSA)의 레벨과 기준 바이어스(VREF)의 레벨을 비교하여, 비교 결과(SA_OUT)를 출력한다. 예를 들어, 센싱 노드(VSA)의 레벨이 기준 바이어스(VREF)의 레벨보다 높으면 하이 레벨의 비교 결과(SA_OUT)가 출력되고, 센싱 노드(VSA)의 레벨이 기준 바이어스(VREF)의 레벨보다 낮으면 로우 레벨의 비교 결과(SA_OUT)가 출력될 수 있다. 센싱부(150)는 기준 전류에 대해 선택된 메모리 셀(MC)의 비트 라인(BL0~BLn)을 통해서 흘러나가는 전류의 변화를 감지하는 전류 센스 앰프일 수도 있고, 기준 전압에 대해 전압의 변화를 감지하는 전압 센스 앰프일 수도 있으나, 도면에서는 전압 센스 앰프를 예로 들어 도시하였다.
라이트 회로(150)는 메모리 셀 어레이(10) 내에서 선택된 메모리 셀(MC)에 데이트를 라이트하기 위한 회로이다. 이러한 라이트 회로(150)는 예를 들어, 외부 데이터를 제공받아 버퍼링하는 데이터 입력 버퍼 및 메모리 셀 어레이(10) 중 선택된 메모리 셀(MC)에 데이터를 라이트하는 라이트 드라이버 등을 포함할 수 있다.
이하, 도 1 내지 도 4를 참고하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리드 동작에 대하여 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면으로서, 워드 라인 및 비트 라인의 저항을 워드 라인 및 비트 라인 상에 도시하였다. 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3을 참고하면, 메모리 셀 어레이(10)에서 메모리 셀(MC1~MC4)의 위치에 따라 메모리 셀(MC1~MC4)과 로우 선택 회로(30) 사이에 존재하는 워드 라인 저항이 달라질 수 있다. 구체적으로, 로우 선택 회로(30)에서 멀리 배치된 메모리 셀(예를 들어, MC2, MC4)과 로우 선택 회로(30) 사이의 워드 라인 저항(예를 들어, RWL1+RWL2)은 로우 선택 회로(30)에 가깝게 배치된 메모리 셀(예를 들어, MC1, MC3)과 로우 선택 회로(30) 사이의 워드 라인 저항(RWL1)보다 상대적으로 클 수 있다.
이에 의해, 메모리 셀(MC1~MC4)의 위치에 따라 메모리 셀(MC)과 로우 선택 회로(30) 사이의 워드 라인(WL0~WLm)이 선택되어, 워드 라인 디스에이블 전압에서 워드 라인 인에이블 전압(예를 들어, 그라운드 전압)으로 디스차지되는 속도가 달라질 수 있다. 구체적으로, 로우 선택 회로(30)에 의해 워드 라인(예를 들어, WL0, WLm)이 선택된 경우, 로우 선택 회로(30)에서 멀리 배치된 메모리 셀(예를 들어, MC2, MC4)과 로우 선택 회로(30) 사이의 워드 라인(WL0, WLm)은, 로우 선택 회로(30)에 가깝게 배치된 메모리 셀(예를 들어, MC1, MC3)과 로우 선택 회로(30) 사이의 워드 라인(WL0, WLm)에 비해 더 느리게 디스차지될 수 있다. 따라서, 선택된 비트 라인(예를 들어, BL0, BLk)을 프리차지시키고, 워드 라인(예를 들어, WL0, WLm)을 선택하고, 선택된 메모리 셀(예를 들어, MC1~MC4)에 리드 바이어스를 제공하여 메모리 셀(MC1~MC4)에 저장된 저항 레벨을 센싱하는 경우, 로우 선택 회로(30)에서 멀리 배치된 메모리 셀(MC2, MC4)의 저항 레벨은 로우 선택 회로(30)에 가까이 배치된 메모리 셀(MC1, MC3)의 저항 레벨보다 크게 리드될 수 있다. 즉, 메모리 셀(MC)에 동일한 저항 레벨이 저장되더라도 메모리 셀(MC1~MC4)의 위치에 따라 서로 다른 저항 레벨이 리드될 수 있다.
하지만, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 로우 선택 신호(예를 들어, X0_far, X0_near)의 펄스 폭이 선택된 메모리 셀(예를 들어, MC1, MC2)의 위치에 따라 달라질 수 있으므로, 메모리 셀(MC1, MC2)에 저장된 저항 레벨을 센싱하는 시점에서 선택된 메모리 셀(MC1, MC2)과 로우 선택 회로(30) 사이의 워드 라인(예를 들어, WL0_far, WL0_near)의 전압 레벨이 실 질적으로 동일할 수 있다. 구체적으로, 로우 선택 회로(30)까지의 워드 라인 저항이 상대적으로 큰 메모리 셀(MC2)을 선택하는 경우 로우 선택 신호(X0_far)의 펄스 폭은 상대적으로 큰 반면, 로우 선택 회로(30)까지의 워드 라인 저항이 상대적으로 작은 메모리 셀(MC)을 선택하는 경우 로우 어드레스 신호(ADDR)의 펄스 폭은 상대적으로 작을 수 있다. 즉, 로우 선택 회로(30)까지의 워드 라인 저항이 상대적으로 큰 메모리 셀(MC2)에 저장된 저항을 리드하는 경우, 로우 선택 회로(30)까지의 워드 라인 저항이 상대적으로 작은 메모리 셀(MC1)에 저장된 저항을 리드하는 경우보다 워드 라인(WL0)이 더 빨리 선택될 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀(MC)에 동일한 저항 레벨이 저장된 경우 워드 라인의 저항에 상관없이 실질적으로 동일한 저항 레벨이 리드될 수 있으므로, 리드 동작시 신뢰성이 향상될 수 있다.
한편, 상기에서는 선택된 메모리 셀(MC)이 로우 선택 회로(30)에서 멀리 배치될수록 워드 라인 저항이 커지는 것으로 설명하였으나, 이에 한정하는 것은 아니다. 예를 들어, 워드 라인(WL0~WLm)이 도 1 및 도 5에 도시된 바와 같이 제1 서브 워드 라인(WL10, WL11)과 제1 서브 워드 라인(WL10, WL11)보다 저항이 적은 제2 서브 워드 라인(WL11, WL12) 즉, 스트래핑 라인(strapping line)으로 형성되는 경우, 제1 서브 워드 라인(WL10, WL11)에 커플링된 메모리 셀(MC)과 스트랩핑 노드(SL1, SL2) 간의 거리 차이에 따라 워드 라인 저항이 달라질 수도 있다.
도 5는 도 1의 스트랩핑 노드(strapping node)를 포함하는 반도체 메모리 장치를 설명하는 예시적인 사시도이다.
도 1 및 도 5를 참고하면, 반도체 메모리 장치의 워드 라인이 스트랩핑 라인을 포함할 경우, 반도체 메모리 장치는 순차적으로 적층된 제1 서브 워드 라인(WL10, WL11), 제1 및 제2 반도체 패턴(132, 134), 가변 저항 패턴(152), 비트 라인(BL0~BLj) 및 제2 서브 워드 라인(WL11, WL12)을 포함할 수 있다. 여기서 제1 서브 워드 라인(WL10, WL11)은 스트랩핑 컨택 플러그(SN10, SN20, SN11, SN21)를 통하여 제2 서브 워드 라인(예, WL11, WL12)과 서로 연결되며, 제2 서브 워드 라인(예, WL11, WL12)과 함께 도 1의 워드 라인(WL0, WL1)을 형성할 수 있다.
제1 서브 워드 라인(WL10, WL11)은 폴리실리콘 또는 메탈과 같은 도전성 물질로 제1 방향으로 연장되어 형성된다. 예를 들어, 제1 서브 워드 라인(WL10, WL11)이 폴리실리콘으로 형성되는 경우, 제1 서브 워드 라인(WL10, WL11)은 N+형일 수 있으며, 특히 N+ 에피택시얼층(epitaxial layer)일 수 있다. 여기서, 반도체 기판으로 단결정 반도체 기판을 사용한 경우, 다수의 제1 서브 워드 라인(WL10, WL11) 역시 단결정일 수 있다.
제1 서브 워드 라인(WL10, WL11) 상에는 예컨대, N-형을 갖는 다수의 제1 반도체 패턴(132)과, 각 제1 반도체 패턴(132) 상에 적층되고 예컨대, P+형을 갖는 다수의 제2 반도체 패턴(134)이 형성된다. 구체적으로, 제1 및 제2 반도체 패턴(132, 134)은 각 제1 서브 워드 라인(WL10, WL11) 상에 제1 방향(워드 라인의 연장 방향)을 따라 분리 배열되며, 메모리 셀(MC)의 억세스 소자(AC), 즉 셀 다이오드를 구성할 수 있다.
가변 저항 패턴(152)은 제1 및 제2 반도체 패턴(132, 134) 상에 제2 방향으 로 연장되어 예컨대, 제1 서브 워드 라인(WL10, WL11)과 교차하여 형성되며, 하부 전극 컨택(142)을 통하여 제1 및 제2 반도체 패턴(132, 134)과 접속된다. 여기서, 가변 저항 패턴(152)은 앞에서 설명한 상변화 물질을 사용하여 형성될 수 있다. 도면에서는 가변 저항 패턴(152)을 다수의 상변화 메모리 셀에 대응되도록 배치되는 라인 타입(line type)으로 도시하였으나, 이에 한정하는 것은 아니며 상변화 물질이 가변 저항 셀 단위로 배치되는 도트 타입(dot type)으로 형성될 수도 있다.
가변 저항 패턴(152) 상에는 비트 라인(BL0~BLj)이 가변 저항 패턴(152)과 평행하게 연장되고, 제1 및 제2 서브 워드 라인(WL01, WL02, WL11, WL12)과는 교차되어 배치된다. 여기서, 비트 라인(BL0~BLj)은 비트 라인 컨택 플러그(미도시)를 통하여 가변 저항 패턴(152)과 접속되며, 예를 들어, 알루미늄(Al) 또는 텅스텐(W)과 같은 메탈로 형성될 수 있다.
제2 서브 워드 라인(WL11, WL12)은 비트 라인(BL0~BLj) 상에 제1 서브 워드 라인(WL10, WL11)과 평행하게 연장되어 배치되며, 스트랩핑 라인 컨택 플러그(SN10, SN20, SN11, SN12)를 통하여 제1 서브 워드 라인(WL10, WL11)과 접속된다. 여기서 제1 서브 워드 라인(WL10, WL11)이 스트랩핑 라인 컨택 플러그(SN10, SN20, SN11, SN12)를 통하여 제2 서브 워드 라인(WL11, WL12)과 접속되는 노드가 도 2의 스트랩핑 노드(SN1, SN2)일 수 있다.
제2 서브 워드 라인(WL11, WL12)은 스트랩핑 라인으로서 제1 서브 워드 라인(WL10, WL11)보다 저항이 적은 물질 예를 들어, 알루미늄 또는 텅스텐과 같은 메탈로 형성되며, 제1 서브 워드 라인(WL10, WL11)을 통하여 가변 저항 패턴(152)과 접속된다. 도면에서는 제2 서브 워드 라인(예, WL11, WL12)이 비트 라인(BL0~BLj) 상부에 배치되는 것으로 도시하였으나 이에 한정하는 것은 아니며, 제1 서브 워드 라인(WL10, WL11) 상부에 배치되는 메탈층이라면 비트 라인(BL0~BLn) 하부에 배치될 수도 있다.
워드 라인(WL0~WLm)이 제1 서브 워드 라인(예, WL10, WL11)과 스트랩핑 라인인 제2 서브 워드 라인(예, WL11, WL12)으로 형성된 경우, 워드 라인(예, WL0)에 커플링된 메모리 셀(MC)들은 컬럼 어드레스에 따라 메모리 셀(MC)에서 바라보는 접지(또는 로우 선택 회로)까지의 저항이 일정하지 않을 수 있다. 즉, 제1 서브 워드 라인(WL10, WL11)에 커플링된 메모리 셀(MC)과 스트랩핑 노드(SL1, SL2) 간의 거리 차이에 따라 워드 라인 저항이 달라질 수도 있다.
이하, 도 3, 도 6 및 도 7을 참고하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3 및 도 6을 참고하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리드 동작시 선택된 메모리 셀(MC)의 위치에 따라, 프리차지 신호(PCH)의 펄스 폭이 달라질 수 있다는 점을 제외하고는 본 발명의 일 실시예에 따른 반도체 메모리 장치와 실질적으로 동일할 수 있다.
구체적으로, 리드 펄스 제공부(201)는 제어부(250)로부터 제공되는 커맨드 신호(CMD) 및 어드레스 버퍼(310)로부터 제공되는 어드레스 신호(ADDR)에 응답하여, 프리차지 신호(PCH)를 제공한다. 예를 들어, 리드 펄스 제공부(201)는 제1 메모리 셀(MC)에 저장된 데이터를 리드하는 경우 제1 펄스 폭을 가지는 프리차지 신호(PCH)를 제공하며, 제2 메모리 셀(MC)에 저장된 데이터를 리드하는 경우 제1 펄스 폭과 상이한 제2 펄스 폭을 가지는 프리차지 신호(PCH)를 제공할 수 있다. 즉, 리드 펄스 제공부(200)는 어드레스 신호(ADDR)에 따라 펄스 폭이 결정되는 프리차지 신호(PCH)를 리드 회로(100)에 제공하므로, 리드 동작 동안 비트 라인이 프리차지되는 시점이 선택된 메모리 셀(MC)에 따라 달라질 수 있다. 이에 의해, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 메모리 셀(MC)의 위치에 따라 비트 라인(BL0~BLn) 상에 존재하는 저항(이하, "비트 라인 저항"이라 함)에 의해 리드 동작시 신뢰성이 열화되는 것을 방지할 수 있다.
구체적으로, 리드 회로(100)에서 멀리 배치된 메모리 셀(예를 들어, MC3, MC4)과 리드 회로(100) 사이의 비트 라인 저항(RBL1, RBL2)은 리드 회로(100)에 가깝게 배치된 메모리 셀(예를 들어, MC1, MC2)과 리드 회로(100) 사이의 비트 라인 저항(RBL1)보다 상대적으로 클 수 있다. 이에 의해, 리드 동작 동안 비트 라인(BL0~BLn)이 프리차지되는 경우, 리드 회로(100)에서 멀리 배치된 메모리 셀(MC3, MC4)과 리드 회로(100) 사이의 비트 라인은 리드 회로(100)에 가깝게 배치된 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인보다 충분히 프리차지되지 않을 수 있다. 따라서, 비트 라인(BL0~BLn)을 프리차지하고, 워드 라인(WL0~WLm)을 선택하고, 프리차지된 비트 라인(BL0~BLn)에 리드 바이어스를 제공하여 센싱할 경우, 리드 회로(100)에서 멀리 배치된 메모리 셀(MC3, MC4)의 저항 레벨은 리드 회로(100)에 가까이 배치된 메모리 셀(MC1, MC2)의 저항 레벨보다 작게 리드될 수 있다. 즉, 메모리 셀(MC1~MC4)에 동일한 저항 레벨이 저장되더라도 메모리 셀(MC1~MC4)의 위치에 따라 서로 다른 저항 레벨이 리드될 수 있다.
하지만, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 7에 도시된 바와 같이, 프리차지 신호(PCH_far, PCH_near)의 펄스 폭이 선택된 메모리 셀의 위치에 따라 달라질 수 있으므로, 메모리 셀의 위치에 상관없이 메모리 셀과 리드 회로(100) 사이의 비트 라인(BL_far, PCH_near)이 실질적으로 동일한 레벨로 프리차지될 수 있다. 구체적으로, 리드 회로(100)까지의 비트 라인 저항이 상대적으로 큰 메모리 셀(예, MC3, MC4)에 저장된 저장 레벨을 리드하는 경우 프리차지 신호(PCH_far)의 펄스 폭은 상대적으로 큰 반면, 리드 회로(100)까지의 비트 라인 저항이 상대적으로 작은 메모리 셀(예, MC1, MC2)에 저장된 저항 레벨을 리드하는 경우 프리차지 신호(PCH_near)의 펄스 폭은 상대적으로 작을 수 있다. 즉, 리드 회로(100)까지의 비트 라인 저항이 상대적으로 큰 메모리 셀(MC3, MC4)에 저장된 저항을 리드하는 경우, 리드 회로(100)까지의 비트 라인 저항이 상대적으로 작은 메모리 셀(MC1, MC2)에 저장된 저항을 리드하는 경우보다 비트 라인(예, BL0, BLk)이 더 오랫동안 프리차지될 수 있다. 따라서, 반도체 메모리 장치의 리드 동작시 신뢰성이 향상될 수 있다.
또한, 디코더(300)는 본 발명의 일 실시예에서와 동일하게 선택된 메모리 셀(MC)의 위치 즉, 어드레스에 따라 서로 다른 펄스 폭을 가지는 로우 어드레스 신호(ADDR)를 제공할 수 있다. 하지만, 이에 한정하는 것은 아니며, 본 발명의 다른 실시예에서 디코더(300)는 선택된 메모리 셀(MC)의 위치에 상관없이 실질적으로 동일한 펄스 폭을 가지는 로우 어드레스 신호(ADDR)를 제공할 수 있다.
한편, 이상에서는 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인 저항에 따라 프리차지 신호(PCH)의 펄스 폭만 조절되는 것으로 설명하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 프리차지 신호(PCH)의 펄스 폭 뿐만 아니라 리드 바이어스 제공 신호(PBIASB)의 펄스 폭도 선택된 메모리 셀(MC)의 위치에 따라 달라질 수 있다. 구체적으로, 리드 펄스 제공부(201)는 제1 메모리 셀(MC)로부터 데이터를 리드하는 경우 제1 펄스 폭을 가지는 리드 바이어스 제공 신호(PBIASB)를 제공하며, 제2 메모리 셀(MC)로부터 데이터를 리드하는 경우 제1 펄스 폭과 상이한 제2 펄스 폭을 가지는 리드 바이어스 제공 신호(PBIASB)를 제공할 수 있다. 즉, 리드 펄스 제공부(201)는 어드레스 신호(ADDR)에 따라 펄스 폭이 결정되는 리드 바이어스 제공 신호(PBIASB)를 리드 회로(100)에 제공하므로, 프리차지된 비트 라인에 리드 바이어스를 제공되는 시점이 선택된 메모리 셀(MC)에 따라 달라질 수 있다. 이에 의해, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 비트 라인 저항에 의해 리드 동작시 신뢰성이 열화되는 것을 보다 효과적으로 방지할 수 있다.
또한, 본 발명의 또 다른 실시예에서는 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인 저항에 따라 프리차지 신호(PCH)의 펄스 폭만 조절될 수도 있고, 리드 바이어스 제공 신호(PBIASB)의 펄스 폭만 조절될 수도 있다.
한편, 이상에서는 메모리 셀(MC)과 로우 선택 회로(30) 사이의 워드 라인 저항에 따라 로우 선택 신호(X0~Xm)의 펄스 폭이 조정되며, 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인 저항에 따라 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)의 펄스 폭이 조절되는 것으로 설명하였으나, 이에 한정하는 것은 아니다. 예를 들어, 본 발명의 또 다른 실시예에서 로우 선택 신호(X0~Xm), 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)의 펄스 폭은 선택된 메모리 셀(MC)의 위치에 따라 다양하게 조절될 수 있다.
도 8은 본 발명의 다양한 변형 실시예들에 따른 반도체 메모리 장치의 동작을 설명하는 도면이다.
도 1, 도 6 및 도 8을 참고하면, 로우 선택 신호(X0~Xm), 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)의 펄스 폭은, 메모리 셀(MC)과 로우 선택 회로(30) 사이의 워드 라인 저항, 및 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인 저항에 따라 다양하게 조절될 수도 있다.
예를 들어, 본 발명의 또 다른 실시예에서 로우 선택 회로(30)까지의 워드 라인 저항(RWL)이 상대적으로 큰 메모리 셀(MC)에 저장된 데이터를 리드하는 경우, 상대적으로 작은 펄스 폭을 가지는 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)가 선택된 비트 라인에 제공될 수 있다. 반면에, 로우 선택 회로(30)까지의 워드 라인 저항(RWL)이 상대적으로 작은 메모리 셀(MC)에 저장된 데이 터를 리드하는 경우, 상대적으로 큰 펄스 폭을 가지는 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)가 선택된 비트 라인에 제공될 수도 있다.
또한, 본 발명의 또 다른 실시예에서 리드 회로(30)까지의 비트 라인 저항(RBL)이 상대적으로 큰 메모리 셀(MC)에 저장된 데이터를 리드하는 경우, 상대적으로 큰 펄스 폭을 가지는 로우 선택 신호(X0~Xm)를 제공하여 워드 라인(WL0~WLm)을 선택할 수 있다. 반면에, 리드 회로(30)까지의 비트 라인 저항(RBL)이 상대적으로 작은 메모리 셀(MC)에 저장된 데이터를 리드하는 경우, 상대적으로 작은 펄스 폭을 가지는 로우 선택 신호(X0~Xm)가 제공하여 워드 라인(WL0~WLm)을 선택할 수 있다.
즉, 본 발명의 실시예들에서 로우 선택 신호(X0~Xm), 프리차지 신호(PCH) 및/또는 리드 바이어스 제공 신호(PBIASB)의 펄스 폭은 메모리 셀(MC)과 로우 선택 회로(30) 사이의 워드 라인 저항, 및/또는 메모리 셀(MC)과 리드 회로(100) 사이의 비트 라인 저항에 따라 다양하게 조절될 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 9를 참고하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따른 반도체 메모리 장치며, 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작 을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.
이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양항 형태로 임바디될 수도 있다.
도 10을 참고하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지 털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 10에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 11을 참고하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 11에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 11에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀 어레이와 그 주변을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1의 스트랩핑 노드(strapping node)를 포함하는 반도체 메모리 장치를 설명하는 예시적인 사시도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다양한 변형 실시예들에 따른 반도체 메모리 장치의 동작을 설명하는 도면이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 메모리 셀 어레이 20: 컬럼 선택 회로
30: 로우 선택 회로 100: 리드 회로
150: 라이트 회로 200, 201: 리드 펄스 생성부
250: 제어부 300: 디코더
310: 어드레스 버퍼

Claims (10)

  1. 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이;
    다수의 비트 라인으로서, 각 비트 라인은 상기 메모리 셀의 열과 커플링되는 다수의 비트 라인;
    컬럼 선택 신호에 응답하여 상기 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로; 및
    프리 차지 신호에 응답하여 상기 선택된 비트 라인을 프리차지시키고, 리드 바이어스 제공 신호에 응답하여 상기 프리차지된 비트 라인에 리드 바이어스를 제공하여 상기 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 포함하되,
    상기 리드 회로는 제1 펄스 폭을 가지는 상기 프리 차지 신호를 이용하여 상기 다수의 메모리 셀 중 제1 메모리 셀에 저장된 데이터를 리드하고, 제2 펄스 폭을 가지는 상기 프리 차지 신호를 이용하여 상기 다수의 메모리 셀 중 제2 메모리 셀에 저장된 데이터를 리드하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 메모리 셀과 상기 리드 회로 사이에 존재하는 상기 비트 라인의 저항은 상기 제2 메모리 셀과 상기 리드 회로 사이에 존재하는 상기 비트 라인의 저항보다 작으며,
    상기 제1 펄스 폭은 상기 제2 펄스 폭보다 좁은 반도체 메모리 장치.
  3. 제 1항에 있어서,
    다수의 워드 라인으로서, 각 워드 라인은 상기 메모리 셀의 행과 커플링되는 다수의 워드 라인과
    로우 선택 신호에 응답하여, 상기 다수의 워드 라인 중 적어도 하나의 워드 라인을 선택하는 로우 선택 회로를 더 포함하며,
    상기 제1 메모리 셀과 상기 로우 선택 회로 사이에 존재하는 상기 워드 라인의 저항은 상기 제2 메모리 셀과 상기 로우 선택 회로 사이에 존재하는 상기 워드 라인의 저항보다 작으며,
    상기 제1 펄스 폭은 상기 제2 펄스 폭보다 넓은 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 각 워드 라인은 스트랩핑(strapping) 노드를 통해서 서로 연결되는 제1 및 제2 서브 워드 라인을 포함하며,
    상기 제1 메모리 셀은 상기 제2 메모리 셀보다 상기 스트랩핑 노드에 가까운 반도체 메모리 장치.
  5. 제 1항에 있어서,
    다수의 워드 라인으로서, 각 워드 라인은 상기 메모리 셀의 행과 커플링되는 다수의 워드 라인과
    로우 선택 신호에 응답하여, 상기 다수의 워드 라인 중 적어도 하나의 워드 라인을 선택하는 로우 선택 회로를 더 포함하며,
    상기 로우 선택 신호는 상기 제1 메모리 셀에 커플링된 상기 워드 라인을 선택하는 경우와 상기 제2 메모리 셀에 커플링된 상기 워드 라인을 선택하는 경우 서로 다른 펄스 폭을 가지는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 리드 바이어스 제공 신호는 상기 제1 메모리 셀에 저장된 데이터를 리드하는 경우와 상기 제2 메모리 셀에 저장된 데이터를 리드하는 경우에 서로 다른 펄스 폭을 가지는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 프리 차지 신호 및 상기 리드 바이어스 제공 신호를 제공하는 리드 펄스 생성부로서, 어드레스 신호에 응답하여 상기 프리 차지 신호 및 상기 리드 바이어스 제공 신호의 펄스 폭을 결정하는 리드 펄스 생성부를 더 포함하며,
    상기 리드 회로는
    상기 비트 라인과 커플링된 센싱 노드와,
    상기 센싱 노드에 커플링되고, 상기 프리 차지 신호에 응답하여 상기 비트 라인을 프리차지시키는 프리 차지부와.
    상기 센싱 노드에 커플링되고, 상기 리드 바이어스 제공 신호에 응답하여 상기 리드 바이어스를 제공하는 리드 바이어스 제공부와,
    상기 센싱 노드와 커플링되고, 상기 센싱 노드의 레벨과, 기준 바이어스의 레벨을 비교하여 비교 결과를 출력하는 센싱부를 포함하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 메모리 셀은 다이오드 제어 상변화 메모리 셀인 반도체 메모리 장치.
  9. 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이;
    다수의 비트 라인으로서, 각 비트 라인은 상기 메모리 셀의 열과 커플링되는 다수의 비트 라인;
    컬럼 선택 신호에 응답하여 상기 다수의 비트 라인 중 적어도 하나의 비트 라인을 선택하는 컬럼 선택 회로; 및
    프리 차지 신호에 응답하여 상기 선택된 비트 라인을 프리차지시키고, 리드 바이어스 제공 신호에 응답하여 상기 프리차지된 비트 라인에 리드 바이어스를 제공하여 상기 메모리 셀에 저장된 데이터를 리드하는 리드 회로를 포함하되,
    상기 리드 회로는 제1 펄스 폭을 가지는 상기 리드 바이어스 제공 신호를 이용하여 상기 다수의 메모리 셀 중 제1 메모리 셀에 저장된 데이터를 리드하고, 제2 펄스 폭을 가지는 상기 리드 바이어스 제공 신호를 이용하여 상기 다수의 메모리 셀 중 제2 메모리 셀에 저장된 데이터를 리드하는 반도체 메모리 장치.
  10. 저장되는 데이터에 따라 저항 레벨이 변하는 메모리 셀의 행렬을 포함하는 메모리 셀 어레이;
    다수의 워드 라인으로서, 각 워드 라인은 상기 메모리 셀의 행과 커플링되는 다수의 워드 라인;
    로우 선택 신호에 응답하여, 상기 다수의 워드 라인 중 적어도 하나의 워드 라인을 선택하여 상기 선택된 워드 라인의 레벨을 풀다운시키는 로우 선택 회로를 더 포함하되
    상기 로우 선택 회로는 제1 펄스 폭을 가지는 상기 로우 선택 신호에 응답하여 상기 다수의 메모리 셀 중 제1 메모리 셀에 커플링된 워드 라인을 선택하고, 제2 펄스 폭을 가지는 상기 로우 선택 신호에 응답하여 상기 다수의 메모리 셀 중 제2 메모리 셀에 커플링된 워드 라인을 선택하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180017254A (ko) * 2016-08-08 2018-02-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101635505B1 (ko) * 2010-10-25 2016-07-01 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
US9054296B2 (en) 2013-01-03 2015-06-09 Samsung Electronics Co., Ltd. Semiconductor device having diode and method of forming the same
ITUB20152310A1 (it) * 2015-07-20 2017-01-20 Sk Hynix Inc Regolatore per polarizzare un elemento interruttore di un buffer di pagina di una memoria non volatile
KR102429905B1 (ko) * 2018-01-08 2022-08-05 삼성전자주식회사 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4492897B2 (ja) 2000-06-15 2010-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006303150A (ja) 2005-04-20 2006-11-02 Nippon Telegr & Teleph Corp <Ntt> メモリ装置
JP4469319B2 (ja) 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
JP2007157317A (ja) * 2005-11-30 2007-06-21 Samsung Electronics Co Ltd 相変化メモリ装置及びそれの読み出し方法
US7573775B2 (en) 2006-02-09 2009-08-11 Fujitsu Limited Setting threshold voltages of cells in a memory block to reduce leakage in the memory block
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7903457B2 (en) * 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180017254A (ko) * 2016-08-08 2018-02-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로

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