KR102429905B1 - 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법 - Google Patents

리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법이 개시된다. 저항성 메모리 장치는 메모리 셀 어레이의 비트라인들 양단에 연결되는 제1 및 제2 칼럼 선택 회로들을 포함한다. 독출 동작 시, 제1 및 제2 칼럼 선택 회로들 중에서 선택된 메모리 셀과 거리가 먼 쪽의 칼럼 선택 회로는 인에이블되고, 가까운 쪽의 칼럼 선택 회로는 디세이블된다. 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리가 멀면 칼럼 선택 신호의 전압 레벨은 상대적으로 높게 설정되고, 거리가 가까우면 상대적으로 낮게 설정된다.

Description

리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법{Operation method and resistive memory device for reducing read disturb}
본 발명은 불휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 리드 디스터브를 줄일 수 있는 저항성 메모리 장치 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 장치로서, PRAM(Phase change RAM), RRAM(Resistive RAM), MRAM(Magnetic RAM) 등과 같은 저항성 메모리들이 알려져 있다. 저항성 메모리들은 저항 상태의 변화에 의해 데이터를 저장하는 가변 저항 소자를 메모리 셀로서 이용하고 있다. 이러한 메모리 셀을 복수의 비트라인들과 복수의 워드라인들과의 교차점에 배치함으로써 크로스-포인트형의 저항성 메모리 장치가 구성된다. 저항성 메모리 장치는 메모리 셀 양단에 전압을 인가하여 메모리 셀을 억세스하고, 억세스된 메모리 셀은 메모리 셀의 임계 저항(threshold resistance)을 기준으로 하여 데이터 값 "1"(저 저항 상태) 또는 "0"(고 저항 상태)을 저장한다. 저항성 메모리 장치의 독출 동작에서, 메모리 셀에 흐르는(conducted by) 전류는 스파이크를 일으킬 수 있다. 이러한 전류 스파이크는 메모리 셀을 손상시키거나 메모리 셀의 특성을 열화시키는 등과 같은 리드 디스터브를 일으킬 가능성이 높다.
본 발명의 목적은 독출 동작시 메모리 셀에 흐르는 전류 스파이크를 제한하여 리드 디스터브를 줄일 수 있는 저항성 메모리 장치 및 그 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 비트라인들 각각과 연결되고 메모리 셀 어레이의 맞은 편에 각각 배치되고 복수의 메모리 셀들 중 선택된 메모리 셀의 비트라인을 데이터 라인과 연결하는 제1 및 제2 칼럼 선택 회로들, 그리고 선택된 메모리 셀의 상기 저장된 데이터를 독출할 때 제1 및 제2 칼럼 선택 회로들 중에서 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 제어하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이, 칼럼 선택 신호에 응답하여 복수의 메모리 셀들 중 선택된 메모리 셀의 비트라인을 데이터 라인과 연결하는 칼럼 선택 회로, 그리고 선택된 메모리 셀의 저장된 데이터를 독출할 때 선택된 메모리 셀의 배치 위치에 따라 칼럼 선택 신호의 전압 레벨이 변경되도록 제어하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이와 메모리 셀 어레이의 맞은 편에 각각 배치되는 제1 및 제2 칼럼 선택 회로들을 포함하는 저항성 메모리 장치의 동작 방법은, 메모리 셀을 선택하는 억세스 동작을 수행하는 동작, 제1 및 제2 칼럼 선택 회로들 중에서 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로를 판단하는 동작, 선택된 메모리 셀로부터 멀리 있다고 판단되는 칼럼 선택 회로를 인에이블하는 동작, 인에이블된 칼럼 선택 회로를 통하여 선택된 메모리 셀의 비트라인 전압을 데이터 라인으로 전달하는 동작, 그리고 데이터 라인으로 전달된 비트라인 전압과 기준 전압을 비교하여 선택된 메모리 셀에 저장된 데이터를 감지하는 동작을 포함한다.
본 발명의 실시예들에 따른 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이와 메모리 셀들의 비트라인들에 연결되는 칼럼 선택 회로를 포함하는 저항성 메모리 장치의 동작 방법은, 메모리 셀을 선택하는 억세스 동작을 수행하는 동작, 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리를 판단하는 동작, 선택된 메모리 셀과 칼럼 선택 회로 사이의 판단된 거리를 기초로 하여 선택된 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호에 인가되는 전압 레벨을 변경하는 동작, 변경된 전압 레벨의 칼럼 선택 신호에 응답하여 선택된 메모리 셀의 비트라인 전압을 데이터 라인으로 전달하는 동작, 그리고 데이터 라인으로 전달된 비트라인 전압과 기준 전압을 비교하여 선택된 메모리 셀에 저장된 데이터를 감지하는 동작을 포함한다.
본 발명의 실시예들에 따른 저항성 메모리 장치는, 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블됨에 따라 선택된 메모리 셀의 큰 비트라인 저항에 IR적으로 전압 강하가 생겨서 선택된 메모리 셀에 일어나는 전류 스파이크를 제한할 수 있다. 또한, 저항성 메모리 장치는 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리에 따라 칼럼 선택 신호에 인가되는 전압 레벨을 변경함에 따라 선택된 메모리 셀에 인가되는 전압을 줄여서 선택된 메모리 셀의 전류 스파이크를 제한할 수 있다.
도 1은 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 등가 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5a 내지 도 5c는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프들이다.
도 6 내지 도 7b는 도 2의 메모리 셀 어레이와 제1 및 제2 칼럼 선택 회로들을 구체적으로 설명하는 회로 다이어그램들이다.
도 8a 및 도 8b는 본 발명의 예시적인 실시예에 따른 제1 및 제2 칼럼 선택 회로들의 동작 방법을 설명하는 도면들이다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 10은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블록도이다.
도 11 내지 도 12b는 도 10의 메모리 셀 어레이와 칼럼 선택 회로를 구체적으로 설명하는 회로 다이어그램들이다.
도 13 및 도 14는 발명의 일실시예에 따른 칼럼 선택 신호의 전압 레벨을 설명하는 도면들이다.
도 15는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 이용할 때 판독 에러들을 줄이는 효과를 보여주는 도면이다.
도 17는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 발명의 개념을 설명하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 제어 회로(120) 및 칼럼 선택 회로(130)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 메모리 장치(100)에 대한 기입 또는 독출 동작을 제어할 수 있다. 또한, 기입 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(HOST) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(HOST)와 통신하도록 구성될 수 있다.
메모리 장치(100)는 불휘발성 메모리 장치로서 저항성 메모리 장치일 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 복수의 비트라인들과 복수의 워드라인들과의 교차점에 배치될 수 있다. 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 다른 실시예에서, 각 메모리 셀은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀일 수 있고, 이때, 메모리 셀은 저장된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수의 메모리 셀들은 저장되는 데이터에 따라 가변되는 저항을 갖는 가변 저항 소자를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 메모리 장치(100)는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 메모리 장치(100)는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 메모리 장치(100)는 MRAM이 될 수 있다.
제어 회로(120)는 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 제어 회로(120)는 메모리 셀 어레이(110)에서 선택된 메모리 셀에 전류 스파이크가 생기지 않도록 칼럼 선택 회로(130)를 제어할 수 있다. 제어 회로(120)는 메모리 셀 어레이(110)에서 선택된 메모리 셀들로부터 멀리 있는 칼럼 선택 회로(130)는 인에이블되고 가까이 있는 칼럼 선택 회로(130)는 디세이블되도록 제어할 수 있다. 제어 회로(120)는 로우 어드레스 중 소정의 어드레스 비트 정보를 이용하여 선택된 메모리 셀들로부터 멀리 있는 칼럼 선택 회로(130)가 인에이블되도록 제어할 수 있다.
실시예에 따라, 제어 회로(120)는 로우 어드레스 중 소정의 어드레스 비트 정보를 이용하여 선택된 메모리 셀(MC)과 칼럼 선택 회로(130) 사이의 물리적인 거리를 판단하고 이를 바탕으로 칼럼 선택 신호의 전압 레벨을 변경할 수 있다. 제어 회로(120)는 선택된 메모리 셀이 칼럼 선택 회로로부터 멀리 있는 경우 칼럼 선택 신호에 상대적으로 높은 전압이 인가되고, 가까이 있는 경우 상대적으로 낮은 전압이 인가되도록 제어할 수 있다.
메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블록도이다. 도 2의 메모리 장치(100a)는 도 1의 메모리 시스템(10)에 포함된 메모리 장치(100)의 일 예를 보여준다.
도 2를 참조하면, 메모리 장치(100a)는 메모리 셀 어레이(110), 제어 회로(120), 칼럼 선택 회로(130a, 130b), 로우 디코더(140), 칼럼 디코더(150a, 150b) 및 기입/독출 회로(160)를 포함할 수 있다. 칼럼 선택 회로(130a, 130b)는 제1 칼럼 선택 회로(130a)와 제2 칼럼 선택 회로(130b)로 구성되고, 칼럼 디코더(150a, 150b)는 제1 칼럼 디코더(150a)와 제2 칼럼 디코더(150b)로 구성될 수 있다.
본 실시예에서, 칼럼 디코더(150a, 150b)는 제1 칼럼 선택 회로(130a)와 제2 칼럼 선택 회로(130b)에 대응적으로 연결되는 동작을 설명하기 위하여 제1 칼럼 디코더(150a)와 제2 칼럼 디코더(150b)로 분리 구성되는 예를 도시하고 있다. 실시예에 따라, 칼럼 디코더(150a, 150b)는 분리되지 않고 하나의 칼럼 디코더로서 제1 칼럼 선택 회로(130a)와 제2 칼럼 선택 회로(130b)에 연결될 수 있음은 이해할 것이다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 복수의 비트라인들과 복수의 워드라인들과의 교차점에 배치될 수 있다. 이러한 메모리 셀 어레이(110)는 크로스 포인트형의 메모리 셀 어레이라고 칭하고, 그 등가 회로도를 도 3에 도시한다.
메모리 셀 어레이(110)는, 도 3에 도시된 바와 같이, 수평 구조의 2차원 메모리일 수 있고, 복수의 워드라인들(WL1 내지 WLn), 복수의 비트라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에서, 비트라인(BL)은 메모리 셀(MC)과 기입/독출 회로(160)에 포함된 센스 앰프 사이의 신호 전달을 위한 라인을 통칭한 개념으로 지칭될 수 있다. 예시적으로, 비트라인(BL)은 메모리 셀(MC)과 칼럼 선택 회로(130a, 130b) 사이의 로컬 비트라인, 칼럼 선택 회로(130a, 130b)와 센스 앰프 사이의 글로벌 비트라인 또는 데이터 라인을 포함하는 개념으로 정의될 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함하는 1D1R 타입의 메모리 셀일 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드라인들(WL1 내지 WLn) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드라인과 비트라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
다시 도 2를 참조하면, 제어 회로(120)는 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD) 및 어드레스(ADDR)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 회로(120)에서 출력된 각종 제어 신호는 로우 디코더(140), 칼럼 디코더(150a, 150b) 및 기입/독출 회로(160)에 제공될 수 있고, 제어 회로(120)는 메모리 장치(100a) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 회로(120)는 기입/독출 회로(160)에 각종 동작 제어 신호들을 제공할 수 있다. 기입/독출 회로(160)는 메모리 셀 어레이(110)에 저장하는 데이터의 기입 동작과 메모리 셀 어레이(110)에 저장된 데이터의 독출 동작을 수행할 수 있다. 제어 회로(120)는 전압 생성부(170, 도 10)에 전압 제어 신호(CTRL_VOL, 도 10)를 제공하고, 전압 생성부(170)는 전압 제어 신호를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다.
제어 회로(120)는 메모리 컨트롤러(200)로부터 수신한 어드레스(ADDR) 중에서 로우 어드레스(X_ADDR)를 로우 디코더(140)에 제공하고, 칼럼 어드레스(Y_ADDR)를 제1 및 제2 칼럼 디코더(150a, 150b)에 제공할 수 있다. 로우 디코더(140)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 회로(120)로부터 수신한 로우 어드레스(X_ADDR)에 따라 대응하는 워드라인(WL)을 선택할 수 있다. 로우 디코더(140)는 선택된 워드라인 및/또는 비선택된 워드라인에 인가되는 전압을 제어할 수 있다.
제어 회로(120)는 선택된 메모리 셀에 일어나는 전류 스파이크를 줄이기 위하여, 제1 및 제2 칼럼 디코더(150a, 150b)를 제어할 수 있다. 구체적으로, 제어 회로(120)는 독출 동작 시, 제1 및 제2 칼럼 선택 회로들(130a, 130b) 중에서 선택된 메모리 셀로부터 멀리 있는(farther away) 칼럼 선택 회로가 인에이블되고 선택된 메모리 셀에 가까이 있는(closer to) 칼럼 선택 회로는 디세이블되도록 제1 및 제2 칼럼 디코더(150a, 150b)를 제어할 수 있다.
제1 및 제2 칼럼 디코더들(150a, 150b)은 제1 및 제2 칼럼 선택 회로들(130a, 130b)과 연결되고, 제1 및 제2 칼럼 선택 회로들(130a, 130b)은 복수의 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 제1 칼럼 선택 회로(130a)와 제2 칼럼 선택 회로(130b)는 메모리 셀 어레이(110)의 주변(perimeter)에 배치될 수 있다. 제1 칼럼 선택 회로(130a)와 제2 칼럼 선택 회로(130b)는 메모리 셀 어레이(110)의 맞은 편에 배치될 수 있다. 본 실시예에서, 제1 칼럼 선택 회로(130a)는 메모리 셀 어레이(110)의 상단부에 배치되고, 제2 칼럼 선택 회로(130b)는 메모리 셀 어레이(103b)의 하단부에 배치되는 예를 보여준다. 다른 실시예에서, 제1 칼럼 선택 회로(130a)는 메모리 셀 어레이(110)의 하단부에 배치되고, 제2 칼럼 선택 회로(130b)는 메모리 셀 어레이(103b)의 상단부에 배치될 수 있다.
제1 및 제2 칼럼 디코더들(150a, 150b)은 제어 회로(120)로부터 수신한 로우 어드레스(X_ADDR)의 소정의 어드레스 비트와 칼럼 어드레스(Y_ADDR)에 따라 대응하는 비트라인(BL)을 선택하도록 제1 및 제2 칼럼 선택 회로들(130a, 130b)의 연결 관계를 제어할 수 있다. 제1 및 제2 칼럼 디코더들(150a, 150b)은 칼럼 어드레스(Y_ADDR)에 응답하여 제1 칼럼 선택 신호(LYT)와 제2 칼럼 선택 신호(LTB)를 생성할 수 있다.
제1 및 제2 칼럼 디코더들(150a, 150b)은, 독출 동작 시 선택된 메모리 셀에 일어나는 전류 스파이크를 줄이기 위하여, 제1 또는 제2 칼럼 선택 회로(130a, 130b)를 선택적으로 인에이블할 수 있다. 제1 및 제2 칼럼 디코더들(150a, 150b)은 로우 어드레스(X_ADDR)의 소정의 어드레스 비트를 이용하여 제1 및 제2 칼럼 선택 회로들(130a, 130b) 중에서 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로는 인에이블되고 선택된 메모리 셀에 가까이 있는 칼럼 선택 회로는 디세이블되도록 제1 칼럼 선택 신호(LYT) 또는 제2 칼럼 선택 신호(LTB)를 생성할 수 있다. 제1 및 제2 칼럼 디코더들(150a, 150b)은 제1 칼럼 선택 신호(LYT) 및/또는 제2 칼럼 선택 신호(LTB)에 의해 선택된 비트 라인의 연결 관계를 제어할 수 있다. 실시예에 따라, 제1 및 제2 칼럼 디코더들(150a, 150b)은 제1 칼럼 선택 신호(LYT) 및/또는 제2 칼럼 선택 신호(LTB)의 전압 레벨을 제어할 수 있다.
기입/독출 회로(160)는 선택된 비트라인(BL)에 연결되어 선택된 메모리 셀에 기입 펄스를 제공함으로써 기입 동작을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 기입할 수 있다. 일 실시예에서, 기입 펄스는 전류 펄스일 수 있고, 다른 실시예에서, 기입 펄스는 전압 펄스일 수 있다. 기입/독출 회로(160)는 선택된 비트라인(BL)에 연결되어 선택된 메모리 셀에 저장된 데이터(DATA)를 독출할 수 있다.
본 실시예에서, 기입/독출 회로(160)는 제1 및 제2 칼럼 선택 회로(130a, 130b)에 연결될 수 있으며, 이에 따라, 비트라인(BL)에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 기입/독출 회로(160)는 로우 디코더(140)에 연결될 수 있으며, 이에 따라, 워드라인(WL)에 연결될 수도 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트라인(BL)과 워드라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류가 차단될 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드라인(WL) 이외에, 가변 저항 소자(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 소스 라인(SL) 사이에 연결되며, 가변 저항 소자(R)는 비트라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프들이다. 도 5a 내지 도 5c에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
도 5a를 참조하면, 메모리 셀이 1 비트로 프로그램되는 싱글 레벨 셀들의 이상적인 산포를 보여준다. 메모리 셀의 가변 저항 소자(R)는 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 메모리 셀에 기입 펄스를 인가하여 가변 저항 소자(R)를 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 가변 저항 소자(R)를 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀들에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단할 수 있다.
도 5b를 참조하면, 종래의 메모리 셀들에 대한 독출 동작에서, 선택된 비트라인으로 프리차지 전압이 인가되고 선택된 워드라인으로 접지 전압이 인가되어 선택된 메모리 셀을 통해 전류가 흐른다. 이 때, 선택된 메모리 셀에 흐르는 전류 스파이크로 인한 리드 디스터브에 의해 가변 저항 소자(R)의 저항 편차가 생기게 되어, 특히 저 저항 상태(LRS)의 산포가 넓은 범위를 차지하는 것을 볼 수 있다. 저 저항 상태(LRS)의 산포가 넓어지면 저 저항 상태(LRS)의 저항이 임계 저항(Rth)을 초과하여 판독 에러가 생길 가능성이 있다.
도 5c를 참조하면, 메모리 셀에 흐르는 전류 스파이크로 인한 리드 디스터브를 줄이기 위하여, 후술하는 도 6 내지 도 15의 실시예들을 수행한 결과로서 저 저항 상태(LRS)의 산포가 좁아지는 것을 볼 수 있다. 이하, 메모리 셀에 흐르는 전류 스파이크로 인한 리드 디스터브를 줄이는 방법에 관해 보다 상세히 설명된다.
도 6은 도 2의 메모리 셀 어레이와 제1 및 제2 칼럼 선택 회로들을 구체적으로 설명하는 회로 다이어그램이다.
도 6을 참조하면, 메모리 셀 어레이(110)는 4개의 워드라인들(WL1, WL2, WL3, WL4)과 4개의 비트라인들(BL1, BL2, BL3, BL4)과의 교차점에 메모리 셀들(MC)이 배치된 예를 도시하고 있다. 제1 칼럼 선택 회로(130a)는 메모리 셀 어레이(110)의 주변에서, 예컨대 상단부에 배치되고, 비트라인들(BL1, BL2, BL3, BL4) 각각과 연결되는 제1 칼럼 선택 트랜지스터들(611, 612, 613, 614)을 포함할 수 있다. 제2 칼럼 선택 회로(130b)는 제1 칼럼 선택 회로(130a)의 맞은 편인 메모리 셀 어레이(110)의 하단부에 배치되고, 비트라인들(BL1, BL2, BL3, BL4) 각각과 연결되는 제2 칼럼 선택 트랜지스터들(621, 622, 623, 624)을 포함할 수 있다.
제1 칼럼 선택 트랜지스터들(611, 612, 613, 614) 각각은, 제1 칼럼 디코더(150a)에서 제공되는 제1 칼럼 선택 신호들(LYT1, LYT2, LYT3, LYT4)에 연결될 수 있다. 제1 칼럼 선택 신호들(LYT1, LYT2, LYT3, LYT4)에 응답하여 턴온되는 제1 칼럼 선택 트랜지스터(611, 612, 613, 614)를 통하여 선택된 비트라인(BL1, BL2, BL3, BL4)은 데이터 라인(DL1, DL2, DL3, DL4)에 연결될 수 있다.
제2 칼럼 선택 트랜지스터들(621, 622, 623, 624) 각각은, 제2 칼럼 디코더(150b)에서 제공되는 제2 칼럼 선택 신호들(LYB1, LYB2, LYB3, LYB4)에 연결될 수 있다. 제2 칼럼 선택 신호들(LYB1, LYB2, LYB3, LYB4)에 응답하여 턴온되는 제2 칼럼 선택 트랜지스터(621, 622, 623, 624)를 통하여 선택된 비트라인(BL1, BL2, BL3, BL4)은 데이터 라인(DL1, DL2, DL3, DL4)에 연결될 수 있다.
제1 칼럼 선택 신호들(LYT1, LYT2, LYT3, LYT4)과 제2 칼럼 선택 신호들(LYB1, LYB2, LYB3, LYB4)은 선택된 메모리 셀로부터 멀리 있는 제1 또는 제2 칼럼 선택 회로(130a, 130b)가 인에이블되도록 생성될 수 있다. 선택된 메모리 셀로부터 멀리 있는 제1 또는 제2 칼럼 선택 회로(130a, 130b)을 통하여 선택된 메모리 셀의 비트라인(BL1, BL2, BL3, BL4)이 데이터 라인(DL1, DL2, DL3, DL4)에 연결될 수 있다.
예시적으로, 도 6의 메모리 셀 어레이(110)에서 제1 워드라인(WL1)과 제1 비트라인(BL1)과의 교차점에 배치된 메모리 셀(MC)이 선택된 경우, 선택된 메모리 셀(MC)의 독출 동작은 도 7a에서 설명된다.
도 7a를 참조하면, 선택된 메모리 셀(MC)로부터 멀리 있는 제2 칼럼 선택 회로(130b)가 인에이블되고, 제2 칼럼 선택 신호(LYB1)가 활성화될 수 있다. 제2 칼럼 선택 신호(LYB1)에 응답하여 제2 칼럼 선택 트랜지스터(621)가 턴온되고, 턴온된 제2 칼럼 선택 트랜지스터(621)를 통하여 제1 비트라인(BL1)과 제1 데이터 라인(DL1)이 연결될 수 있다.
선택된 메모리 셀(MC)은 제1 데이터 라인(DL1)을 통하여 기입/독출 회로(160)에 연결될 수 있다. 기입/독출 회로(160)는 프리차지 회로(710)와 센스 앰프(720)를 포함할 수 있다. 프리차지 회로(710)는 프리차지 구간 동안, 제1 데이터 라인(DL1)을 프리차지 전압 레벨로 프리차지할 수 있다. 프리차지 구간이 종료되고 선택된 메모리 셀(MC)을 센싱하는 디벨롭 구간이 시작되면, 프리차지 회로(710)는 비활성화되어, 제1 데이터 라인(DL1)에 대한 프리차지 동작을 종료할 수 있다. 센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨과 기준 전압(Vref)을 비교함으로써 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다. 기준 전압(Vref)은 메모리 장치(100a)의 전압 생성부(170, 도 10)에서 제공될 수 있다.
선택된 메모리 셀(MC)과 제2 칼럼 선택 회로(130b) 사이가 먼 경우, 선택된 메모리 셀(MC)과 제2 칼럼 선택 회로(130b) 사이의 비트라인(BL)의 길이가 길기 때문에 비트라인 저항(RBL)이 상대적으로 클 것이다. 독출 동작에서, 큰 비트라인 저항(RBL)에 의하여 IR적으로(IR product) 전압 강하가 생겨서 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 제한할 수 있다. 제1 워드 라인(WL1)의 전압은 실질적으로 접지 전압 레벨일 수 있다. 따라서, 선택된 메모리 셀(MC)의 전압, 즉, 셀 전압은 제1 비트라인 전압(VBL1)에 대응할 수 있다. 제1 비트라인 전압(VBL1)은 제2 칼럼 선택 트랜지스터(621)를 통하여 제1 데이터 라인(DL1)으로 전달될 수 있다.
센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨과 기준 전압(Vref)을 비교할 수 있다. 센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨이 기준 전압(Vref) 보다 높으면 선택된 메모리 셀(MC)이 고 저항 상태(HRS)임을 나타내는 데이터 "1"을 데이터(DATA)로서 출력하고, 기준 전압(Vref) 보다 낮으면 선택된 메모리 셀(MC)이 저 저항 상태(LRS)임을 나타내는 데이터 "0"을 데이터(DATA)로서 출력할 수 있다.
예시적으로, 도 6의 메모리 셀 어레이(110)에서 제4 워드라인(WL4)과 제1 비트라인(BL1)과의 교차점에 배치된 메모리 셀(MC)이 선택된 경우, 선택된 메모리 셀(MC)의 독출 동작은 도 7b에서 설명된다.
도 7b를 참조하면, 선택된 메모리 셀(MC)로부터 멀리 있는 제1 칼럼 선택 회로(130a)가 인에이블되고, 제1 칼럼 선택 신호(LYT1)가 활성화될 수 있다. 제1 칼럼 선택 신호(LYT1)에 응답하여 제1 칼럼 선택 트랜지스터(611)가 턴온되고, 턴온된 제1 칼럼 선택 트랜지스터(611)를 통하여 제1 비트라인(BL1)과 제1 데이터 라인(DL1)이 연결될 수 있다.
선택된 메모리 셀(MC)은 제1 데이터 라인(DL1)을 통하여 기입/독출 회로(160)에 연결될 수 있다. 기입/독출 회로(160)의 프리차지 회로(710)는 프리차지 구간 동안 제1 데이터 라인(DL1)을 프리차지 전압 레벨로 프리차지하고, 선택된 메모리 셀(MC)을 센싱하는 디벨로프 구간이 시작되면 제1 데이터 라인(DL1)에 대한 프리차지 동작을 종료할 수 있다. 센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨과 기준 전압(Vref)을 비교함으로써 메모리 셀(MC)에 저장된 데이터를 감지할 수 있다.
선택된 메모리 셀(MC)과 제1 칼럼 선택 회로(130a) 사이가 먼 경우, 선택된 메모리 셀(MC)과 제1 칼럼 선택 회로(130a) 사이의 비트라인(BL)의 길이가 길기 때문에 비트라인 저항(RBL)이 상대적으로 클 것이다. 독출 동작에서, 큰 비트라인 저항(RBL)에 의하여 IR적으로(IR product) 전압 강하가 생겨서 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 제한할 수 있다. 제4 워드라인(WL4)의 전압은 실질적으로 접지 전압 레벨일 수 있다. 따라서, 선택된 메모리 셀(MC)의 전압, 즉, 셀 전압은 제1 비트라인 전압(VBL1)에 대응할 수 있다. 제1 비트라인 전압(VBL1)은 제1 칼럼 선택 트랜지스터(611)를 통하여 제1 데이터 라인(DL1)으로 전달될 수 있다.
센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨이 기준 전압(Vref) 보다 높으면 선택된 메모리 셀(MC)이 고 저항 상태(HRS)임을 나타내는 데이터 "1"을 데이터(DATA)로서 출력하고, 기준 전압(Vref) 보다 낮으면 선택된 메모리 셀(MC)이 저 저항 상태(LRS)임을 나타내는 데이터 "0"을 데이터(DATA)로서 출력할 수 있다.
도 8a 및 도 8b는 본 발명의 예시적인 실시예에 따른 제1 및 제2 칼럼 선택 회로들의 동작 방법을 설명하는 도면들이다.
도 6과 연계하여 도 8a를 참조하면, 제1 내지 제4 워드라인들(WL1, WL2, WL3, WL4)은 제어 회로(120)에서 제공되는 로우 어드레스(X_ADDR) 중 제1 및 제2 어드레스 비트들(A1, A2)에 의해 억세스될 수 있다. 제1 워드라인(WL1)은 A1, A2 로우 어드레스 비트들이 로직 "00"일 때 억세스되고, 제2 워드라인(WL2)은 로직 "01"일 때 억세스되고, 제3 워드라인(WL3)은 로직 "10"일 때 억세스되고, 제4 워드라인(WL4)은 로직 "11"일 때 억세스될 수 있다.
제1 및 제2 워드라인들(WL1, WL2)에 연결되는 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제2 칼럼 선택 회로(130b)가 인에이블될 수 있다. 제3 및 제4 워드라인들(WL3, WL4)에 연결되는 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제1 칼럼 선택 회로(130a)가 인에이블될 수 있다.
이렇게 선택된 메모리 셀들로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 하기 위하여, 제어 회로(120, 도 2)는 칼럼 어드레스(Y_ADDR)와 함께 로우 어드레스(X_ADDR)의 A2 어드레스 비트를 제1 및 제2 칼럼 디코더(150a, 150b)로 제공할 수 있다. 제1 및 제2 칼럼 디코더(150a, 150b)는 A2 어드레스 비트 정보를 이용하여 제1 칼럼 선택 신호들(LYT1~LYT4) 또는 제2 칼럼 선택 신호들(LYB1~LYB4)을 선택적으로 활성화시킬 수 있다. 활성화된 제1 칼럼 선택 신호들(LYT1~LYT4) 또는 제2 칼럼 선택 신호들(LYB1~LYB4)에 의해 선택된 메모리 셀들로부터 멀리 있는 제1 또는 제2 칼럼 선택 회로(130a, 130b)가 인에이블될 수 있다.
실시예에 따라, 제어 회로(120)는 로우 어드레스(X_ADDR)의 A2 어드레스 비트를 이용하여 제1 및 제2 칼럼 디코더(150a, 150b) 중에서 선택된 메모리 셀들로부터 멀리 있는 칼럼 선택 회로와 연결되는 칼럼 디코더를 선택적으로 인에이블시킬 수 있다. 인에이블된 제1 또는 제2 칼럼 디코더(150a, 150b)는 제어 회로(120, 도 2)로부터 입력되는 칼럼 어드레스(Y_ADDR)에 따라 제1 칼럼 선택 신호들(LYT1~LYT4) 또는 제2 칼럼 선택 신호들(LYB1~LYB4)을 활성화시킬 수 있다. 활성화된 제1 칼럼 선택 신호들(LYT1~LYT4) 또는 제2 칼럼 선택 신호들(LYB1~LYB4)에 의해 선택된 메모리 셀들로부터 멀리 있는 제1 또는 제2 칼럼 선택 회로(130a, 130b)가 인에이블될 수 있다.
도 8b를 참조하면, 로우 어드레스(X_ADDR)가 A1 내지 A10 어드레스 비트들로 구성되는 예를 보여준다. A1 내지 A10 어드레스 비트들에 따라 메모리 셀 어레이(110)의 선택된 워드라인들(WL1~WL1024)이 활성화될 것이다. 이 경우, 제어 회로(120)는 로우 어드레스(X_ADDR)의 MSB 어드레스 비트(A10)를 제1 및 제2 칼럼 디코더(150a, 150b)로 제공할 수 있다. 제1 및 제2 칼럼 디코더(150a, 150b)는 A10 어드레스 비트를 이용하여 선택된 메모리 셀들로부터 멀리 있는 제1 또는 제2 칼럼 선택 회로(130a, 130b)가 인에이블되도록 제1 칼럼 선택 신호(LYTi, i는 자연수) 또는 제2 칼럼 선택 신호(LYBi, i는 자연수)를 활성화시킬 수 있다.
예시적으로, 제1 내지 제512 워드라인들(WL1~WL512)을 포함하는 제1 그룹의 워드라인들에 연결된 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제2 칼럼 선택 회로(130b)가 인에이블될 수 있다. 제513 내지 제1024 워드라인들(WL513~WL1024)을 포함하는 제2 그룹의 워드라인들에 연결된 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제1 칼럼 선택 회로(130a)가 인에이블될 수 있다.
실시예에 따라, 제1 칼럼 선택 회로(130a)가 메모리 셀 어레이(110)의 제1 내지 제512 워드라인들(WL1~WL512)로부터 멀리 배치되고, 제2 칼럼 선택 회로(130b)가 메모리 셀 어레이(110)의 제513 내지 제1024 워드라인들(WL513~WL1024)로부터 멀리 배치될 수 있다. 이 경우, 제1 내지 제512 워드라인들(WL1~WL512)을 포함하는 제1 그룹의 워드라인들에 연결된 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제1 칼럼 선택 회로(130a)가 인에이블될 수 있다. 제513 내지 제1024 워드라인들(WL513~WL1024)을 포함하는 제2 그룹의 워드라인들에 연결된 메모리 셀들이 선택되면, 선택된 메모리 셀들로부터 멀리 있는 제2 칼럼 선택 회로(130b)가 인에이블될 수 있다.
도 9는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 9를 참조하면, 메모리 셀들에 대한 독출 동작을 수행하는 방법으로서, 도 1 내지 도 8b에서 설명된 내용들이 본 실시예에 따른 메모리 장치의 동작 방법에 적용될 수 있다.
S910 단계에서, 메모리 셀을 선택하는 억세스 동작이 수행될 수 있다. 억세스 동작은 메모리 콘트롤러(200, 도 1)에서 제공되는 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)의 로우 어드레스(X_ADDR)에 따라 대응하는 워드라인(WL)을 선택하고, 칼럼 어드레스(Y_ADDR)에 따라 대응하는 비트라인(BL)을 선택하도록 제어하는 동작을 포함할 수 있다.
S920 단계에서, 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로(130a, 130b)를 판단하는 동작이 수행될 수 있다. 로우 어드레스(X_ADDR)의 소정의 어드레스 비트는 멀리 있는 칼럼 선택 회로(130a, 130b)를 판단하는 데 이용될 수 있다.
S930 단계에서, 선택된 메모리 셀로부터 멀리 있다고 판단된 칼럼 선택 회로(130a, 130b)가 인에이블될 것이다. 이에 따라, 선택된 메모리 셀과 인에이블된 칼럼 선택 회로(130a, 130b) 사이의 물리적인 거리가 멀기 때문에, 선택된 메모리 셀의 비트라인 저항이 커지고, 큰 비트라인 저항에 IR적으로 전압 강하가 생겨서 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 제한할 수 있다.
S940 단계에서, 선택된 메모리 셀의 고 저항 상태(HRS) 또는 저 저항 상태(LRS)에 따라 대응되는 선택된 메모리 셀의 비트라인 전압과 기준 전압을 비교함으로써 선택된 메모리 셀에 저장된 데이터를 감지할 수 있다.
도 10은 본 발명의 일실시예에 따른 메모리 장치를 설명하는 블록도이다. 도 10의 메모리 장치(100b)는 도 1의 메모리 시스템(10)에 포함된 메모리 장치(100)의 다른 예를 보여준다.
도 10을 참조하면, 메모리 장치(100b)는 메모리 셀 어레이(110), 제어 회로(120), 칼럼 선택 회로(130), 로우 디코더(140), 칼럼 디코더(150), 기입/독출 회로(160) 및 전압 생성부(170)를 포함할 수 있다.
메모리 장치(100b)는 도 2의 메모리 장치(100a)와 비교하였을 때, 칼럼 선택 회로(130), 칼럼 디코더(150), 그리고 전압 생성부(170)를 제외하고는 도 2의 메모리 장치(100a)와 동일한 구성 요소들을 가진다. 이하, 중복되는 설명은 생략하기로 한다.
메모리 셀 어레이(110)는, 도 3에 도시된 바와 같이, 복수의 워드라인들(WL1 내지 WLn), 복수의 비트라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 제어 회로(120)는 메모리 콘트롤러(200, 도 1)로부터 수신한 커맨드(CMD) 및 어드레스(ADDR)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하도록 기입/독출 회로(160)를 제어할 수 있다.
로우 디코더(140)는 복수의 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되고, 제어 회로(120)로부터 수신한 로우 어드레스(X_ADDR)에 따라 대응하는 워드라인(WL)을 선택할 수 있다. 칼럼 디코더(150)는 제어 회로(120)로부터 수신한 로우 어드레스(X_ADXDR)의 소정의 어드레스 비트들과 칼럼 어드레스(Y_ADDR)를 기초로 하여 대응하는 비트라인(BL)을 선택하도록 칼럼 선택 회로(130)를 인에이블시킬 수 있다. 선택된 워드라인(WL)과 선택된 비트라인(BL)의 교차점에 배치된 메모리 셀(MC)이 선택될 것이다.
칼럼 디코더(150)는 로우 어드레스(X_ADDR)의 소정의 어드레스 비트들과 칼럼 어드레스(Y_ADDR)에 응답하여 칼럼 선택 신호(LY)를 생성할 수 있다. 칼럼 디코더(150)는, 독출 동작 시 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 줄이기 위하여, 선택된 메모리 셀(MC)과 칼럼 선택 회로(130) 사이의 물리적인 거리를 고려하여 칼럼 선택 신호(LY)의 전압 레벨을 변경할 수 있다. 칼럼 디코더(150)는 로우 어드레스(X_ADDR)의 소정 비트들을 이용하여 선택된 메모리 셀(MC)의 워드라인(WL)과 칼럼 선택 회로(130) 사이의 거리를 판단할 수 있다.
선택된 메모리 셀(MC)과 칼럼 선택 회로(130) 사이가 먼 경우, 선택된 메모리 셀(MC)의 비트라인(BL)의 길이가 길기 때문에 비트라인 저항(RBL)이 상대적으로 클 것이다. 독출 동작에서, 큰 비트라인 저항(RBL)에 IR적으로(IR product) 전압 강하가 생겨서 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 제한할 수 있다. 이에 따라, 칼럼 디코더(150)는 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)와 멀다고 판단되면, 선택된 메모리 셀(MC)의 비트라인(BL)을 선택하는 칼럼 선택 신호(LY)의 전압 레벨을 상대적으로 높게 설정할 수 있다.
선택된 메모리 셀(MC)과 칼럼 선택 회로(130) 사이가 가까운 경우, 선택된 메모리 셀(MC)의 비트라인(BL)의 길이가 짧기 때문에 비트라인 저항(RBL)이 상대적으로 매우 작을 것이다. 독출 동작에서, 매우 작은 비트라인 저항(RBL)에는 전압 강하가 거의 생기지 않기 때문에 선택된 메모리 셀(MC)에 일어나는 전류 스파이크를 제한하지 못할 가능성이 있다. 이에 따라, 칼럼 디코더(150)는 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)와 가깝다고 판단되면, 선택된 메모리 셀(MC)의 비트라인(BL)을 선택하는 칼럼 선택 신호(LY)의 전압 레벨을 상대적으로 낮게 설정할 수 있다.
전압 생성부(170)는 독출 동작 시 제어 회로(120)로부터 제공되는 전압 제어 신호(CTRL_VOL, 도 10)에 응답하여 칼럼 선택 신호(LY)에 변경된 전압 레벨을 인가할 수 있다.
도 11은 도 10의 메모리 셀 어레이와 칼럼 선택 회로를 구체적으로 설명하는 회로 다이어그램이다.
도 11을 참조하면, 메모리 셀 어레이(110)는 4개의 워드라인들(WL1, WL2, WL3, WL4)과 4개의 비트라인들(BL1, BL2, BL3, BL4)과의 교차점에 1D1R 타입의 메모리 셀들(MC)이 배치된 예를 도시하고 있다. 칼럼 선택 회로(130)는 비트라인들(BL1, BL2, BL3, BL4) 각각과 연결되는 칼럼 선택 트랜지스터들(1111, 1112, 1113, 1114)을 포함할 수 있다. 칼럼 선택 트랜지스터들(1111, 1112, 1113, 1114) 각각은, 칼럼 디코더(150)에서 제공되는 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 연결될 수 있다.
칼럼 선택 신호들(LY1, LY2, LY3, LY4) 각각의 전압 레벨은, 선택된 메모리 셀이 칼럼 선택 회로(130)로부터 멀리 있는 경우 상대적으로 높게 인가되고, 가까이 있는 경우 상대적으로 낮게 인가될 수 있다. 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 응답하여 턴온되는 칼럼 선택 트랜지스터들(1111, 1112, 1113, 1114)을 통하여 선택된 비트라인(BL1, BL2, BL3, BL4)은 데이터 라인(DL1, DL2, DL3, DL4)에 연결될 수 있다.
예시적으로, 도 11의 메모리 셀 어레이(110)에서 제1 워드라인(WL1)과 제1 비트라인(BL1)과의 교차점에 배치된 메모리 셀(MC)이 선택된 경우, 선택된 메모리 셀(MC)의 독출 동작은 도 12a에서 설명된다.
도 12a를 참조하면, 제어 회로(120, 도 10)에 의해 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)로부터 멀다고 판단되면, 칼럼 디코더(150)를 통해 칼럼 선택 신호(LY1)의 전압 레벨(VLY1 (far))은 상대적으로 높게 인가될 수 있다. 높은 전압 레벨(VLY1(far))의 칼럼 선택 신호(LY1)에 응답하여 칼럼 선택 트랜지스터(1111)가 충분히(fully) 턴온되고, 충분히 턴온된 칼럼 선택 트랜지스터(1111)를 통하여 제1 비트라인(BL1)과 제1 데이터 라인(DL1)이 연결될 수 있다.
선택된 메모리 셀(MC)은 제1 데이터 라인(DL1)을 통하여 기입/독출 회로(160)에 연결될 수 있다. 기입/독출 회로(160)의 프리차지 회로(710)에서 프리차지 구간 동안 제1 데이터 라인(DL1)으로 공급되는 프리차지 전압이 칼럼 선택 트랜지스터(1111)를 통하여 제1 비트라인(BL1)으로 충분히 전달될 수 있다. 독출 동작에서, 제1 워드라인(WL1)의 전압은 실질적으로 접지 전압 레벨이기 때문에, 선택된 메모리 셀(MC)에 프리차지 전압이 인가될 수 있다.
제1 비트라인(BL1)으로 전달된 프리차지 전압은 상대적으로 큰 제1 비트라인 저항(RBL1)에서 전압 강하되기 때문에, 선택된 메모리 셀(MC)의 전류 스파이크를 제한할 수 있다. 그리고, 선택된 메모리 셀(MC)의 고 저항 상태(HRS) 또는 저 저항 상태(LRS)에 따라 선택된 메모리 셀(MC)에 흐르는 전류에 의해 제1 비트라인 전압(VBL1)이 다르게 나타날 것이다. 제1 비트라인 전압(VBL1)은 칼럼 선택 트랜지스터(1111)를 통하여 제1 데이터 라인(DL1)으로 전달될 수 있다.
센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨과 기준 전압(Vref)을 비교할 수 있다. 센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨이 기준 전압(Vref) 보다 높으면 선택된 메모리 셀(MC)이 고 저항 상태(HRS)임을 나타내는 데이터 "1"을 데이터(DATA)로서 출력하고, 기준 전압(Vref) 보다 낮으면 선택된 메모리 셀(MC)이 저 저항 상태(LRS)임을 나타내는 데이터 "0"을 데이터(DATA)로서 출력할 수 있다.
예시적으로, 도 11의 메모리 셀 어레이(110)에서 제4 워드라인(WL4)과 제1 비트라인(BL1)과의 교차점에 배치된 메모리 셀(MC)이 선택된 경우, 선택된 메모리 셀(MC)의 독출 동작은 도 12b에서 설명된다.
도 12b를 참조하면, 제어 회로(120, 도 10)에 의해 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)와 가깝다고 판단하고, 칼럼 디코더(150)를 통해 칼럼 선택 신호(LY1)의 전압 레벨(VLY1 (close))은 상대적으로 낮게 인가될 수 있다. 낮은 전압 레벨(VLY1(close))의 칼럼 선택 신호(LY1)에 응답하여 칼럼 선택 트랜지스터(1111)가 약하게 턴온되고, 약하게 턴온된 칼럼 선택 트랜지스터(1111)를 통하여 제1 데이터 라인(DL1)의 프리차지 전압이 제1 비트라인(BL1)으로 전달될 수 있다. 제1 비트라인(BL1)의 전압 레벨은 프리차지 전압 레벨 보다 낮을 것이다. 독출 동작에서, 제4 워드라인(WL4)의 전압은 실질적으로 접지 전압 레벨이고, 선택된 메모리 셀(MC)에 프리차지 전압 보다 작은 전압이 인가되기 때문에, 선택된 메모리 셀(MC)의 전류 스파이크를 제한할 수 있다.
선택된 메모리 셀(MC)의 고 저항 상태(HRS) 또는 저 저항 상태(LRS)에 따라 선택된 메모리 셀(MC)에 흐르는 전류에 의해 제1 비트라인 전압(VBL1)이 다르게 나타날 것이다. 제1 비트라인 전압(VBL1)은 칼럼 선택 트랜지스터(1111)를 통하여 제1 데이터 라인(DL1)으로 전달될 수 있다. 센스 앰프(720)는 제1 데이터 라인(DL1)의 전압 레벨이 기준 전압(Vref) 보다 높으면 선택된 메모리 셀(MC)이 고 저항 상태(HRS)임을 나타내는 데이터 "1"을 데이터(DATA)로서 출력하고, 기준 전압(Vref) 보다 낮으면 선택된 메모리 셀(MC)이 저 저항 상태(LRS)임을 나타내는 데이터 "0"을 데이터(DATA)로서 출력할 수 있다.
도 13 및 도 14는 발명의 일실시예에 따른 칼럼 선택 신호의 전압 레벨을 설명하는 도면들이다.
도 11과 연계하여 도 13을 참조하면, 가로축은 비트라인 저항(RBL)을 나타내고, 세로축은 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 인가되는 전압 레벨(VLY)을 나타내는 그래프를 보여준다. 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 인가되는 전압 레벨(VLY)은 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)로부터 멀리 있어 비트라인 저항(RBL)이 큰 경우 상대적으로 높게 설정될 수 있다. 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 인가되는 전압 레벨(VLY)은 선택된 메모리 셀(MC)이 칼럼 선택 회로(130)로부터 가까이 있어 비트라인 저항(RBL)이 작은 경우 상대적으로 낮게 설정될 수 있다. 칼럼 선택 신호들(LY1, LY2, LY3, LY4)에 인가되는 전압 레벨(VLY)은 비트라인 저항(RBL)에 따라 선형적으로 증가할 수 있다.
도 14를 참조하면, 로우 어드레스(X_ADDR)가 A1 내지 A10 어드레스 비트들로 구성되는 예를 보여준다. A1 내지 A10 어드레스 비트들에 따라 메모리 셀 어레이(110)의 선택된 워드라인들(WL1~WL1024)이 활성화될 것이다. 칼럼 디코더(150, 도 10)는 로우 어드레스(X_ADDR)의 소정의 어드레스 비트들의 정보를 이용하여 칼럼 선택 신호(LY)의 전압 레벨을 변경할 수 있다.
예시적으로, 칼럼 디코더(150, 도 10)는 로우 어드레스(X_ADDR)의 MSB, MSB-1 어드레스 비트들을 이용하여 워드라인들(WL1~WL1024)을 4개의 그룹들로 구분할 수 있다. 칼럼 디코더(150)는 제1 그룹의 워드라인들(WL1~WL256)에 연결된 메모리 셀들이 선택되면, 칼럼 선택 회로(130)로 제1 전압 레벨(VLYa)의 칼럼 선택 신호(LYi, i는 자연수)를 인가할 수 있다. 칼럼 디코더(150)는 제2 그룹의 워드라인들(WL257~WL512)에 연결된 메모리 셀들이 선택되면, 칼럼 선택 회로(130)로 제2 전압 레벨(VLYb)의 칼럼 선택 신호(LYi)를 인가할 수 있다. 칼럼 디코더(150)는 제3 그룹의 워드라인들(WL513~WL768)에 연결된 메모리 셀들이 선택되면, 칼럼 선택 회로(130)로 제3 전압 레벨(VLYc)의 칼럼 선택 신호(LYi)를 인가할 수 있다. 칼럼 디코더(150)는 제4 그룹의 워드라인들(WL769~WL1024)에 연결된 메모리 셀들이 선택되면, 칼럼 선택 회로(130)로 제4 전압 레벨(VLYd)의 칼럼 선택 신호(LYi)를 인가할 수 있다.
본 실시예에서는, 로우 어드레스(X_ADDR)의 MSB 어드레스 비트들을 이용하여 워드라인들(WL1~WL1024)을 4개의 그룹들로 구분하는 예를 들고 있지만, 이에 한정되지 않고 MSB 어드레스 비트들 대신에 CSB 또는 LSB 어드레스 비트들을 이용하여 워드라인들(WL1~WL1024)을 다양한 그룹들로 구분할 수 있음을 이해할 것이다.
칼럼 디코더(150)는 제1 그룹의 워드라인들(WL1~WL256)에 연결된 메모리 셀들이 칼럼 선택 회로(130)와 가장 멀고 제4 그룹의 워드라인들(WL769~WL1024)에 연결된 메모리 셀들이 칼럼 선택 회로(130)와 가장 가깝다고 판단되면, 칼럼 선택 신호(LYi)의 제1 전압 레벨(VLYa)을 가장 높게 인가하고 제4 전압 레벨(VLYd)을 가장 낮게 인가할 수 있다. 다른 실시예에 따라, 제1 그룹의 워드라인들(WL1~WL256)에 연결된 메모리 셀들이 칼럼 선택 회로(130)와 가장 가깝고 제4 그룹의 워드라인들(WL769~WL1024)에 연결된 메모리 셀들이 칼럼 선택 회로(130)와 가장 멀다고 판단되면, 칼럼 선택 신호(LYi)의 제1 전압 레벨(VLYa)을 가장 낮게 인가하고 제4 전압 레벨(VLYd)을 가장 높게 인가할 수 있다.
도 15는 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 15를 참조하면, 메모리 셀들에 대한 독출 동작을 수행하는 방법으로서, 도 10 내지 도 14에서 설명된 내용들이 본 실시예에 따른 메모리 장치의 동작 방법에 적용될 수 있다.
S1510 단계에서, 메모리 셀을 선택하는 억세스 동작이 수행될 수 있다. 억세스 동작은 메모리 콘트롤러(200, 도 1)에서 제공되는 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)의 로우 어드레스(X_ADDR)에 따라 대응하는 워드라인(WL)을 선택하고, 칼럼 어드레스(Y_ADDR)에 따라 대응하는 비트라인(BL)을 선택하도록 제어하는 동작을 포함할 수 있다.
S1520 단계에서, 선택된 메모리 셀과 칼럼 선택 회로(130) 사이의 거리를 판단하는 동작이 수행될 수 있다. 로우 어드레스(X_ADDR)의 소정의 어드레스 비트(또는 비트들)의 정보가 선택된 메모리 셀과 칼럼 선택 회로(130) 사이의 거리를 판단하는 데 이용될 수 있다.
S1530 단계에서, 선택된 메모리 셀과 칼럼 선택 회로(130) 사이의 판단된 거리를 기초로 하여 칼럼 선택 회로(130)의 칼럼 선택 신호(LYi)에 인가되는 전압 레벨이 변경될 수 있다. 선택된 메모리 셀과 칼럼 선택 회로(130) 사이의 거리가 멀면, 칼럼 선택 신호(LYi)의 전압 레벨은 높게 설정되고, 거리가 가까우면 낮게 설정될 수 있다.
S1540 단계에서, 선택된 메모리 셀의 고 저항 상태(HRS) 또는 저 저항 상태(LRS)에 따라 대응되는 선택된 메모리 셀의 비트라인 전압과 기준 전압을 비교함으로써 선택된 메모리 셀에 저장된 데이터를 감지할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 이용할 때 판독 에러들을 줄이는 효과를 보여주는 도면이다.
도 16을 참조하면, 종래에 메모리 장치(100)의 판독 에러 개수(1610)은 독출 횟수가 증가할수록 많아짐을 볼 수 있다. 이는, 도 5b에서 설명된 바와 같이, 메모리 셀들에 대한 독출 동작에서 메모리 셀에 흐르는 전류 스파이크로 인한 리드 디스터브에 의해 저 저항 상태(LRS)의 산포가 넓어져서, 저 저항 상태(LRS)의 저항이 임계 저항(Rth)을 초과함에 따라 판독 에러가 많아지는 것으로 이해될 것이다.
상술한 도 1 내지 도 15의 메모리 장치의 동작 방법들을 이용하여, 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 하거나 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리에 기초하여 칼럼 선택 신호에 인가되는 전압 레벨이 변경되도록 할 수 있다. 이에 따라, 선택된 메모리 셀의 큰 비트라인 저항에 IR적으로 전압 강하가 생겨서 선택된 메모리 셀에 일어나는 전류 스파이크를 제한함에 따라, 메모리 장치(100)의 판독 에러(1620)는 독출 횟수가 증가하더라도 거의 발생하지 않는다.
도 17는 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 17을 참조하면, 메모리 카드 시스템(1700)은 호스트(1710) 및 메모리 카드(1720)를 포함할 수 있다. 호스트(1710)는 호스트 컨트롤러(1711) 및 호스트 접속부(1712)를 포함할 수 있다. 메모리 카드(1720)는 카드 접속부(1721), 카드 컨트롤러(1722) 및 메모리 장치(1730)를 포함할 수 있다.
호스트(1710)는 메모리 카드(1720)에 데이터를 기입하거나, 메모리 카드(1720)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1711)는 커맨드(CMD), 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1712)를 통해 메모리 카드(1720)로 전송할 수 있다.
카드 컨트롤러(1722)는 카드 접속부(1721)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1722) 내에 있는 클럭 발생기에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1723)에 저장할 수 있다. 메모리 장치(1723)는 호스트(1710)로부터 전송된 데이터를 저장할 수 있다. 메모리 장치(1723)는 도 1 내지 도 15에 도시된 실시예들을 이용하여 구현될 수 있다.
메모리 장치(1723)는 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 저항성 메모리 장치일 수 있다. 메모리 장치(1723)는 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 하거나 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리에 기초하여 칼럼 선택 신호에 인가되는 전압 레벨이 변경되도록 할 수 있다. 이에 따라, 메모리 장치(1723)는 선택된 메모리 셀의 비트라인 저항에 따른 전압 강하에 의거하여 선택된 메모리 셀에 흐르는 전류를 제한함에 따라 리드 디스터브를 줄일 수 있다.
메모리 카드(1720)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 컴퓨팅 시스템(1800)은 메모리 시스템(1810), 프로세서(1820), RAM(1830), 입출력 장치(1840), 및 전원 장치(1850)를 포함할 수 있다. 한편, 도 18에는 도시되지 않았지만, 컴퓨팅 시스템(1800)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1800)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1820)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1820)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(1820)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1860)를 통하여 RAM(1830), 입출력 장치(1840) 및 메모리 시스템(1810)과 통신을 수행할 수 있다.
메모리 시스템(1810)은 불휘발성 메모리 장치(1811)와 메모리 콘트롤러(1812)를 포함할 수 있다. 불휘발성 메모리 장치(1811)는 도 1 내지 도 15에 도시된 실시예들을 이용하여 구현될 수 있다.
불휘발성 메모리 장치(1811)는 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 저항성 메모리 장치일 수 있다. 불휘발성 메모리 장치(1811)는 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 하거나 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리에 기초하여 칼럼 선택 신호에 인가되는 전압 레벨이 변경되도록 할 수 있다. 이에 따라, 불휘발성 메모리 장치(1811)는 선택된 메모리 셀의 비트라인 저항에 따른 전압 강하에 의거하여 선택된 메모리 셀에 흐르는 전류를 제한함에 따라 리드 디스터브를 줄일 수 있다.
프로세서(1820)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1830)는 컴퓨팅 시스템(1800)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1830)은 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 입출력 장치(1840)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1850)는 컴퓨팅 시스템(18050)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 19는 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 19를 참조하면, SSD 시스템(1900)은 호스트(1910) 및 SSD(1920)를 포함할 수 있다. SSD(1920)는 신호 커넥터를 통해 호스트(1910)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1920)는 SSD 콘트롤러(1921), 보조 전원 장치(1922) 및 복수의 불휘발성 메모리 장치들(1923, 1924, 1925)을 포함할 수 있다. 이때, SSD(1920)는 도 1 내지 도 15에 도시된 실시예들을 이용하여 구현될 수 있다.
보조 전원 장치(1922)는 전원 커넥터를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1922)는 호스트(1910)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1922)는 호스트(1910)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(1900)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(1922)는 SSD(1920) 내부에 위치할 수도 있고, SSD(1920) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(1922)는 SSD 시스템(1900)의 메인 보드에 위치하며 SSD(1920)에 보조 전원을 제공할 수 있다.
복수의 불휘발성 메모리 장치들(1923~1925)은 SSD(1920)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치들(1923~1925)은 복수의 채널들(CH1~CHn)을 통해 SSD 콘트롤러(1921)와 연결될 수 있다. 하나의 채널(CH1~CHn)에는 하나 또는 그 이상의 불휘발성 메모리 장치들(1923~1925)이 연결될 수 있다.
불휘발성 메모리 장치들(1923~1925) 각각은, 도 1 내지 도 15에 도시된 실시예들을 이용하여 구현될 수 있다. 불휘발성 메모리 장치들(1923~1925) 각각은, 불휘발성 메모리 장치(1811)는 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 저항성 메모리 장치일 수 있다. 불휘발성 메모리 장치들(1923~1925)은 선택된 메모리 셀로부터 멀리 있는 칼럼 선택 회로가 인에이블되도록 하거나 선택된 메모리 셀과 칼럼 선택 회로 사이의 거리에 기초하여 칼럼 선택 신호에 인가되는 전압 레벨이 변경되도록 할 수 있다. 이에 따라, 불휘발성 메모리 장치들(1923~1925)은 선택된 메모리 셀의 비트라인 저항에 따른 전압 강하에 의거하여 선택된 메모리 셀에 흐르는 전류를 제한함에 따라 리드 디스터브를 줄일 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

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  8. 복수의 워드라인들과 복수의 비트라인들 사이의 교차점들에 배치되고 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이;
    칼럼 선택 신호에 응답하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 비트라인을 데이터 라인과 연결하는 칼럼 선택 회로; 및
    상기 선택된 메모리 셀의 상기 저장된 데이터를 독출할 때, 상기 선택된 메모리 셀의 배치 위치에 따라 상기 칼럼 선택 신호의 전압 레벨이 변경되도록 제어하는 제어 회로를 포함하는 저항성 메모리 장치.
  9. 제8항에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 거리를 판단하여 상기 칼럼 선택 신호의 전압 레벨을 변경하는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제9항에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 거리가 멀다고 판단되면 상기 칼럼 선택 신호의 전압 레벨을 상대적으로 높게 설정하고, 가깝다고 판단되면 상기 칼럼 선택 신호의 전압 레벨을 상대적으로 낮게 설정하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제10항에 있어서, 상기 제어 회로는
    상기 선택된 메모리 셀이 상기 칼럼 선택 회로와 가장 멀다고 판단되면 상기 칼럼 선택 신호의 전압 레벨을 가장 높게 설정하고, 가장 가깝다고 판단되면 가장 낮게 설정하는 것을 특징으로 하는 저항성 메모리 장치.
  12. 제8항에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀의 워드라인을 억세스하는 로우 어드레스의 적어도 하나의 어드레스 비트와 상기 선택된 메모리 셀의 비트라인을 억세스하는 칼럼 어드레스를 칼럼 디코더로 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  13. 제12항에 있어서, 상기 칼럼 디코더는
    상기 칼럼 어드레스를 이용하여 상기 칼럼 선택 신호를 생성하고, 상기 로우 어드레스의 적어도 하나의 어드레스 비트의 정보를 이용하여 상기 칼럼 선택 신호로 상기 변경된 전압 레벨을 인가하는 것을 특징으로 하는 저항성 메모리 장치.
  14. 제13항에 있어서, 상기 저항성 메모리 장치는,
    상기 제어 회로의 전압 제어 신호에 응답하여 상기 칼럼 선택 신호에 상기 변경된 전압 레벨을 공급하는 전압 생성부를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  15. 제8항에 있어서, 상기 저항성 메모리 장치는,
    상기 데이터 라인으로 전달된 상기 선택된 메모리 셀의 비트라인 전압 레벨과 기준 전압을 비교함으로써 상기 선택된 메모리 셀의 상기 저장된 데이터를 독출하는 독출 회로를 더 포함하는 저항성 메모리 장치.
  16. 제15항에 있어서, 상기 제어 회로는,
    상기 선택된 메모리 셀의 비트라인을 프리차지 전압으로 프리차지한 후 상기 선택된 메모리 셀의 워드라인을 접지 전압으로 인가하여, 상기 선택된 메모리 셀의 비트라인 저항을 이용하여 상기 선택된 메모리 셀에 흐르는 전류를 제한하는 것을 특징으로 하는 저항성 메모리 장치.
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  19. 저장된 데이터에 따라 가변되는 저항 레벨을 갖는 메모리 셀들을 포함하는 메모리 셀 어레이와 상기 메모리 셀들의 비트라인들에 연결되는 칼럼 선택 회로를 포함하는 저항성 메모리 장치의 동작 방법에 있어서,
    메모리 셀을 선택하는 억세스 동작을 수행하는 동작;
    상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 거리를 판단하는 동작;
    상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 판단된 거리를 기초로 하여 상기 선택된 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호에 인가되는 전압 레벨을 변경하는 동작;
    상기 변경된 전압 레벨의 칼럼 선택 신호에 응답하여 상기 선택된 메모리 셀의 비트라인 전압을 데이터 라인으로 전달하는 동작; 및
    상기 데이터 라인으로 전달된 상기 비트라인 전압과 기준 전압을 비교하여 상기 선택된 메모리 셀에 저장된 데이터를 감지하는 동작을 포함하는 방법.
  20. 제19항에 있어서, 상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 판단된 거리를 기초로 하여 상기 선택된 메모리 셀의 비트라인을 선택하는 칼럼 선택 신호에 인가되는 전압 레벨을 변경하는 동작은,
    상기 선택된 메모리 셀과 상기 칼럼 선택 회로 사이의 거리가 멀면 상기 칼럼 선택 신호의 전압 레벨은 상대적으로 높게 설정하고, 거리가 가까우면 상대적으로 낮게 설정하는 것을 특징으로 하는 방법.
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