KR102406868B1 - 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR102406868B1
KR102406868B1 KR1020170157040A KR20170157040A KR102406868B1 KR 102406868 B1 KR102406868 B1 KR 102406868B1 KR 1020170157040 A KR1020170157040 A KR 1020170157040A KR 20170157040 A KR20170157040 A KR 20170157040A KR 102406868 B1 KR102406868 B1 KR 102406868B1
Authority
KR
South Korea
Prior art keywords
write
address
data
fail
read
Prior art date
Application number
KR1020170157040A
Other languages
English (en)
Other versions
KR20190059431A (ko
Inventor
이용준
나태희
임채욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170157040A priority Critical patent/KR102406868B1/ko
Priority to US16/128,879 priority patent/US10629286B2/en
Priority to CN201811408051.2A priority patent/CN110021333B/zh
Publication of KR20190059431A publication Critical patent/KR20190059431A/ko
Priority to US16/813,889 priority patent/US10937519B2/en
Application granted granted Critical
Publication of KR102406868B1 publication Critical patent/KR102406868B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/838—Masking faults in memories by using spares or by reconfiguring using programmable devices with substitution of defective spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Abstract

메모리 장치는 메모리 셀 어레이, 기입/독출 회로, 제어 회로 및 안티-퓨즈 어레이를 포함한다. 상기 메모리 셀 어레이는 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비한다. 상기 기입/독출 회로는 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 기입 동작의 성공 여부를 나타내는 패스/페일 신호를 출력한다. 상기 제어 회로는 상기 기입/독출 회로를 제어하고, 상기 패스/페일 신호에 응답하여 상기 타겟 페이지의 액세스 어드레스를 페일 어드레스로서 선택적으로 출력한다. 상기 안티-퓨즈 어레이는 상기 페일 어드레스가 프로그램되고, 상기 페일 어드레스를 대체하는 리페어 어드레스를 출력한다.

Description

메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법{Semiconductor memory device, memory system and method of operating the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
이에 따라, 본 발명의 일 목적은 성능 및 내구성을 높일 수 있는 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 성능 및 내구성을 높일 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 성능 및 내구성을 높일 수 있는 메모리 장치의 동작 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 장치는 메모리 셀 어레이, 기입/독출 회로, 제어 회로 및 안티-퓨즈 어레이를 포함한다. 상기 메모리 셀 어레이는 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비한다. 상기 기입/독출 회로는 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 기입 동작의 성공 여부를 나타내는 패스/페일 신호를 출력한다. 상기 제어 회로는 상기 기입/독출 회로를 제어하고, 상기 패스/페일 신호에 응답하여 상기 타겟 페이지의 액세스 어드레스를 페일 어드레스로서 선택적으로 출력한다. 상기 안티-퓨즈 어레이는 상기 페일 어드레스가 프로그램되고, 상기 페일 어드레스를 대체하는 리페어 어드레스를 출력한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 적어도 하나의 메모리 장치 및 상기 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 적어도 하나의 메모리 장치는 메모리 셀 어레이, 기입/독출 회로, 제어 회로 및 안티-퓨즈 어레이를 포함한다. 상기 메모리 셀 어레이는 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비한다. 상기 기입/독출 회로는 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 기입 동작의 성공 여부를 나타내는 패스/페일 신호를 출력한다. 상기 제어 회로는 상기 기입/독출 회로를 제어하고, 상기 패스/페일 신호에 응답하여 상기 타겟 페이지의 액세스 어드레스를 페일 어드레스로서 선택적으로 출력한다. 상기 안티-퓨즈 어레이는 상기 페일 어드레스가 프로그램되고, 상기 페일 어드레스를 대체하는 리페어 어드레스를 출력한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 메모리 장치의 동작 방법에서는, 액세스 어드레스에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 검증 결과, 상기 기입 데이터와 상기 독출 데이터의 서로 다른 비트들의 제1 수가 기준 수를 초과하는 경우, 상기 액세스 어드레스를 대체하는 리페어 어드레스를 생성하고, 상기 리페어 어드레스가 지정하는, 상기 메모리 셀 어레이의 리던던시 페이지에 상기 기입 데이터를 기입한다.
본 발명의 실시예들에 따르면, 기입 데이터와 감지된 독출 데이터의 차이가 기준 수를 초과하는 경우에, 기입 데이터를 리던던시 페이지에 기입하거나, 특정 페이지에 대하여 액세스가 집중되는 경우에는 상기 특정 페이지 대신에 다른 페이지에 기입 데이터를 저장함으로써 메모리 장치의 내구성(endurance)을 증가시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이의 일예를 나타내는 회로도이다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6은 도 3의 메모리 셀 어레이의 다른 실시예를 나타낸다.
도 7a는 도 4의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7b는 도 4의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 8a는 저항에 따른, 메모리 셀에 흐르는 셀 전류를 나타내는 그래프이다.
도 8b는 메모리 셀이 멀티 레벨 셀인 경우 셀 전류에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 9는 본 발명의 실시예에 따른 메모리 장치의 독출 동작의 파형의 일 예를 나타내는 그래프이다.
도 9b는 도 3의 메모리 장치에서 독출된 데이터를 페이지 버퍼에 저장하는 예를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 기입/독출 회로의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 11의 베리파이 회로에서 비트 비교기 회로를 나타내는 회로도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 도 11의 센스 앰프의 예를 나타내는 회로도들이다.
도 15는 도 3의 안티-퓨즈 박스를 나타내는 블록도이다.
도 16은 도 3의 메모리 장치에서 로우 디코더와 메모리 셀 어레이를 나타낸다.
도 17은 본 발명의 실시예들에 따른 메모리 셀 어레이에 대한 등가 회로도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치에 대한 사시도이고, 도 19는 도 18의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 실시예에서, 상기 메모리 장치는 저항성 메모리 셀들을 포함함에 따라 저항성 메모리 장치로 지칭될 수 있다. 또는, 본 발명의 실시예에서 상기 메모리 장치는 다양한 종류의 메모리 셀들을 포함할 수 있으며, 예컨대 상기 메모리 셀들이 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들이 교차하는 영역에 배치됨에 따라, 상기 메모리 장치는 크로스 포인트(cross-point) 메모리 장치로 지칭될 수 있다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 장치(200)는 메모리 셀 어레이(210), 제어 회로(300) 및 기입/독출 회로(300)를 포함할 수 있다. 메모리 셀 어레이(210)가 저항성 메모리 셀들을 포함하는 경우, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(100)는 호스트(Host)로부터의 기입(기록)/독출 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나, 또는 메모리 장치(200)에 데이터를 기록하도록 메모리 장치(200)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(200)에 대한 기입(또는 프로그램) 및 독출 동작을 수행할 수 있다.
또한,기입될 데이터(DTA)와 독출된 데이터(DTA)가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
또한, 메모리 컨트롤러(100)는 독출 재시도(Read Retry) 컨트롤러(110) 및 ECC(Error Correction Code) 엔진(120)을 포함할 수 있다. ECC 엔진(120)은 메모리 장치(200)로부터 제공된 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(100)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스 (host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(100)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다.
메모리 셀 어레이(210)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(210)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 산포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네개의 저항 레벨 산포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 산포를 가질 수 있다.
일 실시예에서, 메모리 셀 어레이(210)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(210)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(210)는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기입/독출 회로(400)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(400)는 다수의 비트라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 회로(300)는 메모리 장치(200)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(400)를 제어할 수 있다. 예를 들어, 메모리 장치(200)에 대한 기입 및 독출 동작 등을 위하여, 제어 회로(300)는 기입 펄스 및 독출 펄스 등의 각종 펄스 신호를 기입/독출 회로(400)로 제공할 수 있으며, 기입/독출 회로(400)는 각종 펄스 신호에 따라 기입 전류(또는 기입 전압)나 독출 전류(또는 독출 전압)를 메모리 셀 어레이(210)로 제공할 수 있다.
메모리 장치(200)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(210)의 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(210)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기입 동작은 가변 저항의 저항 값이 증가하는 방향으로 기입 동작을 수행하며, 셋(Set) 기입 동작은 가변 저항의 저항 값이 감소하는 방향으로 기입 동작을 수행한다.
한편, 메모리 장치(200)에서 독출된 데이터에 대해 검출된 에러가 정정 불가능할 때, 메모리 컨트롤러(100)는 메모리 장치(200)가 독출 재시도 모드에서 동작하도록 제어할 수 있다. 독출 재시도 동작은, 데이터 '0'과 데이터 '1'을 판별하는 기준(예컨대, 독출 기준)을 변경하면서 데이터를 독출(또는, 재독출)하고, 독출된 데이터에 대해 데이터 판별 동작을 수행함으로써 메모리 셀들의 저항 레벨 산포의 골(valley)을 분석하며, 분석 결과에 기반하여 데이터의 에러 발생이 최소화될 수 있는 독출 기준(Read Reference)을 선택하는 일련의 복구 알고리즘을 수행할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는 버스(105)를 통하여 서로 연결되는 독출 재시도 컨트롤러(110), ECC 엔진(120), 호스트 인터페이스(130), 중앙 처리 장치(CPU, 130) 및 메모리 인터페이스(150)를 포함할 수 있다.
CPU(130)는 메모리 컨트롤러(100)의 전반적인 동작을 제어할 수 있으며, 메모리 장치(200)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 호스트 인터페이스(140)는 호스트와 인터페이스하여 호스트로부터 메모리 동작의 요청을 수신한다. 호스트 인터페이스(140)는 호스트로부터 데이터의 독출 및 기입 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(200)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다.
ECC 엔진(120)은 기입 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 메모리 장치(200)로부터 독출된 데이터에 대해 에러 검출 결과를 생성하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 독출 재시도 컨트롤러(110)는 전술한 실시예에서와 같은 메모리 장치(200)에 대한 독출 재시도 모드에서의 동작을 제어하기 위한 각종 정보를 제공할 수 있다. 메모리 인터페이스(150)는 메모리 컨트롤러(100) 내부에서 생성된 각종 신호들(예컨대, 커맨드, 어드레스, 모드 신호 및 기준 정보 등)을 메모리 장치(200)와 송수신하기 위한 인터페이싱을 수행할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 기입/독출 회로(400) 및 제어 회로(300)를 포함할 수 있다. 또한, 메모리 장치(200)는 로우 디코더(210), 칼럼 디코더(230), 전압 생성기(240), 기준 신호 생성기(250) 및 안티-퓨즈 박스(270)를 더 포함할 수 있다. 또한, 기입/독출 회로(400)는 기입 드라이버(410), 센스 앰프(420), 기입 버퍼(430), 페이지 버퍼(440) 및 베리파이(verify) 회로(450)를 포함할 수 있다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 워드라인들(WL) 및 비트라인들(BL)에 연결될 수 있다. 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다.
커맨드(CMD)에 수반하여 액세스할 메모리 셀을 지시하기 위한 어드레스(또는 액세스 어드레스, ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(210)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(R_ADDR)와 메모리 셀 어레이(210)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(C_ADDR)를 포함할 수 있다. 로우 디코더(220)는 로우 어드레스(R_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(230)는 칼럼 어드레스(C_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기입/독출 회로(400)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 전압 생성기(240)로부터의 셋 전압(VST)이나 리셋 전압(VRST) 등이 선택된 메모리 셀로 제공될 수 있으며, 또한 독출 동작시 전압 생성기(240)로부터의 독출 전압(VRD)이 선택된 메모리 셀로 제공될 수 있다. 기입/독출 회로(400)는 데이터에 따른 기입 전압이나 기입 전류를 칼럼 디코더(230)를 통해 메모리 셀 어레이(210)로 제공할 수 있다. 또한, 데이터 독출 동작시 기입/독출 회로(400)는 데이터를 판정하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비하고, 센싱 노드의 센싱 전압이 나 센싱 전류에 대한 비교 동작을 통해 데이터 값을 판독할 수 있다. 기준 전압(VREF) 및/또는 기준 전류(IREF)가 기입/독출 회로(400)로 제공됨에 따라 데이터 판독 동작에 이용될 수 있다.
기입/독출 회로(400)는 독출된 데이터에 대한 판독 결과에 기입 도작의 성공 여부를 나타내는 패스/페일 신호(P/F)를 제어 회로(300)에 제공할 수 있다. 제어 회로(300)는 패스/페일 신호(P/F)를 참조하여 의하여 메모리 셀 어레이(110)의 기입 및 독출 동작을 제어할 수 있다.
제어 회로(300)는 패스/페일 신호(P/F)가 기입 동작의 실패를 나타내는 경우에, 상기 기입 동작이 실패한 메모리 셀 어레이(210)의 타겟 페이지의 로우 어드레스(R_ADDR)를 페일 어드레스(FL_ADDR)로서 안티-퓨즈 박스(270)에 제공할 수 있다. 안티-퓨즈 박스(270)는 페일 어드레스(FL_ADDR)를 프로그램하고, 페일 어드레스(FL_ADDR)를 대체하는 리페어 어드레스(RP_ADDR)를 로우 디코더(220)로 출력할 수 있다. 이에 의하여 기입 동작이 실패한 타겟 페이지의 타겟 어드레스에 대한 리페어 동작이 수행될 수 있다.
제어 회로(300)는 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 패스/페일 신호(P/F)를 기초로 하여, 복수의 제어 신호들(CTL1~CTL4)을 생성할 수 있다. 제어 회로(300)는 제1 제어 신호(CTL1)는 전압 생성기(240)에 제공하고, 제2 제어 신호(CTL2)는 기준 신호 생성기(250)에 인가하고, 제3 제어 신호(CTL3)는 기입/독출 회로(400)에 인가하고, 제4 제어 신호(CTL4)는 안티-퓨즈 박스(270)에 인가할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 셀 어레이의 일예를 나타내는 회로도이다.
메모리 셀 어레이(210a)는 복수의 셀 블록들을 포함할 수 있으며, 도 4는 하나의 셀 블록을 나타낼 수 있다.
도 4를 참조하면, 메모리 셀 어레이(210a)는 복수의 워드 라인들(WL1∼WLn), 복수의 비트 라인들(BL1∼BLm) 및 복수의 메모리 셀들(214)을 포함할 수 있다. 또한, 동일한 워드 라인에 연결되는 메모리 셀들(214)을 페이지(page, 213) 단위로 정의할 수 있다.
복수의 메모리 셀들(214)의 각각은 가변 저항(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항(R)은 가변 저항 소자 또는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다. 가변 저항(R)은 복수의 비트 라인들(BL1∼BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항(R)과 복수의 워드 라인들(WL1∼WLn) 중 하나의 사이에 연결될 수 있다.
가변 저항(R)은 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일실시예에서, 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
다른 실시예에서, 가변 저항(R)은 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1∼WLn) 중 어느 하나와 가변 저항(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항(R)으로의 전류 공급을 제어할 수 있다. 예를 들어, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항(R)에 연결되고, 다이오드의 캐소드(cathode)가 워드 라인들(WL1∼WLn) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항(R)에 전류가 공급될 수 있다.
도 5a 내지 도 5c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(214a)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(214a)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(214b)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL)사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(124c)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6은 도 3의 메모리 셀 어레이의 다른 실시예를 나타낸다.
도 6을 참조하면, 메모리 셀 어레이(210b)는 3차원 적층 구조를 가질 수도 있다. 3차원 적층 구조는 다수의 메모리 셀 레이어(211_1~211_8)가 수직으로 적층된 형태를 의미한다. 도면에서는 8개의 메모리 셀 레이어(211_1~211_8)가 적층된 것을 예로 들고 있으나, 이에 한정되는 것은 아니다.
여기서, 각 메모리 셀 레이어(211_1~211_8)는 노멀 셀 어레이 및 리던던시 셀 어레이를 포함할 수 있다. 메모리 셀 어레이(210b)가 3차원 적층 구조일 경우, 각 메모리 셀 레이어(211_1~211_8)는 도 4에 도시된 크로스 포인트 구조일 수 있다.
도 7a는 도 4의 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7a를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀(예를 들어, 124)이 1 비트로 프로그램되는 싱글 레벨 셀인 경우, 메모리 셀은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를가질 수 있다. 메모리 셀(124)에 기입 펄스를 인가하여 메모리 셀을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입 동작이라고 한다. 또한, 메모리 셀에 기입 펄스를 인가하여 메모리 셀을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입 동작이라고 한다.
저 저항 상태(LRS)에 따른 산포와 고 저항 상태(HRS)에 따른 산포 사이의 임의의 저항을 임계 저항(Rth)으로 설정할 수 있다. 메모리 셀들에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단한다. 이때, 임계 저항(Rth)에 상응하는 독출 기준(REF)에 대한 정보는 메모리 컨트롤러(100)로부터 수신될 수 있다.
도 7b는 도 4의 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 이상적인 분포를 나타내는 그래프이다.
도 7b를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀이 2 비트로 프로그램되는 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 일 실시예에서, 제1 저항 상태(RS1) 및 제2 저항 상태(RS2)를 저 저항 상태라고 지칭할 수 있고, 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)를 고 저항 상태라고 지칭할 수 있다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 저항을 제1 임계 저항(Rth1)으로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 저항을 제2 임계 저항(Rth2)으로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 저항을 제3 임계 저항(Rth3)으로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 제1 임계 저항(Rth1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 저항(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다. 이때, 제1 내지 제3 임계 저항(Rth1, Rth2, Rth3)에 상응하는 독출 기준들(REFa, REFb, REFc)에 대한 정보는 메모리 컨트롤러(100)로부터 수신될 수 있다.
도 8a는 저항에 따른, 메모리 셀에 흐르는 셀 전류를 나타내는 그래프이다.
도 8a를 참조하면, 가로축은 메모리 셀의 저항 레벨(RCELL)을 나타내고, 세로축은 메모리 셀에 흐르는 셀 전류(ICELL)를 나타낸다. 셀 전류(ICELL)와 저항 레벨(RCELL)은 반비례 관계에 있으며, 이에 따라, 셀 전류(ICELL)는 저항 레벨(RCELL)에 대해 비선형적으로 감소한다. 구체적으로, 저항 레벨(RCELL)이 낮은 경우에는 일정한 저항 간격에 따른 셀 전류(ICELL)의 차이가 상대적으로 큰 반면, 저항 레벨(RCELL)이 높은 경우에는 일정한 저항 간격에 따른 셀 전류(ICELL)의 차이가 상대적으로 작다. 따라서, 저항 레벨(RCELL)이 높은 경우에는 센싱 마진이 크게 감소할 수 있다.
도 8b는 메모리 셀이 멀티 레벨 셀인 경우 셀 전류에 따른 메모리 셀들의 실제 분포를 나타내는 그래프이다.
도 8b를 참조하면, 가로축은 메모리 셀에 흐르는 셀 전류(ICELL)를 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
예를 들어, 셀 전류(ICELL)와 기준 전류(IREF)를 비교함으로써 메모리 셀에 저장된 데이터를 독출하는 경우, 기준 전류(IREF)를 변경함으로써 메모리 셀에 저장된 데이터를 감지할 수 있다. 기준 전류(IREF)는 제1 내지 제3 기준 전류들(IREF1, IREF2, IREF3)중 하나로 결정될 수 있고, 제1 내지 제3 기준 전류들(IREF1, IREF2, IREF3)은 제3 내지 제1 임계 저항들(Rth3, Rth2, Rth1)에 각각 대응할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 장치의 독출 동작의 파형의 일 예를 나타내는 그래프이다.
도 9에 도시된 바와 같이, 하나의 독출 동작은 일련의 구간들을 포함할 수 있으며, 예컨대 로직 구간(INT1)에서 커맨드 및 어드레스 디코딩 동작 등 메모리 셀을 선택하는 동작 등이 수행될 수 있으며, 이후 비트라인 셋업 구간(INT2)에서 선택된 메모리 셀에 연결된 비트 라인에 대한 셋업 동작이 수행됨에 따라 상기 비트 라인이 소정의 레벨로 프리차지될 수 있다.
디벨로프/센싱 구간(INT3)에서, 선택된 메모리 셀로 전류가 흐름에 따라 센싱 노드에 인가되는 전압이 변동될 수 있으며, 상기 디벨로프/센싱 구간(INT3)에서 메모리 셀에 저장된 데이터가 센싱될 수 있다. 이후, 폴링 구간(INT4)에서 비트라인의 전압이 디스차지될 수 있으며, 다음의 독출 동작에서 상기 로직 구간 내지 폴링 구간이 반복하여 수행될 수 있다.
저항성 메모리 장치나 상변화 메모리 장치는 독출 동작에 소요되는 시간(tCORE)이 다른 비휘발성 메모리에 비해 상대적으로 짧은 시간을 갖는다. 이와 같은 특성에 따라, 플래시 메모리의 경우 상대적으로 많은 메모리 셀들의 데이터를 하나의 독출 시간(tCORE) 동안 독출하는 반면에, 저항성 메모리 장치의 경우 상대적으로 적은 메모리 셀들의 데이터를 여러 회의 독출 동작을 통해 독출할 수 있다.
도 9b는 도 3의 메모리 장치에서 독출된 데이터를 페이지 버퍼에 저장하는 예를 나타낸다.
도 9b를 참조하면, 저항성 메모리 장치나 상변화 메모리 장치와 같은 메모리 장치(200)는 하나의 페이지가 복수의 셀 영역들(예컨대, 4 개의 셀 영역들)을 포함하고, 하나의 독출 동작을 통해 하나의 셀 영역의 데이터를 독출한다. 예컨대, 하나의 독출 동작을 통해 1 KB에 해당하는 셀 영역의 데이터가 독출되고, 독출된 데이터가 페이지 버퍼의 일부의 저장 영역에 저장된다. 이에 따라, 4 회의 독출 동작을 통해 4 개의 셀 영역들의 데이터가 모두 독출될 수 있으며, 4 개의 셀 영역들로부터 독출된 4 KB에 해당하는 데이터가 페이지 버퍼에 저장될 수 있다.
이와 유사하게, 하나의 독출 동작을 통해 물리적으로 떨어진 1 KB에 해당하는 데이터가 독출되어 페이지 버퍼(440)에 저장될 수 있다. 일 예로서, 페이지 버퍼(440)는 각각 1 KB의 크기를 갖는 4 개의 영역들을 포함하고, 하나의 독출 동작을 통해 독출된 데이터가 상기 4 개의 영역들에 각각 나누어 저장될 수 있다. 이후, 두 번째 독출 동작을 통해 독출된 데이터가 상기 4 개의 영역들에 다시 나누어 저장될 수 있으며, 이와 같은 독출 동작의 반복을 통해 페이지 버퍼(440)에 데이터가 모두 저장될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 제어 회로의 구성을 나타내는 블록도이다.
도 10을 참조하면, 제어 회로(300)는 커맨디 디코더(310), 어드레스 버퍼(320), 로우 액세스 카운터(330), 비교기(335), 제어 신호 생성기(340), 레지스터(350), 페일 어드레스 생성기(360), 플래그 테이블(370), 테이블 포인터(380) 및 저장 테이블(390)을 포함할 수 있다.
커맨드 디코더(310)는 커맨드 신호(CMD)를 디코딩하여 디코딩된 커맨드(D_CMD)를 제어 신호 생성기(340)에 제공할 수 있고, 디코딩된 커맨드(D_CMD)가 기입 커맨드인 경우에 상기 디코딩된 커맨드(D_CMD)를 로우 액세스 카운터 카운터(330)에 제공할 수 있다.
어드레스 버퍼(320)는 어드레스 신호(ADDR)를 수신하고, 어드레스 신호(ADDR) 중 로우 어드레스(R_ADDR)는 로우 디코더(220), 로우 액세스 카운터(330), 페일 어드레스 생성기(360) 및 테이블 포인터(380)에 제공하고, 칼럼 어드레스(C_ADDR)는 칼럼 디코더(230)에 제공할 수 있다.
로우 액세스 카운터(330)는 디코딩된 커맨드(D_CMD) 및 로우 어드레스(R_ADDR)에 기초하여 선택된 페이지에 대한 로우 액세스 횟수를 카운팅하고, 카운팅된 프로그램/소거 사이클 횟수를 나타내는 카운팅 값(CV)을 비교기(335)에 제공할 수 있다.
레지스터(350)는 로우 액세스 횟수에 관련된 기준값(CRV)을 저장하고, 저장된 기준값(CRV)을 비교기(335)에 제공할 수 있다. 비교기(335)는 카운팅된 로우 액세스 횟수를 나타내는 카운팅 값(CV)과 기준값(CRV)을 비교하고, 비교 결과를 나타내는 비교 신호(CMPS)를 제어 신호 생성기(340)와 테이블 포인터(380)에 제공할 수 있다.
제어 신호 생성기(340)는 디코딩된 커맨드(D_CMD) 및 비교 신호(CMPS)를 수신하고, 디코딩된 커맨드(D_CMD)가 지시하는 동작과 비교 신호(CMPS)가 나타내는 로우 액세스 횟수에 기초하여 제1 내지 제4 제어 신호들(CLT1~CLT4)을 생성할 수 있다.
페일 어드레스 생성기(360)는 로우 어드레스(R_ADDR)와 패스/페일 신호(P/F)를 수신하고, 패스/페일 신호(P/F)가 기입 동작의 실패를 나타내는 경우에, 로우 어드레스(R_ADDR)를 페일 어드레스(FL_ADDR)로 출력한다. 또한 페일 어드레스 생성기(360)는 페일 어드레스(FL_ADDR)를 출력하면서, 플래그 테이블(370)에 페일 어드레스(FL_ADDR)를 저장하고, 페일 어드레스(FL_ADDR)가 저장된 로우의 플래그 신호(FG)를 하이 레벨로 변경시킨다. 메모리 셀 어레이(210)에서 페일 어드레스(FL_ADDR)를 대체할 수 있는 리던던시 자원은 유한하기 때문에, 플래그 테이블(370)의 모든 로우의 플래그 신호(FG)가 하이 레벨로 변경되면, 페일 어드레스 생성기(360)는 더 이상 가용할 수 있는 리던던시 자원이 없다는 플래그 풀 신호(FGF)를 출력할 수 있다.
플래그 테이블(370)은 페일 어드레스들(FL_ADDR1~FL_ADDRq, q는 2 이상의 자연수)이 저장되는 칼럼과 페일 어드레스들(FL_ADDR1~FL_ADDRq) 각각에 상응하는 리던던시 자원(리던던시 페이지)의 가용 여부를 나타내는 플래그 칼럼을 포함할 수 있다.
플래그 풀 신호(FGF)가 출력된 이후에 기입 동작의 실패가 발생하면, 페일 어드레스를 대체할 리던던시 자원은 없기 때문에 제어 회로(300)는 기입 동작이 실패하였음을 메모리 컨트롤러(100)에 통지할 수 있다.
저장 테이블(390)은 로우 어드레스(R_ADDR1~R_ADDRr, r은 2 이상의 자연수)와 로우 어드레스(R_ADDR1~R_ADDRr)들 각각을 대체할 수 있는 대체 어드레스(REP_ADDR1-REP_ADDRr)를 저장할 수 있다. 테이블 포인터(380)는 로우 어드레스(R_ADDR)와 비교 신호(CMPS)를 수신하고, 비교 신호(CMPS)가 로우 어드레스(R_ADDR)에 대한 로우 액세스 횟수가 기준값(CRV)을 초과하는 경우 액세스 로우 어드레스(R_ADDR)를 지정하는 테이블 포인팅 신호(TPS)를 출력할 수 있다. 저장 테이블(390)은 테이블 포인팅 신호(TPS)가 지정하는 액세스 로우 어드레스(R_ADDR)에 상응하는 대체 로우 어드레스(REP_ADDR)를 로우 디코더(220)로 출력할 수 있다.
로우 어드레스(R_ADDR1~R_ADDRr)들은 로우 액세스 카운터(330)에 의하여 갱신될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 기입/독출 회로의 구성을 나타내는 블록도이다.
도 11을 참조하면, 기입/독출 회로(400)는 기입 버퍼(430), 기입 버퍼(410), 센스 앰프(420), 페이지 버퍼(440) 및 베리파이 회로(450)를 포함할 수 있다. 베리파이 회로(450)는 비트 비교기 회로(451) 및 패스/페일 판정기(453)를 포함할 수 있다.
기입 버퍼(430)는 기입 동작에서 기입 데이터(WDTA)를 저장하고, 제1 서브 제어 신호(CTL31)에 따라 기입 데이터(WDTA)를 기입 드라이버(410)에 제공하거나 베리파이 회로(450)에 제공할 수 있다.
기입 드라이버(410)는 제2 서브 제어 신호(CTL32)에 따라 셋 전압(VST) 또는 리셋 전압(VRST)을 타겟 페이지의 메모리 셀들에 제공하여 기입 데이터(WDTA)를 메모리 셀들에 저장하는 기입 동작을 수행할 수 있다.
센스 앰프(420)는 제3 서브 제어 신호(CTL33)에 따라 독출 전압(VRD) 및 기준 전압(VREF) 또는 기준 전류(IREF)를 이용하여 타겟 페이지의 메모리 셀들에 저장된 데이터를 감지하여 독출 데이터(RDTA)로서 페이지 버퍼(440)에 제공한다. 페이지 버퍼(440)는 제4 서브 제어 신호(CTL34)에 따라 베리파이 모드에서는 독출 데이터(RDTA)를 베이파이 회로(450)에 제공하고, 기입 동작이 성공한 경우의 출력 모드에서는 독출 데이터(RDTA)를 외부로 출력할 수 있다.
베리파이 회로(450)는 제5 서브 제어 신호(CTL35)에 응답하여 베리파이 모드에서 기입 데이터(WDTA)의 제1 데이터 비트들과 독출 데이터(WDTA)의 제2 데이터 비트들 중 상응하는 비트쌍을 서로 비교하여 기입 동작의 성공 여부를 나타내는 패스/페일 신호(P/F)를 출력할 수 있다.
비트 비교기 회로(451)는 기입 데이터(WDTA)의 제1 데이터 비트들과 독출 데이터(WDTA)의 제2 데이터 비트들 중 상응하는 비트쌍을 서로 비교하여 비교의 결과를 나타내는 비교 신호(CS)를 출력할 수 있다. 비교 신호(CS)는 복수의 비트들을 포함할 수 있고, 복수의 비트들 각각은 상응하는 비트쌍의 동일성 여부를 나타낼 수 있다. 패스/페일 판정기(453)는 비교 신호(CS)의 복수의 비트들 중 제1 로직 레벨을 가지는 비트들의 제1 수와 기준 수(RN)를 비교하고, 그 비교의 결과를 나타내는 패스/페일 신호(P/F)를 출력할 수 있다. 비교 신호(CS)의 복수의 비트들 중 제1 수의 비트들은 상응하는 비트쌍이 다름을 나타내므로, 패스/페일 판정기(453)는 제1 수가 기준 수(RN)보다 큰 경우에는 기입 동작의 실패를 나타내는 패스/페일 신호(P/F)를 출력할 수 있다. 또한, 패스/페일 판정기(453)는 제1 수가 기준 수(RN)보다 작거나 같은 경우에는 기입 동작의 성공을 나타내는 패스/페일 신호(P/F)를 출력할 수 있다.
상기 기준 수(RN)는 메모리 컨트롤러(100)의 ECC 엔진(120)의 에러 정정 능력을 고려하여 결정될 수 있다. 서브 제어 신호들(CTL31~CTL35)은 제3 제어 신호(CTL3)에 포함될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 베리파이 회로에서 비트 비교기 회로를 나타내는 회로도이다.
도 12를 참조하면, 비트 비교기 회로(451)는 복수의 배타적 오어 게이트들(4511~451p, p는 2 이상의 자연수)을 포함할 수 있다. 배타적 오어 게이트들(4511~451p) 각각은 기입 데이터(WDTA)의 제1 데이터 비트들과 독출 데이터(WDTA)의 제2 데이터 비트들 중 상응하는 비트쌍((WDTA1, RDTA1)~(WDTAp, RDTAp))을 서로 비교하여 비교 신호(CS)의 상응하는 비트들(CS1~CSp)을 각각 출력한다.
도 13 및 도 14는 본 발명의 실시예들에 따른 도 11의 센스 앰프의 예를 나타내는 회로도들이다. 도 13은 전압 센싱 방법에 적용되는 센스 앰프를 나타내며, 도 14는 전류 센싱 방법에 적용되는 센스 앰프를 나타낸다.
도 13을 참조하면, 센스 앰프(420a)는 프리차지 트랜지스터(421), 커패시터(C1), 클램핑 트랜지스터(422) 및 비교기(424)를 포함한다. 비트 라인 셋업 구간동안 프리차지 전압(VPRE)에 의해 커패시터(C1)의 커패시턴스(Csa)가 일정레벨로 프리차지 된다. 프리차지 동작은 프리차지 트랜지스터에 의해 제어될 수 있으며, 예컨대 프리차지 인에이블 신호(PRE)가 활성화되는 동안 프리차지 전압(VPRE)이 프리차지 트랜지스터(421)를 통해 커패시터(C1)에 인가될 수 있다. 클램핑 트랜지스터(422)는 센싱 노드(SN)의 전압 레벨을 일정량 조절하기 위해 배치될 수 있으며, 클램핑 신호(VCMP)에 의해 제어될 수 있다. 클램핑 동작에 의하여 센싱 노드(누)의 전압(VSEN)의 레벨이 비교기(424)에 의해 센싱되기 적합한 레벨로 변동될 수 있다. 커패시터(C1)에 프리차지된 전압에 따라, 메모리 셀(214)을 통해 전류가 흐르게 되며, 이로 인해 접지단으로 빠져나가는 차지(charge)의 양에 따라 상기 센싱 노드(SN)의 전압(VSEN)의 레벨이 점차 낮아진다. 가변 저항의 저항 값에 따라 상기 센싱 노드(SN)의 전압(VSEN)의 레벨의 하강 속도가 달라지게 되며, 소정의 시점에서 상기 센싱 노드(SN)의 전압(VSEN)과 기준 전압(VREF)의 레벨을 비교한 결과에 따라 데이터가 센싱될 수 있다. 비교기(424)는 센싱 인에이블 신호(SEN)의 활성화 시점에서 센싱 노드(SN)의 전압(VSEN)의 레벨과 기준 전압(VREF)의 레벨을 비교하여 출력 전압(SAOUT)을 제공한다.
도 14를 참조하면, 센스 앰프(420b)는 전류원(425), 클램핑 트랜지스터(422) 및 비교기(424)를 포함한다. 전류원(425)은 기준 전류(IREF)를 생성하고, 기준 전류(IREF)는 클램핑 트랜지스터(426)를 통해 메모리 셀(214)로 제공될 수 있다. 가변 저항의 저항 값에 따라 상기 센싱 노드(SN))의 전압(VSEN)의 레벨의 달라지게 되며, 센싱 노드(SN)의 전압(VSEN)의 레벨과 기준 전압(VREF)의 레벨을 비교한 결과에 따라 데이터가 센싱될 수 있다. 비교기(427)는 센싱 인에이블 신호(SEN)의 활성화 시점에서 센싱 노드(SN)의 전압(VSEN)의 레벨과 기준 전압(VREF)의 레벨을 비교하여 출력 전압(SAOUT)을 제공한다.
도 15는 도 3의 안티-퓨즈 박스를 나타내는 블록도이다.
도 15를 참조하면, 안티-퓨즈 박스(270)는 안티-퓨즈 어레이(271) 및 안티-퓨즈 기입 회로(273)를 포함할 수 있다.
안티-퓨즈 어레이(271)는 페일 어드레스(FL_ADDR)를 저장하기 위한 비휘발성 메모리이다. 안티-퓨즈 어레이(271)는 저장된 페일 어드레스(FL_ADDR)를 기초로 제어 회로(300)의 제4 제어 신호(CTL4)에 응답하여 로우 디코더(220)에 리페어 어드레스(RP_ADDR)를 제공한다. 리페어 어드레스(RP_ADDR)에 의하여 기입 동작시 페일 어드레스가 입력되면, 해당 어드레스에 대응되는 워드라인 대신 리던던시 셀 어레이에 연결되는 리던던시 워드라인이 선택될 수 있다.
안티-퓨즈 기입 회로(273)는 안티-퓨즈 어레이(271)를 프로그램하기 위한 회로이다. 안티-퓨즈 기입 회로(273)는 제4 제어 신호(CTL4)에 응답하여 안티-퓨즈 어레이(271)에 페일 어드레스(FL_ADDR)를 프로그램한다. 안티-퓨즈 기입 회로(273)는 제4 제어 신호(CTL4)에 응답하여 안티-퓨즈 어레이(271)에 포함된 퓨즈들 중 페일 셀들로 판단된 메모리 셀이 연결된 워드라인에 대응되는 퓨즈를 전기적으로 절단할 수 있다.
도 16은 도 3의 메모리 장치에서 로우 디코더와 메모리 셀 어레이를 나타낸다.
도 16을 참조하면, 메모리 셀 어레이(210)는 노멀 셀 어레이(211) 및 리던던시 셀 어레이(213)를 포함할 수 있다.
노멀 셀 어레이(211)는 데이터를 저장하기 위한 복수의 노멀 셀들을 포함한다. 노멀 셀 어레이(211)의 노멀 셀들은 노멀 워드 라인(NWL)을 통해 로우 디코더(220)에 연결된다. 리던던시 셀 어레이(213)는 노멀 셀 어레이(211)의 페일 셀들을 대체하기 위한 복수의 리던던시 셀들을 포함한다. 리던던시 셀들은 노멀 셀들과 동일한 구성 및 동작 원리를 가질 수 있다. 리던던시 셀 어레이(213)의 리던던시 셀들은 리던던시 워드 라인(RWL)을 통해 로우 디코더(220)에 연결된다.
로우 디코더(220)는 로우 어드레스(R_ADDR)를 디코딩하여 메모리 셀 어레이(210)의 워드라인들 중 일부를 선택한다. 보다 상세히는, 로우 디코더(220)는 디코딩된 로우 어드레스(R_ADDR), 안티-퓨즈 박스(270)로부터 제공된 리페어 어드레스(RP_ADDR) 및 제어 회로(300)로부터 제공된 대체 어드레스(REP_ADDR)를 이용하여, 노멀 워드라인(NWL) 및 리던던시 워드라인(RWL) 중 일부를 선택한다.
도 17은 본 발명의 실시예들에 따른 메모리 셀 어레이에 대한 등가 회로도이다.
도 17을 참조하면, 메모리 셀 어레이(210c)는 제1 방향(X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향(Y 방향)으로 이격된 하부 워드 라인(WL11, WL12)과, 하부 워드 라인(WL11, WL12) 상에서 제1 방향에 수직한 제3 방향(Z방향)으로 이격되어, 제1 방향을 따라 연장되는 상부 워드 라인(WL21, WL22)을 포함할 수 있다. 또한, 메모리 셀 어레이(210c)는 상부 워드 라인(WL21, WL22) 및 하부 워드 라인(WL11, WL12) 각각과 제3 방향으로 이격되어, 제2 방향을 따라 연장되는 공통 비트 라인(BL1, BL2, BL3, BL4)을 포함할 수 있다.
제1 및 제2 메모리 셀(MC1, MC2)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)과의 사이 및 공통 비트 라인(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)과의 사이에 각각 배치될 수 있다. 제1 메모리 셀(MC1)은 공통 비트 라인(BL1, BL2, BL3, BL4)과 하부 워드 라인(WL11, WL12)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다. 또한, 제2 메모리 셀(MC2)은 공통 비트 라인들(BL1, BL2, BL3, BL4)과 상부 워드 라인(WL21, WL22)의 교차점에 배치될 수 있고, 정보 저장을 위한 가변 저항층(ME)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다.
제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 제3 방향을 따라 동일한 구조로 배치될 수 있다. 예컨대, 하부 워드 라인(WL11)과 공통 비트 라인(BL1) 사이에 배치되는 제1 메모리 셀(MC1)에서, 선택 소자층(SW)은 하부 워드 라인(WL11)에 전기적으로 연결되고, 가변 저항층(ME)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다. 또한, 상부 워드 라인(WL21)과 공통 비트 라인(BL1) 사이에 배치되는 제2 메모리 셀(MC2)에서, 가변 저항층(ME)은 상부 워드 라인(WL21)에 전기적으로 연결되고, 선택 소자층(SW)은 공통 비트 라인(BL1)에 전기적으로 연결되며, 가변 저항층(ME)과 선택 소자층(SW)은 직렬로 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치에 대한 사시도이고, 도 19는 도 18의 X-X' 및 Y-Y' 부분을 절단하여 보여주는 단면도이다. 한편, 도 19의 경우 이해의 편의를 위해 절연층들(560a, 560b, 560c, 560d, 560e)을 생략하고 도시하고 있다.
도 18 및 도 19를 참조하면, 메모리 장치(500)는 기판(501) 상에 제1 전극 라인층(510L), 제2 전극 라인층(520L), 제3 전극 라인층(530L), 제1 메모리 셀층(MCL1), 제2 메모리 셀층(MCL2), 제1 스페이서들(550-1) 및 제2 스페이서들(550-2)을 포함할 수 있다.
기판(501) 상에는 층간 절연층(505)이 배치될 수 있다. 층간 절연층(505)은 제1 전극 라인층(510L)을 기판(501)으로부터 전기적으로 분리할 수 있다. 메모리 장치(500)에서, 기판(501) 상에 층간 절연층(505)이 배치되고 있지만, 이는 하나의 예시에 불과하다. 예컨대, 본 실시예의 메모리 소자(500)에서, 기판(501) 상에 집적 회로층이 배치될 수도 있고, 그러한 집적 회로층 상에 메모리 셀들이 배치될 수 있다. 집적 회로층은 예컨대, 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로를 포함할 수 있다. 기판 상에 주변 회로 및/또는 코어 회로 등을 포함하는 집적 회로층이 배치되고, 집적 회로층 상부에 메모리 셀들이 배치되는 구조를 COP(Cell On Peri) 구조라고 한다.
제1 전극 라인층(510L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제1 전극 라인들(510)을 포함할 수 있다. 제2 전극 라인층(520L)은 제1 방향에 수직하는 제2 방향(Y 방향)으로 상호 평행하게 연장하는 복수의 제2 전극 라인들(520)을 포함할 수 있다. 또한, 제3 전극 라인층(530L)은 제1 방향(X 방향)으로 상호 평행하게 연장하는 복수의 제3 전극 라인들(530)을 포함할 수 있다.
메모리 장치의 구동 측면에서, 제1 전극 라인들(510)과 제3 전극 라인들(530)은 워드 라인들에 해당할 수 있고, 제2 전극 라인들(520)은 비트 라인들에 해당할 수 있다. 제1 전극 라인들(510)과 제3 전극 라인들(530)이 워드 라인들에 해당하는 경우에, 제1 전극 라인들(510)은 하부 워드 라인들에 해당하고, 제3 전극 라인들(530)은 상부 워드 라인들에 해당하며, 제2 전극 라인들(520)은 하부 워드 라인들과 상부 워드 라인들에 공유되므로 공통 비트 라인에 해당할 수 있다. 제1 전극 라인들(510), 제2 전극 라인들(520) 및 제3 전극 라인들(530)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 장벽층을 포함할 수 있다.
제1 메모리 셀층(MCL1)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제1 메모리 셀들(540-1, 도 17에서 MC1)을 포함할 수 있다. 제2 메모리 셀층(MCL2)은 제1 방향 및 제2 방향으로 서로 이격된 복수의 제2 메모리 셀들(140-2, 도 17에서 MC2)을 포함할 수 있다. 도시된 바와 같이, 제1 전극 라인들(510)과 제2 전극 라인들(520)은 서로 교차하며, 제2 전극 라인들(520)과 제3 전극 라인들(530)은 서로 교차할 수 있다. 제1 메모리 셀들(540-1)은 제1 전극 라인층(510L)과 제2 전극 라인층(520L) 사이의 제1 전극 라인들(510)과 제2 전극 라인들(520)이 교차하는 부분들에 배치될 수 있다. 제2 메모리 셀들(540-2)은 제2 전극 라인층(520L)과 제3 전극 라인층(530L)사이의 제2 전극 라인들(520)과 제3 전극 라인들(530)이 교차하는 부분들에 배치될 수 있다.
메모리 셀들(540-1)과 제2 메모리 셀들(540-2)은 사각기둥 형태의 필라(pillar) 구조로 형성될 수 있다. 제1 메모리 셀들(540-1) 및 제2 메모리 셀들(540-2)은 각각 하부 전극층(541-1, 541-2), 선택 소자층(543-1, 543-2), 중간 전극층(545-1, 545-2), 가열(heating) 전극층(547-1, 547-2), 및 가변 저항층(549-1, 549-2)을 포함할 수 있다. 제1 메모리 셀들(540-1)과 제2 메모리 셀들(540-2)의 구조는 실질적으로 동일하므로, 설명의 편의를 위해 이하에서 제1 메모리 셀들(540-1)을 가지고 설명한다.
제1 스페이서들(550-1)은 제1 메모리 셀들(540-1)의 측면을 둘러싸는 구조로 형성될 수 있다. 또한, 제2 스페이서들(550-2)은 제2 메모리 셀들(540-2)의 측면들 둘러싸는 구조를 가질 수 있다. 제1 스페이서들(550-1) 및 제2 스페이서들(550-2)은 메모리 셀들(540-1, 540-2)의 측면을 둘러쌈으로써, 메모리 셀들(540-1, 540-2), 특히 가변 저항층들(549-1, 549-2) 및/또는 선택 소자층들(543-1, 543-2)을 보호하는 기능을 할 수 있다.
메모리 장치(500)에서, 제1 스페이서(550-1)는 제1 두께(T1)를 가지며, 제2 스페이서(550-2)는 제2 두께(T2)를 가질 수 있다. 메모리 장치(500)에서, 제1 메모리 셀들(540-1)의 제1 스페이서들(550-1)은 두껍게 형성하고, 제2 메모리 셀들(540-2)의 제2 스페이서(550-2)는 얇게 형성함으로써, 제1 메모리 셀들(540-1)과 제2 메모리 셀들(540-2)의 저항 특성을 개선할 수 있다.
한편, 메모리 장치(500)는 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)를 더 포함할 수있다. 제1 내부 스페이서(552-1)는 제1 메모리 셀(540-1)의 하부 전극층(541-1)과 선택 소자층(543-1)을 덮고, 제2 내부 스페이서(552-2)는 제2 메모리 셀(540-2)의 하부 전극층(541-2)과 선택 소자층(543-2)을 덮을 수 있다. 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)는 선택 소자층(543-1, 543-2)을 보호하기 위하여 제1 스페이서(550-1)와 제2 스페이서(550-2)와 별도로 형성될 수 있다. 그러나 경우에 따라 제1 내부 스페이서(552-1)와 제2 내부 스페이서(552-2)는 생략될 수 있다.
도 18에 도시된 바와 같이, 제1 전극 라인들(510) 사이에는 제1 절연층(560a)이 배치되고, 제1 메모리 셀층(MCL1)의 제1 메모리 셀들(540-1) 사이에는 제2 절연층(560b)이 배치될 수 있다. 또한, 제2 전극 라인들(520) 사이에는 제3 절연층(560c)이 배치되고, 제2 메모리 셀층(MCL2)의 제2 메모리 셀들(540-2) 사이에는 제4 절연층(560d)이 배치되며, 제3 전극 라인들(530) 사이에는 제5 절연층(560e)이 배치될 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 20을 참조하면, 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이(210)를 구비하는 메모리 장치(200)의 동작 방법에서는 메모리 컨트롤러(100)로부터 기입 커맨드, 기입 데이터 및 액세스 어드레스(ADDR)를 수신한다(S210). 기입/독출 회로(400)에서 액세스 어드레스(ADDR)에 기초하여 메모리 셀 어레이(210)의 타겟 페이지에 기입 데이터(WDTA)를 기입하는 기입 동작을 수행한다(S220). 센스 앰프(420)에서 타겟 페이지로부터 데이터를 감지하고, 베리파이 회로(450)에서 감지된 독출 데이터(또는 코어 데이터, RDTA)와 기입 버퍼(430)에 저장된 기입 데이터(WDTA)를 비교하여 기입 동작을 검증한다(S230). 상기 검증 결과, 기입 데이터(WDTA)와 독출 데이터(RDTA)의 서로 다른 비트들의 제1 수가 기준 수(RN)를 초과하는지 여부를 판단한다(S240).
상기 제1 수가 기준 수(RN)를 초과하는 경우(S240에서 NO), 액세스 어드레스(R_ADDR)를 대체하는 리페어 어드레스(RP_ADDR)를 생성하고(S260)하고, 메모리 셀 어레이(210)의 리던던시 셀 어레이(213)에 이용가능한 리던던시 자원이 있는지 여부를 판단한다(S260). 이용가능한 리던던시 자원이 있으면(S260에서 YES), 리페어 어드레스(RP_ADDR)가 지정하는 리던던시 페이지에 기입 데이터(WDTA)를 다시 저장하고(S220), 기입 동작의 성공 여부를 베리파이한다(S230, S240). 이용가능한 리던던시 자원이 없으면(S260에서 NO), 기입 동작의 실패를 메모리 컨트롤러(100)에 통지한다(S280).
상기 제1 수가 기준 수(RN)를 초과하지 않는 경우(S240에서 YES), 기입 동작의 성공을 제어 회로(300)에 패스/페일 신호(P/F)를 이용하여 통지한다(S270).
도 21은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 19 및 도 21을 참조하면, 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이(210)를 구비하는 메모리 장치(200)의 동작 방법에서는 메모리 컨트롤러(100)로부터 기입 커맨드, 기입 데이터 및 제1 액세스 어드레스(ADDR)를 수신한다(S210). 제어 회로(300)에서, 제1 액세스 어드레스에 기초한 로우 액세스 횟수가 기준값(CRV) 이내인지 여부를 판단한다(S320). 제1 액세스 어드레스에 기초한 로우 액세스 횟수가 기준값(CRV) 이내이면(S320에서 YES), 제1 액세스 어드레스가 지정하는, 메모리 셀 어레이(210)의 제1 페이지에 기입 데이터(WDTA)를 저장한다(S330). 제1 액세스 어드레스에 기초한 로우 액세스 횟수가 기준값(CRV)를 초과하면(S320에서 YES), 기입 데이터(WDTA)를 제1 페이지에 저장하지 않고, 기입 버퍼(430)에 저장한다(S340). 메모리 장치(200)의 스탠바이 모드에서 기입 버퍼(430)에 저장된 기입 데이터(WDTA)를 대체 어드레스(REP_ADDR)가 지정하는, 메모리 셀 어레이(210)의 제2 페이지에 저장한다(S350).
따라서 본 발명의 실시예들에 따르면, 기입 데이터와 감지된 독출 데이터의 차이가 기준 수를 초과하는 경우에, 기입 데이터를 리던던시 페이지에 기입하거나, 특정 페이지에 대하여 액세스가 집중되는 경우에는 상기 특정 페이지 대신에 다른 페이지에 기입 데이터를 저장함으로써 메모리 장치(200)의 내구성(endurance)을 증가시킬 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 상기 메모리 시스템은 저항성 메모리 시스템인 것으로 가정한다.
도 22를 참조하면, 컴퓨팅 시스템(700)은 메모리 시스템(710), 프로세서(720), RAM(730), 입출력 장치(740) 및 전원 장치(750) 포함할 수 있다. 또한, 메모리 시스템(710)은 메모리 장치(711) 및 메모리 콘트롤러(712)를 포함할 수 있다. 한편, 도 22에는 도시되지 않았지만, 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(700)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(720)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(720)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(720)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(760)를 통하여 RAM(730), 입출력 장치(740) 및 메모리 시스템(710)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(710) 및/또는 RAM(730)은 도 1 내지 도 19에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
프로세서(720)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1130)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 입출력 장치(740)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 기입 동작의 성공 여부를 나타내는 패스/페일 신호를 출력하는 기입/독출 회로;
    상기 기입/독출 회로를 제어하고, 상기 패스/페일 신호에 응답하여 상기 타겟 페이지의 액세스 어드레스를 페일 어드레스로서 선택적으로 출력하는 제어 회로; 및
    상기 페일 어드레스가 프로그램되고, 상기 페일 어드레스를 대체하며 기입 데이터를 저장하기 위한 리페어 어드레스를 출력하는 안티-퓨즈 어레이를 포함하고,
    상기 제어 회로는 상기 액세스 어드레스에 기초한 로우 액세스 횟수가 기준값을 초과하는 경우에 상기 기입 데이터를 저장하기 위한 대체 어드레스를 출력하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 회로는 상기 기입 동작의 실패를 나타내는 상기 패스/페일 신호에 응답하여 상기 액세스 어드레스를 상기 페일 어드레스로 출력하고, 상기 안티-퓨즈 어레이가 상기 리페어 어드레스를 출력하도록 상기 안티-퓨즈 어레이를 제어하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 회로는 상기 리페어 어드레스가 지정하는 리던던시 페이지에 상기 기입 데이터가 다시 기입되도록 상기 기입/독출 회로를 제어하는 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 비휘발성 메모리 셀들 각각은 저장된 데이터에 따라 가변되는 저항 레벨을 가지는 메모리 장치.
  5. 제1항에 있어서, 상기 기입/독출 회로는
    상기 기입 데이터가 저장되는 기입 버퍼;
    상기 기입 버퍼에 연결되고, 상기 기입 데이터를 상기 타겟 페이지에 기입하는 기입 드라이버;
    상기 타겟 페이지로부터 상기 독출 데이터를 감지하는 센스 앰프;
    상기 센스 앰프로부터 상기 독출 데이터를 수신하여 상기 독출 데이터를 저장하는 페이지 버퍼; 및
    상기 기입 버퍼와 상기 페이지 버퍼에 연결되어 상기 기입 데이터와 상기 독출 데이터의 상응하는 비트들을 서로 비교하고, 상기 비교에 기초하여 상기 패스/페일 신호를 출력하는 베리파이 회로를 포함하는 메모리 장치.
  6. 제5항에 있어서, 상기 베리파이 회로는
    상기 기입 데이터의 M(M은 2이상의 자연수) 데이터 비트들과 상기 독출 데이터의 M 데이터 비트들의 상응하는 비트들을 서로 비교하여 비교 신호를 출력하는 비트 비교기 회로; 및
    상기 비교 신호의 비트들에서 제1 로직 레벨을 가지는 제1 비트들의 제1 수와 기준 수를 비교하고 상기 비교의 결과에 기초하여 상기 패스/페일 신호를 출력하는 패스/페일 판정기를 포함하는 메모리 장치.
  7. 제6항에 있어서, 상기 비트 비교기 회로는
    상기 기입 데이터의 데이터 비트들과 상기 독출 데이터의 M 데이터 비트들의 상응하는 비트들을 서로 비교하여 상기 비교 신호의 각 비트들을 출력하는 복수의 배타적 오어 게이트들을 포함하는 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 비트들의 수가 상기 기준 수보다 큰 경우에, 상기 패스/페일 판정기는 상기 기입 동작의 실패를 나타내는 상기 패스/페일 신호를 출력하는 메모리 장치.
  9. 제6항에 있어서,
    상기 제1 비트들의 수가 상기 기준 수보자 작거나 같은 경우에, 상기 패스/페일 판정기는 상기 기입 동작의 성공을 나타내는 상기 패스/페일 신호를 출력하는 메모리 장치.
  10. 제5항에 있어서,
    상기 패스/페일 신호가 상기 기입 동작의 실패를 나타내는 경우에, 상기 제어 회로는 상기 독출 데이터가 상기 메모리 장치 외부로 출력되지 않도록 상기 페이지 버퍼를 제어하는 메모리 장치.
  11. 제1항에 있어서, 상기 제어 회로는
    외부의 메모리 컨트롤러로부터의 커맨드를 디코딩하여 디코딩된 커맨드를 출력하는 커맨드 디코더;
    상기 메모리 컨트롤러로부터 상기 액세스 어드레스를 수신하고, 상기 액세스 어드레스에 기초하여 로우 어드레스와 칼럼 어드레스를 출력하는 어드레스 버퍼;
    상기 디코딩된 커맨드에 기초하여 상기 기입/독출 회로와 상기 안티-퓨즈 어레이를 제어하는 제어 신호들을 생성하는 제어 신호 생성기; 및
    상기 로우 어드레스와 상기 패스/페일 신호를 수신하고, 상기 패스/페일 신호가 상기 기입 동작의 실패를 나타내는 경우에, 상기 로우 어드레스를 상기 페일 어드레스로서 출력하는 페일 어드레스 생성기를 포함하는 메모리 장치.
  12. 제11항에 있어서, 상기 메모리 셀 어레이는
    노멀 워드라인들을 통하여 로우 디코더에 연결되는 노멀 셀 어레이; 및
    적어도 하나의 리던던시 워드라인들 통하여 상기 로우 디코더에 연결되는 리던던시 셀 어레이를 포함하고,
    상기 제어 회로는
    상기 리던던시 셀 어레이의 리던던시 페이지들의 가용성을 나타내는 플래그 신호를 저장하는 플래그 테이블을 더 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 페일 어드레스 생성기는 상기 페일 어드레스가 출력될 때마다 상기 페일 어드레스와 연관된 상기 플래그 신호를 변경시키는 메모리 장치.
  14. 제11항에 있어서, 상기 제어 회로는
    상기 디코딩된 커맨드가 기입 동작을 나타내는 경우에 상기 기입 동작과 관련된 제1 로우 어드레스의 액세스 횟수를 카운팅하여 상기 로우 액세스 횟수를 출력하는 로우 액세스 카운터;
    상기 기준값을 저장하는 레지스터;
    상기 로우 액세스 횟수와 상기 기준값을 비교한 결과를 나타내는 비교 신호를 출력하는 비교기;
    상기 액세스 어드레스 및 상기 비교 신호에 응답하여 테이블 포인팅 신호를 출력하는 테이블 포인터; 및
    상기 테이블 포인팅 신호에 응답하여 상기 액세스 어드레스를 대체하는 대체 어드레스를 출력하는 저장 테이블을 더 포함하고,
    상기 제어 회로는 상기 로우 액세스 횟수가 상기 기준값을 초과하는 경우에는 제1 로우 어드레스와 관련된 제1 기입 데이터가, 상기 기입/독출 회로의 기입 버퍼에 저장되도록 하고, 상기 메모리 장치의 스탠바이 모드에 상기 제1 기입 데이터가 상기 제1 로우 어드레스가 지정하는, 상기 메모리 셀 어레이의 제1 페이지와는 다른, 상기 대체 어드레스가 지정하는 제2 페이지에 기입되도록 상기 기입/독출 회로를 제어하는 메모리 장치.
  15. 제1항에 있어서,
    상기 제어 회로, 상기 기입 독출 회로 및 상기 안티 퓨즈 어레이는 기판 상에 배치되는 집적 회로층에 형성되고,
    상기 복수의 비휘발성 메모리 셀들은 상기 집적 회로층 상에 적층되는 메모리 장치.
  16. 적어도 하나의 메모리 장치; 및
    상기 적어도 하나의 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 메모리 장치는
    오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하고, 상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하고, 상기 기입 동작의 성공 여부를 나타내는 패스/페일 신호를 출력하는 기입/독출 회로;
    상기 기입/독출 회로를 제어하고, 상기 패스/페일 신호에 응답하여 상기 타겟 페이지의 액세스 어드레스를 페일 어드레스로서 출력하는 제어 회로;
    상기 페일 어드레스가 프로그램되고, 상기 페일 어드레스를 대체하는 리페어 어드레스를 출력하는 안티-퓨즈 어레이; 및
    상기 액세스 어드레스와 관련된 로우 액세스 횟수에 기초하여 상기 제어 회로로부터 상기 액세스 어드레스, 상기 리페어 어드레스 및 대체 어드레스를 수신하는 로우 디코더를 포함하고,
    상기 제어 회로는 상기 액세스 어드레스에 기초한 상기 로우 액세스 횟수가 기준값을 초과하는 경우에 상기 기입 데이터를 저장하기 위한 상기 대체 어드레스를 출력하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 기입/독출 회로는
    상기 기입 데이터가 저장되는 기입 버퍼;
    상기 기입 버퍼에 연결되고, 상기 기입 데이터를 상기 타겟 페이지에 기입하는 기입 드라이버;
    상기 타겟 페이지로부터 상기 독출 데이터를 감지하는 센스 앰프;
    상기 센스 앰프로부터 상기 독출 데이터를 수신하여 상기 독출 데이터를 저장하는 페이지 버퍼; 및
    상기 기입 버퍼와 상기 페이지 버퍼에 연결되어 상기 기입 데이터와 상기 독출 데이터의 상응하는 비트들을 서로 비교하고, 상기 비교에 기초하여 상기 패스/페일 신호를 출력하는 베리파이 회로를 포함하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이를 포함하고,
    상기 복수의 비휘발성 메모리 셀들 각각은 저장된 데이터에 따라 가변되는 저항 레벨을 가지는 메모리 시스템.
  19. 오버기입(overwrite)이 가능한 복수의 비휘발성 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 메모리 장치의 동작 방법으로서,
    액세스 어드레스에 기초하여 상기 메모리 셀 어레이의 타겟 페이지에 기입 데이터를 기입하는 기입 동작을 수행하는 단계;
    상기 타겟 페이지로부터 감지된 독출 데이터를 상기 기입 데이터와 비교하여 상기 기입 동작을 검증하는 단계;
    상기 검증 결과, 상기 기입 데이터와 상기 독출 데이터의 서로 다른 비트들의 제1 수가 기준 수를 초과하는 경우, 상기 액세스 어드레스를 대체하는 리페어 어드레스를 생성하는 단계;
    상기 리페어 어드레스가 지정하는, 상기 메모리 셀 어레이의 리던던시 페이지에 상기 기입 데이터를 기입하는 단계를 포함하고,
    상기 액세스 어드레스에 기초한 로우 액세스 횟수가 기준값을 초과하는 경우에, 상기 기입 데이터를 저장하기 위한 대체 어드레스를 출력하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이를 포함하고,
    상기 복수의 비휘발성 메모리 셀들 각각은 저장된 데이터에 따라 가변되는 저항 레벨을 가지는 메모리 장치의 동작 방법.
KR1020170157040A 2017-11-23 2017-11-23 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 KR102406868B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020170157040A KR102406868B1 (ko) 2017-11-23 2017-11-23 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US16/128,879 US10629286B2 (en) 2017-11-23 2018-09-12 Memory devices, memory systems and methods of operating memory devices
CN201811408051.2A CN110021333B (zh) 2017-11-23 2018-11-23 存储器装置和存储器系统
US16/813,889 US10937519B2 (en) 2017-11-23 2020-03-10 Memory devices, memory systems and methods of operating memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170157040A KR102406868B1 (ko) 2017-11-23 2017-11-23 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190059431A KR20190059431A (ko) 2019-05-31
KR102406868B1 true KR102406868B1 (ko) 2022-06-10

Family

ID=66532495

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170157040A KR102406868B1 (ko) 2017-11-23 2017-11-23 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Country Status (3)

Country Link
US (2) US10629286B2 (ko)
KR (1) KR102406868B1 (ko)
CN (1) CN110021333B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
KR102406868B1 (ko) 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
KR20190135746A (ko) * 2018-05-29 2019-12-09 삼성전자주식회사 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US11144824B2 (en) * 2019-01-29 2021-10-12 Silicon Storage Technology, Inc. Algorithms and circuitry for verifying a value stored during a programming operation of a non-volatile memory cell in an analog neural memory in deep learning artificial neural network
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
KR20200137739A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 반도체장치
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
KR20200139040A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
JP2021039815A (ja) * 2019-09-05 2021-03-11 キオクシア株式会社 半導体記憶装置
US11468965B2 (en) * 2019-10-11 2022-10-11 Micron Technology, Inc. Apparatus and techniques for programming anti-fuses to repair a memory device
CN110971217B (zh) * 2019-11-12 2023-08-29 杭州电子科技大学 一种基于mtj的非易失可编程开关
CN111324193B (zh) * 2020-02-18 2022-06-07 浙江众邦机电科技有限公司 避免雷击导致缝纫机电控无法掉电保存数据的方法及系统
US11817163B2 (en) * 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
CN114187954A (zh) * 2020-09-15 2022-03-15 长鑫存储技术有限公司 存储器装置及其测试方法和使用方法、存储器系统
EP4036917B1 (en) 2020-09-15 2023-05-24 Changxin Memory Technologies, Inc. Memory device, testing method therefor and usage method therefor, and memory system
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
KR20220081644A (ko) * 2020-12-09 2022-06-16 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US11830540B2 (en) * 2021-12-12 2023-11-28 Nanya Technology Corporation Circuit for sensing antifuse of DRAMs
WO2022233158A1 (zh) * 2022-01-19 2022-11-10 北京大学深圳研究生院 存储单元、存储器阵列、逻辑计算存储器和逻辑计算方法
CN114783499A (zh) * 2022-04-11 2022-07-22 长鑫存储技术有限公司 一种存储器的测试方法、装置及存储器系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068816A1 (en) * 2003-09-25 2005-03-31 Takanori Yoshimatsu Semiconductor memory device and method of testing the device
US20150380109A1 (en) * 2013-03-15 2015-12-31 Micron Technology, Inc. Apparatuses and methods for memory testing and repair

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674667B2 (en) * 2001-02-13 2004-01-06 Micron Technology, Inc. Programmable fuse and antifuse and method therefor
US7219271B2 (en) 2001-12-14 2007-05-15 Sandisk 3D Llc Memory device and method for redundancy/self-repair
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
US6631086B1 (en) 2002-07-22 2003-10-07 Advanced Micro Devices, Inc. On-chip repair of defective address of core flash memory cells
KR100634172B1 (ko) * 2004-05-04 2006-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US8291295B2 (en) * 2005-09-26 2012-10-16 Sandisk Il Ltd. NAND flash memory controller exporting a NAND interface
US20090046512A1 (en) * 2007-08-17 2009-02-19 Munif Farhan Halloush Reliability System for Use with Non-Volatile Memory Devices
US8412987B2 (en) * 2009-06-30 2013-04-02 Micron Technology, Inc. Non-volatile memory to store memory remap information
US8289790B2 (en) * 2010-05-13 2012-10-16 Micron Technology, Inc. Memory repair systems and methods for a memory having redundant memory
US9003247B2 (en) 2011-04-28 2015-04-07 Hewlett-Packard Development Company, L.P. Remapping data with pointer
TWI602181B (zh) * 2012-02-29 2017-10-11 三星電子股份有限公司 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法
US9032141B2 (en) 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102090589B1 (ko) 2013-01-14 2020-03-18 삼성전자주식회사 비휘발성 메모리 장치의 데이터 저장 방법 및 비휘발성 메모리 장치의 테스트 방법
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
KR101862379B1 (ko) * 2013-04-19 2018-07-05 삼성전자주식회사 Ｅｃｃ 동작과 리던던시 리페어 동작을 공유하는 메모리 장치
US9274715B2 (en) 2013-08-02 2016-03-01 Qualcomm Incorporated Methods and apparatuses for in-system field repair and recovery from memory failures
JP2015046206A (ja) * 2013-08-28 2015-03-12 マイクロン テクノロジー， インク． 半導体装置とその制御方法
KR102083266B1 (ko) * 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
JP2015167061A (ja) * 2014-03-04 2015-09-24 マイクロン テクノロジー， インク． 半導体装置
KR102406868B1 (ko) 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050068816A1 (en) * 2003-09-25 2005-03-31 Takanori Yoshimatsu Semiconductor memory device and method of testing the device
US20150380109A1 (en) * 2013-03-15 2015-12-31 Micron Technology, Inc. Apparatuses and methods for memory testing and repair

Also Published As

Publication number Publication date
US20190156909A1 (en) 2019-05-23
CN110021333B (zh) 2023-07-04
US10937519B2 (en) 2021-03-02
KR20190059431A (ko) 2019-05-31
US20200211671A1 (en) 2020-07-02
US10629286B2 (en) 2020-04-21
CN110021333A (zh) 2019-07-16

Similar Documents

Publication Publication Date Title
KR102406868B1 (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US9728252B2 (en) Resistive memory device with temperature compensation, resistive memory system, and operating method thereof
KR102264162B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US10741245B2 (en) Resistive memory device and resistive memory system including a plurality of layers, and method of operating the system
US9472275B2 (en) Method of operating memory device using different read conditions
KR102178832B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9478285B2 (en) Cross-point memory device including multi-level cells and operating method thereof
US9633726B2 (en) Resistive memory device, resistive memory system, and method of operating resistive memory device
US10770138B2 (en) Method of operating resistive memory device reducing read disturbance
KR101753366B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US11120872B2 (en) Resistive memory devices and methods of operating resistive memory devices
KR102251814B1 (ko) 메모리 장치, 그것의 동작 및 제어 방법
KR102238647B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR102215359B1 (ko) 비휘발성 메모리 장치와 그 센싱 방법
KR102292643B1 (ko) 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
US11043268B2 (en) Resistive memory devices and methods of operating resistive memory devices including adjustment of current path resistance of a selected memory cell in a resistive memory device
KR20170120446A (ko) 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20210013435A (ko) 메모리 장치 및 이의 동작 방법
KR102136846B1 (ko) 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right