KR20190135746A - 쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법 - Google Patents

쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법 Download PDF

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KR20190135746A
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memory
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조영진
최진혁
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Abstract

스토리지 장치 및 스토리지 장치의 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 스토리지 장치는, 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리, 호스트로부터 수신되는 제1 데이터 및 제2 데이터가 저장되는 쓰기 버퍼 메모리, 및 쓰기 버퍼 메모리에 저장된 제1 데이터 및 제2 데이터를 비휘발성 메모리에 저장하는 스토리지 컨트롤러를 포함하고, 스토리지 컨트롤러는 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제1 데이터를 저장하고, 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제2 데이터를 저장하고, 스토리지 컨트롤러가 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 동안, 제1 데이터는 쓰기 버퍼 메모리에 기입된 상태이다.

Description

쓰기 버퍼 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법{Storage device including write buffer memory and method of operating the storage device}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 보다 자세하게는, 비휘발성 메모리를 포함하는 스토리지 장치 및 그것의 동작 방법에 관한 것이다.
비휘발성 메모리로서 플래시 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. 최근 SSD(Solide State Drive) 및 메모리 카드 등의 플래시 메모리를 포함하는 스토리지 장치가 널리 사용되고 있으며, 스토리지 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 대용량의 쓰기 버퍼 메모리를 포함함으로써, 복수의 프로그램 단계들을 효율적으로 수행할 수 있는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
상기 기술적 과제를 해결하기 위한 본 개시의 일 실시예에 따른 스토리지 장치는, 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리, 호스트로부터 수신되는 제1 데이터 및 제2 데이터가 저장되는 쓰기 버퍼 메모리, 및 쓰기 버퍼 메모리에 저장된 제1 데이터 및 제2 데이터를 비휘발성 메모리에 저장하는 스토리지 컨트롤러를 포함하고, 스토리지 컨트롤러는 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제1 데이터를 저장하고, 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제2 데이터를 저장하고, 스토리지 컨트롤러가 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 동안, 제1 데이터는 쓰기 버퍼 메모리에 기입된 상태일 수 있다.
상기 기술적 과제를 해결하기 위한 본 개시의 스토리지 장치는, 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리, 및 호스트로부터 수신되는 제1 데이터 및 제2 데이터를 비휘발성 메모리에 저장하고, 쓰기 버퍼 메모리를 포함하는 스토리지 컨트롤러를 포함하고, 스토리지 컨트롤러는, 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제1 데이터를 저장하고, 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 제2 데이터를 저장하고, 스토리지 컨트롤러가 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 동안, 제1 데이터는 쓰기 버퍼 메모리에 기입된 상태일 수 있다.
상기 기술적 과제를 해결하기 위한 본 개시는 비휘발성 메모리 및 비휘발성 메모리를 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작 방법으로서, 스토리지 컨트롤러가, 제1 데이터에 기초하여, 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 제2 데이터에 기초하여, 제1 워드 라인 그룹과 상이한 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 제1 데이터에 기초하여, 복수의 제1 메모리 셀들에 제2 프로그램 동작을 수행하는 단계, 및 제2 데이터에 기초하여, 복수의 제2 메모리 셀들에 제2 프로그램 동작을 수행하는 단계를 포함하고, 복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들은 각각 멀티 비트 데이터를 저장하고, 복수의 제1 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 단계, 복수의 제1 메모리 셀들에 제2 프로그램 동작을 수행하는 단계, 및 복수의 제2 메모리 셀들에 제2 프로그램 동작을 수행하는 단계가 순서대로 수행될 수 있다.
본 개시의 실시예에 따른 스토리지 장치 및 스토리지 장치의 동작 방법에 따르면, 제1 프로그램 동작 및 제2 프로그램 동작을 포함하는 복수의 프로그램 동작을 수행함으로써, 문턱 전압 산포의 폭을 좁게 형성할 수 있다.
또한, 제1 프로그램 동작 및 제2 프로그램 동작 사이의 딜레이 시간을 충분히 확보함으로써, 문턱 전압 산포가 이동하여 서로 다른 프로그램 상태의 문턱 전압이 서로 중첩되는 것을 방지할 수 있다. 따라서, 쓰기 동작의 신뢰성 및 성능을 향상 시킬 수 있다.
도 1a는 본 개시의 일 실시예에 따른 스토리지 시스템을 나타내는 블록도이다.
도 1b는 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 스토리지 시스템을 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 도면이다.
도 4는 도 3에 도시된 메모리 셀 어레이에서 프로그램되는 메모리 셀의 문턱전압 산포를 보여주는 도면이다.
도 5는 본 개시의 일 실시예에 따른 스토리지 장치의 프로그램 방법을 나타내는 흐름도이다.
도 6a 내지 도 6c는 도 5의 S30 단계를 설명하기 위한 도면으로, 본 개시의 일 실시예에 따른 복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들을 설명하기 위한 도면이다.
도 7은 본 개시의 일 실시예에 따른 스토리지 장치에 포함된 쓰기 버퍼 메모리를 나타내는 블록도이다.
도 8은 도 7의 메모리 셀 어레이를 개략적으로 나타낸 회로도이다.
도 9a 내지 도 9c는 도 8의 복수의 메모리 셀들의 다른 일 실시예를 도시한 회로도이다.
도 10는 본 개시의 일 실시예에 따른 쓰기 버퍼 메모리의 동작을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 쓰기 버퍼 메모리의 기입 동작의 타이밍 다이어그램이다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치에 포함된 ECC 회로의 구성을 설명하기 위한 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 스토리지 장치에 포함된 스토리지 컨트롤러의 동작을 설명하기 위한 순서도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1a는 본 개시의 일 실시예에 따른 스토리지 시스템을 나타내는 블록도이다. 스토리지 시스템(10)은 예를 들어, PC(personal computer), 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book) 등과 같은 전자 장치로 구현될 수 있다. 또한, 스토리지 시스템(10)은 예를 들어, 손목 시계 또는 HMD(Head-Mounted Display)와 같은 웨어러블 기기와 같은 전자 장치로 구현될 수도 있다.
도 1a을 참조하면, 스토리지 시스템(10)은 스토리지 장치(100) 및 호스트(200)를 포함한다. 스토리지 장치(100)는 스토리지 컨트롤러(110) 및 비휘발성 메모리(120)를 포함할 수 있다. 본 개시에 따른 도 1a에 도시된 스토리지 장치(100)는 쓰기 버퍼 메모리(130)를 더 포함할 수 있다.
호스트(200)는 스토리지 장치(100)로 데이터의 엑세스 요청을 제공할 수 있다. 일 실시예에서, 호스트(200)는 스토리지 장치(100)로 데이터의 기록 또는 독출 요청을 제공하고, 스토리지 장치(100)는 호스트(200)로부터의 엑세스 요청에 따라 데이터를 비휘발성 메모리(120)에 기록하거나, 또는 비휘발성 메모리(120)로부터 데이터를 독출하여 호스트(200)로 제공할 수 있다. 또한, 호스트(200)로부터의 데이터 소거 요청에 따라, 스토리지 장치(100)는 호스트(200)로부터 지시되는 영역의 데이터에 대한 소거 동작을 수행할 수 있다.
호스트(200)는 다양한 인터페이스를 통하여 스토리지 장치(100)와 통신할 수 있다. 호스트(200)는 스토리지 장치(100)에 대한 데이터 엑세스를 수행할 수 있는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 호스트(200)는 플래시 메모리 기반의 스토리지 장치(100)와 통신하는 어플리케이션 프로세서(Application Processor, AP)일 수 있다. 호스트(200)는 다양한 종류의 인터페이스를 통해 스토리지 장치(100)와 통신할 수 있다.
비휘발성 메모리(120)는 복수의 메모리 셀들로 이루어지는 메모리 셀 어레이를 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 설명하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 일 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다. 일 실시예에서, 복수의 메모리 셀들은 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 셀들, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 셀들 등이 될 수 있다.
비휘발성 메모리(120)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 개시 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
스토리지 컨트롤러(110)는 호스트(200)로부터 수신한 기입 요청에 응답하여 비휘발성 메모리(120)에 데이터를 기입하도록 비휘발성 메모리(120)를 제어할 수 있다. 이 때, 데이터가 기입되도록 비휘발성 메모리(120)는 복수의 워드 라인들에 대해 복수의 프로그램 동작들이 수행될 수 있고, 복수의 프로그램 동작들 각각은 ISPP(Incremental step pulse programming) 방식으로 수행될 수 있다. 일 실시예에서, 복수의 프로그램 동작들은 적어도 하나의 코어스 프로그램 동작(Coarse Program) 및 적어도 하나의 파인 프로그램 동작(Fine Program)을 포함할 수 있다.
복수의 프로그램 동작들은 순차적으로 수행되는 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 제1 프로그램 동작 및 제2 프로그램 동작은 프로그램 전압 인가 시에 프로그램 펄스의 증가분이 서로 다를 수 있고, 각각에 포함된 프로그램 펄스 간의 시간 간격이 서로 다를 수 있다. 본 개시에 따른 스토리지 장치(100)는 복수의 워드 라인들에 대해 복수의 프로그램 동작들이 수행됨으로써, 문턱 전압 산포 폭을 좁게 형성할 수 있다.
복수의 프로그램 동작들이 수행되는 동안, 복수의 메모리 셀들에 기입될 데이터는 쓰기 버퍼 메모리(130)에 저장될 수 있다. 예를 들어, 복수의 워드 라인들에 연결되는 복수의 메모리 셀들에 기입될 데이터가 동시에 쓰기 버퍼 메모리(130)에 저장될 수 있다.
일 실시예에서, 쓰기 버퍼 메모리(130)는 RRAM, PRAM 또는 MRAM과 같은 저항형 메모리일 수 있다. 일 실시예에서, 쓰기 버퍼 메모리(130)는 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 일 실시예에서, 쓰기 버퍼 메모리(130)는 SLC(Single Level Cell)을 포함하는 낸드 플래시 메모리일 수 있다. 일 실시예에서, 쓰기 버퍼 메모리(130)는 비휘발성 메모리(120)와 이종의 메모리일 수 있다.
제1 프로그램 동작이 완료된 후 제2 프로그램 동작을 수행하기 시작하는 시간 사이의 딜레이 시간이 충분히 확보되지 않으면, 서로 다른 프로그램 상태들 간의 문턱 전압 산포가 서로 중첩될 수 있다. 본 개시에 따른 스토리지 장치(100)는 제1 프로그램 동작 수행과 제2 프로그램 동작 수행 사이에 다른 복수의 워드 라인들에 프로그램 동작을 수행함으로써, 딜레이 시간을 확보할 수 있다. 제1 프로그램 동작 및 제2 프로그램 동작에 따른 문턱 전압 산포에 대해서는 도 4에서 후술하겠다.
쓰기 버퍼 메모리(130)는 제1 워드 라인 그룹과 연결된 복수의 제1 메모리 셀들에 대한 제1 프로그램 동작이 완료된 후, 제2 프로그램 동작이 시작되는 딜레이 시간 동안 제1 메모리 셀들에 기입될 제1 데이터(DATA1)를 저장할 수 있다. 쓰기 버퍼 메모리(130)는 상기 딜레이 시간 동안 제2 워드 라인 그룹과 연결된 복수의 제2 메모리 셀들에 대한 제1 프로그램 동작이 수행될 수 있도록 제2 메모리 셀들에 기입될 제2 데이터(DATA2)를 저장할 수 있다. 제1 워드 라인 그룹 및 제2 워드 라인 그룹은 각각 복수의 워드 라인들로 구성될 수 있다.
즉, 쓰기 버퍼 메모리(130)는 제1 데이터(DATA1) 및 제2 데이터(DATA2)를 동시에 저장할 수 있는 용량을 가질 수 있다. 복수의 제1 메모리 셀들에 제1 데이터(DATA1)의 저장이 완료되면, 쓰기 버퍼 메모리(130)에서 제1 데이터(DATA1)는 소거될 수 있다.
일 실시예들에서, 스토리지 장치(100)는 전자 장치에 내장되는(embedded) 내부(internal) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 스토리지 장치(100)는 호스트(200)와 동일한 기판 상에 실장될 수 있다. 일부 실시예들에서, 스토리지 장치(100)는 전자 장치에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 및 메모리 스틱(Memory Stick) 중 적어도 하나를 포함할 수 있다.
도 1b는 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 1b를 참조하면, 스토리지 장치(100)는 스토리지 컨트롤러(110), 비휘발성 메모리(120) 및 쓰기 버퍼 메모리(130)를 포함할 수 있다. 스토리지 컨트롤러(110)는 프로세서(111), ECC(error checking and correction) 회로(112), 매핑 테이블(Mapping Table, 113), RAM(114), 호스트 인터페이스(115), 버퍼 매니저(116) 및 비휘발성 메모리 인터페이스(117)를 포함할 수 있으며, 이들은 버스(118)를 통해 서로 통신할 수 있다. 이외에도, 다른 주변 장치(peripheral device)들을 더 포함할 수 있다.
프로세서(111)는 스토리지 컨트롤러(110)의 전반적인 동작을 제어할 수 있다. 프로세서(111)는 중앙 처리 장치나 마이크로 프로세서 등을 포함할 수 있다. 프로세서(111)는 스토리지 컨트롤러(110)를 구동하기 위한 펌웨어(firmware)를 구동할 수 있다. 펌웨어(firmware)는 RAM(114)에 로딩되어 구동될 수 있으며, 플래시 변환 계층(flash translation layer; FTL)을 포함할 수 있다.
매핑 테이블(113)은 비휘발성 메모리(120)의 각각의 페이지의 논리적 어드레스에 대응되는 쓰기 버퍼 메모리(130)의 페이지의 물리적 어드레스 정보를 매핑하여 저장할 수 있다. 상기 매핑 정보는 호스트(Host)로부터 수신된 데이터가 쓰기 버퍼 메모리(130)에 저장될 때마다 업데이트 될 수 있다. 도 1b에서는 매핑 테이블(113)을 별도로 도시하였으나, 실시예에 따라 RAM(114)에 구현될 수도 있다.
RAM(114)은 프로세서(111)의 제어에 따라 동작하며, 워킹 메모리, 버퍼 메모리, 캐시 메모리 등으로 사용될 수 있다. RAM(114)에는 스토리지 컨트롤러(110)를 제어하기 위한 소프트웨어, 펌웨어가 로딩될 수 있다. RAM(114)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등의 휘발성 메모리로 구현될 수 있다. 또는 RAM(114)은 RRAM, PRAM 또는 MRAM과 같은 저항형 메모리로 구현될 수 있다.
호스트 인터페이스(115)는 호스트(200)와 스토리지 컨트롤러(110) 사이의 인터페이스를 제공할 수 있다. 호스트(200)와 스토리지 컨트롤러(110)는 다양한 표준 인터페이스들(Standardized Interfaces) 중 적어도 하나를 통해 연결될 수 있다. 표준 인터페이스들은 USB(Universal Serial Bus), eMMC(embedded Multi-Media Card), MMC(MultiMediaCard), PCI-E(PCI Express), ATA(AT Attachment), SATA(Serial AT Attachment), e-SATA(external SATA), PATA(Parallel AT Attachment), SCSI(Small Computer System Interface), SAS(Serial Attached SCSI), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), IEEE 1394, Card 인터페이스 등과 같은 다양한 인터페이스를 포함할 수 있다.
버퍼 매니저(116)는 스토리지 컨트롤러(110)와 쓰기 버퍼 메모리(130) 사이의 인터페이스를 제공한다. 비휘발성 메모리(120)로 기입될 데이터가 버퍼 매니저(116)를 거쳐 쓰기 버퍼 메모리(130)에 임시적으로 저장될 수 있다.
비휘발성 메모리 인터페이스(117)는 스토리지 컨트롤러(110)와 비휘발성 메모리(120) 사이의 인터페이스를 제공할 수 있다. 예를 들어, 스토리지 컨트롤러(110)는 비휘발성 메모리 인터페이스(117)를 통하여 비휘발성 메모리(120)와 데이터를 송수신할 수 있다.
비휘발성 메모리(120)는 스토리지 컨트롤러(110)의 제어에 따라, 데이터를 저장하거나, 저장된 데이터를 독출할 수 있다. 비휘발성 메모리(120)는 메모리 셀 어레이를 포함하는 복수의 비휘발성 메모리 칩을 포함할 수 있으며, 복수의 채널(Ch)들을 통하여 비휘발성 메모리 인터페이스(117)에 연결될 수 있다. 비휘발성 메모리(120)는 메모리 셀들이 연결되는 메모리 셀 스트링이 기판에 수직으로 형성되는 3차원 메모리 셀 어레이를 포함할 수 있다. 그러나, 이에 한정되지 않으며, 플래너(planar) 타입의 메모리 셀 어레이를 포함할 수도 있다.
도 2는 본 개시의 일 실시예에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2를 참조하면, 스토리지 시스템(10a)은 스토리지 장치(100a) 및 호스트(200)를 포함한다. 스토리지 장치(100a)는 스토리지 컨트롤러(110a) 및 비휘발성 메모리(120)를 포함할 수 있다. 도 1의 스토리지 장치(100)는 스토리지 컨트롤러(110)와 별개로 별도의 쓰기 버퍼 메모리(130a)를 포함하나, 도 2에 개시된 스토리지 장치(100a)는 스토리지 컨트롤러(110a)에 쓰기 버퍼 메모리(130a)가 내장(embedded)될 수 있다.
스토리지 컨트롤러(110a)는 버퍼 매니저를 포함할 수 있고, 비휘발성 메모리(120)로 기입될 데이터가 버퍼 매니저를 거쳐 쓰기 버퍼 메모리(130a)에 임시적으로 저장될 수 있다.
따라서, 쓰기 버퍼 메모리(130a)는 제1 워드 라인 그룹과 연결된 복수의 제1 메모리 셀들에 대한 제1 프로그램 동작이 완료된 후, 제2 프로그램 동작이 시작되는 딜레이 시간 동안 제1 메모리 셀들에 기입될 제1 데이터(DATA1)를 저장할 수 있다. 또한, 쓰기 버퍼 메모리(130a)는 상기 딜레이 시간 동안 제2 워드 라인 그룹과 연결된 복수의 제2 메모리 셀들에 대한 제1 프로그램 동작이 수행될 수 있도록 제2 메모리 셀들에 기입될 제2 데이터(DATA2)를 저장할 수 있다. 따라서, 쓰기 버퍼 메모리(130a)는 제1 데이터(DATA1) 및 제2 데이터(DATA2)를 동시에 저장할 수 있는 용량을 가질 수 있다.
이하의 도면에서 설명되는 쓰기 버퍼 메모리(130)에 대한 설명은 도 2의 쓰기 버퍼 메모리(130a)에도 적용될 수 있음은 자명할 것이다.
도 3은 본 개시의 일 실시예에 따른 스토리지 장치를 나타내는 도면이다.
도 3을 참조하면, 스토리지 장치(100)는 비휘발성 메모리(120) 및 비휘발성 메모리(120)를 제어하는 스토리지 컨트롤러(110)를 포함할 수 있다.
비휘발성 메모리(120)는 메모리 셀 어레이(121), 어드레스 디코더(122), 입출력 회로(123), 및 제어 로직(124)을 포함할 수 있다. 비휘발성 메모리(120)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리(120)가 낸드 플래시 메모리 장치라고 하겠다.
메모리 셀 어레이(121)는 복수의 워드 라인들(WL1~WLm), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(122)에 연결되고, 복수의 비트 라인들(BL1~BLn)을 통해 입출력 회로(123)에 연결된다. 메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함한다. 도 3에서는 설명의 편의를 위하여 하나의 메모리 블록만 도시하였다. 이 때, m은 5 이상의 정수, n은 4 이상의 정수일 수 있고, 따라서, 복수의 워드 라인들(WL1~WLm)의 수와 복수의 비트 라인들(BL1~BLn)의 수는 다양하게 구성될 수 있다. 일 실시예에서, 메모리 블록은 소거 동작이 수행되는 단위에 해당할 수 있다.
메모리 블록은 복수의 스트링들(strings)을 포함할 수 있다. 여기서 복수의 스트링들 각각은, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들(MC), 적어도 하나의 접지 선택 트랜지스터들로 구성될 수 있다. 복수의 메모리 셀들(MC) 각각은 멀티-비트 데이터를 저장할 수 있다. 복수의 메모리 셀들(MC) 각각은 k(k은 2 이상의 정수)-비트 데이터를 저장할 수 있다. 예를 들어, 복수의 메모리 셀들(MC) 각각은 4비트 이상의 데이터를 저장할 수 있다.
메모리 블록은 복수의 페이지들(Page)을 포함할 수 있다. 복수의 페이지들(Page)은 하나의 메모리 블록에서 데이터의 기록 또는 독출 단위에 해당할 수 있다. 복수의 페이지들(Page) 각각은 하나의 워드 라인과 연결될 수 있다. 예를 들어, 제1 페이지는 제1 워드 라인(WL1)과 연결될 수 있고, 제m 페이지는 제m 워드 라인(WLm)과 연결될 수 있다.
어드레스 디코더(122)는 복수의 워드 라인들(WL1~WLm), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)에 연결된다. 어드레스 디코더(122)는 디코딩된 로우(row) 어드레스를 이용하여 복수의 워드 라인들(WL1~WLm), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(122)는 입력된 어드레스(ADDR) 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(123)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(122)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
입출력 회로(123)는 복수의 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(121)에 연결될 수 있다. 입출력 회로(123)는 어드레스 디코더(122)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 수 있다. 입출력 회로(123)는 디코딩된 컬럼 어드레스를 이용하여 복수의 비트 라인들(BL1~BLn)을 선택할 수 있다.
입출력 회로(123)는 복수의 비트 라인들(BL1~BLn)에 연결된 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 복수의 페이지 버퍼들(PB1~PBn)은 프로그램 동작 시 외부로부터(예를 들어, 스토리지 컨트롤러(110)) 데이터를 입력 받고, 입력된 데이터를 메모리 셀 어레이(121)에 저장할 수 있다. 또한, 복수의 페이지 버퍼들(PB1~PBn)은 읽기 동작 시 메모리 셀 어레이(121)로부터 데이터를 읽고, 읽혀진 데이터를 외부로 출력할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 복수의 래치들을 포함할 수 있다.
제어 로직(124)은 비휘발성 메모리(120)의 전반적인 동작(예를 들어, 복수의 프로그램 동작들/읽기 동작/소거 동작 등)을 제어할 수 있다. 제어 로직(124)은 외부로부터 입력된 제어 신호들에 응답하여 동작할 수 있다. 제어 로직(124)은 제1 프로그램 동작 및 제2 프로그램 동작을 수행하도록 어드레스 디코더(122) 및 입출력 회로(123)를 제어할 수 있다.
도 4는 도 3에 도시된 메모리 셀 어레이에서 프로그램되는 메모리 셀의 문턱 전압 산포를 보여주는 도면이다. 도 4에서는 설명의 편의를 위하여 메모리 셀에 4-비트 프로그램 동작이 수행된다고 가정하겠다. 따라서, 메모리 셀은 16개의 문턱전압 산포들 중 적어도 하나로 프로그램될 것이다.
도 4를 참조하면, 메모리 셀의 문턱 전압 산포는 소거 상태(E) 및 프로그램 상태들(Pa_1~Pa_15) 중 적어도 하나로 프로그램 될 것이다. 여기서 프로그램 상태들(Pa_1~Pa_15)은 4-비트 데이터를 저장하는 최종 상태들일 수 있다.
복수의 프로그램 동작들은, 제1 프로그램 동작(1st PGM)을 수행한 후, 이 후에 제a 프로그램 동작(a-th PGM)을 수행할 수 있다. 이 때, a는 2 이상의 정수일 수 있다. 복수의 프로그램 동작의 횟수는 경우에 따라 달라질 수 있다.
제1 프로그램 동작(1st PGM) 시 메모리 셀의 문턱 전압 산포는 상태(E) 및 프로그램 상태들(P1_1~P1_15) 중 적어도 하나로 프로그램 될 수 있다. 제a 프로그램 동작(a-th PGM) 시 메모리 셀의 문턱전압 산포는 소거 상태(E) 및 프로그램 상태들(Pa_1~Pa_15) 중 적어도 하나로 프로그램 될 것이다. 제a 프로그램 동작(a-th PGM)의 프로그램 상태들(Pa_1~Pa_15) 적어도 하나의 산포 폭은 대응하는 제1 프로그램 동작(1st PGM)의 프로그램 상태(P1_1~P1_15)의 산포 폭보다 좁을 수 있다.
예를 들어, a는 2일 수 있고, 제1 프로그램 동작(1st PGM)을 수행한 뒤, 제2 프로그램 동작(2nd PGM)을 수행하여, 메모리 셀의 문턱 전압 산포는 상태(E) 및 프로그램 상태들(P2_1~P2_15) 중 적어도 하나로 프로그램 될 수 있다.
본 개시에 따른 스토리지 장치는 복수의 프로그램 동작들을 수행함으로써, 한번의 프로그램 동작을 수행하는 경우와 비교할 때, 메모리 셀의 문턱 전압 산포의 폭이 상대적으로 좁게 형성될 수 있다. 따라서, 서로 다른 프로그램 상태의 문턱 전압 산포가 서로 중첩되지 않도록 형성될 수 있다.
도 5는 본 개시의 일 실시예에 따른 스토리지 장치의 프로그램 방법을 나타내는 흐름도이다.
도 5를 참조하면, S10단계에서, 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작이 수행될 수 있다. 예를 들어, 제1 워드 라인 그룹은, 도 3의 동일한 메모리 블록에 포함된 복수의 워드 라인들(WL_1~WL_m) 중 적어도 일부를 포함할 수 있다. 제1 프로그램 동작이 수행됨에 따라, 도 4에서 설명한 바와 같이 복수의 제1 메모리 셀들의 문턱 전압 산포가 달라질 수 있다.
S10단계 이후에 수행되는 S20단계에서, 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작이 수행될 수 있다. 예를 들어, 제2 워드 라인 그룹은 복수의 워드 라인들(WL_1~WL_m) 중 적어도 일부를 포함할 수 있고, 제1 워드 라인 그룹에 포함된 워드 라인들은 포함하지 않을 수 있다. 또는, 제1 워드 라인 그룹과 다른 메모리 블록에 포함된 워드 라인들을 포함할 수도 있다. 따라서, 복수의 제1 메모리 셀들과 복수의 제2 메모리 셀들은 서로 상이한 메모리 셀일 수 있다. S20단계에서는, 복수의 제2 메모리 셀들에 대한 제1 프로그램 동작이 수행되나, 이 후 복수의 제1 메모리 셀들에 대한 제2 프로그램 동작이 수행되므로, S20단계에서, 제1 데이터는 쓰기 버퍼 메모리에 기입된 상태가 유지될 수 있다.
S20단계 이후에 수행되는 S30단계에서, 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제2 프로그램 동작이 수행될 수 있다. 제1 프로그램 동작에 의해 형성된 복수의 제1 메모리 셀들의 문턱 전압 산포의 폭이 제2 프로그램 동작에 의하여 더욱 감소될 수 있다. 복수의 제1 메모리 셀들에 제1 데이터의 저장이 완료되면, 쓰기 버퍼 메모리에서 제1 데이터는 소거될 수 있다.
S30단계 이후에 수행되는 S40단계에서, 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제2 프로그램 동작이 수행될 수 있다. 제1 프로그램 동작에 의해 형성된 복수의 제2 메모리 셀들의 문턱 전압 산포의 폭이 제2 프로그램 동작에 의하여 더욱 감소될 수 있다.
본 개시에 따른 스토리지 장치의 프로그램 방법은, 복수의 제1 메모리 셀들에 제1 프로그램 동작을 수행하는 단계(S10)와 복수의 제1 메모리 셀들에 제2 프로그램 동작을 수행하는 단계(S30) 사이에 복수의 제1 메모리 셀들이 아닌 복수의 제2 메모리 셀들에 대한 프로그램 동작을 수행(S20)함으로써, 복수의 제1 메모리 셀들에 대한 프로그램 동작들간의 딜레이 타임을 확보할 수 있다. 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 단계(S20)와 복수의 제2 메모리 셀들에 제2 프로그램 동작을 수행하는 단계(S40) 사이에 복수의 제1 메모리 셀들에 대한 프로그램 동작을 수행(S30)함으로써, 복수의 제2 메모리 셀들에 대한 프로그램 동작들간의 딜레이 타임을 확보할 수 있다.
또한, 본 개시에 따른 스토리지 장치의 프로그램 방법은, 하나의 제1 워드 라인에 연결되는 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 하나의 제2 워드 라인에 연결되는 메모리 셀들에 대해 제1 프로그램 동작을 수행한 후, 다시 제1 워드 라인에 연결되는 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 것에 비하여 딜레이 타임을 더 길게 확보할 수 있다.
도 6a 내지 도 6c는 도 5의 S30 단계를 설명하기 위한 도면으로, 본 개시의 일 실시예에 따른 복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들을 설명하기 위한 도면이다.
도 3 및 도 6a를 참조하면, 제1 워드 라인 그룹(WG1)은 제m-3 내지 제m 워드 라인(WLm-3~WLm)을 포함할 수 있고, 제2 워드 라인 그룹(WG2)은 제m-7 내지 제m-4 워드 라인(WLm-7~WLm-4)을 포함할 수 있다. 일 실시예에서, 제1 워드 라인 그룹(WG1)에 포함된 워드 라인들은 서로 인접한 워드 라인들일 수 있고, 제2 워드 라인 그룹(WG2)은 서로 인접한 워드 라인들일 수 있다.
제1 워드 라인 그룹(WG1)과 연결되는 복수의 제1 메모리 셀들(C1)은 제m-3 내지 제m 페이지(Page_m-3~Page_m)를 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다. 제2 워드 라인 그룹(WG2)과 연결되는 복수의 제2 메모리 셀(C2)은 제m-7 내지 제m-4 페이지(Page_m-7~Page_m-4)를 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다.
본 도면에서는, 제1 워드 라인 그룹(WG1) 및 제2 워드 라인 그룹(WG2)이 각각 4개의 워드 라인들을 포함하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니며, 제1 워드 라인 그룹(WG1) 및 제2 워드 라인 그룹(WG2)에 각각 포함된 워드 라인들의 수는 달라질 수 있다. 또한, 복수의 제1 메모리 셀들(C1) 및 복수의 제2 메모리 셀(C2)은, 메모리 셀 어레이(121)에 포함되는 동일한 제1 메모리 블록(BLKa)에 포함되는 것으로 도시되었으나, 복수의 제1 메모리 셀들(C1) 및 복수의 제2 메모리 셀(C2)은 서로 다른 메모리 블록에 포함될 수도 있다.
도 3 및 도 6b를 참조하면, 제1 워드 라인 그룹(WG1')은 제m-6, 제m-4, 제m-2 및 제m 워드 라인(WLm-6, WLm-4, WLm-2, WLm)을 포함할 수 있고, 제2 워드 라인 그룹(WG2')은 제m-7, 제m-5, 제m-3 및 제m-1 워드 라인(WLm-7, WLm-5, WLm-3, WLm-1)을 포함할 수 있다. 일 실시예에서, 제1 워드 라인 그룹(WG1')에 포함된 워드 라인들은 서로 인접하지 않고, 다른 워드 라인 그룹에 포함된 워드 라인과 인접할 수 있다. 제2 워드 라인 그룹(WG2')에 포함된 워드 라인들은 서로 인접하지 않고, 다른 워드 라인 그룹에 포함된 워드 라인과 인접할 수 있다.
제1 워드 라인 그룹(WG1')과 연결되는 복수의 제1 메모리 셀들(C1')은 제m-6, 제m-4, 제m-2 및 제m 페이지(Page_m-6, Page_m-4, Page_m-2, Page_m)을 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다. 제2 워드 라인 그룹(WG2')과 연결되는 복수의 제2 메모리 셀(C2')은 제m-7, 제m-5, 제m-3 및 제m-1 페이지(Page_m-7, Page_m-5, Page_m-3, Page_m-1)을 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다.
본 도면에서는, 제1 워드 라인 그룹(WG1') 및 제2 워드 라인 그룹(WG2')이 각각 4개의 워드 라인들을 포함하는 것으로 도시하고 있으나, 이에 한정되는 것은 아니며, 제1 워드 라인 그룹(WG1') 및 제2 워드 라인 그룹(WG2')에 각각 포함된 워드 라인들의 수는 달라질 수 있다. 또한, 복수의 제1 메모리 셀들(C1') 및 복수의 제2 메모리 셀(C2')은, 메모리 셀 어레이(121)에 포함되는 동일한 제1 메모리 블록(BLKa')에 포함되는 것으로 도시되었으나, 복수의 제1 메모리 셀들(C1') 및 복수의 제2 메모리 셀(C2')은 서로 다른 메모리 블록에 포함될 수도 있다.
도 3 및 도 6c를 참조하면, 제1 워드 라인 그룹(WG1'')은 제1 메모리 블록(BLKa'')에 연결되는 제1 내지 제m 워드 라인(WLm1~WLm)을 포함할 수 있다. 제2 워드 라인 그룹(WG2)은 제2 메모리 블록(BLKb)에 연결되는 제1 내지 제m 워드 라인(WLm1~WLm)을 포함할 수 있다.
제1 워드 라인 그룹(WG1'')과 연결되는 복수의 제1 메모리 셀들(C1'')은 제1 메모리 블록(BLKa'')을 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다. 제2 워드 라인 그룹(WG2'')과 연결되는 복수의 제2 메모리 셀(C2'')은 제2 메모리 블록(BLKb)을 구성할 수 있고, 페이지 단위로 제1 프로그램 동작 및 제2 프로그램 동작이 수행될 수 있다.
도 6a 내지 도 6c를 참조하면, 본 개시에 따른 스토리지 장치의 프로그램 방법은, 복수의 제1 메모리 셀들(C1, C1', C1'')은 제1 워드 라인 그룹(WG1, WG1', WG1'')에 포함된 워드 라인 별로(즉, 페이지 단위로) 순서대로 프로그램 동작이 수행될 수 있다. 복수의 제2 메모리 셀들(C2, C2', C2'')은 제2 워드 라인 그룹(WG2, WG2', WG2'')에 포함된 워드 라인 별로(즉, 페이지 단위로) 순서대로로 프로그램 동작이 수행되므로, 제1 워드 라인 그룹(WG1, WG1', WG1'') 중 가장 처음 프로그램 동작이 수행되는 워드 라인(예를 들어, 제m 워드 라인(WLm)에 연결된 메모리 셀은, 복수의 제2 메모리 셀들(C2, C2', C2'')에 대한 제1 프로그램 동작이 모두 완료된 후에, 제2 프로그램 동작이 수행되게 되므로, 제1 프로그램 동작과 제2 프로그램 동작이 수행되는 사이의 딜레이 시간이 길어질 수 있다.
본 개시에 따른 스토리지 장치의 프로그램 방법은 도 6a 내지 도 6c에 도시된 것에 한정되지 않는다. 복수의 제1 메모리 셀들(C1, C1', C1'')에 대한 제2 프로그램 동작을 수행(예를 들어, 도 5의 S30단계)하기 전에 복수의 제3 메모리 셀들(C3, C3', C3'') 중 적어도 일부에 대한 제1 프로그램 동작이 수행될 수도 있다. 또는, 복수의 제2 메모리 셀들(C2, C2', C2'')에 대한 제2 프로그램 동작을 수행(예를 들어, 도 5의 S40단계)하기 전에 복수의 제3 메모리 셀들(C3, C3', C3'') 중 적어도 일부에 대한 제1 프로그램 동작이 수행될 수도 있다.
따라서, 복수의 제1 메모리 셀들 및 복수의 제2 메모리 셀들이 프로그램된 후, 서로 다른 프로그램 상태들 간의 문턱 전압 산포가 서로 중첩되는 현상이 방지될 수 있다.
도 7은 본 개시의 일 실시예에 따른 스토리지 장치에 포함된 쓰기 버퍼 메모리를 나타내는 블록도이다. 본 도면에서는 설명의 편의를 위하여 쓰기 버퍼 메모리가 저항성 메모리로 구현되는 것으로 설명하나, 본 개시는 이에 한정되는 것은 아니다.
도 7을 참조하면, 쓰기 버퍼 메모리(130)는 메모리 셀 어레이(131) 및 제어 회로(133)를 포함할 수 있다. 쓰기 버퍼 메모리(130)는 워드 라인을 선택하기 위하여 로우 어드레스를 디코딩하는 로우 디코더, 선택된 칼럼 스위치를 온 상태로 셋팅하기 위하여 칼럼 어드레스를 디코딩하는 칼럼 디코더, 센스 앰프 및 독출 데이터 래치, 및 기입 드라이버 및 기입 데이터 래치를 더 포함할 수 있다. 메모리 셀 어레이(131)는 복수의 뱅크들을 포함할 수 있고, 복수의 뱅크들 각각은 서로 다른 로우 디코더, 칼럼 디코더, 센스 앰프 및 독출 데이터 래치, 및 기입 드라이버 및 기입 데이터 래치와 연결될 수 있다.
메모리 셀 어레이(131)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 비트 라인들과 복수의 워드 라인들과의 교차점에 배치될 수 있다. 일 실시예에서, 각 메모리 셀은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있다. 예를 들어, 메모리 셀은 저장된 데이터에 따라, 두 개의 저항 분포를 가질 수 있다. 다만 본 개시에 따른 쓰기 버퍼 메모리(130)는 이에 한정되지 않으며, 각 메모리 셀은 2 비트의 데이터를 저장할 수 있는 멀티 레벨 셀이거나, 각 메모리 셀은 3 비트의 데이터를 저장할 수 있는 트리플 레벨 셀일 수도 있다. 이 때, 메모리 셀은 각각, 저장된 데이터에 따라 네 개 또는 여덟 개의 저항 분포를 가질 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 메모리 셀 어레이(131)는 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다. 또한, 메모리 셀 어레이(131)는 싱글 레벨 셀과 멀티 레벨 셀 또는 트리플 레벨 셀을 함께 포함할 수도 있다.
본 실시예에서, 복수의 메모리 셀들은 저장되는 데이터에 따라 가변되는 저항을 갖는 가변 저항 소자를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 일 실시예에서, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 쓰기 버퍼 메모리(130)는 PRAM이 될 수 있다. 일 실시예에서, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 쓰기 버퍼 메모리(130)는 RRAM이 될 수 있다. 또 다른 예를 들어, 일 실시예에서, 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 쓰기 버퍼 메모리(130)는 MRAM이 될 수 있다.
스토리지 컨트롤러(110)는 호스트로부터의 쓰기 요청에 응답하여, 데이터(DATA)를 일시적으로 저장한 후, 데이터(DATA)를 독출 하도록 쓰기 버퍼 메모리(130)를 제어할 수 있다. 스토리지 컨트롤러(110)는 쓰기 버퍼 메모리(130)에 커맨드(CMD)와 어드레스(ADDR)를 제공함으로써, 쓰기 버퍼 메모리(130)에 대한 기입, 또는 독출 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 스토리지 컨트롤러(110)와 쓰기 버퍼 메모리(130) 사이에서 송수신될 수 있다.
제어 회로(133)는 스토리지 컨트롤러(110)로부터 수신되는 커맨드(CMD)에 응답하여 메모리 셀 어레이(131)로/로부터의 기입 및 독출 동작을 제어할 수 있다. 제어 회로(133)는 액티브 커맨드(ACT)와 함께 수신되는 뱅크 어드레스 및/또는 로우 어드레스를 포함하는 어드레스(ADDR)에 기초하여 메모리 셀 어레이(131)의 뱅크 액티브 상태를 제어할 수 있다. 제어 회로(133)는 뱅크 액티브 상태에서 뱅크 어드레스에 대응하여 액티브되는 뱅크와 연관된 회로들을 인에이블시키고, 액티브된 뱅크에서 로우 어드레스를 디코딩하여 선택되는 워드 라인을 활성화시키고, 선택된 워드 라인에 연결된 메모리 셀 어레이(131)의 메모리 셀들의 데이터를 독출하여 래치하는 독출 데이터 판독 동작을 수행할 수 있다.
제어 회로(133)는 독출 커맨드에 응답하여 독출 동작을 수행할 수 있다. 제어 회로(133)는 뱅크 액티브 상태의 메모리 셀 어레이(131)로부터 독출된 데이터를 출력 데이터(DATA)로서 스토리지 컨트롤러(110)로 출력할 수 있다. 제어 회로(133)는 기입 커맨드에 응답하여 기입 동작을 수행할 수 있다. 제어 회로(133)는 수신된 데이터(DATA)를 뱅크 액티브 상태의 메모리 셀 어레이(131)에 기입할 수 있다.
본 개시에 따른 쓰기 버퍼 메모리(130)는 뱅크 액티브 상태에서 메모리 셀 어레이(131)에 기입 커맨드에 따라 제1 데이터(DATA1) 및 제2 데이터(DATA2)가 기입될 수 있고, 독출 커맨드에 따라 제1 데이터(DATA1) 및 제2 데이터(DATA2)가 독출될 수 있다.
도 8은 도 7의 메모리 셀 어레이를 개략적으로 나타낸 회로도이다.
도 8을 참조하면, 메모리 셀 어레이(131)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1~WLb), 복수의 비트 라인들(BL1~BLc) 및 복수의 메모리 셀들(BMC)을 포함할 수 있다. 이 때, a 및 b는 5이상의 정수일 수 있고, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(BMC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 8에서 도시된 바와 달리, 메모리 셀 어레이(131)는 수직 구조의 3차원 메모리일 수도 있다. 메모리 셀 어레이(131)는 복수의 메모리 블록들을 포함할 수 있다. 도 8에서는 설명의 편의를 위하여 하나의 메모리 블록만 도시하였다. 메모리 블록은 복수의 페이지들(Page_b)을 포함할 수 있다. 복수의 페이지들(Page_b)은 하나의 메모리 블록에서 데이터의 기록 또는 독출 단위에 해당할 수 있다. 복수의 페이지들(Page_b) 각각은 하나의 워드 라인과 연결될 수 있다.
일 실시예에서, 복수의 메모리 셀들(BMC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함하는 1D1R 타입의 메모리 셀일 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1~BLc) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1~WLb) 중 하나의 사이에 연결될 수 있다. 그러나, 개시는 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1~BLc) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1~WLb) 중 하나의 사이에 연결될 수 있다.
가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1~WLb) 중 어느 하나와 대응되는 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 8에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 9a 내지 도 9c는 도 8의 복수의 메모리 셀들의 다른 일 실시예를 도시한 회로도이다.
도 9a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 9b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 비트 라인(BL) 사이에 연결되며, 가변 저항 소자(Rb)는 워드 라인(WL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류가 차단될 수 있다.
도 9c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 6c의 실시예에서는 가변 저항 소자(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 비트 라인(BL) 사이에 연결되며, 가변 저항 소자(R)는 소스 라인(SL)과 트랜지스터(TR) 사이에 연결될 수 있다. 소스 라인(SL)은 접지 전압 라인일 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 10는 본 개시의 일 실시예에 따른 쓰기 버퍼 메모리의 동작을 설명하기 위한 도면이다. 도 6a에와 같이, 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m-3 내지 제m 페이지(Page_m-3~Page_m)에 제1 데이터(DATA1)가 저장되는 경우를 예시로 설명하겠다.
도 6a 및 도 10을 참조하면, 비휘발성 메모리(120)의 하나의 페이지에 저장되는 제1 페이지 데이터 용량(PD1)은 쓰기 버퍼 메모리(130)의 하나의 페이지에 저장되는 제2 페이지 용량(PD2)보다 클 수 있다. 도 10에서는 제1 페이지 용량(PD1)이 제2 페이지 용량(PD2)의 4배인 것으로 도시되었으나, 이는 이해를 돕기 위한 것으로 본 개시는 이에 한정되는 것은 아니다.
비휘발성 메모리(120)에 제1 데이터(DATA1)가 기입될 때, 제m 내지 제m-3 페이지(Page_m~Page_m-3)에 페이지 단위로 순차적으로 기입될 수 있다. 즉, 제m 내지 제m-3 워드 라인(WLm~WLm-3)에 순차적으로 제1 프로그램 동작 또는 제2 프로그램 동작이 수행될 수 있다. 따라서, 쓰기 버퍼 메모리(130)는, 제1 데이터(DATA1)를 출력함에 있어서 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m 내지 제m-3 페이지(Page_m~Page_m-3)에 각각 대응되는 데이터를 순차적으로 출력할 수 있다. 예를 들어, 쓰기 버퍼 메모리(130)는, 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m 페이지(Page_m)에 대응되는 데이터(DATA_BLKa_Page_m)를 출력하기 위해, 쓰기 버퍼 메모리(130)의 복수의 페이지들 각각에 저장된 데이터(DATA_Page_b11, DATA_Page_b12, DATA_Page_b13, DATA_Page_b14)를 순차적으로 출력할 수 있다. 또한, 쓰기 버퍼 메모리(130)는 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m-1 페이지(Page_m-1)에 대응되는 데이터(DATA_BLKa_Page_m-1)를 출력하기 위해, 쓰기 버퍼 메모리(130)의 복수의 페이지들 각각에 저장된 데이터(DATA_Page_b21, DATA_Page_b22, DATA_Page_b23, DATA_Page_b24)를 순차적으로 출력할 수 있다.
쓰기 버퍼 메모리(130)의 메모리 셀 어레이(131)는 복수의 뱅크들(Bank0~Bank3)을 포함할 수 있고, 도 10에서는 4개의 뱅크들이 도시되었으나, 본 개시는 이에 한정되는 것은 아니다. 일 실시예에서, 쓰기 버퍼 메모리(130)의 복수의 페이지들 각각에 저장된 데이터(DATA_Page_b11, DATA_Page_b12, DATA_Page_b13, DATA_Page_b14)는 각각 서로 다른 뱅크들에 저장된 데이터일 수 있다.
매핑 테이블(예를 들어, 도 1b의 매핑 테이블(113))에는 비휘발성 메모리(120)의 복수의 페이지들 각각의 논리적 어드레스에 대한 정보가 저장되고, 상기 논리적 어드레스에 대응되는 쓰기 버퍼 메모리(130)의 복수의 페이지들의 물리적 어드레스에 대한 정보가 저장될 수 있다. 예를 들어, 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m 페이지(Page_m)의 논리적 어드레스에 대응되는, 쓰기 버퍼 메모리(130)의 복수의 페이지들(Page_b11, Page_b12, Page_b13, Page_b14)의 물리적 어드레스에 대한 정보가 저장될 수 있다. 따라서, 호스트로부터 비휘발성 메모리(120)의 제1 메모리 블록(BLKa)의 제m 페이지(Page_m)에 데이터를 기입하라는 요청이 수신되면, 매핑 테이블(113)에 기초하여, 쓰기 버퍼 메모리(130)의 복수의 페이지들(Page_b11, Page_b12, Page_b13, Page_b14)에 데이터가 일시적으로 기입될 수 있고, 이 후에 제1 메모리 블록(BLKa)의 제m 페이지(Page_m)에 데이터가 기입될 수 있다.
도 11a 및 도 11b는 본 개시의 예시적 실시예에 따른 쓰기 버퍼 메모리의 기입 동작의 타이밍 다이어그램이다. 도 10에 도시되고 설명된 것에 기초하여 설명하겠다.
도 7, 도 10 및 도 11a를 참조하면, 일 실시예에서, 쓰기 버퍼 메모리(130)는 저항성 메모리 장치일 수 있다. 쓰기 버퍼 메모리(130)의 독출 동작은 연속적으로 수신되는 액티브 커맨드(Act) 및 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14)에 의해 수행될 수 있다.
복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14) 각각은 도 10의 쓰기 버퍼 메모리(130)의 복수의 페이지들(Page_b11, Page_b12, Page_b13, Page_b14)에 저장된 데이터를 독출하라는 커맨드일 수 있다. 이 때, 복수의 페이지들(Page_b11, Page_b12, Page_b13, Page_b14)에 저장된 데이터는, 비휘발성 메모리(120) 하나의 페이지(예를 들어, 제1 메모리 블록(BLKa)의 제m 페이지(Page_m))에 저장될 데이터(DATA_BLKa_Page_m)이므로, 쓰기 버퍼 메모리(130)의 복수의 페이지들(Page_b11, Page_b12, Page_b13, Page_b14)에 저장된 데이터는 일부만 독출될 필요 없이 전체가 독출될 수 있다. 따라서, 스토리지 컨트롤러(110)는 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14) 각각을 쓰기 버퍼 메모리(130)로 출력할 때, 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14) 사이에 액티브 커맨드(Act)를 별도로 출력하지 않을 수 있다. 스토리지 컨트롤러(110)는 액티브 커맨드(Act)를 쓰기 버퍼 메모리(130)로 출력한 후 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14)을 순서대로 출력할 수 있다. 쓰기 버퍼 메모리(130)는 액티브 커맨드(Act)에 의해 액티브 상태가 될 수 있고, 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14)에 대응되는 각각의 어드레스에 기초하여, 데이터를 독출할 수 있다. 따라서, 본 개시에 예시적 실시예에 따른 쓰기 버퍼 메모리(130)는 액티브 커맨드를 복수회 제공하지 않아도, 비휘발성 메모리(120) 하나의 페이지에 저장될 데이터를 출력할 수 있으므로, 데이터 독출 속도가 증가될 수 있다.
도 7, 도 10 및 도 11b를 참조하면, 쓰기 버퍼 메모리(130)의 독출 동작은 서로 다른 시간(t1, t2, t3, t4)에 제공되는 복수의 액티브 커맨드들(Act) 및 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14)에 의해 수행될 수 있다. 복수의 독출 커맨드들(Read_P11, Read_P12, Read_P13, Read_P14) 각각에 대응되는 어드레스는 쓰기 버퍼 메모리(130)의 메모리 셀 어레이(131)의 서로 다른 뱅크에 포함된 페이지를 의미할 수 있다. 서로 다른 뱅크에 포함된 페이지에 저장된 데이터를 독출하기 위한 액티브 동작들이 수행되는 시간은 서로 중첩될 수 있고, 독출 동작들도 서로 중첩되어 수행될 수 있다. 즉, 뱅크 인터리빙 동작을 통해, 데이터(DATA_BLKa_Page_m)를 독출하는 전체 시간이 짧아지므로, 데이터 독출 속도가 증가될 수 있다.
도 12는 본 개시의 일 실시예에 따른 스토리지 장치에 포함된 ECC 회로의 구성을 설명하기 위한 블록도로서, 도 1b의 ECC 회로를 설명하기 위한 블록도이다.
도 12를 참조하면, ECC 회로(112)는 버퍼 메모리 ECC 디코더(112a) 및 NVM(Nonvolatile Memory) ECC 인코더(112b)를 포함할 수 있다.
버퍼 메모리 ECC 디코더(112a)는 쓰기 버퍼 메모리(130)로부터 제1 데이터(DATA1) 및 제2 데이터(DATA2)를 차례로 수신할 수 있다. 이 때, 제1 데이터(DATA1)에는 제1 데이터(DATA1)에 기초하여 생성된 제1 ECC 패리티 코드(P11)가 포함될 수 있고, 제2 데이터(DATA2)에는 제2 데이터(DATA2)에 기초하여 생성된 제1 ECC 패리티 코드(P12)가 포함될 수 있다. 버퍼 메모리 ECC 디코더(112a)는 제1 ECC 패리티 코드들(P11, P12)을 각각 디코딩함으로써, 제1 데이터(DATA1) 및 제2 데이터(DATA2) 각각에 포함된 에러를 검출할 수 있고, 정정할 수 있도록 구현될 수 있다. 제1 ECC 패리티 코드들은 제1 데이터(DATA1) 및 제2 데이터(DATA2)에 발생된 에러를 정정하는 데 이용될 수 있다. 예를 들어, 제1 데이터(DATA1) 및 제2 데이터(DATA2)의 독출 과정에서 데이터의 하나 이상의 비트에 발생된 에러는 제1 ECC 패리티 코드들(P11, P12)을 이용한 에러 정정 동작을 통해 정정될 수 있다.
NVM ECC 인코더(112b)는, 에러 정정된 제1 데이터를 ECC 인코딩하여 제2 패리티 코드(P21)를 생성할 수 있고, 에러 정정된 제2 데이터를 ECC 인코딩하여 제2 패리티 코드(P22)를 생성할 수 있다. NVM ECC 인코더(112b)는 제2 패리티 코드(P21)를 포함하는 제1 데이터(DATA1') 및 제2 패리티 코드(P22)를 포함하는 제2 데이터(DATA2')를 비휘발성 메모리 인터페이스(117)로 출력할 수 있다.
이 때, 비휘발성 메모리(120)로 제공되는 제1 데이터(DATA1') 및 제2 데이터(DATA2')는, 제1 데이터(DATA1) 및 제2 데이터(DATA2)의 에러가 정정된 데이터일 수 있다. 제1 ECC 패리티 코드들(P11, P12) 각각은 제2 패리티 코드들(P21, P22)과 서로 상이할 수 있다.
일 실시예에서, 비휘발성 메모리(120)는 낸드 플래시 메모리일 수 있고, 쓰기 버퍼 메모리(130)는 PRAM일 수 있다. 쓰기 버퍼 메모리(130)가 낸드 플래시 메모리인 경우와 비교할 때, 쓰기 버퍼 메모리(130)가 PRAM인 경우에 버퍼 메모리 ECC 디코더(112a)가 디코딩하는 데에 걸리는 시간이 감소될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 스토리지 장치에 포함된 스토리지 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 1b, 도 12 및 도 13을 참조하면, S100단계에서, 제1 데이터(DATA1)를 기초로 생성된 제1 ECC 패리티 코드(P11)를 포함하는 복수의 제1 메모리 셀들에 저장될 제1 데이터(DATA1)가 쓰기 버퍼 메모리(130)에 저장될 수 있다. 이 때, 제2 데이터(DATA2)를 기초로 생성된 제1 ECC 패리티 코드(P12)를 포함하는 복수의 제2 메모리 셀들에 저장될 제2 데이터(DATA2)가, 제1 데이터(DATA1)와 함께 쓰기 버퍼 메모리(130)에 저장될 수 있다
S200단계에서, 쓰기 버퍼 메모리(130)로부터 제1 데이터(DATA1)가 출력될 수 있다.
S300단계에서, 버퍼 메모리 ECC 디코더(112a)는 제1 ECC 패리티 코드(P11)를 디코딩할 수 있고, 제1 데이터(DATA1)의 에러를 정정할 수 있다. 버퍼 메모리 ECC 디코더(112a)는 에러가 정정된 제1 데이터을 출력할 수 있다.
S400단계에서, NVM ECC 인코더(112b)는 에러가 정정된 제1 데이터를 수신하고, 제1 데이터를 기초로 제2 ECC 패리티 코드(P21)를 인코딩할 수 있다.
S500단계에서, NVM ECC 인코더(112b)는 제2 ECC 패리티 코드(P21)를 포함하는 제1 데이터(DATA1')를 비휘발성 메모리 인터페이스(117)를 통해서 비휘발성 메모리(120)로 출력할 수 있다.
S500단계가 수행된 이후에, 쓰기 버퍼 메모리(130)에 저장된 제2 데이터에 대한 동작들이 수행될 수 있다. 예를 들어, 제2 데이터(DATA2) 값에 대응되는 제1 ECC 패리티 코드(P12)를 포함하는 제2 데이터(DATA2)가 쓰기 버퍼 메모리(130)로부터 출력될 수 있고, 제1 ECC 패리티 코드(P12)가 디코딩되어 제2 데이터(DATA2)의 에러가 정정될 수 있다. NVM ECC 인코더(112b)는 에러가 정정된 제2 데이터를 수신하고, 에러가 정정된 제2 데이터를 기초로 제2 ECC 패리티 코드(P22)를 인코딩할 수 있다. NVM ECC 인코더(112b)는 제2 ECC 패리티 코드(P22)를 포함하는 제2 데이터(DATA2')를 비휘발성 메모리 인터페이스(117)를 통해서 비휘발성 메모리(120)로 출력할 수 있다.
쓰기 버퍼 메모리가 싱글 레벨 셀(Single Level Cell)을 포함하는 낸드 플래시 메모리로 구현되어 쓰기 버퍼 메모리가 비휘발성 메모리에 포함되는 경우에는, 쓰기 버퍼 메모리에 제1 데이터 및 제2 데이터를 입력하고(1회), 쓰기 버퍼 메모리로부터 출력된 제1 데이터 및 제2 데이터를 기초로 제1 ECC 패리티 코드가 디코딩되고 제2 ECC 패리티 코드가 인코딩되며(2회), 제2 ECC 패리티 코드를 포함하는 제1 데이터 및 제2 데이터가 비휘발성 메모리(120)에 기입(3회)되는 단계를 거치게 된다. 스토리지 컨트롤러(예를 들어, 도 1의 110)와 비휘발성 메모리(120) 사이에 제1 데이터 및 제2 데이터가 3회 입출력되므로, 데이터 입출력으로 인한 시간이 소요될 수 있다.
반면, 본 개시에 따른 스토리지 장치는 쓰기 버퍼 메모리(130)가 비휘발성 메모리(120)와는 별개로 구비되므로, 스토리지 컨트롤러(110)와 비휘발성 메모리(120) 사이에 제1 데이터(DATA1') 및 제2 데이터(DATA2')가 각각 1회 입출력될 수 있다. 따라서, 비휘발성 메모리(120)에 제1 데이터(DATA1') 및 제2 데이터(DATA2')를 기입하는 데에 걸리는 시간이 감소될 수 있다.
이상, 도면들을 참조하여, 본 개시의 다양한 실시예를 설명하였다. 한편, 본 개시의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 그러므로 본 개시의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 개시의 특허청구범위와 균등한 것들에 의해 정해질 수 있다.
10, 10a: 스토리지 시스템
100, 100a: 스토리지 장치
110, 110a: 스토리지 컨트롤러
120: 메모리
130, 130a: 쓰기 버퍼 메모리
200: 호스트

Claims (10)

  1. 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리;
    호스트로부터 수신되는 제1 데이터 및 제2 데이터가 저장되는 쓰기 버퍼 메모리; 및
    상기 쓰기 버퍼 메모리에 저장된 상기 제1 데이터 및 상기 제2 데이터를 상기 비휘발성 메모리에 저장하는 스토리지 컨트롤러를 포함하고,
    상기 스토리지 컨트롤러는,
    제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 상기 제1 데이터를 저장하고,
    제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 수행하여, 상기 제2 데이터를 저장하고,
    상기 스토리지 컨트롤러가 상기 복수의 제2 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 동안, 상기 제1 데이터는 상기 쓰기 버퍼 메모리에 기입된 상태인 것을 특징으로 하는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 제1 워드 라인 그룹에 포함되는 복수의 워드 라인들은 서로 인접하게 배치되는 것을 특징으로 하는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 제1 워드 라인 그룹은 제1 워드 라인 및 제2 워드 라인을 포함하고, 상기 제1 워드 라인 및 상기 제2 워드 라인 사이에 상기 제2 워드 라인 그룹에 포함된 워드 라인이 배치되는 것을 특징으로 하는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 복수의 제1 메모리 셀들은 하나의 메모리 블록을 구성하는 것을 특징으로 하는 스토리지 장치.
  5. 복수의 비휘발성 메모리 셀들을 포함하는 비휘발성 메모리; 및
    호스트로부터 수신되는 제1 데이터 및 제2 데이터를 상기 비휘발성 메모리에 저장하고, 쓰기 버퍼 메모리를 포함하는 스토리지 컨트롤러를 포함하고,
    상기 스토리지 컨트롤러는,
    제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하여, 상기 제1 데이터를 저장하고,
    제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작을 수행하여, 상기 제2 데이터를 저장하고,
    상기 스토리지 컨트롤러가 상기 복수의 제2 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 동안, 상기 제1 데이터는 상기 쓰기 버퍼 메모리에 기입된 상태인 것을 특징으로 하는 스토리지 장치.
  6. 제5 항에 있어서,
    상기 제1 워드 라인 그룹 및 제2 워드 라인 그룹 중에서 적어도 하나의 워드 라인 그룹에 포함되는 복수의 워드 라인들은 서로 인접하게 배치되는 것을 특징으로 하는 스토리지 장치.
  7. 제5 항에 있어서,
    상기 쓰기 버퍼 메모리와 상기 비휘발성 메모리는 서로 이종의 메모리인 것을 특징으로 하는 스토리지 장치.
  8. 제5 항에 있어서,
    상기 복수의 비휘발성 메모리 셀들 각각은 멀티 비트 데이터를 저장하는 것을 특징으로 하는 스토리지 장치.
  9. 비휘발성 메모리 및 상기 비휘발성 메모리를 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작 방법으로서, 상기 스토리지 컨트롤러가,
    제1 데이터에 기초하여, 제1 워드 라인 그룹에 연결된 복수의 제1 메모리 셀들에 제1 프로그램 동작을 수행하는 단계;
    제2 데이터에 기초하여, 상기 제1 워드 라인 그룹과 상이한 제2 워드 라인 그룹에 연결된 복수의 제2 메모리 셀들에 제1 프로그램 동작을 수행하는 단계;
    상기 제1 데이터에 기초하여, 상기 복수의 제1 메모리 셀들에 제2 프로그램 동작을 수행하는 단계; 및
    상기 제2 데이터에 기초하여, 상기 복수의 제2 메모리 셀들에 제2 프로그램 동작을 수행하는 단계;를 포함하고,
    상기 복수의 제1 메모리 셀들 및 상기 복수의 제2 메모리 셀들은 각각 멀티 비트 데이터를 저장하고,
    상기 복수의 제1 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 단계, 상기 복수의 제2 메모리 셀들에 상기 제1 프로그램 동작을 수행하는 단계, 상기 복수의 제1 메모리 셀들에 상기 제2 프로그램 동작을 수행하는 단계, 및 상기 복수의 제2 메모리 셀들에 상기 제2 프로그램 동작을 수행하는 단계가 순서대로 수행되는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  10. 제9 항에 있어서,
    상기 스토리지 컨트롤러가 상기 제1 데이터에 포함된 제1 ECC 패리티 코드를 디코딩하여, 상기 제1 데이터의 에러를 정정하는 단계;
    상기 스토리지 컨트롤러가 에러 정정된 상기 제1 데이터를 기초로, 제2 ECC 패리티 코드를 인코딩하는 단계; 및
    상기 스토리지 컨트롤러가 상기 제2 ECC 패리티 코드를 포함하는 상기 제1 데이터를 상기 비휘발성 메모리로 출력하는 단계;를 더 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
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