KR102313017B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 스토리지 장치에 관한 것이다. 본 발명의 스토리지 장치는, 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 복수의 페이지들로 분할되는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치를 제어하는 컨트롤러로 구성된다. 본 발명의 스토리지 장치는, 둘 이상의 페이지들에 기입될 둘 이상의 쓰기 데이터 그룹들을 수집하고, 둘 이상의 쓰기 데이터 그룹들에 기반하여 둘 이상의 페이지들에 대해 동시에 공통 쓰기를 수행하고, 그리고 둘 이상의 쓰기 데이터 그룹들에 기반하여 둘 이상의 페이지들 각각에 대해 순차적으로 개별 쓰기를 수행한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE COMPRISING NONVOLATILE MEMORY AND CONTROLLER CONTROLLING WRITE OF NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 스토리지 장치는, 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 복수의 페이지들로 분할되는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 스토리지 장치는, 둘 이상의 페이지들에 기입될 둘 이상의 쓰기 데이터 그룹들을 수집하고, 상기 둘 이상의 쓰기 데이터 그룹들에 기반하여 상기 둘 이상의 페이지들에 대해 동시에 공통 쓰기를 수행하고, 그리고 상기 둘 이상의 쓰기 데이터 그룹들에 기반하여 상기 둘 이상의 페이지들 각각에 대해 순차적으로 개별 쓰기를 수행하도록 구성된다.
본 발명의 실시 예들에 따른 스토리지 장치는, 랜덤 액세스 메모리, 기판 위에 배열되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치, 그리고 상기 랜덤 액세스 메모리에 수집된 데이터를 이용하여 상기 불휘발성 메모리 장치의 둘 이상의 페이지들에 대해 동시에 공통 쓰기를 수행하고, 그리고 상기 둘 이상의 페이지들 각각에 대해 순차적으로 개별 쓰기를 수행하도록 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치에서, 하나의 스트링 선택 라인 및 하나의 접지 선택 라인 사이에 위치하며, 복수의 비트 라인들에 대응하고, 싱가 기판으로부터 동일한 높이에 위치하며 하나의 워드 라인에 공통으로 연결되는 메모리 셀들은 하나의 페이지를 형성한다.
불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 본 발명의 실시 예들에 따른 스토리지 장치의 동작 방법은, 상기 컨트롤러가 제1 데이터 그룹 및 제2 데이터 그룹을 수집하는 단계, 상기 컨트롤러가 상기 제1 데이터 그룹 및 상기 제2 데이터 그룹으로부터 생성되는 제3 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 불휘발성 메모리 장치가 상기 제3 데이터 그룹을 이용하여 제1 페이지 및 제2 페이지에 대해 동시에 공통 쓰기를 수행하는 단계, 상기 컨트롤러가 상기 제1 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계, 상기 불휘발성 메모리 장치가 상기 제1 데이터 그룹을 이용하여 상기 제1 페이지에 대해 개별 쓰기를 수행하는 단계, 상기 컨트롤러가 상기 제2 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계, 그리고 상기 불휘발성 메모리 장치가 상기 제2 데이터 그룹을 이용하여 상기 제2 페이지에 대해 개별 쓰기를 수행하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 공통 쓰기 및 개별 쓰기를 통해 둘 이상의 페이지들에 데이터가 기입된다. 공통 쓰기로 인해 메모리 셀들에 인가되는 스트레스가 감소되고, 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 데이터가 기입된 메모리 셀들의 상태들을 보여준다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따라 공통 쓰기를 수행하는 방법을 보여주는 순서도이다.
도 6은 공통 데이터 그룹이 검출되는 예를 보여준다.
도 7은 공통 쓰기가 수행되는 예를 보여주는 순서도이다.
도 8은 도 7의 프로그램 동작 및 검증 동작이 수행되는 예를 보여준다.
도 9는 도 7의 프로그램 동작 및 검증 동작이 수행되는 다른 예를 보여준다.
도 10은 개별 쓰기들이 수행되는 예를 보여주는 순서도이다.
도 11은 공통 쓰기 및 개별 쓰기들에 의해 메모리 셀들의 문턱 전압들이 변화하는 예를 보여준다.
도 12는 도 7의 동작 방법의 응용 예를 보여주는 순서도이다.
도 13은 도 12의 동작 방법의 응용 예를 보여주는 순서도이다.
도 14는 도 7의 동작 방법의 또 다른 응용 예를 보여주는 순서도이다.
도 15는 공통 데이터 그룹을 생성하는 응용 예를 보여주는 순서도이다.
도 16은 도 15의 응용 예가 적용된 때에 공통 쓰기 및 개별 쓰기들이 수행되는 예를 보여준다.
도 17은 불휘발성 메모리 장치 및 컨트롤러가 공통 쓰기 및 개별 쓰기들을 수행할 때에 통신하는 예를 보여준다.
도 18은 도 6의 응용 예를 보여준다.
도 19는 도 6의 다른 응용 예를 보여준다.
도 20은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명의 간결한 설명을 위하여, 페이지 및 데이터 그룹이 정의된다. 페이지는 복수의 메모리 셀들의 그룹일 수 있다. 페이지는 불휘발성 메모리 장치의 메모리 셀들의 위치 관계에 의해 결정될 수 있다. 예를 들어, 하나의 스트링 선택 라인 및 하나의 접지 선택 라인 사이에 위치하며 하나의 워드 라인에 공통으로 연결되고 복수의 비트 라인들에 대응하는 메모리 셀들로 정의될 수 있다. 데이터 그룹은 하나의 페이지에 포함된 메모리 셀들에 기입되는 데이터의 그룹을 가리킬 수 있다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110) 및 RAM (130)을 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 쓰기 데이터 그룹들을 RAM (130)에 수집하고, RAM (130)에 수집된 쓰기 데이터 그룹들을 불휘발성 메모리 장치(110)에 기입할 수 있다.
컨트롤러(120)는 상태 검출기(128) 및 쓰기 컨트롤러(129)를 포함한다. 상태 검출기(128)는 RAM (130)에 수집된 쓰기 데이터 그룹들로부터 공통 데이터 그룹을 검출할 수 있다. 쓰기 컨트롤러(129)는 검출된 공통 데이터 그룹을 이용하여 공통 쓰기를 수행하도록 불휘발성 메모리 장치(110)를 제어할 수 있다. 또한, 쓰기 컨트롤러(129)는 RAM (130)에 수집된 쓰기 데이터 그룹들을 이용하여 개별 쓰기들을 수행하도록 불휘발성 메모리 장치(110)를 제어할 수 있다. 상태 검출기(128) 및 쓰기 컨트롤러(129)에 기반한 스토리지 장치(100)의 쓰기 동작은 첨부된 도면들을 참조하여 더 상세하게 후술된다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인들(GSL1, GSL2)에 각각 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결되고, 서로 다른 행의 접지 선택 트랜지스터들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)은 제1 접지 선택 라인(GSL1)에 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)은 제2 접지 선택 라인(GSL2)에 연결될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
하나의 스트링 선택 라인과 하나의 접지 선택 라인의 사이에 위치하며, 하나의 워드 라인에 공통으로 연결된 메모리 셀들은 하나의 페이지를 형성할 수 있다. 예를 들어, 메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 메모리 블록(BLKa)은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 워드 라인들(WL1~WL6) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 비트 라인들(BL1, BL2) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 서로 다른 행의 스트링 선택 라인들(SSL1a 및 SSL2a, 또는 SSL1b 및 SSL2b) 각각은 또는 서로 다른 행의 접지 선택 라인들(GSL1 및 GSL2)은 플레인 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
예를 들어, 하나의 물리 페이지는 블록 어드레스, 행 어드레스, 열 어드레스 및 플레인 어드레스에 의해 식별되는 물리적 저장 공간을 포함한다. 하나의 물리 페이지는 둘 이상의 논리 페이지들을 포함할 수 있다. 논리 페이지들 각각은 물리 페이지의 어드레스에 더하여 논리 페이지들을 식별하는 추가 어드레스(또는 오프셋)에 의해 식별되는 논리적 저장 공간을 포함할 수 있다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 데이터가 기입된 메모리 셀들(MC)의 상태들을 보여준다. 도 3에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(VTH)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 2 및 도 3을 참조하면, 메모리 셀들(MC) 각각에 4-비트 데이터가 기입될 수 있다. 4-비트 데이터가 기입된 메모리 셀들(MC)은 문턱 전압(VTH)의 산포 범위에 따라 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)을 가질 수 있다. 각 메모리 셀에 기입될 4-비트 데이터에 따라, 각 메모리 셀은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15) 중 하나의 상태를 갖도록 기입될 수 있다.
메모리 셀들(MC)에 4-비트 데이터가 기입되는 것으로 한정되지 않는다. 메모리 셀들(MC)에 n-비트 데이터가 기입될 수 있다. 이 경우, 메모리 셀들(MC)은 소거 상태를 포함하여 2^n 개의 상태들을 가질 수 있다.
도 4는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 예시적으로, 컨트롤러(120)가 불휘발성 메모리 장치(110)에 쓰기 데이터 그룹들을 기입하는 방법이 도 4에 도시되어 있다.
도 1, 도 2 및 도 4를 참조하면, S110 단계에서, 컨트롤러(120)는 복수의 물리 페이지들에 대응하는 쓰기 데이터 그룹들을 수집할 수 있다. 예를 들어, 컨트롤러(120)는 복수의 물리 페이지들에 대응하는 쓰기 데이터 그룹들을 외부의 호스트 장치로부터 수신하고 RAM (130)을 이용하여 수집할 수 있다.
S120 단계에서, 컨트롤러(120)는 수집된 쓰기 데이터 그룹들에 기반하여 복수의 페이지들에 대해 동시에 공통 쓰기를 수행한다.
S130 단계에서, 컨트롤러(120)는 수집된 쓰기 데이터 그룹들에 기반하여 복수의 물리 페이지들 각각에 대해 개별 쓰기를 수행할 수 있다.
즉, 컨트롤러(120)는 복수의 물리 페이지들에 대해 동시에 공통 쓰기를 수행하고, 복수의 물리 페이지들에 대해 각각 개별 쓰기들을 수행함으로써, 복수의 물리 페이지들에 쓰기 데이터 그룹들을 기입할 수 있다.
도 5는 본 발명의 실시 예에 따라 공통 쓰기를 수행하는 방법을 보여주는 순서도이다. 도 1, 도 2 및 도 5를 참조하면, S210 단계에서, 컨트롤러(120)는, 상태 검출기(128)를 이용하여, 복수의 쓰기 데이터 그룹들 중에서 공통 데이터 그룹을 검출할 수 있다. 예를 들어, 공통 데이터 그룹은 하나의 페이지에 기입되는 사이즈를 가질 수 있다. 공통 데이터 그룹은 복수의 쓰기 데이터 그룹들 중에서 각 비트 라인에 대응하며 가장 낮은 프로그램 상태(예를 들어, 전압 산포 범위)를 갖는 데이터의 그룹일 수 있다.
S220 단계에서, 컨트롤러(120)는 검출된 공통 데이터 그룹에 기반하여 공통 쓰기를 수행할 수 있다. 예를 들어, 컨트롤러(120)는 검출된 공통 데이터 그룹을 불휘발성 메모리 장치(110)로 전송할 수 있다. 컨트롤러(120)는, 쓰기 컨트롤러(129)를 통해, 공통 데이터 그룹을 이용하여 복수의 물리 페이지들에 대해 동시에 공통 쓰기를 수행하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
도 6은 공통 데이터 그룹이 검출되는 예를 보여준다. 도 2 및 도 6을 참조하면, 제2 워드 라인(WL2)에 연결된 메모리 셀들(MC2a~MC2d)을 참조하여, 공통 데이터 그룹이 검출되는 예가 설명된다.
메모리 셀들(MC2a, MC2b)은 하나의 스트링 선택 라인(SSL2a 또는 SSL2b) 및 하나의 접지 선택 라인(GSL2) 사이에 위치하며, 하나의 워드 라인(WL2)에 공통으로 연결되고 복수의 비트 라인들(BL1, BL2)에 대응한다. 즉, 메모리 셀들(MC2a, MC2b)은 하나의 페이지를 형성한다. 메모리 셀들(MC2c, MC2d)은 하나의 스트링 선택 라인(SSL1a 또는 SSL1b) 및 하나의 접지 선택 라인(GSL1) 사이에 위치하며, 하나의 워드 라인(WL2)에 공통으로 연결되고 복수의 비트 라인들(BL1, BL2)에 대응한다. 즉, 메모리 셀들(MC2c, MC2d)은 하나의 페이지를 형성한다.
예시적으로, 메모리 셀들(MC2a, MC2b)에 기입될 쓰기 데이터 그룹은 제7 프로그램 상태(P7) 및 제9 프로그램 상태(P9)에 대응할 수 있다. 메모리 셀들(MC2c, MC2d)에 기입될 쓰기 데이터 그룹은 제3 프로그램 상태(P3) 및 제5 프로그램 상태(P5)에 대응할 수 있다. 메모리 셀들(MC2a~MC2d)이 공통 쓰기의 대상으로 선택되면, 메모리 셀들(MC2a~MC2d)에 기입될 쓰기 데이터 그룹들로부터 공통 데이터 그룹이 검출된다.
메모리 셀들(MC2a, MC2c)은 하나의 비트 라인(BL2)에 대응한다. 메모리 셀들(MC2a~MC2c)에 기입될 쓰기 데이터 그룹 중에서 하나의 비트 라인(BL2)에 대응하며 가장 낮은 프로그램 상태(또는 가장 낮은 전압 산포 범위)를 갖는 데이터는 제3 프로그램 상태(P3)에 대응한다. 따라서, 비트 라인(BL2)과 연관되어 제3 프로그램 상태(P3)가 검출된다.
메모리 셀들(MC2b, MC2d)은 하나의 비트 라인(BL1)에 대응한다. 메모리 셀들(MC2b~MC2d)에 기입될 쓰기 데이터 그룹 중에서 하나의 비트 라인(BL1)에 대응하며 가장 낮은 프로그램 상태(또는 가장 낮은 전압 산포 범위)를 갖는 데이터는 제5 프로그램 상태(P5)에 대응한다. 따라서, 비트 라인(BL1)과 연관되어 제5 프로그램 상태(P5)가 검출된다.
즉, 공통 데이터 그룹은 비트 라인(BL1)에 대응하는 제5 프로그램 상태(P5) 및 비트 라인(BL2)에 대응하는 제3 프로그램 상태(P3)를 포함할 수 있다.
도 7은 공통 쓰기가 수행되는 예를 보여주는 순서도이다. 도 1, 도 2 및 도 7을 참조하면, S310 단계에서, 불휘발성 메모리 장치(110)는 복수의 물리 페이지들에 대해 프로그램 동작을 수행한다. 예를 들어, 불휘발성 메모리 장치(110)는 프로그램 대상인 물리 페이지들에 워드 라인을 통해 프로그램 전압을 인가할 수 있다.
S320 단계에서, 불휘발성 메모리 장치(110)는 복수의 물리 페이지들에 대해 검증 동작을 수행한다. 예를 들어, 불휘발성 메모리 장치(110)는 프로그램 대상인 물리 페이지들에 워드 라인을 통해 검증 전압을 인가할 수 있다.
S310 단계 및 S320 단계를 프로그램 루프(PL)를 형성할 수 있다. 프로그램 루프(PL)가 수행되면, 복수의 물리 페이지들의 메모리 셀들 중에서 프로그램 대상인 메모리 셀들, 즉 문턱 전압의 상승이 의도되는 메모리 셀들의 문턱 전압들이 상승될 수 있다.
S330 단계에서, 불휘발성 메모리 장치(110)는 프로그램 패스인지 판별한다. 예를 들어, 불휘발성 메모리 장치(110)는 프로그램 대상인 메모리 셀들의 문턱 전압들이 목표 프로그램 상태에 도달했는지 판별할 수 있다. 프로그램 패스가 발생하면 공통 쓰기는 종료된다. 프로그램 페일이 발생하면, S340 단계에서, 불휘발성 메모리 장치(110)는 프로그램 전압을 기본(default) 증분 또는 프로그램 루프(PL)가 수행됨에 따라 기본 증분으로부터 점진적으로 감소하는 증분 만큼 증가시키고, 프로그램 루프(PL)를 다시 수행할 수 있다.
도 8은 도 7의 프로그램 동작 및 검증 동작이 수행되는 예를 보여준다. 예시적으로, 도 6을 참조하여 설명된 바와 같이, 제2 워드 라인(WL2)에 연결된 물리 페이지들에 대해 공통 쓰기가 수행되는 것으로 가정한다.
도 1, 도 2 및 도 8을 참조하면, 프로그램 동작 시에, 비트 라인들(BL1, BL2)에 프로그램 허용 전압(VALW) 및 프로그램 금지 전압(VIHB)이 인가된다. 프로그램 허용 전압(VALW)이 인가되는 비트 라인에 대응하는 메모리 셀들은 프로그램, 즉 문턱 전압의 상승이 허용될 수 있다. 프로그램 허용 전압(VALW)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압일 수 있다. 공통 데이터 그룹 및 프로그램 패스 또는 프로그램 페일의 여부에 따라, 공통 쓰기의 대상으로 선택된 물리 페이지들의 메모리 셀들 중에서 문턱 전압을 상승시킬 메모리 셀들에 연결된 비트 라인에 프로그램 허용 전압(VALW)이 인가될 수 있다.
프로그램 금지 전압(VIHB)이 인가되는 비트 라인에 대응하는 메모리 셀들은 프로그램, 즉 문턱 전압의 상승이 금지될 수 있다. 프로그램 금지 전압(VIHB)은 전원 전압 또는 전원 전압과 유사한 레벨을 갖는 전압일 수 있다. 공통 데이터 그룹 및 프로그램 패스 또는 프로그램 페일의 여부에 따라, 공통 쓰기의 대상으로 선택된 물리 페이지들의 메모리 셀들 중에서 문턱 전압을 상승시키지 않을 메모리 셀들에 연결된 비트 라인에 프로그램 금지 전압(VIHB)이 인가될 수 있다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 대응하는 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 온 전압들(VON)이 인가된다. 온 전압들(VON)은 스트링 선택 트랜지스터들(SSTa, SSTb)을 턴-온 하는 전압들일 수 있다. 온 전압들(VON)은 전원 전압 또는 전원 전압과 유사한 레벨을 갖는 전압들일 수 있다. 온 전압들(VON)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 연결되지 않은 워드 라인들(WL1, WL3~WL6)에 패스 전압들(VPASS)이 인가된다. 패스 전압들(VPASS)은 메모리 셀들(MC1, MC3~MC6)의 프로그램 여부에 관계 없이 메모리 셀들(MC1, MC2~MC6)을 턴-온 하는 전압들일 수 있다. 패스 전압들(VPASS)은 고전압들일 수 있다. 패스 전압들(VPASS)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 연결된 워드 라인(WL2)에 프로그램 전압(VPGM)이 인가된다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 높은 고전압일 수 있다.
접지 선택 라인들(GSL1, GSL2)에 오프 전압들(VOFF)이 인가된다. 오프 전압들(VOFF)은 접지 선택 트랜지스터들(GST)을 턴-오프 하는 전압들일 수 있다. 오프 전압들(VOFF)은 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 전압들일 수 있다. 오프 전압들(VOFF)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
검증 동작 시에, 비트 라인들(BL1, BL2)에 프리차지 전압들(VPRE)이 인가된다. 프리차지 전압들(VPRE)은 전원 전압 또는 전원 전압과 유사한 레벨을 갖는 전압들일 수 있다. 프리차지 전압들(VPRE)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 대응하는 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 온 전압들(VON)이 인가된다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 연결되지 않은 워드 라인들(WL1, WL3~WL6)에 읽기 패스 전압들(VREAD)이 인가된다. 읽기 패스 전압들(VREAD)은 메모리 셀들(MC1, MC3~MC6)의 프로그램 여부에 관계 없이 메모리 셀들(MC1, MC2~MC6)을 턴-온 하는 전압들일 수 있다. 읽기 패스 전압들(VREAD)은 고전압들일 수 있다. 읽기 패스 전압들(VREAD)은 동일한 전압들 또는 서로 다른 전압들일 수 있다.
공통 쓰기의 대상으로 선택된 물리 페이지들에 연결된 워드 라인(WL2)에 검증 전압들(VFY)이 인가된다. 접지 선택 라인들(GSL1, GSL2)에 온 전압들(VON)이 인가된다.
예를 들어, 각 비트 라인에 대응하는 공통 데이터 그룹의 데이터에 따라 워드 라인(WL2)에 서로 다른 검증 전압들(VFY)이 순차적으로 인가될 수 있다. 예를 들어, 비트 라인(BL1)에 대응하는 공통 데이터 그룹의 데이터는 제5 프로그램 상태(P5)에 대응하고, 비트 라인(BL2)에 대응하는 공통 데이터 그룹의 데이터는 제3 프로그램 상태(P3)에 대응한다. 따라서, 제3 프로그램 상태(P3)의 검증 전압 및 제5 프로그램 상태(P5)의 검증 전압이 순차적으로 워드 라인(WL2)에 인가될 수 있다.
비트 라인(BL2)에 대응하는 제3 프로그램 상태(P3)의 검증 전압이 인가될 때에, 메모리 셀들(MC2a, MC2c)의 문턱 전압들이 검증 전압 이상인지 판별될 수 있다. 예를 들어, 메모리 셀들(MC2a, MC2c) 중 적어도 하나(또는 적어도 미리 정해진 문턱값에 해당하는 메모리 셀들)의 문턱 전압이 검증 전압보다 낮으면, 프로그램 페일로 판별될 수 있다.
비트 라인(BL1)에 대응하는 제5 프로그램 상태(P5)의 검증 전압이 인가될 때에, 메모리 셀들(MC2b, MC2d)의 문턱 전압들이 검증 전압 이상인지 판별될 수 있다. 예를 들어, 메모리 셀들(MC2b, MC2d) 중 적어도 하나(또는 적어도 미리 정해진 문턱값에 해당하는 메모리 셀들)의 문턱 전압이 검증 전압보다 낮으면, 프로그램 페일로 판별될 수 있다.
도 9는 도 7의 프로그램 동작 및 검증 동작이 수행되는 다른 예를 보여준다. 도 8의 예와 비교하면, 검증 동작은 제1 검증 동작 및 제2 검증 동작으로 분할되어 수행된다. 예를 들어, 검증 동작은 공통 쓰기의 대상인 물리 페이지들에 대해 각각 수행될 수 있다. 예를 들어, 검증 동작은 공통 쓰기의 대상인 물리 페이지들 중에서 검증 동작의 대상인 물리 페이지(또는 물리 페이지들)을 선택하며 순차적으로 수행될 수 있다.
도 9에서, 프로그램 동작 시의 전압 조건들은 도 8을 참조하여 설명된 것과 동일하다. 따라서, 프로그램 동작에 대한 상세한 설명은 생략된다.
제1 검증 동작 시에, 공통 쓰기의 대상으로 선택된 물리 페이지들 중에서 제1 스트링 선택 라인들(SSL1a, SSL1b)에 대응하는 물리 페이지가 검증 동작의 대상으로 선택된다. 제1 검증 동작 시에, 제1 스트링 선택 라인들(SSL1a, SSL1b)에 온 전압들(VON)이 인가되고, 제2 스트링 선택 라인들(SSL2a, SSL2b)에 오프 전압들이 인가된다.
제3 프로그램 상태(P3)의 검증 전압과 제5 프로그램 상태(P5)의 검증 전압이 순차적으로 제2 워드 라인(WL2)에 인가될 수 있다. 제3 프로그램 상태(P3)의 검증 전압이 인가될 때에, 메모리 셀(MC2c)의 문턱 전압이 검증 전압 이상인지 판별될 수 있다. 제5 프로그램 상태(P5)의 검증 전압이 인가될 때에, 메모리 셀(MC2d)의 문턱 전압이 검증 전압 이상인지 판별될 수 있다.
제2 검증 동작 시에, 공통 쓰기의 대상으로 선택된 물리 페이지들 중에서 제2 스트링 선택 라인들(SSL2a, SSL2b)에 대응하는 물리 페이지가 검증 동작의 대상으로 선택된다. 제2 검증 동작 시에, 제2 스트링 선택 라인들(SSL2a, SSL2b)에 온 전압들(VON)이 인가되고, 제1 스트링 선택 라인들(SSL1a, SSL1b)에 오프 전압들이 인가된다.
제3 프로그램 상태(P3)의 검증 전압과 제5 프로그램 상태(P5)의 검증 전압이 순차적으로 제2 워드 라인(WL2)에 인가될 수 있다. 제3 프로그램 상태(P3)의 검증 전압이 인가될 때에, 메모리 셀(MC2a)의 문턱 전압이 검증 전압 이상인지 판별될 수 있다. 제5 프로그램 상태(P5)의 검증 전압이 인가될 때에, 메모리 셀(MC2b)의 문턱 전압이 검증 전압 이상인지 판별될 수 있다.
도 9의 예에서, 프로그램 패스 또는 프로그램 페일의 기준은 다양하게 설정될 수 있다. 예를 들어, 하나의 프로그램 루프(PL)에서 하나의 비트 라인에 대응하는 공통 데이터 그룹의 데이터(예를 들어, 목표 데이터)에 기반한 검증 동작들이 수행될 수 있다. 검증 동작들이 수행되는 동안 적어도 하나의 메모리 셀이 목표 데이터로 프로그램된 것으로 판별되면, 프로그램 패스인 것으로 판별될 수 있다. 예를 들어, 검증 동작들이 수행되는 동안 k 개의 메모리 셀들이 목표 데이터로 프로그램된 것으로 판별되면, 프로그램 패스인 것으로 판별될 수 있다.
공통 쓰기가 수행된 후에, 개별 쓰기들이 수행될 수 있다. 도 10은 개별 쓰기들이 수행되는 예를 보여주는 순서도이다. 도 1, 도 2 및 도 10을 참조하면, S410 단계에서, 컨트롤러(120)는 공통 쓰기의 대상으로 선택된 물리 페이지들 중에서 첫 번째 물리 페이지를 선택한다. 예를 들어, 컨트롤러(120)는 선택된 물리 페이지에 대응하는 어드레스를 불휘발성 메모리 장치(110)로 전송할 수 있다.
S420 단계에서, 컨트롤러(120)는 선택된 물리 페이지에 대응하는 쓰기 데이터 그룹을 불휘발성 메모리 장치(110)로 전송한다. 예를 들어, 컨트롤러(120)는 선택된 물리 페이지에 기입될 쓰기 데이터 그룹을 불휘발성 메모리 장치(110)로 전송할 수 있다.
S430 단계에서, 컨트롤러(120)는 전송된 쓰기 데이터 그룹을 선택된 물리 페이지에 기입하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
선택된 물리 페이지가 마지막 물리 페이지가 아니면, S450 단계에서 다음 물리 페이지가 선택된다. 이후에, S420 단계 및 S430 단계에서, 다음 물리 페이지에 대해 개별 쓰기가 수행될 수 있다.
도 11은 공통 쓰기 및 개별 쓰기들에 의해 메모리 셀들(MC2a~MC2d)의 문턱 전압들이 변화하는 예를 보여준다. 도 11에서, 가로 축들은 메모리 셀들(MC)의 문턱 전압들(VTH)을 가리키고, 세로 축들은 메모리 셀들(MC)의 수를 가리킨다.
도 1, 도 2, 도 6 및 도 11을 참조하면, 데이터 그룹들이 기입되기 전에, 메모리 셀들(MC2a~MC2d)은 소거 상태(E)를 가질 수 있다.
공통 데이터 그룹을 이용하여 공통 쓰기가 수행되면, 메모리 셀들(MC2a, MC2c)은 제3 프로그램 상태(P3)로 프로그램되고, 메모리 셀들(MC2b, MC2d)은 제5 프로그램 상태(P5)로 프로그램된다.
공통 쓰기가 수행된 후에, 쓰기 데이터 그룹들을 이용하여 개별 쓰기들이 수행된다. 메모리 셀들(MC2c, MC2d)에 대해 개별 끄기가 수행되면, 메모리 셀(MC2c)는 제3 프로그램 상태(P3)로 정교하게 프로그램되거나 제3 프로그램 상태(P3)를 유지하고, 메모리 셀(MC2d)은 제5 프로그램 상태(P5)로 정교하게 프로그램되거나 제5 프로그램 상태(P5)를 유지할 수 있다.
메모리 셀들(MC2a, MC2b)에 대해 개별 프로그램이 수행되면, 메모리 셀(MC2a)은 제3 프로그램 상태(P3)로부터 제7 프로그램 상태(P7)로 프로그램되고, 메모리 셀(MC2b)은 제5 프로그램 상태(P5)로부터 제9 프로그램 상태(P9)로 프로그램된다.
공통 쓰기 및 개별 쓰기들이 수행되면, 물리 페이지들을 프로그램할 때에 프로그램 전압을 인가하는 횟수가 감소된다. 따라서, 메모리 셀들에 인가되는 스트레스가 감소하며, 향상된 신뢰성을 갖는 불휘발성 메모리 장치(110) 및 스토리지 장치(100)가 제공된다.
도 12는 도 7의 동작 방법의 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 12를 참조하면, S510 단계에서, 컨트롤러(120)는 공통 데이터 그룹의 각 프로그램 상태의 기본(default) 검증 전압보다 낮은 공통 검증 전압을 선택한다. 컨트롤러(120)는 공통 검증 전압들에 대한 정보를 불휘발성 메모리 장치(110)로 전송할 수 있다. 예를 들어, 기본 검증 전압들은 개별 쓰기 시에 또는 공통 쓰기가 비활성화된 때에 사용되는 검증 전압들일 수 있다. 예를 들어, 기본 검증 전압들은 각 비트 라인에 연결된 각 메모리 셀에 대해 개별 쓰기 동작을 수행할 때에 사용되는 검증 전압들일 수 있다. 공통 검증 전압들은 각 비트 라인에 연결된 둘 이상의 메모리 셀들에 대해 공통 쓰기 동작을 수행할 때에 사용되는 검증 전압들일 수 있다.
S520 단계에서, 컨트롤러(120)는 공통 데이터 그룹에 기반하여 복수의 물리 페이지들에 대해 프로그램 동작을 수행하도록 불휘발성 메모리 장치(110)를 제어한다. S530 단계에서, 컨트롤러(120)는 공통 검증 전압들을 이용하여 검증 동작을 수행하도록 불휘발성 메모리 장치를 제어한다. S520 단계 및 S530 단계는 프로그램 루프(PL)를 형성할 수 있다.
이후에, S540 단계에서 프로그램 패스 또는 프로그램 페일이 판별된다. 프로그램 페일이 발생하면, S550 단계에서 프로그램 전압이 기본(default) 증분 또는 프로그램 루프(PL)가 수행됨에 따라 기본 증분으로부터 점진적으로 감소하는 증분 만큼 증가된다. 이후에, S520 단계 및 S530 단계의 프로그램 루프(PL)가 다시 수행된다.
도 12를 참조하여 설명된 바와 같이, 공통 쓰기는 기본(default) 검증 전압들보다 낮은 공통 검증 전압들을 이용하여 수행될 수 있다. 따라서, 공통 쓰기로 인해 메모리 셀들(MC)이 과프로그램되는 것이 방지될 수 있다.
도 13은 도 12의 동작 방법의 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 13을 참조하면, S610 단계에서, 컨트롤러(120)는 공통 데이터 그룹의 각 프로그램 상태의 기본(default) 검증 전압보다 낮은 공통 검증 전압을 선택한다. 컨트롤러(120)는 공통 검증 전압들에 대한 정보를 불휘발성 메모리 장치(110)로 전송할 수 있다.
S620 단계에서, 컨트롤러(120)는 기본(default) 증분보다 큰 공통 증분을 선택한다. 컨트롤러(120)는 공통 증분에 대한 정보를 불휘발성 메모리 장치(110)로 전송할 수 있다. 예를 들어, 기본 증분은 개별 쓰기 시에 또는 공통 쓰기가 비활성화된 때에 사용되는 증분일 수 있다.
S630 단계에서, 컨트롤러(120)는 공통 데이터 그룹에 기반하여 복수의 물리 페이지들에 대해 프로그램 동작을 수행하도록 불휘발성 메모리 장치(110)를 제어한다. S640 단계에서, 컨트롤러(120)는 공통 검증 전압들을 이용하여 검증 동작을 수행하도록 불휘발성 메모리 장치를 제어한다. S630 단계 및 S640 단계는 프로그램 루프(PL)를 형성할 수 있다.
이후에, S650 단계에서 프로그램 패스 또는 프로그램 페일이 판별된다. 프로그램 페일이 발생하면, S660 단계에서 프로그램 전압이 공통 증분만큼 증가된다. 이후에, S630 단계 및 S640 단계의 프로그램 루프(PL)가 다시 수행된다.
도 13을 참조하여 설명된 바와 같이, 공통 쓰기의 프로그램 동작은 프로그램 전압을 기본 증분보다 큰 공통 증분만큼 증가시키면서 수행될 수 있다. 따라서, 공통 쓰기는 개별 쓰기보다 더 빠르게 수행될 수 있다.
도 14는 도 7의 동작 방법의 또 다른 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 14를 참조하면, S710 단계에서, 컨트롤러(120)는 공통 데이터 그룹에 기반하여 복수의 물리 페이지들에 대해 프로그램 동작을 수행하도록 불휘발성 메모리 장치(110)를 제어한다. S720 단계에서, 컨트롤러(120)는 공통 데이터 그룹에 기반하여 검증 동작을 수행하도록 불휘발성 메모리 장치를 제어한다. S710 단계 및 S740 단계는 프로그램 루프(PL)를 형성할 수 있다.
이후에, S730 단계에서 프로그램 패스 또는 프로그램 페일이 판별된다. 프로그램 페일이 발생하면, S740 단계에서 최대 루프인지 판별된다. 예를 들어, 프로그램 루프(PL)가 미리 정해진 임계값만큼 수행되었는지 판별될 수 있다. 프로그램 루프(PL)가 미리 정해진 임계값만큼 수행되었으면, 공통 쓰기는 종료될 수 있다. 프로그램 루프(PL)가 미리 정해진 임계값만큼 수행되지 않았으면, S750 단계에서 프로그램 전압이 기본(default) 증분 또는 프로그램 루프(PL)가 수행됨에 따라 기본 증분으로부터 점진적으로 감소하는 증분 만큼 증가된다. 이후에, S710 단계 및 S720 단계의 프로그램 루프(PL)가 다시 수행된다.
도 14를 참조하여 설명된 바와 같이, 공통 쓰기에서 프로그램 패스가 발생하지 않더라고, 프로그램 루프(PL)가 미리 정해진 임계값 만큼 수행되면 공통 쓰기가 종료될 수 있다. 이후에, 개별 쓰기들이 수행될 수 있다.
예시적으로, 도 7, 도 12, 도 13 및 도 14를 참조하여 설명된 예들 중 둘 또는 그 이상의 예들은 서로 조합될 수 있다.
도 15는 공통 데이터 그룹을 생성하는 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 15를 참조하면, S810 단계에서, 컨트롤러(120)는 공통 쓰기의 대상으로 선택된 물리 페이지들에서 각 비트 라인을 공유하는 메모리 셀들의 가장 낮은 프로그램 상태를 검출한다.
S820 단계에서, 가장 낮은 프로그램 상태가 참조 상태보다 높은지 판별된다. 가장 낮은 프로그램 상태가 참조 상태보다 높으면, S830 단계에서, 참조 상태가 선택된다. 가장 낮은 프로그램 상태가 참조 상태보다 높지 않으면, S840 단계에서 가장 낮은 프로그램 상태가 선택된다. 이후에, S850 단계에서, 선택된 상태들을 그룹화하여 공통 데이터 그룹이 생성된다.
즉, 공통 쓰기 시에 메모리 셀들에 기입될 수 있는 프로그램 상태의 상한이 참조 상태로 정해질 수 있다. 공통 쓰기 시에, 참조 상태보다 높은 프로그램 상태로의 프로그램은 금지될 수 있다.
도 16은 도 15의 응용 예가 적용된 때에 공통 쓰기 및 개별 쓰기들이 수행되는 예를 보여준다. 도 16에서 가로 축들은 메모리 셀들(MC)의 문턱 전압들을 가리키고, 세로 축들은 메모리 셀들(MC)의 수들을 가리킨다.
도 1, 도 6, 도 15 및 도 16을 참조하면, 공통 쓰기 이전에 메모리 셀들(MC2a~MC2d)은 소거 상태(E)를 가질 수 있다. 메모리 셀들(MC2a~MC2d)의 쓰기 데이터 그룹들로부터 제3 프로그램 상태(P3) 및 제5 프로그램 상태(P5)가 각 비트 라인에 대응하는 가장 낮은 프로그램 상태로 검출될 수 있다.
예시적으로, 제4 프로그램 상태(P4)가 참조 상태로 설정될 수 있다. 이 경우, 제5 프로그램 상태(P5) 대신에 제4 프로그램 상태(P4)가 선택될 수 있다. 즉, 공통 데이터 그룹은 제3 프로그램 상태(P3)의 데이터 및 제4 프로그램 상태(P4)의 데이터를 포함할 수 있다.
공통 쓰기가 수행되면, 메모리 셀들(MC2a, MC2c)은 제3 프로그램 상태(P3)로 프로그램되고, 메모리 셀들(MC2b, MC2d)은 제4 프로그램 상태(P4)로 프로그램된다.
개별 쓰기가 수행되면, 메모리 셀(MC2c)은 제3 프로그램 상태(P3)로 정교하게 프로그램되거나 제3 프로그램 상태(P3)를 유지할 수 있다. 메모리 셀(MC2d)은 제4 프로그램 상태(P4)로부터 제5 프로그램 상태(P5)로 프로그램될 수 있다. 메모리 셀(MC2a)은 제4 프로그램 상태(P4)로부터 제7 프로그램 상태(P7)로 프로그램될 수 있다. 메모리 셀(MC2b)은 제4 프로그램 상태(P4)로부터 제9 프로그램 상태(P9)로 프로그램될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 스토리지 장치(100)는 공통 쓰기 및 개별 쓰기들을 통해 복수의 물리 페이지들에 데이터를 기입할 수 있다. 따라서, 향상된 신뢰성을 갖는 스토리지 장치(100)가 제공된다.
다시 도 1을 참조하면, 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 1에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 21 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 17은 불휘발성 메모리 장치(110) 및 컨트롤러(120)가 공통 쓰기 및 개별 쓰기들을 수행할 때에 통신하는 예를 보여준다. 도 1 및 도 17을 참조하면, S910 단계에서, 컨트롤러(120)는 외부의 호스트 장치로부터 수신되는 쓰기 데이터 그룹을 수집할 수 있다.
S920 단계에서, 컨트롤러(120)는 가장 낮은 프로그램 상태들에 대응하는 공통 데이터 그룹을 검출한다. S930 단계에서, 컨트롤러(120)는 공통 데이터 그룹을 불휘발성 메모리 장치(110)로 전송한다. S940 단계에서, 불휘발성 메모리 장치(110)는 공통 데이터 그룹을 이용하여 공통 쓰기를 수행한다.
S951 단계에서, 컨트롤러(120)는 제1 물리 페이지의 쓰기 데이터 그룹을 불휘발성 메모리 장치(110)로 전송한다. S961 단계에서, 불휘발성 메모리 장치(110)는 수신된 쓰기 데이터 그룹을 이용하여 제1 물리 페이지에 대해 개별 쓰기를 수행한다.
S952 단계에서, 컨트롤러(120)는 제2 물리 페이지의 쓰기 데이터 그룹을 불휘발성 메모리 장치(110)로 전송한다. S962 단계에서, 불휘발성 메모리 장치(110)는 수신된 쓰기 데이터 그룹을 이용하여 제2 물리 페이지에 대해 개별 쓰기를 수행한다.
S95n 단계에서, 컨트롤러(120)는 제n 물리 페이지의 쓰기 데이터 그룹을 불휘발성 메모리 장치(110)로 전송한다. S96n 단계에서, 불휘발성 메모리 장치(110)는 수신된 쓰기 데이터 그룹을 이용하여 제n 물리 페이지에 대해 개별 쓰기를 수행한다.
도 18은 도 6의 응용 예를 보여준다. 도 1, 도 2 및 도 18을 참조하면, 하나의 메모리 블록에 4개의 플레인들이 배치될 수 있다. 메모리 블록의 4개의 플레인들이 선택 그룹들(SG1, SG2)로 분할될 수 있다. 하나의 워드 라인(WL)에 연결된 페이지들에서, 공통 쓰기는 선택 그룹의 단위로 수행될 수 있다. 예를 들어, 워드 라인(WL2)에 연결된 메모리 셀들(MC)의 페이지들 중에서, 제1 선택 그룹(SG1)에 속한 메모리 셀들의 페이지들에 대해 공통 쓰기가 수행된 후에 개별 쓰기들이 수행될 수 있다. 또한, 워드 라인(WL2)에 연결된 메모리 셀들(MC)의 페이지들 중에서, 제2 선택 그룹(SG2)에 속한 메모리 셀들의 페이지들에 대해 공통 쓰기가 수행된 후에 개별 쓰기들이 수행될 수 있다.
즉, 공통 쓰기는 기판의 상부면에 평행하게 배치된 페이지들에서 선택 그룹의 단위로 수행될 수 있다.
도 19는 도 6의 다른 응용 예를 보여준다. 도 1, 도 2 및 도 19를 참조하면, 기판에 수직한 방향을 따라 선택 그룹들(SG1~SG3)이 분할될 수 있다. 하나의 스트링 선택 라인과 하나의 접지 선택 라인 사이에 배치된 메모리 셀들의 페이지들 중에서, 제1 및 제2 워드 라인들(WL1, WL2)에 연결된 페이지들이 제1 선택 그룹(SG1)을 형성할 수 있다. 제3 및 제4 워드 라인들(WL3, WL4)에 연결된 페이지들이 제2 선택 그룹(SG2)을 형성할 수 있다. 제5 및 제6 워드 라인들(WL5, WL6)에 연결된 페이지들이 제3 선택 그룹(SG3)을 형성할 수 있다.
즉, 공통 쓰기는 기판의 상부면에 수직한 방향으로 배치된 페이지들에서 선택 그룹의 단위로 수행될 수 있다.
예시적으로, 도 18의 예와 도 19의 예는 조합될 수 있다. 즉, 공통 쓰기는 기판의 상부면에 수직 및 수평한 방향으로 배치된 페이지들에서 선택 그룹의 단위로 수행될 수 있다. 예를 들어, 각 선택 그룹은 행 방향, 열 방향 및 높이 방향으로 배열된 페이지들을 포함하는 사각 기둥의 형태로 정의될 수 있다.
예시적으로, 복수의 물리 페이지들에 대해 공통 쓰기 및 복수의 개별 쓰기들을 수행하는 본 발명의 기술적 사상은 도 2를 참조하여 설명된 3차원 구조에 한정되지 않는다. 본 발명의 기술적 사상은 평면(planar) 구조를 갖는 불휘발성 메모리 장치에 적용될 수 있다. 예를 들어, 평면 구조를 갖는 불휘발성 메모리 장치는 도 19에 도시된 것과 동일한 구조를 가질 수 있다. 즉, 평면 구조를 갖는 불휘발성 메모리 장치에 도 19를 참조하여 설명된 예에 따라 선택 그룹들(SG1~SG3)이 설정될 수 있다. 선택 그룹들(SG1~SG3)에 따가, 평면 구조를 갖는 불휘발성 메모리 장치에서 공통 쓰기 및 개별 쓰기들이 수행될 수 있다.
도 20은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 및 도 20을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러(120)로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러(120)로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
도 21은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 1 및 도 21을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
프로세서(122)는 본 발명의 실시 예에 따른 상태 검출기(128) 및 쓰기 컨트롤러(129)를 포함할 수 있다. 상태 검출기(128) 또는 쓰기 컨트롤러(129)는 프로세서(122) 내의 하드웨어, 프로세서(122)에 의해 구동되는 소프트웨어 또는 하드웨어 및 소프트웨어의 조합으로 구현될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 22는 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 22를 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치(100)를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
113; 행 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
120; 컨트롤러
128; 상태 검출기
129; 쓰기 컨트롤러
130; 랜덤 액세스 메모리(RAM)
1000; 컴퓨팅 장치
1100; 프로세서
1200; 랜덤 액세스 메모리
1300; 스토리지 장치
1400; 모뎀
1500; 사용자 인터페이스

Claims (20)

  1. 스토리지 장치에 있어서:
    행들 및 열들로 배열되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 서로 다른 행들은 서로 다른 페이지들에 각각 대응하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 스토리지 장치는, 둘 이상의 페이지들에 기입될 둘 이상의 쓰기 데이터 그룹들을 수집하고, 상기 둘 이상의 쓰기 데이터 그룹들에 기반하여 상기 둘 이상의 페이지들에 대해 동시에 공통 쓰기를 수행하고, 그리고 상기 둘 이상의 쓰기 데이터 그룹들에 기반하여 상기 둘 이상의 페이지들 각각에 대해 순차적으로 개별 쓰기를 수행하도록 구성되는 스토리지 장치.
  2. 제1 항에 있어서,
    하나의 스트링 선택 라인 및 하나의 접지 선택 라인 사이에 위치하며, 복수의 비트 라인들에 대응하고 하나의 워드 라인에 공통으로 연결되는 메모리 셀들은 하나의 페이지를 형성하는 스토리지 장치.
  3. 제2 항에 있어서,
    상기 컨트롤러는 상기 둘 이상의 쓰기 데이터 그룹들에서 공통 데이터 그룹을 검출하고, 상기 검출된 공통 데이터 그룹에 기반하여 상기 공통 쓰기를 수행하도록 구성되고,
    상기 공통 데이터 그룹은, 상기 둘 이상의 쓰기 데이터 그룹들 중에서 각 비트 라인에 대응하며 가장 낮은 전압 산포 범위에 대응하는 데이터의 그룹인 스토리지 장치.
  4. 제3 항에 있어서,
    상기 컨트롤러는 상기 검출된 공통 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하고, 상기 검출된 공통 데이터 그룹을 상기 둘 이상의 페이지들에 동시에 기입하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  5. 제3 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 둘 이상의 페이지들에 대해 프로그램 루프를 복수회 수행함으로써 상기 공통 쓰기를 수행하도록 구성되고,
    상기 프로그램 루프는 상기 둘 이상의 페이지들에 프로그램 전압을 인가하는 프로그램 동작 및 상기 둘 이상의 페이지들에 검증 전압을 인가하는 검증 동작을 포함하는 스토리지 장치.
  6. 제5 항에 있어서,
    상기 프로그램 동작 시에, 상기 불휘발성 메모리 장치는 상기 둘 이상의 페이지들에 상기 프로그램 전압을 동시에 인가하도록 구성되고
    상기 검증 동작 시에, 상기 불휘발성 메모리 장치는 상기 둘 이상의 페이지들에 상기 검증 전압을 동시에 인가하도록 구성되는 스토리지 장치.
  7. 제5 항에 있어서,
    상기 프로그램 동작 시에, 상기 불휘발성 메모리 장치는 상기 둘 이상의 페이지들에 상기 프로그램 전압을 동시에 인가하도록 구성되고
    상기 검증 동작 시에, 상기 불휘발성 메모리 장치는 상기 둘 이상의 페이지들에 각 페이지의 단위로 상기 검증 전압을 순차적으로 인가하도록 구성되는 스토리지 장치.
  8. 제5 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 공통 쓰기 시에 상기 검증 전압의 레벨을 기본값보다 감소시키도록 구성되는 스토리지 장치.
  9. 제5 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 공통 쓰기 시에 상기 프로그램 루프가 반복될 때에 상기 프로그램 전압을 증가시키는 증분을 기본값보다 감소시키도록 구성되는 스토리지 장치.
  10. 제5 항에 있어서,
    상기 불휘발성 메모리 장치는 상기 검증 동작의 결과가 패스를 가리키면 상기 공통 쓰기를 완료하고, 그리고 상기 프로그램 루프가 최대값만큼 반복되면 상기 공통 쓰기를 완료하도록 구성되는 스토리지 장치.
  11. 제3 항에 있어서,
    상기 컨트롤러는 상기 가장 낮은 전압 산포 범위가 기준 전압 산포 범위보다 높을 때, 상기 가장 낮은 전압 산포 범위에 대응하는 데이터 대신에 상기 기준 전압 산포 범위에 대응하는 데이터를 상기 공통 데이터 그룹으로 검출하도록 구성되는 스토리지 장치.
  12. 제1 항에 있어서,
    상기 복수의 메모리 셀들은 기판 위에 배열되는 복수의 셀 스트링들을 형성하고,
    상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들, 그리고 스트링 선택 트랜지스터를 포함하는 스토리지 장치.
  13. 제12 항에 있어서,
    하나의 스트링 선택 라인 및 하나의 접지 선택 라인 사이에 위치하며, 복수의 비트 라인들에 대응하고, 상기 기판으로부터 동일한 높이에 위치하며 하나의 워드 라인에 공통으로 연결되는 메모리 셀들은 하나의 페이지를 형성하는 스토리지 장치.
  14. 제13 항에 있어서,
    상기 둘 이상의 페이지들은 상기 기판으로부터 동일한 높이에 위치하는 스토리지 장치.
  15. 제13 항에 있어서,
    상기 복수의 메모리 셀들 중 서로 다른 높이의 메모리 셀들은 서로 다른 페이지들에 각각 대응하고,
    상기 둘 이상의 페이지들은 상기 기판으로부터 서로 다른 높이들에 위치하는 스토리지 장치.
  16. 제13 항에 있어서,
    상기 컨트롤러는 상기 기판으로부터 동일한 높이에 위치하는 페이지들 중에서 제1 페이지들에 대해 상기 공통 쓰기를 수행하고, 그리고 상기 제1 페이지들 각각에 대해 상기 개별 쓰기를 수행하도록 상기 불휘발성 메모리 장치를 제어하고, 그리고
    상기 컨트롤러는 상기 기판으로부터 동일한 높이에 위치하는 상기 페이지들 중에서 제2 페이지들에 대해 상기 공통 쓰기를 수행하고, 그리고 상기 제2 페이지들 각각에 대해 상기 개별 쓰기를 수행하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  17. 제1 항에 있어서,
    상기 개별 쓰기 시에, 상기 컨트롤러는 상기 둘 이상의 쓰기 데이터 그룹들 중 제1 쓰기 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하고, 상기 제1 쓰기 데이터 그룹을 상기 둘 이상의 페이지들 중 제1 페이지에 기입하도록 상기 불휘발성 메모리 장치를 제어하고, 그리고 상기 둘 이상의 쓰기 데이터 그룹들 중 제2 쓰기 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하고, 상기 제2 쓰기 데이터 그룹을 상기 둘 이상의 페이지들 중 제2 페이지에 기입하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  18. 제1 항에 있어서,
    랜덤 액세스 메모리를 더 포함하고,
    상기 컨트롤러는 상기 둘 이상의 쓰기 데이터 그룹들을 상기 랜덤 액세스 메모리에 수집하도록 구성되는 스토리지 장치.
  19. 랜덤 액세스 메모리;
    기판 위에 행들 및 열들로 배열되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층되는 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치; 그리고
    상기 랜덤 액세스 메모리에 수집된 데이터를 이용하여 상기 불휘발성 메모리 장치의 둘 이상의 페이지들에 대해 동시에 공통 쓰기를 수행하고, 그리고 상기 둘 이상의 페이지들 각각에 대해 순차적으로 개별 쓰기를 수행하도록 상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치에서, 하나의 스트링 선택 라인 및 하나의 접지 선택 라인 사이에 위치하며, 복수의 비트 라인들에 대응하고, 상기 기판으로부터 동일한 높이에 위치하며 하나의 워드 라인에 공통으로 연결되는 메모리 셀들은 하나의 페이지를 형성하고,
    상기 복수의 셀 스트링들의 메모리 셀들 중 서로 다른 행들의 메모리 셀들은 서로 다른 페이지들에 각각 대응하고, 그리고 상기 복수의 셀 스트링들의 메모리 셀들 중 상기 기판으로부터 서로 다른 높이의 메모리 셀들은 서로 다른 페이지들에 각각 대응하는 스토리지 장치.
  20. 행들 및 열들로 배열되는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치 및 상기 불휘발성 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 컨트롤러가 제1 데이터 그룹 및 제2 데이터 그룹을 수집하는 단계;
    상기 컨트롤러가 상기 제1 데이터 그룹 및 상기 제2 데이터 그룹으로부터 생성되는 제3 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 불휘발성 메모리 장치가 상기 제3 데이터 그룹을 이용하여 제1 페이지 및 제2 페이지에 대해 동시에 공통 쓰기를 수행하는 단계;
    상기 컨트롤러가 상기 제1 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계;
    상기 불휘발성 메모리 장치가 상기 제1 데이터 그룹을 이용하여 상기 제1 페이지에 대해 개별 쓰기를 수행하는 단계;
    상기 컨트롤러가 상기 제2 데이터 그룹을 상기 불휘발성 메모리 장치로 전송하는 단계; 그리고
    상기 불휘발성 메모리 장치가 상기 제2 데이터 그룹을 이용하여 상기 제2 페이지에 대해 개별 쓰기를 수행하는 단계를 포함하고,
    상기 제1 페이지 및 상기 제2 페이지는 상기 행들 중 서로 다른 행들에 각각 대응하는 동작 방법.
KR1020150118119A 2015-08-21 2015-08-21 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 쓰기를 제어하는 컨트롤러를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법 KR102313017B1 (ko)

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