KR102451154B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는, 읽기 시에 선택된 워드 라인에 읽기 전압을 인가하도록 구성되는 행 디코더 회로, 그리고 비트 라인들을 통해 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함한다. 페이지 버퍼 회로는 읽기 전압이 인가된 때에, 각 페이지 버퍼에 저장되는 N-개의 비트들 중에서 읽기 전압과 연관된 비트가 대응하는 비트 라인의 전압에 따라 갱신된다. 읽기 시에 인접한 레벨들을 갖는 N-개의 읽기 전압들이 선택된 워드 라인에 인가되는 동안 각 페이지 버퍼에서 대응하는 비트 라인의 전압에 따라 N-개의 비트들이 각각 한 번씩 판별된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치와 통신하는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 동작 속도가 향상되고 있다. 또한, 스토리지 장치 및 스토리지 장치의 호스트 장치에서 사용되는 콘텐츠의 용량이 증가하고 있다. 이에 따라, 더 향상된 동작 속도를 갖는 스토리지 장치에 대한 요구가 지속적으로 제기되고 있다.
또한, 반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 속도 및 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 읽기 시에 선택된 워드 라인에 읽기 전압을 인가하도록 구성되는 행 디코더 회로, 그리고 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함한다. 상기 읽기 전압이 인가된 때에, 각 페이지 버퍼에 저장되는 N-개(N은 양의 정수)의 비트들 중에서 상기 읽기 전압과 연관된 비트가 대응하는 비트 라인의 전압에 따라 갱신되고, 상기 읽기 시에 인접한 레벨들을 갖는 N-개의 읽기 전압들이 상기 선택된 워드 라인에 인가되는 동안, 각 페이지 버퍼에서 대응하는 비트 라인의 전압에 따라 상기 N-개의 비트들이 각각 한 번씩 판별되고, 그리고 상기 N-개의 읽기 전압들은 두 번째로 높은 레벨을 갖는 읽기 전압을 포함한다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 복수의 워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 프로그램 시에 선택된 워드 라인에 프로그램 전압을 인가하고, 검증 시에 상기 선택된 워드 라인에 검증 전압들을 인가하도록 구성되는 행 디코더 회로, 그리고 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고, 상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함한다. 각 페이지 버퍼는 상기 프로그램 시에 대응하는 메모리 셀에 기입될 N-개의 비트들(N은 양의 정수)에 따라 대응하는 제1 비트 라인에 전압을 인가하고, 상기 검증 시에 상기 제1 비트 라인의 전압에 따라 상기 N-개의 비트들을 선택적으로 갱신하도록 구성되고, 상기 검증 시에 인접한 레벨들을 갖는 N-개의 검증 전압들이 상기 선택된 워드 라인에 순차적으로 인가되는 동안, 상기 N-개의 비트들에 의해 형성되는 비트 패턴들 중에서 N-개의 비트 패턴들을 저장하는 제1 페이지 버퍼들이 갱신되고, 상기 N-개의 검증 전압들이 인가되는 순서에 따라, 상기 제1 페이지 버퍼들에 저장된 상기 N-개의 비트 패턴들에서 동일한 위치의 비트들은 하나 또는 그보다 적은 천이점(transition point)을 갖고, 그리고 상기 N-개의 검증 전압들은 두 번째로 높은 레벨을 갖는 검증 전압을 포함한다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치의 동작 방법은, 상기 불휘발성 메모리 장치가 N-개의 페이지 데이터를 수신하는 단계, 그리고 상기 N-개의 페이지 데이터를 이용하여, 상기 불휘발성 메모리 장치의 메모리 셀들을 소거 상태 및 제1 내지 제'2^N-1' 프로그램 상태들로 프로그램하는 단계를 포함한다. 상기 소거 상태 및 상기 제1 내지 제'2^N-1' 프로그램 상태들에 대응하는 각 페이지 데이터의 각 비트 값의 비트 스트림은 N-개 이하의 천이점을 갖고, 인접한 N-개의 프로그램 상태들에서 상기 비트 스트림은 하나 또는 그보다 적은 천이점을 갖고, 그리고 상기 N-개의 프로그램 상태들은 상기 제'2^N-2' 프로그램 상태를 포함한다.
본 발명의 실시 예들에 따르면, 하나의 페이지에 읽기 횟수가 기준값 이내로 한정된다. 따라서 불휘발성 메모리 장치의 읽기 속도가 향상되며, 향상된 속도를 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
또한, 본 발명의 실시 예들에 따르면, 높은 문턱 전압 상태들에 대한 읽기들이 페이지들에 걸쳐 분산된다. 따라서 하나의 페이지에서 버스트 에러가 발생하는 것이 방지되며, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 메모리 셀들이 프로그램된 때에, 메모리 셀들이 갖는 문턱 전압들 및 그에 따른 논리 상태들의 예를 보여준다.
도 4는 도 3의 문턱 전압 산포들이 리텐션 문제에 의해 변화된 예를 보여준다.
도 5는 본 발명의 실시 예들에 따라 메모리 셀들이 프로그램된 예를 보여준다.
도 6은 메모리 셀들의 문턱 전압 산포들 및 비트 스트림들을 프로그램 동작과 연관하여 보여준다.
도 7은 본 발명의 실시 예에 따른 페이지 버퍼 회로를 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따라 불휘발성 메모리 장치가 프로그램 동작을 수행하는 방법을 보여주는 순서도이다.
도 9는 도 8의 프로그램 방법에 따라 프로그램 동작이 수행되는 예를 보여준다.
도 10은 본 발명의 실시 예에 따라 불휘발성 메모리 장치가 읽기 동작을 수행하는 방법을 보여주는 순서도이다.
도 11은 도 10의 읽기 동작이 수행되는 예를 보여준다.
도 12는 도 6, 도 8 및 도 9를 참조하여 설명된 프로그램 동작 및 도 5, 도 10 및 도 11을 참조하여 설명된 읽기 동작을 지원하는 비트 패턴들 및 비트 스트림들을 보여준다.
도 13은 도 12의 비트 패턴들 및 비트 스트림들에 따라 읽기 동작이 수행되는 예를 보여준다.
도 14는 도 6, 도 8 및 도 9를 참조하여 설명된 프로그램 동작 및 도 5, 도 10 및 도 11을 참조하여 설명된 읽기 동작을 지원하는 비트 패턴들 및 비트 스트림들의 응용 예를 보여준다.
도 15는 도 14의 비트 패턴들 및 비트 스트림들에 따라 프로그램 동작이 수행되는 예를 보여준다.
도 16은 도 14의 비트 패턴들 및 비트 스트림들에 따라 읽기 동작이 수행되는 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 동작 모드를 선택하는 방법을 보여주는 순서도이다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 19은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다.
도 20은 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 패스-페일 체크 회로(PFC), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다. 각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
패스-페일 체크 회로(PFC)는 검증 읽기 후에, 페이지 버퍼 회로(115)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(PFC)는 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(115)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱값 이상이면, 패스-페일 체크 회로(PFC)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 회로(PFC)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(119)로 전달된다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러로 출력하고, 컨트롤러로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
제어 로직 회로(119)는 컨트롤러로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 읽기 동작 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러로 출력될 수 있다. 프로그램 동작 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)의 제어에 따라, 각 메모리 블록의 메모리 셀들에서 프로그램 동작, 소거 동작 및 읽기 동작이 수행될 수 있다. 프로그램 동작은 복수의 프로그램 루프들을 포함할 수 있다. 프로그램 루프는 패스가 판별될 때까지 반복될 수 있다.
각 프로그램 루프는 프로그램 및 검증을 포함할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 프로그램될 데이터에 따라 비트 라인들(115)에 전압들을 인가할 수 있다. 예를 들어, 문턱 전압이 증가될 메모리 셀에 대응하는 비트 라인에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압이 인가되고, 문턱 전압이 증가되지 않을 메모리 셀(예를 들어, 프로그램 금지될 메모리 셀)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압이 인가될 수 있다. 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인에 프로그램 전압을 인가하고, 나머지 워드 라인들에 패스 전압을 인가할 수 있다. 검증 시에, 프로그램의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인에 검증 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압들을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
읽기 동작은 검증 읽기와 유사하게 수행된다. 읽기 동작 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 읽기 동작의 대상인 선택된 메모리 셀들에 연결된 워드 라인에 읽기 전압을 인가하고, 나머지 워드 라인들에 읽기 패스 전압들을 인가할 수 있다. 읽기 동작의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 데이터 입출력 회로(117)를 통해 출력될 수 있다.
소거 동작은 복수의 소거 루프들을 포함할 수 있다. 소거 루프는 패스가 판별될 때까지 반복될 수 있다. 각 소거 루프는 소거 및 검증을 포함할 수 있다. 소거 시에, 행 디코더 회로(113)는 선택된 메모리 셀들에 연결된 워드 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압들을 인가할 수 있다. 기판을 통해, 선택된 메모리 셀들의 채널들에 소거 전압이 인가될 수 있다. 검증 시에, 소거의 결과가 검증될 수 있다. 검증은 검증 읽기 및 패스-페일 판별을 포함할 수 있다. 검증 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL) 또는 검증 읽기의 대상인 메모리 셀들에 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 행 디코더 회로(113)는 검증 대상인 선택된 메모리 셀들에 연결된 워드 라인들에 소거 검증 전압을 인가할 수 있다. 검증 읽기의 결과는 페이지 버퍼 회로(115)에서 센싱되고, 패스-페일 체크(PFC)로 전달될 수 있다. 패스-페일 판별 시에, 패스-페일 체크 회로(PFC)는 검증 읽기의 결과에 따라 패스 또는 페일을 판별할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 메모리 셀들(MC)이 프로그램된 때에, 메모리 셀들(MC)이 갖는 문턱 전압들 및 그에 따른 논리 상태들의 예를 보여준다. 도 3에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 예시적으로, 도 3에서 그리고 이하의 도면들에서, 하나의 메모리 셀에 4개의 비트들이 프로그램되는 예가 가정된다. 그러나, 본 발명의 기술적 사상은 하나의 메모리 셀에 4개의 비트들이 프로그램되는 것으로 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 하나의 메모리 셀에 N-개(N은 양의 정수)의 비트들이 프로그램되는 것으로 확장 및 응용될 수 있다.
도 2 및 도 3을 참조하면, 하나의 메모리 셀에 프로그램되는 4개(또는 N-개)의 비트들은 2의 4승(또는 N승)에 해당하는 16개의 서로 다른 패턴들을 가질 수 있다. 16개의 서로 다른 패턴들은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)에 각각 매핑될 수 있다. 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)은 각각 메모리 셀들(MC)의 문턱 전압들(Vth)에 의해 구별될 수 있다.
예를 들어, 제1 읽기 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀들(MC)은 소거 상태(E)로 판별된다. 제1 읽기 전압(VR1) 이상이고 제2 읽기 전압(VR2)보다 낮은 문턱 전압을 갖는 메모리 셀들(MC)은 제1 프로그램 상태(P1)로 판별된다. 마찬가지로, 제k 읽기 전압(VRk) 이상(k는 1 이상 15 미만의 양의 정수)이고 제k+1 읽기 전압(VRk+1)보다 낮은 문턱 전압을 갖는 메모리 셀들(MC)은 제k 프로그램 상태(Pk)로 판별된다. 제15 읽기 전압(VR15) 이상의 문턱 전압을 갖는 메모리 셀들(MC)은 제15 프로그램 상태로 판별된다.
프로그램된 메모리 셀들(MC)은 리텐션 문제(Retention Problem)를 경험한다. 리텐션 문제는 프로그램된 메모리 셀들(MC)의 문턱 전압들이 시간이 흐름에 따라 낮아지는 것을 의미한다. 메모리 셀들(MC)에서 리텐션 문제가 발생하는 예가 도 4에 도시되어 있다.
도 4는 도 3의 문턱 전압 산포들이 리텐션 문제에 의해 변화된 예를 보여준다. 도 4에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 3과 비교하면, 도 4에서, 제12 내지 제15 프로그램 상태들(P12~P15)에서 문턱 전압(Vth)의 감소가 집중적으로 발생하는 것으로 도시되어 있다.
예시적으로, 메모리 셀들(MC)은 전하 포획층에 전자들을 포획함으로써 프로그램된다. 포획되는 전자들의 양이 증가할수록, 메모리 셀들(MC)의 문턱 전압(Vth)은 더 상승한다. 즉, 메모리 셀들(MC)의 문턱 전압(Vth)이 높을수록, 메모리 셀들(MC)에 포획된 전자들의 양이 많다. 메모리 셀들(MC)에 포획된 전자들의 양이 증가할수록, 메모리 셀들(MC)로부터 전자들이 유출되는 양 또한 증가한다. 따라서, 제1 내지 제11 프로그램 상태들(P1~P11)과 비교하여, 제12 내지 제15 프로그램 상태들(P12~P15)의 메모리 셀들(MC)에서 리텐션 문제가 더 크게 작용한다.
리텐션 문제가 발생하면, 메모리 셀들(MC)의 문턱 전압들이 읽기 전압보다 낮아질 수 있으며, 이는 읽기 에러를 유발한다. 제12 내지 제15 프로그램 상태들(P12~P15)의 읽기 에러들은 리텐션 문제로 인해 제1 내지 제15 프로그램 상태들(P1~P15)의 읽기 에러들보다 많을 수 있다.
도 5는 본 발명의 실시 예들에 따라 메모리 셀들(MC)이 프로그램된 예를 보여준다. 도 5에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다.
도 2 및 도 5를 참조하면, 하나의 메모리 셀에 프로그램되는 4개(또는 N-개)의 비트들은 비트 패턴(BP)을 형성한다. 예를 들어, 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P15)은 각각 서로 다른 16개의 비트 패턴들(BP)에 대응할 수 있다.
각 메모리 셀에 프로그램되는 4개(또는 N-개)의 비트들 중에서 첫 번째 비트가 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)에 따라 변화하는 값들은 제1 비트 스트림(BS1)을 형성할 수 있다. 각 메모리 셀에 프로그램되는 4개(또는 N-개)의 비트들 중에서 k-번째 비트(k는 1 및 4 또는 N 사이의 양의 정수)가 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P1~P15)에 따라 변화하는 값들은 제k 비트 스트림(BSk)을 형성할 수 있다.
소거 상태(E) 및 제1 내지 제10 프로그램 상태들(P1~P10)의 비트 패턴들(BP)은 도 5에서 설명하고자 하는 기술적 사상과 무관하며, 간결한 설명을 위하여 생략된다. 제11 내지 제15 프로그램 상태들(P11~P15)의 비트 패턴들(BP)에 표시된 제1 값(V1)은 '1' 또는 '0'이고, 제2 값(V2)은 제1 값(V1)과 다른 값이며 '0' 또는 '1'일 수 있다.
가장 높은 레벨을 갖는 제15 읽기 전압(VR15) 및 두 번째로 높은 레벨을 갖는 제14 읽기 전압(VR14)을 포함하는 가장 인접한 4개(또는 N-개)의 읽기 전압들, 즉 제12 내지 제15 읽기 전압들(VR12~VR15)은 비트 패턴(BP)의 서로 다른 비트들에 사용된다. 예를 들어, 제15 읽기 전압(VR15)은 비트 패턴(BP)의 첫 번째 비트가 제1 값(V1) 및 제2 값(V2) 중 어느 값을 갖는지 판별하는 데에 사용된다. 제14 읽기 전압(VR14)은 비트 패턴(BP)의 두 번째 비트가 제1 값(V1) 및 제2 값(V2) 중 어느 값을 갖는지 판별하는 데에 사용된다. 제13 읽기 전압(VR13)은 비트 패턴(BP)의 세 번째 비트가 제1 값(V1) 및 제2 값(V2) 중 어느 값을 갖는지 판별하는 데에 사용된다. 제12 읽기 전압(VR12)은 비트 패턴(BP)의 네 번째 비트가 제1 값(V1) 및 제2 값(V2) 중 어느 값을 갖는지 판별하는 데에 사용된다.
다시 말하면, 제1 내지 제4 비트 스트림들(BS1~BS4) 각각은, 두 번째로 높은 레벨을 갖는 제14 읽기 전압(VR14)을 포함하는 가장 인접한 4개(또는 N-개)의 읽기 전압들(VR12~VR15)과 연관된 프로그램 상태들(P11~P15)에서, 하나의 천이점(transition point)을 갖도록 설정된다. 천이점은 제2 값(V2)으로부터 제1 값(V1)으로 변화하는 지점을 가리킨다.
하나의 물리 페이지의 메모리 셀들(MC)에 프로그램되는 비트 패턴들(BP)의 제1 비트들은 제1 논리 패턴을 형성한다. 하나의 물리 페이지의 메모리 셀들(MC)에 프로그램되는 제k 비트들(k는 1 이상 4 또는 N 이하의 양의 정수)은 제k 논리 페이지를 형성한다. 불휘발성 메모리 장치(110, 도 1 참조)의 컨트롤러는 논리 페이지의 단위로 에러 검출 및 정정을 수행하도록 구성된다. 도 5에 도시된 바와 같이 제12 내지 제15 읽기 전압들(VR12~VR15)이 비트 패턴(BP)의 서로 다른 비트들을 판별하는 데에 사용되면, 또는 각 비트 스트림(BS)이 제12 내지 제15 읽기 전압들(VR12~VR15)과 연관된 프로그램 상태들(P11~P15)에서 하나의 천이점을 가지면, 제11 내지 제15 프로그램 상태들(P11~P15)을 판별하는 읽기들은 제1 내지 제4 (또는 제N) 논리 페이지들에 분산된다. 즉, 도 5에 도시된 방법에 따라 읽기 동작을 수행하도록 불휘발성 메모리 장치(110)가 구성되면, 에러가 발생할 확률이 높은 읽기들이 논리 페이지들에 분산되며, 버스트 에러가 방지된다. 따라서, 불휘발성 메모리 장치(110)의 신뢰성이 향상된다.
도 5에 도시된 방법에 따라 읽기 동작을 수행하려면, 도 5에 도시된 방법에 부합하는 프로그램 동작을 수행하도록 불휘발성 메모리 장치(110)가 구성되어야 한다. 불휘발성 메모리 장치(110)의 프로그램에 대한 설명은 도 6을 참조하여 제공된다.
도 6은 메모리 셀들(MC)의 문턱 전압 산포들 및 비트 스트림들(BS)을 프로그램 동작과 연관하여 보여준다. 도 6의 상단의 그래프에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 6의 하단의 테이블은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P15)과 연관된 비트 패턴들(BP) 및 비트 스트림들(BS)을 보여준다.
프로그램 동작 시에, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들(MC)은 제1 검증 전압(VER1)보다 높은 문턱 전압(Vth)을 갖도록 제어된다. 프로그램 동작 시에, 제k 프로그램 상태(Pk)로 프로그램되는 메모리 셀들(MC)은 제k 검증 전압(VERk)보다 높은 문턱 전압(Vth)을 갖도록 제어된다. 제k 프로그램 상태(Pk)로 프로그램되는 메모리 셀들(MC) 중에서 제k 검증 전압(Vth)보다 낮은 문턱 전압을 갖는 메모리 셀들(MC)은 프로그램되고, 제k 검증 전압(Vth)보다 높은 문턱 전압을 갖는 메모리 셀들(MC)은 프로그램 금지된다.
두 번째로 높은 레벨을 갖는 제14 검증 전압(VER14) 및 가장 높은 검증 전압을 갖는 제15 검증 전압(VER15)을 포함하는 4개(또는 N-개)의 검증 전압들(VER12~VER15)이 인가되는 동안, 제12 내지 제15 검증 전압들(VER12~VER15)과 연관된 제12 내지 제15 프로그램 상태들(P12~P15)이 검증된다. 검증 대상인 제12 내지 제15 프로그램 상태들(P12~P15)에 해당하는 부분에서, 각 비트 스트림(BS)은 하나 또는 그보다 적은 천이점(transition point)을 갖도록 설정된다. 예를 들어, 도 6에서, 제1 내지 제3 비트 스트림들(BS1~BS3) 각각은 제12 내지 제15 프로그램 상태들(P12~P15)에서 하나의 천이점을 갖고, 제4 비트 스트림(BS4)은 제12 내지 제15 프로그램 상태들(P12~P15)에서 천이점을 갖지 않을 수 있다. 불휘발성 메모리 장치(110, 도 1 참조)는 외부 장치로부터 수신되는 데이터를 도 6에 도시된 방법에 따라 메모리 셀들(MC)에 프로그램하도록 구성될 수 있다.
예시적으로, 도 5에서, 제12 내지 제15 읽기 전압들(VR12~VR15)과 연관된 프로그램 상태들은 제11 내지 제15 프로그램 상태들(P11~P15)인 것으로 설명되었다. 반대로, 도 6에서, 제12 내지 제15 검증 전압들(VER12~VER15)과 연관된 프로그램 상태들은 제12 내지 제15 프로그램 상태들(P12~P15)인 것으로 설명되었다. 이러한 차이는 프로그램 동작 및 읽기 동작의 특성들의 차이로 인해 발생한다. 예를 들어, 읽기 전압은 읽기 전압보다 낮은 문턱 전압을 갖는 메모리 셀과 높은 문턱 전압을 갖는 메모리 셀을 판별하는 데에 사용된다. 즉, 읽기 전압은 읽기 전압보다 낮은 문턱 전압을 갖는 프로그램 상태 및 높은 문턱 전압을 갖는 프로그램 상태와 모두 연관된다. 반면, 검증 전압은 메모리 셀의 문턱 전압을 문턱 전압보다 높게 제어하는 데에 사용된다. 즉, 검증 전압은 검증 전압보다 높은 문턱 전압을 갖는 프로그램 상태와 연관된다.
도 7은 본 발명의 실시 예에 따른 페이지 버퍼 회로(115)를 보여주는 블록도이다. 도 1 및 도 7을 참조하면, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 대응하는 복수의 페이지 버퍼들을 포함할 수 있다. 예시적으로, 하나의 비트 라인(BLk)에 대응하는 하나의 페이지 버퍼가 도 7에 도시되어 있다.
페이지 버퍼는 제1 내지 제4 데이터 래치들(DL1~DL4)을 포함할 수 있다. 제1 내지 제4 데이터 래치들(DL1~DL4)은 각 메모리 셀에 프로그램될 비트 패턴(BP) 또는 각 메모리 셀로부터 읽혀지는 비트 패턴(BP)을 저장하도록 구성된다. 하나의 메모리 셀에 N-개의 비트들이 저장될 때, 페이지 버퍼는 N-개의 데이터 래치들을 포함하도록 구성될 수 있다.
도 8은 본 발명의 실시 예에 따라 불휘발성 메모리 장치(110)가 프로그램 동작을 수행하는 방법을 보여주는 순서도이다. 도 1, 도 2, 도 7 및 도 8을 참조하면, S110 단계에서, 불휘발성 메모리 장치(110)는 각 페이지 버퍼의 래치들에 페이지들의 비트들을 로드할 수 있다. 메모리 셀들(MC)에 기입될 페이지들의 비트들은 컨트롤러로부터 수신될 수 있다. 불휘발성 메모리 장치(110)는 제k 페이지의 비트들을 페이지 버퍼들의 제k 데이터 래치들(DLk)에 로드할 수 있다. 각 페이지 버퍼의 데이터 래치들(DL1~DL4)에, 대응하는 메모리 셀에 프로그램될 비트 패턴(BP)이 로드될 수 있다.
S110 단계는 프로그램 루프가 시작되기 전에, 프로그램될 데이터를 세팅하는 동작일 수 있다. 이후에, S120 단계 내지 S190 단계에서, 프로그램 루프가 반복적으로 수행된다.
S120 단계 및 S130 단계는 각 프로그램 루프의 프로그램에 해당한다. S120 단계에서, 불휘발성 메모리 장치(110)는 래치들의 비트들에 기반하여 각 비트 라인에 전압을 인가할 수 있다. 예를 들어, 각 페이지 버퍼에 로드된 비트 패턴(BP)이 프로그램을 가리키는 경우, 각 페이지 버퍼는 대응하는 비트 라인에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압을 인가할 수 있다. 각 페이지 버퍼에 로드된 비트 패턴(BP)이 프로그램 금지를 가리키는 경우, 각 페이지 버퍼는 대응하는 비트 라인에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 예시적으로, 프로그램 금지를 가리키는 비트 패턴은 소거 상태(E)에 대응하는 비트 패턴과 동일할 수 있다. 예시적으로, 프로그램 금지를 가리키는 페이지 버퍼들에 의해 대응하는 비트 라인들에 인가되는 전압들은 서로 다를 수 있다. 프로그램을 가리키는 페이지 버퍼들에 의해 대응하는 비트 라인들에 인가되는 전압들은 서로 다를 수 있다.
S130 단계에서, 불휘발성 메모리 장치(110)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가한다. 예를 들어, 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 선택된 스트링 선택 라인들에 턴-온 전압을 인가하고, 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 접지 선택 라인들(GSL1, GSL2)에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 패스 전압은 가장 높은 프로그램 상태(P15)의 메모리 셀들을 턴-온할 수 있는 고전압일 수 있다. 프로그램 전압은 패스 전압보다 높은 고전압일 수 있다.
S120 단계 및 S130 단계의 프로그램이 수행되면, 프로그램을 가리키는 비트 라인 및 선택된 워드 라인에 대응하는 메모리 셀들(MC)의 문턱 전압이 상승하고, 나머지 메모리 셀들(MC)의 문턱 전압들은 유지된다.
S140 단계 내지 S170 단계는 각 프로그램 루프의 검증의 검증 읽기에 해당한다. 검증 읽기는 검증 전압들(VER1~VER15)을 순차적으로 선택하며 반복적으로 수행될 수 있다.
S140 단계에서, 불휘발성 메모리 장치(110)는 각 비트 라인에 전압을 인가한다. 예를 들어, 페이지 버퍼 회로(115)의 페이지 버퍼들은 모든 비트 라인들(BL)에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가할 수 있다. 다른 예로서, 페이지 버퍼 회로(115)의 페이지 버퍼들은, 검증 대상인 메모리 셀들과 연관된 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압들을 인가하고, 나머지 비트 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압을 인가할 수 있다. 예를 들어, 제k 검증 전압(VERk)을 이용하여 검증 읽기가 수행되는 경우, 제k 프로그램 상태(Pk)에 대응하는 비트 패턴(BP)을 저장하는 페이지 버퍼들이 대응하는 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압을 인가하고, 나머지 페이지 버퍼들은 대응하는 비트 라인들에 접지 전압 또는 그와 유사한 레벨을 갖는 저전압을 인가할 수 있다.
S150 단계에서, 불휘발성 메모리 장치(110)는 선택된 워드 라인에 검증 전압을 인가하고, 비선택된 워드 라인에 읽기 패스 전압을 인가한다. 예를 들어, 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 선택된 스트링 선택 라인들에 턴-온 전압을 인가하고, 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 선택된 접지 선택 라인에 턴-온 전압을 인가하고, 비선택된 접지 선택 라인에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 워드 라인에 검증 전압을 인가하고, 비선택된 워드 라인에 읽기 패스 전압을 인가할 수 있다. 읽기 패스 전압은 가장 높은 프로그램 상태(P15)의 메모리 셀들을 턴-온할 수 있는 고전압일 수 있다.
S160 단계에서, 불휘발성 메모리 장치(110)는 검증 전압에 대응하는 래치에 대해 금지 덤프가 수행된다. 예를 들어, 불휘발성 메모리 장치(110)는 검증 전압을 이용한 읽기 결과를, 검증 전압에 대응하는 비트 패턴(BP)을 저장하는 페이지 버퍼들에 덤프할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 제k 검증 전압(VERk)을 이용하여 검증 읽기를 수행한 때에, 읽기 결과를 제k 프로그램 상태(Pk)에 대응하는 비트 패턴(BP)을 저장하는 페이지 버퍼들에 덤프할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)는 검증 전압을 대응하는 비트 패턴(BP)을 저장하는 페이지 버퍼들 중에서, 검증 읽기 시에 턴-온된 온-셀들에 대응하는 페이지 버퍼들을 유지하고, 턴-오프된 오프-셀들에 대응하는 페이지 버퍼들을 갱신할 수 있다. 예를 들어, 오프-셀들에 대응하는 페이지 버퍼들은 프로그램 금지를 가리키도록 갱신될 수 있다. 예를 들어, 오프-셀들에 대응하는 페이지 버퍼들은 소거 상태(E)에 대응하는 비트 패턴을 저장하도록 갱신될 수 있다.
S170 단계에서, 마지막 검증 전압을 이용한 검증 읽기가 수행되었는지 판별된다. 아직 검증 읽기를 수행하지 않은 검증 전압이 존재하면, S140 단계로부터 해당 검증 전압을 이용한 검증 읽기가 수행된다. 아직 검증 읽기를 수행하지 않은 검증 전압이 존재하지 않으면, S180 단계가 수행된다.
S180 단계 및 S190 단계는 각 프로그램 루프의 검증 읽기의 패스-페일 체크에 해당한다. S180 단계에서, 불휘발성 메모리 장치(110)는 각 검증 전압에 대해 오프-셀들의 수를 카운트한다. 예를 들어, 패스-페일 체크 회로(PFC)는 각 검증 전압에 해당하는 오프-셀들의 수를 카운트할 수 있다.
S190 단계에서, 패스-페일 체크 회로(PFC)는 각 검증 전압에 대응하는 오프-셀들의 수를 기준값과 비교할 수 있다. 각 검증 전압에 대응하는 오프-셀들의 수가 기준값 이하이면, 각 검증 전압 또는 각 검증 전압과 연관된 프로그램 상태는 프로그램 패스로 판별될 수 있다. 각 검증 전압에 대응하는 오프-셀들의 수가 기준값보다 크면, 각 검증 전압 또는 각 검증 전압과 연관된 프로그램 상태는 프로그램 페일로 판별될 수 있다. 모든 검증 전압들 또는 모든 프로그램 상태들이 프로그램 패스로 판별되면, 프로그램 동작이 종료된다. 적어도 하나의 검증 전압 또는 적어도 하나의 프로그램 상태가 프로그램 페일로 판별되면, 프로그램 전압이 증가되고, S120 단계로부터 프로그램 루프가 다시 수행된다.
예시적으로, 적어도 하나의 검증 전압 또는 적어도 하나의 프로그램 상태가 프로그램 패스인 경우, 해당 검증 전압 또는 해당 프로그램 상태에 대한 검증 읽기 및 패스-페일 체크는 이후의 프로그램 루프에서 생략될 수 있다.
도 9는 도 8의 프로그램 방법에 따라 프로그램 동작이 수행되는 예를 보여준다. 도 9에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 1, 도 2, 도 7 내지 도 9를 참조하면, 선택된 워드 라인에 프로그램 전압(VPGM)이 인가된 후에, 제1 내지 제15 검증 전압들(VER1~VER15)이 순차적으로 인가된다. 도 9에서, 제1 내지 제15 검증 전압들(V1~V15)이 오름 차순으로 인가되는 것으로 도시되어 있다. 그러나, 제1 내지 제15 검증 전압들(V1~V15)은 내림 차순으로 또는 임의의 순서로 인가될 수 있다.
두 번째로 높은 제14 검증 전압(VER14) 및 가장 높은 제15 검증 전압(V15)을 포함하는 가장 인접한 레벨들을 갖는 4개(N-개)의 검증 전압들(VER12~VER15)이 인가되는 동안, 금지 덤프(S160 단계 참조)가 수행된다. 금지 덤프는 4개(N-개)의 검증 전압들(VER12~VER15)에 대응하는 4개(N-개)의 프로그램 상태들(P12~P15)에 대해 수행된다. 즉, 4개(N-개)의 프로그램 상태들(P12~P15)에 대응하는 비트 패턴들(BP)을 저장하는 페이지 버퍼들에서 검증 읽기의 결과에 따라 갱신이 수행된다. 4개(N-개)의 프로그램 상태들(P12~P15)에 대응하는 비트 스트림들 각각은 하나의 천이점을 갖는다. 즉, 가장 인접한 4개(N-개)의 검증 전압들(VER12~VER15)이 인가되는 동안, 각 비트 스트림에서 하나의 천이점을 갖는 부분들에 대해 금지 덤프가 수행된다.
도 10은 본 발명의 실시 예에 따라 불휘발성 메모리 장치(110)가 읽기 동작을 수행하는 방법을 보여주는 순서도이다. 도 1, 도 2, 도 7 및 도 10을 참조하면, S210 단계에서, 불휘발성 메모리 장치(110)는 각 비트 라인에 전압을 인가한다. 예를 들어, 페이지 버퍼 회로(115)의 페이지 버퍼들은 모든 비트 라인들에 전원 전압 또는 그와 유사한 레벨을 갖는 양전압들을 인가할 수 있다. 비트 라인들에 인가되는 전압들의 레벨들은 서로 다를 수 있다.
S220 단계에서, 불휘발성 메모리 장치(110)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 패스 전압을 인가한다. 예를 들어, 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 선택된 스트링 선택 라인들에 턴-온 전압을 인가하고, 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 메모리 블록(BLKa)의 선택된 접지 선택 라인에 턴-온 전압을 인가하고, 비선택된 접지 선택 라인에 턴-오프 전압을 인가할 수 있다. 행 디코더 회로(113)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인에 읽기 패스 전압을 인가할 수 있다.
S230 단계에서, 불휘발성 메모리 장치(110)는 읽기 전압에 대응하는 래치에 대해 덤프를 수행하여, 읽기 결과를 갱신할 수 있다.
S240 단계에서, 읽기 동작 시에 바로 이전에 사용된 읽기 전압이 마지막 읽기 동작인지 판별된다. 예를 들어, 아직 읽기 동작 시에 사용되지 않은 읽기 전압이 존재하면, S210 단계로부터 해당 읽기 전압을 이용한 읽기가 수행된다. 아직 읽기 동작 시에 사용되지 않은 읽기 전압이 존재하지 않으면, S250 단계가 수행된다.
S250 단계에서, 불휘발성 메모리 장치(110)는 데이터를 출력하고, 읽기 동작을 종료한다.
예시적으로, 불휘발성 메모리 장치(110)는 논리 페이지의 단위로 읽기 동작을 수행할 수 있다. 도 10에 도시된 읽기 동작은 하나의 논리 페이지에 대한 것일 수 있다. 불휘발성 메모리 장치(110)는 4개(또는 N-개)의 논리 페이지들에 대해 각각 도 10의 읽기 동작을 수행하도록 구성될 수 있다.
도 11은 도 10의 읽기 동작이 수행되는 예를 보여준다. 도 11에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 1, 도 2, 도 7, 도 10 및 도 11을 참조하면, 제1 내지 제4 논리 페이지들(PAGE1~PAGE4)에 대한 읽기 동작들이 각각으로 수행될 수 있다. 예시적으로, 제1 내지 제4 페이지들(PAGE1~PAGE4)에 대한 읽기들이 순차적으로 수행되는 것으로 도시되어 있으나, 본 발명의 기술적 사상은 한정되지 않는다. 예를 들어, 제1 내지 제4 페이지들(PAGE1~PAGE4)의 읽기들이 임의의 순서로 수행될 수 있다. 제1 내지 제4 페이지들(PAGE1~PAGE4), 즉 제1 내지 제4 논리 페이지들은 각각 하나의 메모리 셀에 프로그램된 제1 내지 제4 비트들에 대응할 수 있다.
두 번째로 높은 제14 읽기 전압(VR14) 및 가장 높은 제15 읽기 전압(V15)을 포함하는 가장 인접한 4개(또는 N-개)의 읽기 전압들은 4개(또는 N-개)의 논리 페이지들에 분산되어 사용될 수 있다. 가장 인접한 4개(또는 N-개)의 읽기 전압들은 각 메모리 셀에 프로그램된 비트 패턴(BP)의 서로 다른 비트들을 판별하는 데에 사용될 수 있다.
예를 들어, 제15 읽기 전압(VR15)은 제1 논리 페이지(PAGE1)에 할당되며, 비트 패턴(BP)의 첫 번째 비트를 판별하는 데에 사용될 수 있다. 제14 읽기 전압(VR14)은 제2 논리 페이지(PAGE2)에 할당되며, 비트 패턴(BP)의 두 번째 비트를 판별하는 데에 사용될 수 있다. 제13 읽기 전압(VR13)은 제3 논리 페이지(PAGE3)에 할당되며, 비트 패턴(BP)의 세 번째 비트를 판별하는 데에 사용될 수 있다. 제12 읽기 전압(VR12)은 제4 논리 페이지(PAGE4)에 할당되며, 비트 패턴(BP)의 네 번째 비트를 판별하는 데에 사용될 수 있다.
도 12는 도 6, 도 8 및 도 9를 참조하여 설명된 프로그램 동작 및 도 5, 도 10 및 도 11을 참조하여 설명된 읽기 동작을 지원하는 비트 패턴들 및 비트 스트림들을 보여준다. 도 12의 상단의 그래프에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 12의 하단의 테이블은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P15)과 연관된 비트 패턴들(BP) 및 비트 스트림들(BS)을 보여준다.
예시적으로, 각 비트 스트림(BS)에서 천이점의 수는 4개 이하로 제한될 수 있다. 예를 들어, 각 메모리 셀에 N-개의 비트들이 프로그램될 때에, 각 비트 스트림(BS)의 천이점의 수는 '2^N/N'을 올림(ceil)한 값 또는 내림(floor)한 값일 수 있다. 각 비트 스트림(BS)의 천이점의 수는 각 논리 페이지에서 사용되는 읽기 전압들의 수에 해당한다. 각 논리 페이지에서 사용되는 읽기 전압들의 수가 증가하면, 각 논리 페이지의 읽기 시간이 증가한다. 각 논리 페이지에서 사용되는 읽기 전압들의 수가 감소하면, 각 논리 페이지의 읽기 시간이 감소한다. 논리 페이지들에서 사용되는 읽기 전압들의 수들이 불균형하게 할당되면, 논리 페이지 별로 읽기 시간의 편차가 증가할 수 있다. 따라서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 논리 페이지들의 읽기 전압들의 수, 즉 비트 스트림들(BS1~BS4)의 천이점들의 수를 균일하게 할당하는 프로그램 동작 및 읽기 동작을 지원함으로써, 전체적으로 향상된 읽기 속도를 제공할 수 있다.
예시적으로, 하나의 메모리 셀에 프로그램되는 비트들의 수가 N-개일 때, 전체 읽기 전압들 또는 천이점들의 수는 '2^N-1'로 나타난다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 각 비트 스트림의 천이점들의 수 또는 각 논리 페이지의 읽기 전압들의 수가 '2^N/N'을 올림한 값 또는 내림한 값으로 제한되도록 프로그램 동작 및 읽기 동작을 수행할 수 있다.
예를 들어, N이 4인 경우, 메모리 셀들에 4개의 논리 페이지들이 프로그램될 수 있다. 4개의 논리 페이지들은 서로 다른 4개의 비트 스트림들에 각각 대응할 수 있다. 4개의 비트 스트림들 중에서 하나의 비트 스트림의 읽기 전압들 또는 천이점들의 수는 3이고, 나머지 비트 스트림들 각각의 읽기 전압들 또는 천이점들의 수는 4일 수 있다. 에를 들어, N이 5인 경우, 메모리 셀들에 5개의 논리 페이지들이 프로그램될 수 있다. 5개의 논리 페이지들은 서로 다른 5개의 비트 스트림들에 대응할 수 있다. 5개의 비트 스트림들 중에서 하나의 비트 스트림의 읽기 전압들 또는 천이점들의 수는 7이고, 나머지 비트 스트림들 각각의 읽기 전압들 또는 천이점들의 수는 6일 수 있다. 따라서, 읽기 전압들의 수 또는 천이점들의 수가 논리 페이지들 또는 비트 스트림들에서 고르게 분포될 수 있다.
도 12에 도시된 바와 같이, 소거 상태(E)의 비트 패턴은 '1111'이고, 제1 프로그램 상태(P1)의 비트 패턴은 '1110'이고, 제2 프로그램 상태(P2)의 비트 패턴은 '0110'이고, 제3 프로그램 상태(P3)의 비트 패턴은 '0100'이고, 제4 프로그램 상태(P4)의 비트 패턴은 '1100'이고, 제5 프로그램 상태(P5)의 비트 패턴은 '1000'이고, 제6 프로그램 상태(P6)의 비트 패턴은 '0000'이고, 제7 프로그램 상태(P7)의 비트 패턴은 '0001'이고, 제8 프로그램 상태(P8)의 비트 패턴은 '0101'이고, 제9 프로그램 상태(P9)의 비트 패턴은 '0111'이고, 제10 프로그램 상태(P10)의 비트 패턴은 '0011'이고, 제11 프로그램 상태(P11)의 비트 패턴은 '0010'이고, 제12 프로그램 상태(P12)의 비트 패턴은 '1010'이고, 제13 프로그램 상태(P13)의 비트 패턴은 '1011'이고, 제14 프로그램 상태(P14)의 비트 패턴은 '1001'이고, 제15 프로그램 상태(P15)의 비트 패턴은 '1101'일 수 있다.
도 12에 도시된 바와 같이, 각 메모리 셀에 프로그램되는 제1 논리 페이지의 비트, 즉 제1 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제1 비트 스트림(BS1)은 '1100110000001111'일 수 있다. 각 메모리 셀에 프로그램되는 제2 논리 페이지의 비트, 즉 제2 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제2 비트 스트림(BS2)은 '1111100011000001'일 수 있다. 각 메모리 셀에 프로그램되는 제3 논리 페이지의 비트, 즉 제3 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제3 비트 스트림(BS3)은 '1110000001111100'일 수 있다. 각 메모리 셀에 프로그램되는 제4 논리 페이지의 비트, 즉 제4 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제4 비트 스트림(BS4)은 '1000000111100111'일 수 있다.
가장 높은 제15 검증 전압(VER15) 및 두 번째로 높은 제14 검증 전압(VER14)을 포함하는 가장 인접한 4개(N-개)의 검증 전압들(VER12~VER15)과 연관된 프로그램 상태들(P12~P15)에 해당하는 각 비트 스트림에 하나 또는 그보다 적은 수의 천이점이 형성된다.
가장 높은 제15 읽기 전압(VR15) 및 두 번째로 높은 제14 읽기 전압(VR14)을 포함하는 가장 인접한 4개(N-개)의 읽기 전압들(VR12~VR15)과 연관된 프로그램 상태들(P11~P15)에 해당하는 각 비트 스트림에 하나의 천이점이 형성된다. 가장 인접한 4개(N-개)의 읽기 전압들(VR12~VR15)은 하나의 메모리 셀에 프로그램된 비트 패턴의 서로 다른 비트들을 판별하는 데에 사용된다. 즉, 가장 인접한 4개(N-개)의 읽기 전압들(VR12~VR15)은 메모리 셀들에 프로그램된 서로 다른 논리 페이지들을 판별하는 데에 사용된다.
각 비트 스트림에서, 천이점들은 4개(또는 '2^N/N'을 올림한 값 또는 내림한 값)로 형성된다.
예시적으로, 도 12에서, 검증 전압들(VER1~VER15) 및 읽기 전압들(VR1~VR15)은 동일한 레벨들을 갖는 것으로 도시되어 있다. 그러나, 이는 본 발명의 기술적 사상을 간결히 설명하기 위하여 가정된 것이다. 검증 전압들(VER1~VER15) 및 읽기 전압들(VR1~VR15)의 레벨들은 서로 다르게 설정될 수 있다.
도 13은 도 12의 비트 패턴들 및 비트 스트림들에 따라 읽기 동작이 수행되는 예를 보여준다. 도 13에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다.
도 1, 도 2, 도 12 및 도 13을 참조하면, 제1 내지 제4 논리 페이지들(PAGE1~PGAE4)에서 각각 읽기 동작이 수행될 수 있다.
각 메모리 셀에 프로그램된 제1 비트에 대응하는 제1 비트 스트림(BS1)은 제2, 제4, 제6 및 제12 읽기 전압들(VR2, VR4, VR6, VR12)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제1 비트에 대응하는 제1 논리 페이지의 읽기 동작 시에, 제2, 제4, 제6 및 제12 읽기 전압들(VR2, VR4, VR6, VR12)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제2 비트에 대응하는 제2 비트 스트림(BS2)은 제5, 제8, 제10 및 제15 읽기 전압들(VR5, VR8, VR10, VR15)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제2 비트에 대응하는 제2 논리 페이지의 읽기 동작 시에, 제5, 제8, 제10 및 제15 읽기 전압들(VR5, VR8, VR10, VR15)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제3 비트에 대응하는 제3 비트 스트림(BS3)은 제3, 제9 및 제14 읽기 전압들(VR3, VR9, VR14)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제3 비트에 대응하는 제3 논리 페이지의 읽기 동작 시에, 제3, 제9 및 제14 읽기 전압들(VR3, VR9, VR14)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제4 비트에 대응하는 제4 비트 스트림(BS4)은 제1, 제7, 제11 및 제13 읽기 전압들(VR1, VR7, VR11, VR13)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제4 비트에 대응하는 제4 논리 페이지의 읽기 동작 시에, 제1, 제7, 제11 및 제13 읽기 전압들(VR1, VR7, VR11, VR13)이 순차적으로 인가될 수 있다.
가장 인접한 4개(또는 N-개)의 읽기 전압들(VR12~VR15)은 각 메모리 셀에 프로그램된 비트 패턴의 서로 다른 비트들을 판별하는 데에 사용된다. 가장 인접한 4개(또는 N-개)의 읽기 전압들(VR12~VR15)에 대응하는 프로그램 상태들(P11~P15)에서, 각 비트 스트림은 하나의 천이점을 가질 수 있다.
도 14는 도 6, 도 8 및 도 9를 참조하여 설명된 프로그램 동작 및 도 5, 도 10 및 도 11을 참조하여 설명된 읽기 동작을 지원하는 비트 패턴들 및 비트 스트림들의 응용 예를 보여준다. 도 14의 상단의 그래프에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 도 14의 하단의 테이블은 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P15)과 연관된 비트 패턴들(BP) 및 비트 스트림들(BS)을 보여준다.
예시적으로, 컨트롤러로부터 수신되는 데이터는 상태-변환(state-shaping) 인코딩된 데이터일 수 있다. 상태-변환은 에러 발생율이 높은 논리 상태의 수를 감소시키고, 다른 논리 상태들의 수를 증가시키는 인코딩일 수 있다. 예시적으로, 상태-변환은 가장 높은 프로그램 상태(P15)의 비트 패턴의 수를 감소시킬 수 있다.
도 14에서, 제15 프로그램 상태(P15)의 수가 가장 적은 것으로 도시되어 있다. 제15 프로그램 상태(P15)의 수가 감소함에 따라, 제15 프로그램 상태와 유사한 비트 패턴들을 갖는 소거 상태(E) 및 제12 내지 제14 프로그램 상태들(P12~P14)의 수 또한 감소할 수 있다.
도 14에 도시된 바와 같이 제14 및 제15 프로그램 상태들(P14, P15)의 수가 감소되면, 제15 읽기 전압(VR15)에 의해 비트 값이 판별되는 메모리 셀들의 수가 감소하며, 따라서 제15 읽기 전압(VR15)에 의해 발생하는 읽기 에러들의 수 또한 감소한다. 따라서, 제15 읽기 전압(VR15)을 제외하고, 두 번째로 높은 제14 읽기 전압(VR14)을 포함하는 가장 인접한 4개(또는 N-개)의 읽기 전압들(VR11~VR14)에 본 발명의 기술적 사상이 적용될 수 있다. 마찬가지로, 가장 높은 제15 검증 전압(VER15)을 제외하고, 가장 인접한 4개(또는 N-개)의 검증 전압들(VER11~VER14)에 본 발명의 기술적 사상이 적용될 수 있다.
예를 들어, 가장 높은 제15 검증 전압(VER15)을 제외하고, 두 번째로 높은 제14 검증 전압(VER14)을 포함하는 가장 인접한 4개(N-개)의 검증 전압들(VER11~VER14)과 연관된 프로그램 상태들(P11~P14)에 해당하는 각 비트 스트림의 비트들에 하나 또는 그보다 적은 수의 천이점이 형성된다.
가장 높은 제15 읽기 전압(VR15)을 제외하고, 두 번째로 높은 제14 읽기 전압(VR14)을 포함하는 가장 인접한 4개(N-개)의 읽기 전압들(VR11~VR14)과 연관된 프로그램 상태들(P10~P14)에 해당하는 각 비트 스트림의 비트들에 하나의 천이점이 형성된다. 가장 인접한 4개(N-개)의 읽기 전압들(VR11~VR14)은 하나의 메모리 셀에 프로그램된 비트 패턴의 서로 다른 비트들을 판별하는 데에 사용된다.
각 비트 스트림에서, 천이점들은 4개(또는 '2^N/N'을 올림한 값 또는 내림한 값)로 형성된다.
도 14에 도시된 바와 같이, 소거 상태(E)의 비트 패턴은 '1111'이고, 제1 프로그램 상태(P1)의 비트 패턴은 '0111'이고, 제2 프로그램 상태(P2)의 비트 패턴은 '0101'이고, 제3 프로그램 상태(P3)의 비트 패턴은 '0001'이고, 제4 프로그램 상태(P4)의 비트 패턴은 '1001'이고, 제5 프로그램 상태(P5)의 비트 패턴은 '1000'이고, 제6 프로그램 상태(P6)의 비트 패턴은 '0000'이고, 제7 프로그램 상태(P7)의 비트 패턴은 '0100'이고, 제8 프로그램 상태(P8)의 비트 패턴은 '0110'이고, 제9 프로그램 상태(P9)의 비트 패턴은 '0010'이고, 제10 프로그램 상태(P10)의 비트 패턴은 '0011'이고, 제11 프로그램 상태(P11)의 비트 패턴은 '1011'이고, 제12 프로그램 상태(P12)의 비트 패턴은 '1010'이고, 제13 프로그램 상태(P13)의 비트 패턴은 '1110'이고, 제14 프로그램 상태(P14)의 비트 패턴은 '1100'이고, 제15 프로그램 상태(P15)의 비트 패턴은 '1101'일 수 있다.
도 14에 도시된 바와 같이, 각 메모리 셀에 프로그램되는 제1 논리 페이지의 비트, 즉 제1 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제1 비트 스트림(BS1)은 '1000110000011111'일 수 있다. 각 메모리 셀에 프로그램되는 제2 논리 페이지의 비트, 즉 제2 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제2 비트 스트림(BS2)은 '1110000110000111'일 수 있다. 각 메모리 셀에 프로그램되는 제3 논리 페이지의 비트, 즉 제3 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제3 비트 스트림(BS3)은 '1100000011111100'일 수 있다. 각 메모리 셀에 프로그램되는 제4 논리 페이지의 비트, 즉 제4 비트의 소거 상태(E) 및 제1 내지 제15 프로그램 상태(P1~P15)에 대응하는 값들을 나타내는 제4 비트 스트림(BS4)은 '1111100000110001'일 수 있다.
예시적으로, 도 14에서, 검증 전압들(VER1~VER15) 및 읽기 전압들(VR1~VR15)은 동일한 레벨들을 갖는 것으로 도시되어 있다. 그러나, 이는 본 발명의 기술적 사상을 간결히 설명하기 위하여 가정된 것이다. 검증 전압들(VER1~VER15) 및 읽기 전압들(VR1~VR15)의 레벨들은 서로 다르게 설정될 수 있다.
도 15는 도 14의 비트 패턴들 및 비트 스트림들에 따라 프로그램 동작이 수행되는 예를 보여준다. 도 15에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다. 도 1, 도 2, 도 14 및 도 15를 참조하면, 선택된 워드 라인에 프로그램 전압(VPGM)이 인가된 후에, 제1 내지 제15 검증 전압들(VER1~VER15)이 순차적으로 인가될 수 있다.
가장 높은 제15 검증 전압(VER15)을 제외하고, 두 번째로 높은 제14 검증 전압(VER14)을 포함하는 가장 인접한 4개(또는 N-개)의 검증 전압들(VER11~VER14)이 인가되는 동안, 대응하는 비트 패턴들을 저장하는 페이지 버퍼들에서 금지 덤프가 수행될 수 있다. 가장 인접한 4개(또는 N-개)의 검증 전압들(VER11~VER14)에 대응하는 비트 패턴들의 각 비트 스트림에서 하나 또는 그보다 적은 수의 천이점이 형성될 수 있다.
도 16은 도 14의 비트 패턴들 및 비트 스트림들에 따라 읽기 동작이 수행되는 예를 보여준다. 도 16에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인에 인가되는 전압(V)을 가리킨다. 도 1, 도 2, 도 14 및 도 16을 참조하면, 제1 내지 제4 논리 페이지들(PAGE1~PGAE4)에서 각각 읽기 동작이 수행될 수 있다.
각 메모리 셀에 프로그램된 제1 비트에 대응하는 제1 비트 스트림(BS1)은 제1, 제4, 제6 및 제11 읽기 전압들(VR1, VR4, VR6, VR11)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제1 비트에 대응하는 제1 논리 페이지의 읽기 동작 시에, 제1, 제4, 제6 및 제11 읽기 전압들(VR1, VR4, VR6, VR11)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제2 비트에 대응하는 제2 비트 스트림(BS2)은 제3, 제7, 제9 및 제13 읽기 전압들(VR3, VR7, VR9, VR13)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제2 비트에 대응하는 제2 논리 페이지의 읽기 동작 시에, 제3, 제7, 제9 및 제13 읽기 전압들(VR3, VR7, VR9, VR13)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제3 비트에 대응하는 제3 비트 스트림(BS3)은 제2, 제8 및 제14 읽기 전압들(VR2, VR8, VR14)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제3 비트에 대응하는 제3 논리 페이지의 읽기 동작 시에, 제2, 제8 및 제14 읽기 전압들(VR2, VR8, VR14)이 순차적으로 인가될 수 있다.
각 메모리 셀에 프로그램된 제4 비트에 대응하는 제4 비트 스트림(BS4)은 제5, 제10, 제12 및 제15 읽기 전압들(VR5, VR10, VR12, VR15)에 대응하는 위치들에서 천이점들을 갖는다. 따라서, 각 메모리 셀에 프로그램된 제4 비트에 대응하는 제4 논리 페이지의 읽기 동작 시에, 제5, 제10, 제12 및 제15 읽기 전압들(VR5, VR10, VR12, VR15)이 순차적으로 인가될 수 있다.
가장 인접한 4개(또는 N-개)의 읽기 전압들(VR11~VR14)은 각 메모리 셀에 프로그램된 비트 패턴의 서로 다른 비트들을 판별하는 데에 사용된다. 예를 들어, 가장 인접한 4개(또는 N-개)의 읽기 전압들(VR11~VR14)은 메모리 셀들에 프로그램된 서로 다른 논리 페이지들을 판별하는 데에 사용된다. 가장 인접한 4개(또는 N-개)의 읽기 전압들(VR11~VR14)에 대응하는 프로그램 상태들(P10~P14)에서, 각 비트 스트림은 하나의 천이점을 가질 수 있다.
상술된 실시 예들에서, 각 메모리 셀에 프로그램되는 제k 비트는 제k 논리 페이지 및 제k 비트 스트림에 대응하는 것으로 설명되었다. 그러나, 각 비트, 각 논리 페이지 및 각 비트 스트림에 할당된 참조 번호들은 대상들을 식별하기 위한 용도로 사용된 것이며, 대상들의 특징들을 한정하지 않는다. 예를 들어, 각 비트, 각 논리 페이지 및 각 비트 스트림에 할당된 참조 번호들은 각 메모리 셀에 프로그램되는 순서, 어드레스에 의해 식별되는 순서 등을 한정하지 않는다.
도 17은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)가 동작 모드를 선택하는 방법을 보여주는 순서도이다. 도 1 및 도 17을 참조하면, S310 단계에서, 제어 로직(119)은 컨트롤러로부터 인코딩 정보를 수신할 수 있다.
S320 단계에서, 제어 로직(119)은 인코딩 정보가 제1 모드를 가리키는지 또는 제2 모드를 가리키는지 판별할 수 있다. 인코딩 정보가 제1 모드를 가리키면, S330 단계에서, 제어 로직(119)은 도 5 내지 도 13을 참조하여 설명된 프로그램 스킴 또는 읽기 스킴을 선택할 수 있다. 인코딩 정보가 제2 모드를 가리키면, S340 단계에서, 제어 로직(119)은 도 14 내지 도 16을 참조하여 설명된 프로그램 스킴 또는 읽기 스킴을 선택할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)는 제조되고 테스트된 후에 인코딩 정보를 수신하고, 동작 모드를 선택하여 OTP (One-Time Program) 블록에 저장할 수 있다. 이후에, 불휘발성 메모리 장치는 선택된 동작 모드에 따라 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 인코딩 정보를 수신하고, 동작 모드를 선택하여 전기 퓨즈와 같은 불휘발성 저장 매체에 저장할 수 있다. 불휘발성 메모리 장치(110)는 인코딩 정보가 다시 수신되고 불휘발성 저장 매체가 갱신될 때까지, 동작 모드를 유지할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)에 전원이 공급된 후 초기화가 수행될 때에, 불휘발성 메모리 장치(110)는 인코딩 정보를 수신하고 동작 모드를 선택할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 인코딩 정보가 수신될 때마다 동작 모드를 선택 또는 변경하도록 구성될 수 있다.
도 18은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1 및 도 18을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 도 1 내지 도 18을 참조하여 설명된 바에 따라 동작하도록 구성될 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
컨트롤러(120)은 임의화기(RND) 및 상태 변환기(SS)를 포함한다. 임의화기(RND)는 불휘발성 메모리 장치(110)에 기입될 데이터에 대해 임의화(Randomization) 및 역임의화(Derandomization)을 수행하도록 구성된다. 임의화는 불휘발성 메모리 장치(110)에 기입될 데이터의 비트 패턴들(BP)이 소거 상태(E) 및 제1 내지 제15 프로그램 상태들(P15)에 고르게 분산되도록 데이터를 변환한다. 역임의화는 임의화된 데이터를 원본 데이터로 복원한다.
상태 변환기(SS)는 불휘발성 메모리 장치(110)에 기입될 데이터에 대해 상태-변환(state-shaping) 및 복원(restoration)을 수행하도록 구성된다. 상태-변환은 가장 높은 프로그램 상태(P15)의 비트 패턴의 수가 감소하도록 데이터를 변환한다. 복원은 상태-변환이 수행된 데이터를 원본 데이터로 복원한다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 18에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 20 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
도 19은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 19를 참조하면, 컨트롤러(120)는 제1 스킴(S1) 및 제2 스킴(S2) 중에서 인코딩 스킴을 선택할 수 있다. 예를 들어, 제1 스킴(S1)은 임의화기(RND)를 이용하여 데이터를 임의화하는 것을 포함한다. 제2 스킴(S2)은 임의화기(RND)를 이용하여 데이터를 임의화하고, 임의화된 데이터를 상태 변환기(SS)를 이용하여 상태-변환 하는 것을 포함한다.
S420 단계에서, 컨트롤러(120)는 선택된 인코딩 스킴을 가리키는 인코딩 정보를 불휘발성 메모리 장치(110)로 전송할 수 있다. 도 17을 참조하여 설명된 바와 같이, 불휘발성 메모리 장치(110)는 인코딩 정보에 따라 동작 모드를 선택할 수 있다.
S430 단계에서, 컨트롤러(120)는 선택된 인코딩 스킴에 기반하여 불휘발성 메모리 장치(110)를 액세스할 수 있다.
예를 들어, 제1 스킴(S1)이 선택된 때에, 컨트롤러(120)는 불휘발성 메모리장치(110)에 기입될 데이터를 임의화기(RND)를 이용하여 임의화할 수 있다. 컨트롤러(120)는 임의화된 데이터를 불휘발성 메모리 장치(110)로 전송할 수 있다. 불휘발성 메모리 장치(110)는 도 5 내지 도 13을 참조하여 설명된 프로그램 스킴에 따라, 임의화된 데이터를 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 하나의 물리 페이지에 해당하는 데이터를 한 번에 모두 수신하고, 수신된 데이터를 한 번의 프로그램 동작을 통해 프로그램 완료할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(120)에 읽기를 요청할 수 있다. 불휘발성 메모리 장치(110)는 도 5 내지 도 13을 참조하여 설명된 읽기 스킴에 따라 데이터를 읽고, 컨트롤러(120)로 출력할 수 있다. 컨트롤러(120)는 불휘발성 메모리(110)로부터 출력된 데이터를 임의화기(END)를 이용하여 역임의화할 수 있다.
예를 들어, 제2 스킴(S2)이 선택된 때에, 컨트롤러(120)는 불휘발성 메모리장치(110)에 기입될 데이터를 임의화기(RND)를 이용하여 임의화할 수 있다. 컨트롤러(120)는 임의화된 데이터를 상태 변환기(SS)를 이용하여 상태-변환 할 수 있다. 컨트롤러(120)는 임의화 및 상태-변환된 데이터를 불휘발성 메모리 장치(110)로 전송할 수 있다. 불휘발성 메모리 장치(110)는 도 14 내지 도 16을 참조하여 설명된 프로그램 스킴에 따라, 임의화 및 상태-변환된 데이터를 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 하나의 물리 페이지에 해당하는 데이터를 한 번에 모두 수신하고, 수신된 데이터를 한 번의 프로그램 동작을 통해 프로그램 완료할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(120)에 읽기를 요청할 수 있다. 불휘발성 메모리 장치(110)는 도 14 내지 도 16을 참조하여 설명된 읽기 스킴에 따라 데이터를 읽고, 컨트롤러(120)로 출력할 수 있다. 컨트롤러(120)는 불휘발성 메모리(110)로부터 출력된 데이터를 상태-변환기를 이용하여 복원할 수 있다. 컨트롤러(120)는 복원된 데이터를 임의화기(END)를 이용하여 역임의화할 수 있다.
도 20은 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 19 및 도 20을 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 데이터 처리 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
데이터 처리 블록(124)은 불휘발성 메모리 장치(110)로 전송될 데이터 또는 불휘발성 메모리 장치(110)로부터 수신되는 데이터를 변환하도록 구성된다. 예를 들어, 데이터 처리 블록은 도 18 및 도 19를 참조하여 설명된 임의화기(RND) 및 상태 변환기(SS)를 포함할 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 데이터 처리 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
예시적으로, 컨트롤러(120)는 에러 정정 블록을 더 포함할 수 있다. 에러 정정 블록은 에러 정정을 수행할 수 있다. 에러 정정 블록은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록은 버스(121)에 연결되거나, 또는 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 21을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다. 스토리지 장치(1300)는 본 발명의 실시 예들에 따른 스토리지 장치(100)를 포함할 수 있다. 스토리지 장치(1300)가 본 발명의 실시 예들에 따른 스토리지 장치를 포함하면, 호스트 장치가 스토리지 장치(1300)를 액세스하는 속도가 향상되고, 호스트 장치가 스토리지 장치(1300)에 기입한 데이터의 신뢰성이 향상된다. 따라서, 컴퓨팅 시스템(1000)의 속도 및 신뢰성이 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치 110; 불휘발성 메모리 장치
111; 메모리 셀 어레이 113; 행 디코더 회로
115; 페이지 버퍼 회로 PFC; 패스-페일 체크 회로
117; 데이터 입출력 회로 119; 제어 로직 회로
120; 컨트롤러 121; 버스
122; 프로세서 123; 랜덤 액세스 메모리
124; 데이터 처리 블록 125; 호스트 인터페이스
126; 버퍼 제어 회로 127; 메모리 인터페이스
RND; 임의화기 SS; 상태 변환기
130; 랜덤 액세스 메모리(RAM) 1000; 컴퓨팅 장치
1100; 프로세서 1200; 랜덤 액세스 메모리
1300; 스토리지 장치 1400; 모뎀
1500; 사용자 인터페이스

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 읽기 동작 시에 선택된 워드 라인에 읽기 전압들을 인가하도록 구성되는 행 디코더 회로; 그리고
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 선택된 워드 라인에 연결된 메모리 셀들의 'N'개(N은 양의 정수)의 논리 페이지들의 각각에 대한 읽기 동작 시에, 인접한 레벨들을 갖는 'N'개의 읽기 전압들 중 대응하는 하나의 읽기 전압이 인가되고, 나머지 'N-1'개의 읽기 전압들은 인가되지 않고,
    상기 'N'개의 읽기 전압들은 두 번째로 높은 레벨, 세 번째로 높은 레벨, 네 번째로 높은 레벨, 그리고 다섯 번째로 높은 레벨을 갖는 읽기 전압들을 포함하고, 그리고
    상기 'N'개의 논리 페이지들 중 가장 높은 레벨을 갖는 읽기 전압에 의해 읽혀지는 논리 페이지는 상기 두 번째로 높은 레벨, 상기 세 번째로 높은 레벨, 그리고 상기 네 번째로 높은 레벨을 갖는 읽기 전압들 중 하나의 읽기 전압에 의해 읽혀지는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 'N'개의 논리 페이지들 중에서 서로 다른 논리 페이지들에 대한 읽기 동작들을 수행할 때에, 상기 행 디코더 회로는 상기 'N'개의 읽기 전압들 중 서로 다른 읽기 전압들을 각각 상기 선택된 워드 라인에 인가하도록 구성되는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 'N'개의 논리 페이지들 각각에 대한 읽기 동작 시에, 상기 행 디코더 회로는 '(2^N)/N'의 올림값 또는 내림값 이하의 읽기 전압들을 상기 선택된 워드 라인에 인가하도록 구성되는 불휘발성 메모리 장치.
  4. 제1 항에 있어서,
    외부 장치로부터 수신되는 정보에 따라, 상기 'N'개의 읽기 전압들이 결정되는 불휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 메모리 셀 어레이는 3차원 구조를 갖고,
    상기 복수의 메모리 셀들은 전하 포획층을 포함하는 불휘발성 메모리 장치.
  6. 제5 항에 있어서,
    상기 복수의 메모리 셀들은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 장치.
  7. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 워드 라인들을 통해 상기 메모리 셀 어레이에 연결되고, 프로그램 시에 선택된 워드 라인에 프로그램 전압을 인가하고, 검증 시에 상기 선택된 워드 라인에 검증 전압들을 인가하도록 구성되는 행 디코더 회로; 그리고
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로를 포함하고,
    상기 페이지 버퍼 회로는 상기 비트 라인들에 각각 대응하는 페이지 버퍼들을 포함하고,
    각 페이지 버퍼는 상기 프로그램 시에 대응하는 메모리 셀에 기입될 'N'개의 비트들(N은 양의 정수)에 따라 대응하는 제1 비트 라인에 전압을 인가하고, 상기 검증 시에 상기 제1 비트 라인의 전압에 따라 상기 'N'개의 비트들을 선택적으로 갱신하도록 구성되고,
    상기 검증 시에 인접한 레벨들을 갖는 'N'개의 검증 전압들이 상기 선택된 워드 라인에 순차적으로 인가되는 동안, 상기 'N'개의 비트들에 의해 형성되는 비트 패턴들 중에서 'N'개의 비트 패턴들을 저장하는 제1 페이지 버퍼들이 갱신되고,
    상기 'N'개의 검증 전압들이 인가되는 순서에 따라, 상기 제1 페이지 버퍼들에 저장된 상기 'N'개의 비트 패턴들에서 동일한 위치의 비트들은 하나 또는 그보다 적은 천이점(transition point)을 갖고,
    상기 'N'개의 검증 전압들은 두 번째로 높은 레벨, 세 번째로 높은 레벨, 네 번째로 높은 레벨, 그리고 다섯 번째로 높은 레벨을 갖는 검증 전압들을 포함하고, 그리고
    상기 제1 페이지 버퍼들 중 가장 높은 레벨을 갖는 검증 전압에 의해 갱신되는 제2 페이지 버퍼들은 상기 두 번째로 높은 레벨, 상기 세 번째로 높은 레벨, 그리고 상기 네 번째로 높은 레벨을 갖는 검증 전압들 중 하나의 검증 전압에 갱신되는 불휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 검증 시에 상기 행 디코더가 상기 선택된 워드 라인에 상기 검증 전압을 인가할 때에, 상기 검증 전압과 연관된 비트 패턴을 저장하는 제3 페이지 버퍼들에서 상기 제3 페이지 버퍼들과 연관된 제2 비트 라인들의 전압들에 따라 상기 비트 패턴이 갱신되는 불휘발성 메모리 장치.
  9. 제8 항에 있어서,
    각 제2 비트 라인의 전압이 오프-셀을 가리킬 때에, 대응하는 제3 페이지 버퍼의 비트 패턴이 갱신되고,
    각 제2 비트 라인의 전압이 온-셀을 가리킬 때에, 대응하는 제3 페이지 버퍼의 비트 패턴이 갱신되지 않는 불휘발성 메모리 장치.
  10. 제7 항에 있어서,
    상기 'N'개의 검증 전압들 중 첫 번째 검증 전압에 대응하는 비트 패턴의 첫 번째 비트는 제1 값이고, 상기 'N'개의 검증 전압들 중 'N'번째 검증 전압에 대응하는 비트 패턴의 첫 번째 비트는 상기 제1 값과 다른 제2 값인 불휘발성 메모리 장치.
  11. 제7 항에 있어서,
    상기 'N'개의 검증 전압들이 인가되는 순서에 따라 상기 'N'개의 비트 패턴들의 비트들은 각 비트 패턴 내에서의 위치에 따라 'N'개의 비트 스트림들을 형성하고,
    각 비트 스트림은 'N'개 이하의 천이점을 갖는 불휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 천이점은 각 비트 스트림에서 비트들의 값이 변화하는 포인트인 불휘발성 메모리 장치.
  13. 제11 항에 있어서,
    각 비트 스트림은 (2^N)/N 의 올림값 또는 내림값 이하의 천이점을 갖는 불휘발성 메모리 장치.
  14. 삭제
  15. 제7 항에 있어서,
    상기 메모리 셀들은 소거 상태 및 제1 내지 제15 프로그램 상태들을 갖도록 프로그램되고,
    상기 'N'개의 비트들 중 제1 비트는 상기 소거 상태 및 상기 제1 내지 제15 프로그램 상태들의 순서에 따라 순차적으로 '1, 0, 0, 0, 1, 1, 0, 0, 0, 0, 0, 1, 1, 1, 1, 1'의 값을 갖고,
    상기 'N'개의 비트들 중 제2 비트는 상기 소거 상태 및 상기 제1 내지 제15 프로그램 상태들의 순서에 따라 순차적으로 '1, 1, 1, 0, 0, 0, 0, 1, 1, 0, 0, 0, 0, 1, 1, 1'의 값을 갖고,
    상기 'N'개의 비트들 중 제3 비트는 상기 소거 상태 및 상기 제1 내지 제15 프로그램 상태들의 순서에 따라 순차적으로 '1, 1, 0, 0, 0, 0, 0, 0, 1, 1, 1, 1, 1, 1, 0, 0'의 값을 갖고,
    상기 'N'개의 비트들 중 제4 비트는 상기 소거 상태 및 상기 제1 내지 제15 프로그램 상태들의 순서에 따라 순차적으로 '1, 1, 1, 1, 1, 0, 0, 0, 0, 0, 1, 1, 0, 0, 0, 1'의 값을 갖는 불휘발성 메모리 장치.
  16. 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 불휘발성 메모리 장치가 'N'개의 페이지 데이터를 수신하는 단계; 그리고
    상기 'N'개의 페이지 데이터를 이용하여, 상기 불휘발성 메모리 장치의 메모리 셀들을 소거 상태 및 제1 내지 제'(2^N)-1' 프로그램 상태들로 프로그램하는 단계를 포함하고,
    상기 소거 상태 및 상기 제1 내지 제'(2^N)-1' 프로그램 상태들에 대응하는 각 페이지 데이터의 각 비트 값의 비트 스트림은 '(2^N)/N' 의 올림값 또는 내림값 이하의 천이점을 갖고,
    인접한 'N'개의 프로그램 상태들에서 상기 비트 스트림은 하나 또는 그보다 적은 천이점을 갖고,
    상기 'N'개의 프로그램 상태들은 상기 제'(2^N)-5' 내지 제'(2^N)-2' 프로그램 상태들을 포함하고, 그리고
    상기 제'(2^N)-2' 및 제'(2^N)-1' 프로그램 상태들에 대응하는 천이점을 갖는 비트 스트림은 상기 제'(2^N)-5' 내지 제'(2^N)-2' 프로그램 상태들에서 하나의 천이점을 더 갖는 동작 방법.
  17. 삭제
  18. 삭제
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