CN107039072B - 非易失性存储器设备和非易失性存储器设备的操作方法 - Google Patents

非易失性存储器设备和非易失性存储器设备的操作方法 Download PDF

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Abstract

一种非易失性存储器设备，包括：存储单元阵列，包括多个存储单元；行译码器电路，通过多个字线连接到存储单元阵列；以及页面缓冲器电路，通过位线连接到存储单元阵列。在读操作期间，行译码器电路向所选择的字线施加读电压。在关于连接到所选择的字线的存储单元的N个逻辑页面(N为正整数)中的每个所执行的读操作期间，行译码器电路向所选择的字线施加邻近的N个读电压当中的一读电压，而不向所选择的字线施加邻近的N个读电压当中的其他读电压。邻近的N个读电压包括读电压当中的第二高的读电压。

Description

非易失性存储器设备和非易失性存储器设备的操作方法
对相关申请的交叉引用
要求于2015年12月7日向韩国知识产权局提交的第10-2015-0173273号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体并入于此。
技术领域
本文的发明构思涉及半导体存储器，并且更具体地，涉及非易失性存储器设备及其操作方法。
背景技术
存储设备可以指代在诸如计算机、智能电话、智能平板设备等的主机设备的控制下存储数据的任何设备。硬盘驱动(HDD)是能够在磁盘上存储数据的存储设备。固态驱动(SDD)、存储卡等是能够在半导体存储器——具体地，非易失性存储器——中存储数据的存储设备的示例。
非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器设备、相变RAM(PRAM)、磁RAM(MRAM)、电阻性RAM(PRAM)、铁电RAM(FRAM)等。
随着半导体制造技术的发展，与存储设备通信的主机设备——诸如，计算机、智能电话、智能平板设备等——的操作速度持续提高。在存储设备中所使用的以及被主机设备使用的内容的容量(volume)持续增加。由于这些原因，对于具有提高的操作速度的存储设备的需求持续地呈上升趋势。
随着半导体制造技术的发展，存储设备的整合程度和容量持续增加。这样高度的整合使得可以降低存储设备的制造成本。然而，高度的整合使得存储设备的尺寸缩减和结构改变成为必然。结果，已经出现了损坏在存储设备中所存储的数据的各种新的问题和难题，从而降低了存储设备可靠性。寻求能够提高存储设备的可靠性的方法和设备。
发明内容
本发明构思的实施例提供了一种具有提高的速度和可靠性的非易失性存储器设备及其操作方法。
本发明构思的实施例提供了一种非易失性存储器设备，包括：存储单元阵列，包括多个存储单元；行译码器电路，通过多个字线连接到存储单元阵列并且被配置为在读操作期间向所选择的字线施加读电压；以及页面缓冲器电路，通过位线连接到存储单元阵列。在关于连接到所选择的字线的存储单元的N个逻辑页面(N为正整数)中的每个所执行的读操作期间，行译码器电路被配置为向所选择的字线施加邻近的N个读电压当中的一读电压，而不向所选择的字线施加邻近的N个读电压当中的其他读电压。邻近的N个读电压包括读电压当中的第二高的读电压。
本发明构思的实施例提供了一种非易失性存储器设备，包括：存储单元阵列，包括多个存储单元；行译码器电路，通过多个字线连接到存储单元阵列，以及被配置为在编程操作期间向所选择的字线施加编程电压并且在验证操作期间向所选择的字线施加读电压。页面缓冲器电路通过位线连接到存储单元阵列。页面缓冲器电路包括分别地连接到位线的页面缓冲器。每个页面缓冲器被配置为：在编程操作期间，基于要被写入存储单元的N个比特(N为正整数)来向位线当中的各自不同的第一位线施加电压，并且在验证操作期间，基于各自不同的第一位线的电压变化来选择性地对N个位线进行更新。当在验证操作期间邻近的电平(level)的N个验证电压被顺序地施加到所选择的字线的同时，对存储通过N个比特所形成的比特模式当中的N个比特模式的页面缓冲器当中的第一页面缓冲器进行更新。在第一页面缓冲器中所存储的N个比特模式中，从最低有效位(LSB)到最高有效位(MSB)中的同一位置的比特根据施加N个验证电压的顺序而具有单一转变点或不具有转变点。N个验证电压包括第二高的验证电压。
本发明构思的实施例提供了一种操作非易失性存储器设备的方法，该方法包括：在非易失性存储器设备处接收N个页面数据，并且通过使用N个页面数据来将非易失性存储器设备的存储单元编程到擦除状态以及第一编程状态至第(2N-1)编程状态。与擦除状态以及第一编程状态至第2N-1编程状态相对应的N个页面数据当中的每个页面数据的比特值的比特流具有小于或等于上限的数量的转变点，该上限与封顶值2N/N相对应。比特值的比特流在包括彼此邻近的N个编程状态的区域中具有单一转变点或不具有转变点。彼此邻近的N个编程状态包括第2N-2个编程状态。
附图说明
参考附图、根据下面的说明，以上和其他目的和特征将变得明显，其中，除非另外指明，否则贯穿附图相同的附图标记指代相同的部件，并且在附图中，
图1示出了根据本发明构思的实施例的非易失性存储器设备的框图；
图2示出了根据本发明构思的实施例的存储块的电路图；
图3示出了当存储单元MC被编程时存储单元MC的阈值电压及其逻辑状态的图；
图4示出了由于保持(retention)问题图3的阈值电压分布的改变的图；
图5示出了根据本发明构思的实施例的在其中对存储单元进行编程的示例；
图6示出了与编程操作相关联的阈值电压分布和比特流；
图7示出了根据本发明构思的实施例的页面缓冲器电路的框图；
图8示出了根据本发明构思的实施例的在其中非易失性存储器设备执行编程操作的方法的流程图；
图9示出了在其中根据图8的编程方法来执行编程操作的示例；
图10示出了根据本发明构思的实施例的在其中执行非易失性存储器设备的读操作的方法的流程图；
图11示出了图10的读操作的示例的图；
图12示出了支持参考图6、图8和图9所描述的编程操作以及参考图5、图10和图11所描述的读操作的比特模式和比特流的图；
图13示出了根据图12的比特模式和比特流所执行的读操作的示例；
图14示出了支持参考图6、图8和图9所描述的编程操作以及参考图5、图10和图11所描述的读操作的比特模式和比特流的应用；
图15示出了根据图14的比特模式和比特流所执行的编程操作的示例的图；
图16示出了根据图14的比特模式和比特流所执行的读操作的示例的图；
图17示出了根据本发明构思的实施例的在其中非易失性存储器设备选择操作模式的方法的流程图；
图18示出了根据本发明构思的实施例的存储设备的框图；
图19示出了根据本发明构思的实施例的存储设备的操作方法的流程图；
图20示出了根据本发明构思的实施例的控制器的框图；以及
图21示出了根据本发明构思的实施例的计算设备的框图。
具体实施方式
图1示出了根据本发明构思的实施例的非易失性存储器设备110的框图。参考图1，非易失性存储器设备110包括存储单元阵列111、行译码器电路113、页面缓冲器电路115、通过/失败检查电路PFC 116、数据输入/输出电路117以及控制逻辑电路119。
存储单元阵列111可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每个可以包括多个存储单元。存储块BLK1至BLKz中的每个可以通过至少一个串选择线SSL、多个字线WL以及至少一个接地选择线GSL连接到行译码器电路113。存储块BLK1至BLKz中的每个可以通过多个位线BL连接到页面缓冲器电路115。存储块BLK1至BLKz可以公共地连接到多个位线BL。存储块BLK1至BLKz中的存储单元可以具有相同的结构。
在实施例中，存储块BLK1至BLKz中的每个可以是擦除操作的单位。存储单元阵列111中的存储单元可以被存储块擦除。一存储块中的存储单元可以被同时擦除。在其他实施例中，每个存储块可以被分割为多个子块，并且可以通过以子块为单位来完成擦除。
在实施例中，存储块BLK1至BLKz中的每个可以包括通过块地址来区分的物理存储空间。字线WL中的每个可以与通过行地址来区分的物理存储空间相对应。位线BL中的每个可以与通过列地址来区分的物理存储空间相对应。
在实施例中，每个存储块可以包括多个物理页面，多个物理页面中的每个包括多存储单元。物理页面可以指代编程单位。物理页面的存储单元可以被同时编程。物理页面可以包括两个或更多个逻辑页面。要被编程到物理页面的存储单元中的比特可以构成逻辑页面。要被编程到物理页面的存储单元中的第一比特可以构成第一逻辑页面。要被编程到物理页面的存储单元中的第K(K为正整数)比特可以构成第k逻辑页面。
行译码器电路113可以通过至少一个接地选择线GSL、多个字线WL以及至少一个串选择线SSL连接到存储单元阵列111。行译码器电路113可以响应于控制逻辑电路119的控制来进行操作。行译码器113可以对通过输入/输出信道从控制器所接收到的地址进行译码，并且可以基于译码的地址来控制要被施加到至少一个串选择线SSL、字线WL以及至少一个接地选择线GSL的电压。
例如，在编程操作期间，行译码器电路113可以向根据地址所选择的存储块中的被选择的字线施加编程电压，并且向所选择的存储块中的未被选择的字线施加通过电压。在读操作期间，行译码器电路113可以向根据地址所选择的存储块中的被选择的字线施加选择读电压，并且向所选择的存储块中的未被选择的字线施加非选择读电压。在擦除操作期间，行译码器电路113可以向根据地址所选择的存储块中的字线施加擦除电压(例如，接地电压，或者其电平与接地电压的电平相似的低电压)。
页面缓冲器电路115可以通过多个位线BL连接到存储单元阵列111。页面缓冲器电路115可以通过多个数据线DL连接到数据输入/输出电路117。页面缓冲器电路115可以响应于控制逻辑电路119的控制进行操作。
在编程操作期间，页面缓冲器电路115可以存储要被编程到存储单元中的数据。页面缓冲器115可以基于所存储的数据向位线BL施加电压。例如，页面缓冲器115可以充当写入驱动器。在读操作或验证读操作期间，页面缓冲器电路115可以感测位线BL上的电压并且可以存储所感测的结果。例如，页面缓冲器电路115可以充当感测放大器。
在验证读操作之后，通过/失败检查电路PFC 116可以从页面缓冲器电路115接收所感测的结果。通过/失败检查电路PFC 116可以基于所接收到的所感测的结果来将编程的状态确定为通过或失败。例如，在编程验证读操作期间，页面缓冲器电路115可以对接通单元(on-cell)的数量进行计数。当接通单元的数量大于或等于阈值时，通过/失败检查电路PFC 116可以确定失败。当接通单元的数量小于阈值时，通过/失败检查电路PFC 116可以确定通过。例如，在擦除验证读操作期间，通过/失败检查电路PFC 116可以对关断单元(off-cell)的数量进行计数。当关断单元的数量大于或等于阈值时，通过/失败检查电路PFC 116可以确定失败。当关断单元的数量小于或等于阈值时，通过/失败检查电路PFC 116可以确定通过。通过/失败确定结果可以被传送到控制逻辑电路119。
数据输入/输出电路117可以通过多个数据线DL连接到页面缓冲器电路115。数据输入/输出电路117可以通过输入/输出信道将由页面缓冲器电路115所读取的数据输出到控制器，并且可以将通过输入/输出信道从控制器所接收到的数据传送到页面缓冲器电路115。
控制逻辑电路119可以通过输入/输出信道从控制器接收命令，并且可以通过控制信道从其接收控制信号。控制逻辑电路119可以响应于控制信号接收通过输入/输出信道所接收的命令，可以向行译码器电路113路由通过输入/输出信道所接收到的地址，以及可以向数据输入/输出电路117路由通过输入/输出信道所接收到的数据。控制逻辑电路119可以对所接收到的命令进行译码，并且可以基于译码的命令来控制非易失性存储器设备110。
在控制逻辑电路119的控制下，可以对于每个存储块的存储单元执行编程操作、擦除操作以及读操作。编程操作可以包括多个程序循环。可以重复程序循环，直到编程操作被确定为通过为止。
每个编程循环可以包括编程部分和验证部分。在编程部分中，页面缓冲器电路115可以基于要被编程的数据向位线BL施加电压。例如，接地电压或者其电平与接地电压的电平类似的低电压可以被施加到与其阈值电压需要增加的存储单元相对应的位线，并且电源电压或者其电平与电源电压的电平类似的正电压可以被施加到其阈值电压不需要增加的存储单元(例如，要被禁止编程的存储单元)。行译码器113可以向连接到所选择的存储单元的字线施加编程电压，并且可以向剩余的字线施加通过电压。在验证部分中，可以对在编程部分中所执行的编程操作的结果进行验证。验证部分可以包括验证读操作和通过/失败确定操作。在验证读操作期间，页面缓冲器电路115可以向位线BL或与要被验证的存储单元相对应的位线施加电源电压或者其电平与电源电压的电平类似的正电压。行译码器113可以向连接到要被验证的存储单元的字线施加验证电压，并且可以分别地向剩余的字线施加读通过电压。验证读操作的结果可以通过页面缓冲器电路115来感测，并且所感测的结果可以被传送到通过/失败检查电路PFC 116。在通过/失败确定操作期间，通过/检查电路PFC可以基于验证读操作的结果来确定编程的通过或失败。
就操作而言，读操作可以类似于验证读操作。在读操作期间，页面缓冲器电路115可以向与位线BL或与要被验证的存储单元相对应的位线施加电源电压或者其电平与电源电压的电平类似的正电压。行译码器113可以向连接到要被读取的存储单元的字线施加读电压，并且可以向剩余的字线施加读通过电压。读操作的结果可以通过页面缓冲器电路115来感测，并且可以通过数据输入/输出电路117被输出。
图2示出了根据本发明构思的实施例的存储块BLKa的电路图。参考图2，存储块BLKa包括多个单元串CS11至CS21以及CS12至CS22。可以沿着行方向和列方向排列多个单元串CS11至CS21以及CS12至CS22，以构成行和列。
例如，沿着行方向所排列的单元串CS11和CS12可以构成第一行，而沿着行方向所排列的单元串CS21和CS22可以构成第二行。沿着列方向所排列的单元串CS11和CS21可以构成第一列，而沿着行方向所排列的单元串CS12和CS22可以构成第二列。
每个单元串可以包括多个单元晶体管。在每个单元串中，单元晶体管可以包括接地选择晶体管GST、存储单元MC1至MC6以及串选择晶体管SSTa和SSTb。每个单元串中的接地选择晶体管GST、存储单元MC1至MC6以及串选择晶体管SSTa和SSTb可以堆叠在与以下平面(例如，存储块BLKa的基底上的平面)垂直的高度方向上：在该平面上，沿着行和列来排列单元串CS11至CS21以及CS12至CS22。
每个单元晶体管可以是电荷捕获(charge trap)类型单元晶体管，其阈值电压根据在其绝缘层中所捕获的电荷的量而改变。
最低接地选择晶体管GST的源极可以公共地连接到公共源极线CSL。
在第一行中的单元串CS11和CS12的接地选择晶体管的控制栅极可以公共地连接到接地选择线GSL1，而在第二行中的单元串CS11和CS22的接地选择晶体管GST的控制栅极可以公共地连接到接地选择线GSL2。即，不同行中的单元串可以连接到不同的接地选择线。
被放置在从基底(或接地选择晶体管GST)起相同高度(或次序)处的存储单元的控制栅极公共地连接到一字线。被放置在不同高度(或次序)处的存储单元的控制栅极连接到不同的字线WL1至WL6。例如，存储单元MC1可以公共地连接到字线WL1。存储单元MC2可以公共地连接到字线WL2。存储单元MC3可以公共地连接到字线WL3。存储单元MC4可以公共地连接到字线WL4。存储单元MC5可以公共地连接到字线WL5。存储单元MC6可以公共地连接到字线WL6。
不同行中的单元串可以连接到不同的串选择线。具有相同高度(或次序)的并且属于同一行的单元串的串选择晶体管可以连接到相同的串选择线。具有不同高度(或次序)的并且属于同一行的单元串的串选择晶体管可以连接到不同的串选择线。
在实施例中，同一行中的单元串的串选择晶体管可以公共地连接到串选择线。例如，第一行中的单元串CS11和CS12的串选择晶体管SSTa和SSTb可以公共地连接到一串选择线。第二行中的单元串CS21和CS22的串选择晶体管SSTa和SSTb可以公共地连接到一串选择线。
单元串CS11至CS21以及CS12至CS22的列可以分别地连接到不同的位线BL1和BL2。例如，第一列中的单元串CS11和CS21的串选择晶体管SSTb可以公共地连接到位线BL1。第二列中的单元串CS12和CS22的串选择晶体管SSTb可以公共地连接到位线BL2。
在存储块BLKa中，被放置在相同高度处的每个平面的存储单元可以构成物理页面。物理页面可以指通过其存储单元MC1至MC6被写和读的单位。例如，存储块BLKa的一个平面可以通过串选择线SSL1a、SSL1b、SSL2a以及SSL2b来选择。当导通电压被供给到串选择线SSL1a和SSL1b并且截止电压被供给到串选择线SSL2a和SSL2b时，在第一平面中的单元串CS11和CS12可以连接到位线BL1和BL2。即，第一平面可以被选择。当导通电压被供给到串选择线SSL2a和SSL2b并且截止电压被供给到串选择线SSL1a和SSL1b时，在第二平面中的单元串CS21和CS22可以连接到位线BL1和BL2。即，第二平面可以被选择。在所选择的平面中，存储单元MC的行可以通过字线WL1至WL6来选择。在所选择的行中，选择电压可以被施加到第二字线WL2，并且非选择电压可以被施加到剩余的字线WL1和WL3至WL6。即，与第二平面的第二字线WL2相对应的物理页面可以通过调整串选择线SSL1a、SSL1b、SSL2a和SSL2b以及字线WL1至WL6的电压来选择。可以对于所选择的物理页面中的存储单元MC2来执行写操作或读操作。
例如，在每个存储单元MC处可以写入两个或更多个比特。逻辑页面可以包括在属于物理页面的存储单元处写入的比特。在属于物理页面的存储单元处写入的第一比特可以构成第一逻辑页面。在属于物理页面的存储单元处写入的第N个比特可以构成第N逻辑页面。逻辑页面可以指根据其来访问数据的单位。当对于物理页面执行读操作时，可以通过逻辑页面来访问数据。
在实施例中，物理页面中的存储单元可以与至少三个逻辑页面相对应。例如，k个比特(k是为2或更大的整数)可以被编程到存储单元中。在物理页面的存储单元中，在每个存储单元MC中所编程的k个比特可以分别地形成k个逻辑页面。
如上所述，存储块BLKa可以包括三维存储阵列。3D存储器阵列整体地形成在存储单元MC的阵列的一个或多个物理级中，该存储单元MC的阵列具有被布置在硅基底之上的有源区以及与这些存储单元MC的操作相关联的电路。与存储单元MC的操作相关联的电路可以位于这样的基底之上或之内。术语“整体的”意味着阵列的每个级的层(layer)直接地沉积在3D存储器阵列的每个底级(underlying level)的层上。
在本发明构思的实施例中，3D存储器阵列包括垂直NAND串(或单元串)，其被垂直地定向使得至少一个存储单元位于另一个存储单元之上。至少一个存储单元MC可以包括电荷捕获层。每个垂直NAND串还可以包括被放置在存储单元MC之上的至少一个选择晶体管。该至少一个选择晶体管可以具有与存储单元MC相同的结构并且与存储单元MC一致地形成。
可以在美国专利US 7,679,133号、US 8,553,466号、US 8,654,587号和US 8,559,235号以及美国专利公开US 2011/0233648号中公开在其中以多个级来构建3D存储器阵列并且共享级之间的字线或位线的组成。所公开的专利通过引用并入本发明。
图3示出了当存储单元MC被编程时存储单元MC的阈值电压及其逻辑状态的图。在图3中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。在以下描述的本实施例中，可以假定4个比特被编程到存储单元中。然而，在其他实施例中N(N为正整数)个比特可以被编程到储存单元中。
参考图2和图3，根据要被编程在每个存储单元中的四个(或N个)比特，可以形成与24(或2N)相对应的十六个不同的比特模式。十六个不同的模式可以分别地被映射到包括擦除状态E以及第一编程状态P1至第十五编程状态P15的状态。擦除状态E以及第一编程状态P1至第十五编程状态P15中的每个可以根据每个存储单元MC的阈值电压Vth来区分。
例如，其阈值电压低于第一读电压VR1的存储单元MC可以被确定为具有擦除状态E。其阈值电压高于或等于第一读电压VR1并且低于第二读电压VR2的存储单元MC可以被确定为处于编程状态P1。类似地，其阈值电压大于或等于第k读电压VRk(k是大于等于并且小于15的整数)并且低于第k+1读电压VRk+1的存储单元可以被确定为处于编程状态Pk。其阈值电压高于第15读电压VR15的存储单元MC可以被确定为处于编程状态P15。
被编程的存储单元MC会经历保持问题。保持问题会意味着被编程的存储单元MC的阈值电压随着时间的经过而降低。将参考图4来描述在存储单元处发生的保持问题。
图4示出了由于保持问题图3的阈值电压分布的改变的图。在图4中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。与图3相比，图4示出了关注于第十二编程状态P12至第十五编程状态P15的阈值电压Vth的降低。
在实施例中，可以通过在存储单元MC的电荷捕获层中捕获电子来对存储单元MC进行编程。随着被捕获的电子的量变大，存储单元MC的阈值电压变得更高。即，随着存储单元的阈值电压增加，在其中所捕获的电子的量增加。随着在存储单元中捕获的电子的量增加，从其泄漏的电子的量可能也增加。由于这个原因，与第一编程状态P1至第十一编程状态P11相比，在第十二编程状态P12至第十五编程状态P15的存储单元MC中，保持问题可能更加严重。
保持问题可能使得存储单元MC的阈值电压变得低于相对应的读电压，从而导致读错误。由于保持问题，关于第十二编程状态P12至第十五编程状态P15的读错误就数量而言可能多于关于第一编程状态P1至第十一编程状态P11的读错误。
图5示出了根据本发明构思的实施例的在其中对存储单元MC进行编程的示例。在图5中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。
参考图2和图5，被编程到存储单元中的四个(或N个)比特可以形成比特模式BP。例如，包括擦除状态E以及第一编程状态P1至第十五编程状态P15的状态的十六个状态可以与十六个不同的比特模式BP相对应。
要被编程到每个存储单元中的四个(或N个)比特当中的、根据擦除状态E以及第一编程状态P1至第十五编程状态P15的状态而变化的第一比特的值可以构成第一比特流BS1。要被编程到每个存储单元中的四个(或N个)比特当中的、根据擦除状态E以及第一编程状态P1至第十五编程状态P15的状态而变化的第k(k为1与4或1与N之间的整数)比特的值可以构成第k比特流BSk。
与擦除状态E以及第一编程状态P1至第十编程状态P10相关联的比特模式BP与关于图5所公开的本发明构思的技术特征不相关，并且因此可以省略其描述。在第十一编程状态P11至第十五编程状态P15的比特模式BP中所表示的第一值V1可以具有为“0”或“1”的值，而第二值V2可以与第一值V1不同并且具有为“0”或“1”的值。
对于比特模式BP的不同的比特可以分别地使用包括为最高的电平的第十五读电压VR15以及为第二高的电平的第十四读电压VR14的最近邻的四个(或N个)读电压，即，第十二读电压VR12至第十五读电压VR15。例如，第十五读电压VR15可以被用于确定比特模式BP的第一比特是否具有第一值V1和第二值V2中的任何一个。第十四读电压VR14可以被用于确定比特模式BP的第二比特具有第一值V1还是第二值V2。第十三读电压VR13可以被用于确定比特模式BP的第三比特具有第一值V1还是第二值V2。第十二读电压VR12可以被用于确定比特模式BP的第四比特具有第一值V1还是第二值V2。
换言之，第一比特流BS1至第四比特流BS4中的每个可以被设置为在与包括为第二高的电平的第十四读电压VR14的最近邻的四个(或N个)读电压VR12至VR15相关联的编程状态P11至P15处具有转变点。转变点可以指示在其处值从第二值V2改变到第一值V1的点。编程状态P11至P15之间的转变点通过图5的下部中的实线来指示。
要被编程到物理页面的存储单元MC中的比特模式BP的第一比特可以构成第一逻辑页面。要被编程到物理页面的存储单元MC中的比特模式BP的第k(k为1与4或1与N之间的整数)比特可以构成第k逻辑页面。非易失性存储器设备110的控制器(参考图1)可以通过逻辑页面来检测和校正错误。如图5中所示，当第十二读电压VR12至第十五读电压VR15被用于区分比特模式BP的不同比特(或值)时，或者当每个比特流BS在与第十二读电压VR12至第十五读电压VR15相关联的编程状态P11至P15处具有转变点时，用于确定第十一编程状态P11至第十五编程状态P15的读操作可以被分布在第一逻辑页面至第四(或第N)逻辑页面中。即，当非易失性存储器设备110被实施为基于图5中所示的方法来执行读操作时，可以通过逻辑页面来分布在其中错误发生的可能性高的读操作，从而防止突发错误。这可以意味着提高了非易失性存储器设备110的可靠性。
为了基于图5中所示的方法来执行读操作，非易失性存储器设备110可以被配置为执行适合于图5中所示的方法的编程操作。将参考图6来描述非易失性存储器设备110的编程。
图6示出了与编程操作相关联的阈值电压分布和比特流BS。在图6顶部的曲线图中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。在图6的底部处的表格示出了与擦除状态E以及第一编程状态P1至第十五编程状态P15相关联的比特模式BP和比特流BS。
在编程操作期间，要被编程到第一编程状态P1的存储单元MC可以被控制为具有高于第一验证电压VER1的阈值电压Vth。在编程操作期间，要被编程到第k编程状态Pk的存储单元MC可以被控制为具有高于第k验证电压VERk的阈值电压Vth。即，要被编程到第k编程状态Pk的存储单元MC当中的具有低于第k验证电压VERk的阈值电压的存储单元MC可以被编程，而要被编程到第k编程状态Pk的存储单元MC当中的具有高于第k验证电压VERk的阈值电压的存储单元MC可以被禁止编程。
在施加包括为第二高的电平的第十四验证电压VER14和为最高的电平的第十五验证电压VER15的四个(或N个)验证电压VER12至VER15的同时，可以对与第十二验证电压VER12至第十五验证电压VER15相关联的第十二编程状态P12至第十五编程状态P15进行验证。每个比特流BS可以被设置为在由要被验证的第十二编程状态P12至第十五编程状态P15所定义的阈值电压区域中具有一个转变点或不具有转变点。例如，在图6中，第一比特流BS1至第三比特流BS3中的每个可以在由第十二编程状态P12至第十五编程状态P15所定义的阈值电压区域内具有一个转变点，而第四比特流BS4可以在由第十二编程状态P12至第十五编程状态P15所定义的阈值电压区域内不具有转变点。非易失性存储器设备110可以基于图6中所示的方法将从外部设备所接收的数据编程到存储单元MC中。
在图5中，本发明构思的实施例被例示为与第十二读电压VR12至第十五读电压VR15相关联的编程状态是第十一编程状态P11至第十五编程状态P15。相反，在图6中，本发明构思的实施例被例示为与第十二验证电压VER12至第十五验证电压VER15相关联的编程状态是第十二编程状态P12至第十五编程状态P15。由于编程操作与读操作的特性之间的差异而可能出现此差异。例如，读电压可以被用于在具有低于读电压的阈值电压的存储单元与具有高于读电压的阈值电压的存储单元之间进行区分。即，读电压可以与其阈值电压低于读电压的存储单元(一个或多个)的编程状态以及其阈值电压高于读电压的存储单元(一个或多个)的编程状态两者相关联。相反，验证电压可以被用来使得存储单元的阈值电压高于读电压。即，验证电压可以与其阈值电压高于验证电压的存储单元(一个或多个)的编程状态相关联。
图7示出了根据本发明构思的示例性实施例的页面缓冲器电路115的框图。参考图1和图7，页面缓冲器电路115可以包括与多个位线BL相对应的多个页面缓冲器。在实施例中，在图7中示出了与位线BLk相对应的页面缓冲器。
页面缓冲器包括第一数据锁存器DL1至第四数据锁存器DL4。第一数据锁存器DL1至第四数据锁存器DL4可以被配置为存储要被编程到存储单元中的比特模式BP或者要从存储单元读取的比特模式BP。当在存储单元中存储N个比特时，页面缓冲器包括N个数据锁存器。
图8示出了根据本发明构思的实施例的在其中非易失性存储器设备110执行编程操作的方法的流程图。控制逻辑电路119可以在编程操作期间控制非易失性存储器设备110的电路。参考图1、图2、图7和图8，在步骤S110中，非易失性存储器设备110将页面的比特加载到页面缓冲器电路115内的页面缓冲器的锁存器中。可以从控制器接收要被写入存储单元MC处的页面的比特。非易失性存储器设备110可以将第k页面的比特加载到页面缓冲器电路115内的页面缓冲器的第k数据锁存器DLk中。要被编程到相对应的存储单元中的比特模式BP可以被加载到每个页面缓冲器的数据锁存器DL1至DL4。
步骤S110可以与在其中在程序循环开始之前设置要被编程的数据的操作相对应。在步骤S120至S190中，可以重复程序循环。
步骤120和130可以与每个程序循环的编程部分相对应。在步骤S120中，非易失性存储器设备110基于页面缓冲器电路115内的页面缓冲器的锁存器的比特向位线施加电压。例如，当被加载到页面缓冲器电路115内的页面缓冲器的比特模式BP指示编程时，页面缓冲器可以向相对应的位线施加接地电压或其电平与接地电压的电平类似的低电压。当被加载到页面缓冲器的比特模式BP指示禁止编程时，缓冲器可以向相对应的位线施加电源电压或其电平与电源电压类似的正电压。在实施例中，指示禁止编程的比特模式可以与对应于擦除状态E的比特模式相同。在实施例中，通过与要被禁止编程的存储单元相对应的页面缓冲器而被施加到相对应的位线的电压可以彼此不同。通过与要被编程的存储单元相对应的页面缓冲器而被施加到相对应的位线的电压可以彼此不同。
在步骤S130中，非易失性存储器设备110向所选择的字线施加编程电压，并且向未被选择的字线施加通过电压。例如，行译码器电路113可以向所选择的存储块BLKa的所选择的串选择线施加接通电压，并且向未被选择的串选择线施加关断电压。行译码器电路113可以向所选择的存储块BLKa的接地选择线GSL1和GSL2施加关断电压。行译码器电路113可以向所选择的字线施加编程电压，并且向未被选择的字线施加通过电压。通过电压可以是足以接通最高编程状态P15的存储单元的高电压。编程电压可以是高于通过电压的电压。
当在步骤S120和S130的编程部分中执行编程之后，通过与编程相对应的位线和所选择的字线所限定的存储单元MC的阈值电压可以增加，并且剩余的存储单元MC的阈值电压可以维持。
步骤S140至S170可以与每个程序循环中的验证部分的验证读操作相对应。可以采用顺序地被选择的验证电压VER1至VER15来反复地执行验证读操作。
在步骤S140中，非易失性存储器设备110向每个位线施加电压。例如，页面缓冲器电路115的页面缓冲器可以向所有位线BL施加电源电压或其电平与电源电压的电平类似的正电压。作为另一个示例，页面缓冲器电路115的页面缓冲器可以向与要被验证的存储单元相关联的位线施加电源电压或其电平与电源电压的电平类似的正电压，并且可以向剩余的位线施加接地电压或其电平低于接地电压的电平的低电压。例如，当使用第k验证电压VERk来执行验证读操作时，每个存储与第k编程状态Pk相对应的比特模式BP的页面缓冲器可以向相对应的位线施加电源电压或其电平与电源电压的电平类似的正电压，并且剩余页面缓冲器可以向相对应的位线施加接地电压或其电平低于接地电压的电平的低电压。
在步骤S150中，非易失性存储器设备110向所选择的字线施加验证电压，并且向未被选择的字线施加读通过电压。例如，行译码器电路113可以向所选择的存储块BLKa的所选择的串选择线施加接通电压，并且向所选择的存储块BLKa的未被选择的串选择线施加关断电压。行译码器电路113可以向所选择的存储块BLKa的所选择的接地选择线施加接通电压并且向所选择的存储块BLKa的未被选择的接地选择线施加关断电压。行译码器电路113可以向所选择的字线施加验证电压，并且向未被选择的字线施加读通过电压。读通过电压可以是足以接通最高编程状态P15的存储单元的高电压。
在步骤S160中，非易失性存储器设备110执行禁止转储(dump)操作。非易失性存储器设备110可以允许数据被转储到与验证电压相对应的锁存器中，并且禁止数据被转储到不与验证电压相对应的锁存器中。在验证读期间，非易失性存储器设备110可以将使用验证电压所获得的读取结果转储到存储与验证电压相对应的比特模式BP的页面缓冲器电路115内的页面缓冲器。例如，非易失性存储器设备110可以使用第k验证电压VERk来执行验证读操作，并且可以将验证读结果转储到存储与第k编程状态Pk相对应的比特模式BP的页面缓冲器中。
禁止转储时，在其每个存储与验证电压相对应的比特模式的页面缓冲器当中，非易失性存储器设备110使用验证电压来对与验证读操作期间被关断的关断单元相对应的页面缓冲器的锁存器进行更新。对与关断单元相对应页面缓冲器的锁存器执行此更新，而不改变与验证读操作期间被接通的接通单元相对应的页面缓冲器的锁存器。例如，在其每个存储与验证电压相对应的比特模式的页面缓冲器当中，对与关断单元相对应的页面缓冲器进行更新以指示禁止编程，使得禁止相对应的关断单元被进一步编程。例如，可以对与关断单元相对应的页面缓冲器进行更新，以存储与擦除状态E相对应的比特模式。
在步骤S170中，通过控制逻辑电路119来确定是否使用最后一个验证电压执行了验证读操作。当对于验证读操作存在尚未被使用的验证电压时(步骤S170中的否)，过程继续到步骤S140并且使用相对应的验证电压来执行验证读操作。当对于验证读操作已经使用了所有验证电压时(步骤S170中的是)，过程继续到步骤S180。
步骤S180和S190可以与每个程序循环中的验证部分的通过/失败检查确定操作相对应。在步骤S180中，非易失性存储器设备110对使用每个验证电压所读取的单元当中的关断单元的数量进行计数。例如，通过/失败检查电路PFC 116对与每个验证电压相对应的关断单元的数量进行计数。
在步骤S190中，通过/失败检查电路PFC 116将与每个验证电压相对应的关断单元的数量与参考值进行比较。当与每个验证电压相对应的关断单元的数量小于或等于参考值时，与每个验证电压相关联的编程状态可以被确定为编程通过(步骤S190中的是)。当与每个验证电压相对应的关断单元的数量大于参考值时，与每个验证电压相关联的编程状态可以被确定为编程失败(步骤S190中的否)。当所有验证电压或所有编程状态被确定为编程通过时，编程操作可以结束。当至少一个验证电压或至少一个编程状态被确定为编程失败时，编程电压可以增加，并且过程继续到步骤S120以开始另一个程序循环。
在实施例中，当至少一个验证电压或至少一个编程状态被确定为编程通过时，在接下来的程序循环中，可以跳过与相对应的验证电压或相对应的编程状态相关联的验证读操作和通过/失败确定操作。
图9示出了在其中根据图8的编程方法来执行编程操作的示例。在图9中，横坐标表示时间T，而纵坐标表示被施加到所选择的字线的电压V。
参考图1、图2以及图7至图9，在编程部分中，编程电压VPGM被施加到所选择的字线，并且在验证部分中，第一验证电压VER1至第十五验证电压VER15被顺序地施加。在图9中，本发明构思的实施例被例示为按照升序施加第一验证电压VER1至第十五验证电压VER15。然而，可以按照降序或按照任意顺序施加第一验证电压VER1至第十五验证电压VER15。
在施加包括为第二高的电平的第十四验证电压VER14和为最高的电平的第十五验证电压VER15的四个(或N个)验证电压VER12至VER15的同时，执行禁止转储(inhibit dump)(参考步骤S160)。可以关于与四个(或N个)验证电压VER12至VER15相对应四个(或N个)编程状态P12至P15执行禁止转储。即，可以根据验证读结果来对存储与四个(或N个)编程状态P12至P15相对应的比特模式BP的页面缓冲器进行更新。与四个(或N个)编程状态P12至P15相对应的比特流中的每个可以具有转变点。即，在施加最邻近的四个(或N个)验证电压VER12至VER15同时，可以对于具有转变点的每个比特流的一部分执行禁止转储。
图10示出了根据本发明构思的实施例的在其中执行非易失性存储器设备110的读操作的方法的流程图。参考图1、图2、图7以及图10，在步骤S210中，非易失性存储器设备110向每个位线施加电压。例如，页面缓冲器电路115的页面缓冲器可以向所有位线施加电源电压或其电平与电源电压的电平类似的正电压。被施加到位线的电压的电平可以彼此不同。
在步骤S220中，非易失性存储器设备110向所选择的字线施加读电压，并且向未被选择的字线施加读通过电压。例如，行译码器电路113可以向所选择的存储块BLKa的所选择的串选择线施加接通电压，并且向所选择的存储块BLKa的未被选择的串选择线施加关断电压。行译码器电路113可以向所选择的存储块BLKa的所选择的接地选择线施加接通电压，并且向所选择的存储块BLKa的未被选择的接地选择线施加关断电压。行译码器电路113可以向所选择的字线施加读电压，并且向未被选择的字线施加读通过电压。
在步骤S230中，非易失性存储器设备110通过对于与读电压相对应的锁存器执行转储操作来对读取结果进行更新。
在步骤S240中，通过控制逻辑电路119来确定紧接之前所使用的读电压是否与最后一个读电压相对应。例如，当对于读操作存在尚未被使用的读电压时(步骤S240中的否)，过程继续到步骤S210，并且使用相对应的读电压从步骤S210起执行读操作。当对于读操作已经使用了所有读电压时(步骤S240中的是)，过程继续到步骤S250。
在步骤S250中，非易失性存储器设备110输出数据并且结束读操作。
在实施例中，非易失性存储器设备110可以通过逻辑页面来执行读操作。在图10中，本发明构思的实施例被例示为读操作与逻辑页面相关联。非易失性存储器设备110可以关于四个(或N个)逻辑页面分别地执行参考图10所描述的读操作。
图11示出了图10的读操作的示例的图。在图11中，横坐标表示时间T，而纵坐标表示被施加到所选择的字线的电压V。
参考图1、图2、图7、图10以及图11，分别地执行关于第一逻辑页面PAGE1至第四逻辑页面PAGE4的读操作。在图11中，本发明构思的实施例被例示为顺序地执行关于第一页面PAGE1至第四页面PAGE4的读操作。然而，在其他实施例中，关于第一页面PAGE1至第四页面PAGE4的读操作例如可以按照任意顺序被执行。第一页面PAGE1至第四页面PAGE4——即，第一逻辑页面至第四逻辑页面——可以分别地与被编程到存储单元中的第一比特至第四比特相对应。
包括为第二高的电压的第十四读电压VR14以及为最高的电压的第十五读电压VR15的最近邻的四个(或N个)读电压被用于分布在四个(或N个)逻辑页面处。最邻近的四个(或N个)读电压被用于确定被编程到存储单元中的比特模式BP的不同比特。
例如，如图11所示，第十五读电压VR15被指派给第一逻辑页面PAGE1并且被用于确定比特模式BP的第一比特。第十四读电压VR14被指派给第二逻辑页面PAGE2并且被用于确定比特模式BP的第二比特。第十三读电压VR13被指派给第三逻辑页面PAGE3并且被用于确定比特模式BP的第三比特。第十二读电压VR12被指派给第四逻辑页面PAGE4并且被用于确定比特模式BP的第四比特。
图12示出了支持参考图6、图8和图9所描述的编程操作以及参考图5、图10和图11所描述的读操作的比特模式和比特流的图。在图12的顶部处的曲线图中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。在图12的底部处的表格示出了与擦除状态E以及第一编程状态P1至第十五编程状态P15相关联的比特模式BP和比特流BS。
为了平衡用于读取相应的比特流的时间或资源，均匀地分布用于相应的比特流的转变点的数量。在实施例中，每个比特流中的转变点的数量可以被限制为四个或更少。例如，当N个比特被编程到每个存储单元中时，每个比特流中的转变点的数量可以具有上限，该上限与为“2N/N”的封顶值相对应。例如，一些比特流中的每个可以具有为“2N/N”的封顶值的转变点，其他一些比特流中的每个可以具有为“2N/N”的下限值的转变点。转变点通过图12的下部中的实线来指示。每个流中的转变点的数量可以与用于读取每个逻辑页面的读电压的数量相对应。随着用于读取每个逻辑页面的读电压的数量增加，读取逻辑页面所花费的时间(在下文中，被称为“逻辑页面读取时间”)会增加。随着用于读取每个逻辑页面的读电压的数量降低，逻辑页面读取时间会降低。当未均等地指派用于逻辑页面的读电压的数量时，对于每个逻辑页面读取时间变化会增加。根据本发明构思的实施例的非易失性存储器设备110可以支持在其中逻辑页面的读电压的数量——即，比特流BS1至BS4的转变点的数量——被均等地指派的编程操作和读操作，从而提高读取速度。
在实施例中，当要被编程到存储单元中的比特的数量为N时，读电压的总数量或转变点的总数量可以是2N–1。根据本发明构思的实施例的非易失性存储器设备可以执行编程操作和读操作，使得每个比特流的转变点的数量或者每个逻辑页面的读电压的数量具有与值“2N/N”相对应的上限。
例如，当N是四时，四个逻辑页面可以被编程到存储单元中。四个逻辑页面可以分别地与四个比特流相对应。关于四个比特流当中的比特流的读电压的数量或者关于比特流的转变点的数量可以为3，并且关于剩余的比特流中的每个的读电压的数量或关于其的转变点的数量可以为4。例如，当N为5时，五个逻辑页面可以被编程到存储单元中。五个逻辑页面可以分别地与五个比特流相对应。关于五个比特流当中的比特流的读电压的数量或者关于其的转变点的数量可以为7，并且关于剩余的比特流中的每个的读电压的数量或关于其的转变点的数量可以为6。因此，读电压的数量或转变点的数量可以被均等地分布在(或被指派到)逻辑页面或比特流处。
如图12中所示，擦除状态E的比特模式为“1111”，第一编程状态P1的比特模式为“1110”，第二编程状态P2的比特模式为“0110”，以及第三编程状态P3的比特模式为“0100”。第四编程状态P4的比特模式为“1100”，第五编程状态P5的比特模式为“1000”，第六编程状态P6的比特模式为“0000”，以及第七编程状态P7的比特模式为“0001”。第八编程状态P8的比特模式为“0101”，第九编程状态P9的比特模式为“0111”，第十编程状态P10的比特模式为“0011”，以及第十一编程状态P11的比特模式为“0010”。第十二编程状态P12的比特模式为“1010”，第十三编程状态P13的比特模式为“1011”，第十四编程状态P14的比特模式为“1001”，以及第十五编程状态P15的比特模式为“1101”。
如图12所示，第一比特流BS1表示被编程到存储单元处的第一逻辑页面中的比特值(即，第一比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1100110000001111”或反转的“0011001111110000”。第二比特流BS2表示被编程到存储单元处的第二逻辑页面中的比特值(即，第二比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1111100011000001”或反转的“0000011100111110”。第三比特流BS3表示被编程到存储单元处的第三逻辑页面中的比特值(即，第三比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1110000001111100”或反转的“0001111110000011”。第四比特流BS4表示被编程到存储单元处的第四逻辑页面中的比特值(即，第四比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1000000111100111”或反转的“0111111000011000”。当每个存储单元存储四个比特时在最高的四个读电平被分布在第一到第四比特流的情况下，第一到第四比特流的上述模式可以是唯一一个。
在与包括为最高的电平的第十五验证电压VER15和为第二高的电平的第十四验证电压VER14的最邻近的四个(或N个)验证电压VER12至VER15相关联的编程状态P12至P15相对应的比特流的一部分中，可能出现一个转变点，或者在其中可能不出现转变点。
在与包括第十五读电压VR15和第十四读电压VR14的最邻近的四个(或N个)读电压VR12至VR15相关联的编程状态P11至P15相对应的比特流的一部分中，可能出现一个转变点。最邻近的四个(或N个)读电压VR12至VR15可以被用于确定被编程到存储单元中的比特模式BP的不同比特。即，最邻近的四个(或N个)读电压VR12至VR15可以被用于确定被编程到存储单元中的不同逻辑页面。
在每个比特流中，转变点的数量可以是4(或者具有与为“2N/N”的值相对应的上限)。
在图12中，本发明构思的实施例被例示为验证电压VER1至VER15以及读电压VR1至VR15具有相同的相应电平。即，例如，验证电压VER1具有与读电压VR1相同的电平。然而，在其他实施例中，验证电压VER1至VER15以及读电压VR1至VR15具有相应的不同电平。
图13示出了根据图12的比特模式和比特流所执行的读操作的示例。在图13中，横坐标表示时间T，而纵坐标表示被施加到所选择的字线的电压V。
参考图1、图2、图12和图13，可以关于第一逻辑页面PAGE1至第四逻辑页面PAGE4分别地执行读操作。
与被编程到每个存储单元中的第一比特相对应的第一比特流BS1在与包括第二读电压VR2、第四读电压VR4、第六读电压VR6以及第十二读电压VR12的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第一比特的第一逻辑页面执行读操作时，第二读电压VR2、第四读电压VR4、第六读电压VR6以及第十二读电压VR12被顺序地施加。
与被编程到每个存储单元中的第二比特相对应的第二比特流BS2在与包括第五读电压VR5、第八读电压VR8、第十读电压VR10以及第十五读电压VR15的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第二比特的第二逻辑页面执行读操作时，第五读电压VR5、第八读电压VR8、第十读电压VR10以及第十五读电压VR15被顺序地施加。
与被编程到每个存储单元中的第三比特相对应的第三比特流BS3在与包括第三读电压VR3、第九读电压VR9以及第十四读电压VR14的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第三比特的第三逻辑页面执行读操作时，第三读电压VR3、第九读电压VR9以及第十四读电压VR14被顺序地施加。
与被编程到每个存储单元中的第四比特相对应的第四比特流BS4在与包括第一读电压VR1、第七读电压VR7、第十一读电压VR11以及第十三读电压VR13的读电压相对应的位置处具有转变点。因此，当对于分别地被编程到存储单元中的第四比特的第四逻辑页面执行读操作时，顺序地施加第一读电压VR1、第七读电压VR7、第十一读电压VR11以及第十三读电压VR13。
最邻近的四个(或N个)读电压VR12至VR15可以被用于确定被编程到每个存储单元中的比特模式BP的不同比特。每个比特流在与编程状态P11至P15相对应的阈值电压区域中具有转变点，该编程状态P11至P15与最邻近的四个(或N个)读电压VR12至VR15相对应。
图14示出了支持参考图6、图8和图9所描述的编程操作以及参考图5、图10和图11所描述的读操作的比特模式和比特流的应用。在图14的顶部处的曲线图中，横坐标表示阈值电压Vth，而纵坐标表示存储单元MC的数量。在图14的底部处的表格示出了与擦除状态E以及第一编程状态P1至第十五编程状态P15相关联的比特模式BP和比特流BS。
在实施例中，从控制器所接收到的数据可以是状态成形(state-shaping)编码数据。状态成形可以是以下编码：该编码使得能够降低要被编程到具有高的错误发生可能性的逻辑状态的存储单元的数量，并且使得能够增加要被编程到除了具有高的错误发生可能性的逻辑状态之外的不同的逻辑状态的存储单元的数量。在实施例中，状态成形允许最高编程状态P15的比特模式的数量降低。
在图14中，本发明构思的实施例被例示为第十五编程状态P15的数量最小。随着第十五编程状态P15的数量降低，类似于第十五编程状态，诸如擦除状态E以及第十二编程状态P12至第十四编程状态P14的编程状态的数量也可以降低。
如图14中所示，当第十四编程状态P14和第十五编程状态P15的数量降低时，其值通过第十五读电压VR15来确定的存储单元的数量也可以降低，并且因此，通过第十五读电压VR15所产生的读错误的数量可以降低。因此，本发明构思的特征将适用于最邻近的四个(或N个)读电压VR11至VR14，其包括为除了第十五读电压VR15之外的第二高的电平的第十四读电压VR14。同样地，本发明构思的特征将适用于除了为最高的电平的第十五验证电压VER15之外的最邻近的四个(或N个)验证电压VER11至VER14。
例如，在对应于与最邻近的四个(或N个)验证电压VER11至VER14相关联的编程状态P11至P14的比特流的比特中形成一个转变点或不形成转变点，该最邻近的四个(或N个)验证电压VER11至VER14包括除了第十五验证电压VER15之外的第十四验证电压VER4。
关于比特流，在对应于与最邻近的四个(或N个)读电压VR11至VR14相关联的编程状态P10至P14的比特流的比特中形成一个转变点或不形成转变点，该最邻近的四个(或N个)读电压VR11至VR14包括除了第十五读电压VR15之外的第十四读电压VR4。最邻近的四个(或N个)读电压VR11至VR14可以被用于确定被编程到存储单元中的比特模式BP的不同比特。
在每个比特流中，转变点的数量可以为4(或具有与为“2N/N”的值相对应的上限)。
如图14中所示，擦除状态E的比特模式为“1111”，第一编程状态P1的比特模式为“0111”，第二编程状态P2的比特模式为“0101”，以及第三编程状态P3的比特模式为“0001”。第四编程状态P4的比特模式为“1001”，第五编程状态P5的比特模式为“1000”，第六编程状态P6的比特模式为“0000”，以及第七编程状态P7的比特模式为“0100”。第八编程状态P8的比特模式为“0110”，第九编程状态P9的比特模式为“0100”，第十编程状态P10的比特模式为“0011”，以及第十一编程状态P11的比特模式为“1011”。第十二编程状态P12的比特模式为“1010”，第十三编程状态P13的比特模式为“1110”，第十四编程状态P14的比特模式为“1100”，以及第十五编程状态P15的比特模式为“1101”。
如图14所示，第一比特流BS1表示被编程到存储单元处的第一逻辑页面中的比特值(即，第一比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1000110000011111”。第二比特流BS2表示被编程到存储单元处的第二逻辑页面中的比特值(即，第二比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1110000110000111”。第三比特流BS3表示被编程到存储单元处的第三逻辑页面中的比特值(即，第三比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1100000011111100”。第四比特流BS4表示被编程到存储单元处的第四逻辑页面中的比特值(即，第四比特)，并且为分别地与擦除状态E以及第一编程状态P1至第十五编程状态P15相对应的“1111100000110001”。
在图14中，本发明构思的实施例被例示为验证电压VER1至VER15以及读电压VR1至VR15具有相同的相应电平。即，例如，验证电压VER1具有与读电压VR1相同的电平。然而，在本发明构思的其他实施例中，验证电压VER1至VER15以及读电压VR1至VR15可以具有相应的不同电平。
图15示出了根据图14的比特模式和比特流所执行的编程操作的示例的图。在图15中，横坐标表示时间T，而纵坐标表示被施加到所选择的字线的电压V。参考图1、图2、图14以及图15，在编程部分中，编程电压VPGM被施加到所选择的字线，并且在验证部分中，第一验证电压VER1至第十五验证电压VER15被顺序地施加。
在包括除了第十五验证电压VER15之外的第十四验证电压VER14的最邻近的四个(或N个)验证电压VER11至VER14被施加的同时，在其中存储有相对应的比特模式的页面缓冲器中执行禁止转储。关于比特流，在与最最邻近的四个(或N个)验证电压VER11至VER14相对应的比特模式的比特流中形成一个转变点，或者不形成转变点。
图16示出了根据图14的比特模式和比特流所执行的读操作的示例的图。在图16中，横坐标表示时间T，而纵坐标表示被施加到所选择的字线的电压V。参考图1、图2、图14以及图16，可以关于第一逻辑页面PAGE1至第四逻辑页面PAGE4分别地执行读操作。
与被编程到每个存储单元中的第一比特相对应的第一比特流BS1在与包括第一读电压VR1、第四读电压VR4、第六读电压VR6以及第十一读电压VR11的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第一比特的第一逻辑页面执行读操作时，第一读电压VR1、第四读电压VR4、第六读电压VR6以及第十一读电压VR11被顺序地施加。
与被编程到每个存储单元中的第二比特相对应的第二比特流BS2在与包括第三读电压VR3、第七读电压VR7、第九读电压VR9以及第十三读电压VR13的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第二比特的第二逻辑页面执行读操作时，第三读电压VR3、第七读电压VR7、第九读电压VR9以及第十三读电压VR13被顺序地施加。
与被编程到每个存储单元中的第三比特相对应的第三比特流BS3在与包括第二读电压VR2、第八读电压VR8以及第十四读电压VR14的读电压相对应的位置处具有转变点。因此，当对于分别地被编程到存储单元中的第三比特的第三逻辑页面执行读操作时，第二读电压VR2、第八读电压VR8以及第十四读电压VR14被顺序地施加。
与被编程到每个存储单元中的第四比特相对应的第四比特流BS4在与包括第五读电压VR5、第十读电压VR10、第十二读电压VR12以及第十五读电压VR15的读电压相对应的位置处具有转变点。因此，当关于分别地被编程到存储单元中的第四比特的第四逻辑页面执行读操作时，第五读电压VR5、第十读电压VR10、第十二读电压VR12以及第十五读电压VR15被顺序地施加。
最邻近的四个(或N个)读电压VR11至VR14被用于确定被编程到每个存储单元中的比特模式BP的不同比特。例如，最邻近的四个(或N个)读电压VR11至VR14被用于确定被编程到存储单元中的不同的逻辑页面。每个比特流可以在与编程状态P10至P14相对应的阈值电压区域中具有转变点，该编程状态P10至P14与最邻近的四个(或N个)读电压VR11至VR14相对应。
在被编程到每个存储单元中的第k比特与第k逻辑页面和第k比特流相对应的情况下描述了上述实施例。然而，每个比特、每个逻辑页面以及每个比特流的参考编号在本文中仅用来在组件之间进行区分，而不限制组件的特性。例如，被指派给每个比特、每个逻辑页面以及每个比特流的参考编号不应当使用地址来限制用于对存储单元进行编程的顺序以及用于对存储单元进行标识的顺序。
图17示出了根据本发明构思的实施例的在其中非易失性存储器设备100选择操作模式的方法的流程图。参考图1和图17，在步骤S310中，孔子逻辑电路119从控制器接收编码信息。
在步骤S320中，控制逻辑电路119确定编码信息是指示第一模式还是第二模式。当编码信息指示第一模式时(步骤S320中的是)，之后，在步骤S330中，控制逻辑电路119选择参考图5至图13所描述的编程方案或读方案。当编码信息指示第二模式时(步骤S320中的否)，之后，在步骤S340中，控制逻辑电路119选择参考图14至图16所描述的编程方案或读方案。
例如，在包括测试过程的制造过程之后，非易失性存储器设备可以接收编码信息并且可以选择第一操作模式和第二操作模式之一以将编码信息存储在一次性编程(OTP)块中。之后，非易失性存储器设备可以基于所选择的操作模式来执行。例如，非易失性存储器设备110可以接收编码信息并且可以选择操作模式，以将编码信息存储在诸如电容断器的非易失性存储组件中。非易失性存储器设备110可以维持该操纵模式，直到采用新的编码信息对非易失性存储组件进行更新为止。
例如，当被上电并且初始化时，非易失性存储器设备110可以接收编码信息并且可以基于所接收到的编码信息来选择操作模式。例如，非易失性存储器设备110可以被配置为每当接收到编码信息时就选择或改变操作模式。
图18示出了根据本发明构思的实施例的存储设备100的框图。参考图1和图18，存储设备100包括非易失性存储器设备110、控制器120以及随机存取存储器(RAM)130。
例如，非易失性存储器设备110可以如参考图1至图17所描述地进行操作。非易失性存储器设备110可以在控制器120的控制下执行写入、读或擦除操作。非易失性存储器设备110可以通过输入/输出信道从控制器120接收命令和地址。非易失性存储器设备110可以通过输入/输出信道与控制器120交换数据。非易失性存储器设备110可以通过控制信道与控制器120交换控制信号。
非易失性存储器设备110可以包括闪速存储器。然而，在其他实施例中，非易失性存储器设备110例如可以包含诸如相变RAM(PRAM)、磁RAM(MRAM)、电阻性RAM(RRAM)以及铁电RAM(FeRAM)的非易失性存储器中的至少一个。
控制器120可以控制非易失性存储器设备110。例如，控制器120可以通过输入/输出信道和控制信道来控制非易失性存储器设备110，以便执行写入、读或擦除操作。
控制器120可以响应于外部主机设备(未示出)的控制来控制非易失性存储器设备110。例如，控制器120可以基于与用于非易失性存储器设备110的通信的格式不同的格式来与外部主机设备通信。控制器向非易失性存储器设备110传达数据的单位可以与控制器120向外部主机设备传达数据的单位不同。
控制器120可以使用RAM 130作为工作存储器、缓冲器存储器或高速缓存存储器。控制器120可以将管理非易失性存储器设备110所需的数据或代码存储在RAM 130处。例如，控制器120可以从非易失性存储器设备110读取管理非易失性存储器设备110所需的数据或代码，并且可以将所读取的数据或代码加载到RAM 130以用于驱动。
控制器120可以包括随机数发生器RND和状态成形器(state shaper)SS。随机数发生器RND可以使要被写入在非易失性存储器设备110处的数据随机化，或者可以使得从非易失性存储器设备110所读取的数据去随机化。随机数生成器RND可以对数据进行转换，使得要被写入非易失性存储器设备110处的数据的比特模式被均等地分布为具有擦除状态E以及第一编程状态P1至第十五编程状态P15。去随机化可以将随机化的数据恢复为原始数据。
状态成形器SS可以关于要被写入非易失性存储器设备110处的数据执行状态成形和恢复。采用状态成形，数据可以按照最高的编程状态P15的比特模式的数量降低的方式被转换。恢复可以被执行以将状态成形的数据恢复为原始数据。
RAM 130可以包括诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SRAM)、PRAM、MRAM、RRAM以及FRAM的各种随机存取存储器中的至少一个。
在图18中，本发明构思的实施例被例示为RAM 130被布置在控制器120外部。然而，在其他实施例中，存储设备100可以不包括被布置在控制器120外部的RAM 130。控制器120可以使用内部RAM(参考图20)作为缓冲器存储器、工作存储器或者高速缓存存储器。
图19示出了根据本发明构思的实施例的存储设备100的操作方法的流程图。参考图19，在步骤S410中，控制器120选择第一方案S1和第二方案S2中的一个作为编码方案。例如，第一方案S1包括使用随机数生成器RND来对数据进行随机化。第二方案S2包括使用随机数生成器RND对数据进行随机化，并且使用状态成形器SS对随机化的数据进行状态成形。
在步骤S420中，控制器120将指示编码方案的编码信息传递到非易失性存储器设备110。如参考图17所描述地，非易失性存储器设备110可以基于编码信息来选择操作方法。
在步骤S430中，控制器120基于所选择的编码方案来访问非易失性存储器设备110。
例如，当选择第一编码方案S1时，控制器120可以使用随机数生成器RND来对要被写入非易失性存储器设备110处的数据进行随机化。控制器120可以将随机化的数据传递到非易失性存储器设备110。非易失性存储器设备110可以基于参考图5至图13所描述的编程方案对随机化的数据进行编程。例如，非易失性存储器设备110可以从控制器120接收与物理页面相对应的所有数据，并且可以通过编程操作来对所接收到的数据进行编程。控制器120可以从非易失性存储器设备110请求读操作。非易失性存储器设备110可以使用参考图5至图13所描述的读方案来读取数据，并且可以将所读取的数据输出到控制器120。控制器120可以使用随机数生成器RND来对从非易失性存储器设备110所输出的数据进行去随机化。
例如，当选择第二编码方案S2时，控制器120可以使用随机数生成器RND来对要被写入非易失性存储器设备110处的数据进行随机化。控制器120可以使用状态成形器SS来对随机化的数据进行状态成形。控制器120可以将随机化的、状态成形的数据传递到非易失性存储器设备110。非易失性存储器设备110可以基于参考图14至图16所描述的编程方案来对随机化的、状态成形的数据进行编程。例如，非易失性存储器设备110可以从控制器120接收与物理页面相对应的所有数据，并且可以通过编程操作来对所接收到的数据进行编程。控制器120可以从非易失性存储器设备110请求读操作。非易失性存储器设备110可以使用参考图14至图16所描述的读方案来读取数据，并且可以将所读取的数据输出到控制器120。控制器120可以使用状态成形器SS将从非易失性存储器设备110所输出的数据恢复为原始数据。控制器120可以使用随机数生成器RND来对所恢复的数据进行去随机化。
图20示出了根据本发明构思的实施例的控制器120的框图。参考图18至图20，控制器120可以包括总线121、处理器122、RAM 123、数据处理块124、主机接口125、缓冲器控制电路126以及存储器接口127。
总线121可以被配置为提供控制器120的组件之间的信道。
处理器122可以控制控制器120的总体操作，并且可以执行逻辑运算。处理器122可以通过主机接口125与外部主机设备通信，可以通过存储器接口127与非易失性存储器设备110通信，以及可以通过缓冲器控制电路126与RAM 130通信。处理器122可以使用RAM 123作为工作存储器、高速缓存存储器或缓冲器存储器来控制存储设备100。
RAM 123可以被用作处理器122的工作存储器、高速缓存存储器或缓冲器存储器。RAM 123可以存储处理器122将执行的代码或命令。RAM 123可以存储由处理器122所处理的数据。RAM 123可以包括静态RAM(SRAM)。
数据处理块124可以被配置为对要被传递到非易失性存储器设备110的数据或从非易失性存储器设备110所接收的数据进行转换。例如，数据处理块124可以包括参考图18和图19所描述的随机数生成器124以及状态成形器SS。
主机接口125可以在处理器122的控制下与外部主机设备通信。主机接口125可以使用各种通信标准中的至少一个来传递通信。
缓冲器控制电路126可以在处理器122的控制下控制RAM 130。
存储器接口127可以在处理器122的控制下与非易失性存储器设备110通信。如参考图1所描述地，存储器接口127可以通过输入/输出信道将命令、地址以及数据传递到非易失性存储器设备110。存储器接口127可以通过控制信道将控制信号传递到非易失性存储器设备110。
在存储设备100不包括RAM 130的实施例中，控制器120可以因此而不包括缓冲器控制电路126。
图21示出了根据本发明构思的实施例的计算设备1000的框图。参考图21，计算设备1000包括处理器1100、RAM 1200、存储设备1300、调制解调器1400以及用户接口1500。
处理器1100可以控制计算设备1000的总体操作，并且可以执行逻辑运算。处理器1100可以是以下数据处理设备：其基于包括被物理地配置为执行由在代码或程序中所包括的命令而表达的操作的电路的硬件。例如，处理器1100可以是片上系统(SoC)。处理器1100可以是通用处理器、专用处理器或应用处理器。
RAM 1200可以与处理器1100通信。RAM 1200可以是处理器1100或计算设备1000的主存储器。处理器1100可以临时地将代码或数据存储在RAM1200处。处理器1100可以使用RAM 1200来执行代码并且可以处理数据。处理器1100可以使用RAM 1200来执行各种软件，诸如操作系统和应用。处理器1100可以使用RAM 1200来控制计算设备1000的总体操作。
存储设备1300可以与处理器1100通信。存储设备1300可以被用于长时间存储数据。即，处理器1100可以在存储设备1300处存储要长时间存储的数据。存储设备1300可以存储用于驱动计算设备1000的启动镜像。存储设备1300可以存储诸如操作系统和应用的各种软件的源代码。存储设备1300可以存储通过诸如操作系统和应用的各种软件所处理的数据。
调制解调器1400可以在处理器1100的控制下与外部设备通信。例如，调制解调器1400可以按照有线方式或无线方式与外部设备通信。
用户接口1500可以在处理器1100的控制下与用户通信。例如，用户接口1500可以包括用户输入接口，诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触控球、相机、麦克风、陀螺仪传感器、振动传感器等。用户接口150可以进一步包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、发光二极管(LED)、扬声器、马达等。
处理器1100、RAM 1200、调制解调器1400以及用户接口1500可以构成与存储设备1300通信的主机设备。存储设备1300可以包括根据本发明构思的实施例的图18的存储设备100。当存储设备1300包括根据本发明构思的实施例的存储设备时，可以提高访问存储设备1300的速度，并且可以提高主机设备写入存储设备1300处的数据的可靠性。因此，可以提高计算设备1000的速度和可靠性。
根据本发明构思的实施例，页面被读取的次数可以被限制在参考值之内，从而提高非易失性存储器设备的读取速度。
另外，关于高阈值状态的读操作可以被分布为覆盖页面，从而防止在页面处发生比特错误并且改进非易失性存储器设备的可靠性。
虽然参考示例性实施例描述了本发明构思，但是本领域技术人员将明白，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应当理解，上述实施例不是限制性的而是示意性的。

Claims (8)

1.一种非易失性存储器设备，包括：
存储单元阵列，包括多个存储单元；
行译码器电路，通过多个字线连接到存储单元阵列并且被配置为在读操作期间向所选择的字线施加读电压；以及
页面缓冲器电路，通过位线连接到存储单元阵列，
其中，在关于连接到所选择的字线的存储单元的N个逻辑页面中的每个所执行的读操作期间，所述行译码器电路被配置为向所选择的字线施加邻近的N个读电压当中的一个读电压，而不向所选择的字线施加所述邻近的N个读电压当中的除了被施加的读电压之外的其他读电压，以及
其中，N是正整数，并且所述邻近的N个读电压包括读电压当中的第二高的读电压。
2.根据权利要求1所述的非易失性存储器设备，其中，所述邻近的N个读电压包括读电压当中的最高的读电压。
3.根据权利要求1所述的非易失性存储器设备，其中，所述邻近的N个读电压不包括读电压当中的最高的读电压。
4.根据权利要求1所述的非易失性存储器设备，其中，在关于N个逻辑页面当中的不同的逻辑页面所执行的读操作期间，行译码器电路被配置为向所选择的字线施加邻近的N个读电压当中的不同的读电压。
5.根据权利要求1所述的非易失性存储器设备，其中，在关于N个逻辑页面所执行的读操作期间，行译码器电路被配置为向所选择的字线施加小于或等于上限的数量的读电压，所述上限与封顶值2N/N相对应。
6.根据权利要求1所述的非易失性存储器设备，其中，根据从外部设备所接收到的信息来确定所述邻近的N个读电压。
7.根据权利要求1所述的非易失性存储器设备，其中，所述存储单元阵列包括三维结构，并且其中，所述多个存储单元中的每个包括电荷捕获层。
8.根据权利要求7所述的非易失性存储器设备，其中，在与基板垂直的方向上堆叠多个存储单元。
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