KR101653262B1 - 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템 - Google Patents

멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템 Download PDF

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Abstract

여기에는 행들과 열들로 배열된 메모리 셀들을 갖는 멀티-비트 메모리의 프로그램 방법이 제공되며, 프로그램 방법은 선택된 워드 라인의 메모리 셀들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 수행하는 것을 포함한다. 상기 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해진다.

Description

멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템{PROGRAM METHOD OF MULTI-BIT MEMORY AND DATA STORAGE SYSTEM USING THE SAME}
본 발명은 멀티-비트 메모리를 프로그램하는 방법 및 그것을 이용한 데이터 저장 시스템에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 정교한 프로그램 동작에 필요한 데이터의 양을 줄일 수 있는 멀티-비트 메모리의 프로그램 방법 및 그것을 이용한 데이터 저장 시스템을 제공하는 것이다.
본 발명의 일 특징은 행들과 열들로 배열된 메모리 셀들을 갖는 멀티-비트 메모리의 프로그램 방법을 제공하는 것이며, 이 프로그램 방법은 선택된 워드 라인의 메모리 셀들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 수행하는 것을 포함하며, 상기 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해진다.
본 발명의 다른 특징은 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 메모리 셀 어레이의 선택된 워드 라인에 인가될 워드 라인 전압들을 발생하도록 구성된 전압 발생 회로와; 그리고 1-스텝 프로그램, 거친 프로그램, 그리고 정교한 프로그램 명령들에 응답하여 상기 전압 발생 회로를 제어하도록 구성된 제어 로직을 포함하며, 선택된 워드 라인에 속한 1-스텝 프로그램된 메모리 셀들이 거친 프로그램 동작 동안 복수의 그룹들의 목표 상태들로 프로그램될 때, 상기 전압 발생 회로는 상기 복수의 그룹들 중 인접한 그룹들에 각각 속한 인접한 목표 상태들을 검증하기 위한 검증 전압들의 제 1 전압차가 상기 각 그룹에 속한 목표 상태들을 검증하기 위한 검증 전압들의 제 2 전압차보다 크도록 검증 전압들을 발생하는 멀티-비트 메모리를 제공하는 것이다.
본 발명의 예시적인 실시예에 의하면, 1-스텝 프로그램 동작을 통해 저장되는 하위 데이터를 읽을 수 있도록 검증 전압 레벨들을 제어함으로써 제어기의 버퍼 메모리가 유지할 데이터의 양을 줄이는 것이 가능하다. 또한, 정교한 프로그램 동작시 제어기와 멀티-비트 메모리 사이의 입출력 데이터 양을 줄이는 것이 가능하다.
도 1은 커플링을 효율적으로 관리하기 위해서 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예를 보여주는 도면이다.
도 2는 일반적인 재프로그램 방법을 개략적으로 설명하기 위한 도면이다.
도 3은 도 2에서 설명된 거친 프로그램 동작에 사용되는 검증 전압들을 보여주는 도면이다.
도 4는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 5는 도 4에 도시된 멀티-비트 메모리를 개략적으로 보여주는 블록도이다.
도 6은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다.
도 7은 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리의 거친 프로그램 동작에 필요한 검증 전압들을 보여주는 도면이다.
도 8은 도 7에서 설명된 거친 프로그램 동작용 검증 전압들이 멀티-비트 메모리에 적용되는 경우 거친 프로그램 동작 이후의 문턱 전압 산포들을 보여주는 도면이다.
도 10은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 11은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 포함하는 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 12는 도 11에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 13은 도 11에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
각 메모리 셀에 저장되는 데이터 비트들의 수가 증가됨에 따라, 멀티-비트/멀티-레벨 데이터를 저장하는 메모리 장치(이하, 멀티-레벨 메모리 장치라 칭함)의 신뢰성을 확보하는 것이 점차적으로 어려워지고 있다. 신뢰성을 떨어뜨리는 요인들 중 대표적인 하나는 인접 메모리 셀들 사이의 커플링으로 인한 문턱 전압들의 변화일 것이다. 예를 들면, 이전에 프로그램된 메모리 셀의 문턱 전압은 프로그램된 메모리 셀에 인접한 메모리 셀이 프로그램될 때 생기는 커플링으로 인해 변화될 수 있다. 그러한 커플링을 효율적으로 관리하기 위해서 멀티-레벨 메모리 장치에 적용되는 어드레스 스크램블 방식의 일예가 도 1에 도시되어 있다.
하나의 메모리 셀에 3/4-비트 데이터가 저장된다는 가정 하에서 어드레스 스크램블 방식이 설명될 것이다. 도시의 편의상, 도 1에는 단지 4개의 워드 라인들(WL0∼WL3)이 도시되어 있다. 워드 라인들(WL0∼WL3) 각각에는 복수의 메모리 셀들(MC)이 연결될 것이다. 먼저, 2-비트 데이터가 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들 각각에 저장되는 1-스텝 프로그램 동작이 수행될 것이다. 즉, 1-스텝 프로그램 동작 동안, 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에는 2-페이지 데이터가 저장될 것이다. 이는 도 1에서 ①로 표기되어 있다. 그 다음에, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 대해서 1-스텝 프로그램 동작이 수행될 것이다. 이는 도 1에서 ②로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 1-스텝 프로그램 동작이 수행된 후, 두 번째 워드 라인(WL1)의 아래에 위치한 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 1/2-비트 데이터가 각각 저장되는 거친 프로그램 동작(coarse program operatioin)(또는, 두번째 프로그램 스텝이라 불림)이 수행될 것이다. 이는 도 1에서 ③로 표기되어 있다. 첫 번째 워드 라인(WL0)에 연결된 메모리 셀들에 대해서 거친 프로그램 동작이 수행된 후, 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작이 수행되며, 이는 도 1에서 ④로 표기되어 있다. 세 번째 워드 라인(WL2)에 대한 1-스텝 프로그램 동작 이후, 두 번째 워드 라인(WL1)에 연결된 메모리 셀들에 1/2-비트 데이터가 각각 저장되는 거친 프로그램 동작이 수행될 것이다. 이는 도 1에서 ⑤로 표기되어 있다. 두 번째 워드 라인(WL1)에 대한 거친 프로그램 동작이 수행된 후, 첫 번째 워드 라인(WL0)에 대한 정교한 프로그램 동작(fine program operation)이 수행될 것이다. 이는 도 1에서 ⑥로 표기되어 있다. 이후, 1-스텝, 거친, 그리고 정교한 프로그램 동작들이 앞서 설명된 프로그램 순서(도 1 참조)에 따라 순차적으로 수행될 것이다. 도 1에서 설명된 프로그램 순서에 따라 워드 라인들이 선택되는 방식을 어드레스 스크램블 방식이라 칭한다.
1-스텝 프로그램 동작과 거친 프로그램 동작이 완료되면, 3/4-비트 데이터에 대응하는 문턱 전압 분포들(예를 들면, 8/16개의 문턱 전압 분포들)이 모두 형성될 것이다. 앞서 설명된 어드레스 스크램블 방식에 따르면, 각 워드 라인의 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작은 연속적으로 수행되는 것이 아니라, 각 워드 라인의 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작은 다른 워드 라인들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 또는 정교한 프로그램 동작 전후에 수행된다. 이는 1-스텝 프로그램된/거친 프로그램된/정교한 프로그램된 메모리 셀들이 1-스텝 프로그램될/거친 프로그램될/정교한 프로그램될 인접합 메모리 셀들로부터 커플링을 받음을 의미한다. 그러한 까닭에, 비록 거친 프로그램 동작이 완료됨에 따라 모든 문턱 전압 분포들이 형성되더라도, 문턱 전압 분포들 사이의 마진은 문턱 전압 분포들을 명확하게 구분하기에 충분하지 않을 것이다(도 2 참조). 문턱 전압 분포들을 명확하게 구분하기에 충분한 마진을 확보하기 위해서 정교한 프로그램 동작이 수행될 것이다. 정교한 프로그램 동작은 각 문턱 전압 분포의 폭을 좁히기 위해 행해지며, 거친 프로그램 동작에서 사용되는 문턱 전압 분포들의 검증 전압들보다 소정 전압만큼 각각 높은 검증 전압들을 사용하여 행해질 것이다. 이러한 프로그램 방식을 통해 인접한 메모리 셀들 사이의 커플링을 줄이는 것이 가능하다. 상술한 프로그램 방법/알고리즘은 거친-정교한 프로그램 방법(coarse-fine program method), 재프로그램 방법/알고리즘(reprogram method/algorithm), 또는 3-스텝 프로그램 방법(3-step program method)이라 칭한다.
상술한 프로그램 방법에 의하면, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터를 유지할 필요가 있다. 예를 들면, 1-스텝 프로그램 동작은 메모리 제어기에서 멀티-비트 메모리 장치에 제공되는 데이터에 의거하여 행해지고, 거친 프로그램 동작은 1-스텝 프로그램 동작을 통해 저장된 데이터와 메모리 제어기에서 제공되는 데이터에 의거하여 행해질 것이다. 정교한 프로그램 동작은 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터에 의거하여 행해질 것이다. 하지만, 앞서 설명된 바와 같이, 1-스텝 프로그램 동작과 거친 프로그램 동작을 통해 저장된 데이터를 정확하게 읽는 것은 어렵다. 이는 정교한 프로그램 동작에 필요한 데이터가 메모리 제어기에서 멀티-비트 메모리 장치로 제공되어야 함을 의미한다. 그러한 까닭에, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터가 메모리 제어기에 의해서 유지될 것이다. 이는 정교한 프로그램 동작에 필요한 데이터를 유지하기 위한 큰 용량의 버퍼 메모리가 메모리 제어기에 제공됨을 의미한다. 또는, 임의의 워드 라인에 대한 정교한 프로그램 동작이 종료될 때까지 임의의 워드 라인의 메모리 셀들에 저장된 데이터를 유지하도록 멀티-비트 메모리 장치를 구성할 수 있으며, 이는 칩 면적 측면에서 멀티-비트 메모리 장치를 구현하는 데 부담으로 작용할 것이다.
도 2는 일반적인 3-스텝 프로그램(재프로그램) 방법을 개략적으로 설명하기 위한 도면이고, 도 3은 도 2에서 설명된 거친 프로그램 동작에 사용되는 검증 전압들을 보여주는 도면이다. 설명에 앞서, 각 메모리 셀이 당 4-비트 데이터를 저장하고 3-스텝 프로그램 방식에 따라 프로그램 동작이 수행된다고 가정하자. 이러한 가정하에서, 3-스텝 프로그램 방식에 따른 프로그램 방법이 참조 도면들에 의거하여 이하 설명될 것이다.
먼저, 선택된 워드 라인(예를 들면, WL0, 도 1 참조)의 메모리 셀들에는 2-페이지 데이터(즉, 제 1 및 제 2 페이지 데이터)가 동시에 저장될 것이다. 이때, 도 2의 박스(21)에 도시된 바와 같이, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(Q1, Q2, Q3)에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.
앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 거친 프로그램 동작은 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들의 1-스텝 프로그램 동작 이후에 행해질 것이다. 이때, 도 2의 박스(22)에 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 1-스텝 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인(예를 들면, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링 효과로 인해 넓어질 것이다.
그 다음에, 선택된 워드 라인(WL0)의 메모리 셀들에는 2-페이지 데이터 즉, 제 3 및 제 4 페이지 데이터가 동시에 저장될 것이다. 이때, 도 2의 박스(23)에 도시된 바와 같이, 각 상태에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 대응하는 문턱 전압 산포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 예를 들면, 소거 상태(E)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(E∼P3')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q1)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P4'∼P7')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q2)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P8'∼P11')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다. 프로그램 상태(Q3)에 대응하는 문턱 전압 분포에 속한 메모리 셀들은 프로그램될 데이터에 따라 프로그램 상태들(P12'∼P15')에 각각 대응하는 문턱 전압 분포들에 속한 문턱 전압들을 갖도록 프로그램될 것이다.
여기서, 1-스텝 프로그램된 메모리 셀들의 상태들(E, Q1, Q2, Q3)을 소오스 상태(source state)라 칭하고, 거친 프로그램된 메모리 셀들의 상태들을 목표 상태(target state)라 칭한다. 소오스 상태(E)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 1 그룹을 구성하는 목표 상태들(E, P1', P2', P3') 중 어느 하나를 갖도록 프로그램될 것이다. 소오스 상태(Q1)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 2 그룹을 구성하는 목표 상태들(P4', P5', P6', P7) 중 어느 하나를 갖도록 프로그램될 것이다. 소오스 상태(Q2)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 3 그룹을 구성하는 목표 상태들(P8', P9', P10', P11') 중 어느 하나를 갖도록 프로그램될 것이다. 소오스 상태(Q3)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 4 그룹을 구성하는 목표 상태들(P12', P13', P14', P15') 중 어느 하나를 갖도록 프로그램될 것이다.
앞서 설명된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 정교한 프로그램 동작은 인접한 워드 라인들(예를 들면, WL2, WL1)에 대한 1-스텝 프로그램 동작 및 거친 프로그램 동작 이후에 행해질 것이다. 이때, 도 2의 박스(24)에 도시된 바와 같이, 워드 라인(예를 들면, WL0)에 속한 거친 프로그램된 메모리 셀들의 산포들이 인접한 워드 라인들(예를 들면, WL2, WL1)에 속한 메모리 셀들이 프로그램될 때 생기는 커플링 효과로 인해 넓어질 것이다. 이러한 이유로, 거친 프로그램된 메모리 셀들로부터 데이터를 정확하게 읽는 것이 어렵다.
워드 라인(WL0)에 속한 메모리 셀들이 도 2의 박스(25)에 도시된 바와 같은 최종 문턱 전압 분포들(E, P1∼P15)을 갖도록 프로그램될 것이다. 이러한 동작은 정교한 프로그램 동작이라 불린다. 앞서 설명된 바와 같이, 정교한 프로그램 동작은 이전에 프로그램된 데이터(예를 들면, 제 1 내지 제 4 페이지 데이터)를 필요로 하며, 이는 워드 라인(WL0)에 속한 메모리 셀들로부터 이전에 프로그램된 데이터를 정확하게 읽는 것이 어렵기 때문에 메모리 제어기로부터 제공되는 데이터(또는, 메모리 장치에 의해서 유지되는 데이터)에 의거하여 행해질 것이다. 도 2의 박스(26)에 도시된 바와 같이, 정교한 프로그램된 메모리 셀들 역시 인접한 워드 라인들에 속한 메모리 셀들의 산포들은 프로그램될 때 생기는 커플링 효과로 인해 넓어질 수 있다.
이후, 각 워드 라인에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작이 도 1에서 설명된 프로그램 순서에 따라 행해지며, 이는 도 2에서 설명된 것과 동일한 방식으로 행해질 것이다.
앞서 설명된 거친 프로그램 동작은, 도 2의 박스(23)에서 알 수 있듯이, 메모리 셀들이 요구되는 상태들로 프로그램되었는 지의 여부를 판별하기 위한 검증 전압들(CV1∼CV15)을 필요로 한다. 도 3에 도시된 바와 같이, 검증 전압들(CV1∼CV15) 사이의 전압차들은 동일하게 설정될 것이다. 예를 들면, 상위 검증 전압(예를 들면, CVi)(i=2∼15)은 하위 검증 전압(예를 들면, CVi-1)보다 △V만큼 높다.
도 2에서 알 수 있듯이, 문턱 전압 분포들(P1'∼P15')(박스(23) 참조)을 결정하는 데 사용되는 검증 전압들(CV1∼CV15)은 최종 문턱 전압 분포들(FV1∼FV15)(박스(25) 참조)을 결정하는 데 사용되는 검증 전압들(VP1∼VP15)보다 낮다. 예를 들면, 문턱 전압 분포(P1')를 결정하는 데 사용되는 검증 전압(CV1)은 대응하는 최종 문턱 전압 분포(P1)를 결정하는 데 사용되는 검증 전압(FV1)보다 낮다.
도 4는 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템은 불 휘발성 메모리인 멀티-비트 메모리(1000)와 제어기(2000)를 포함할 것이다. 멀티-비트 메모리(1000)는 하나 또는 그 보다 많은 메모리 칩들로 구성될 것이다. 제어기(2000)는 외부(예를 들면, 호스트)의 요청에 응답하여 멀티-비트 메모리(1000)를 제어할 것이다. 제어기(2000)는 외부에서 멀티-비트 메모리(1000)로 전송되는 데이터를 그리고 멀티-비트 메모리(1000)에서 외부로 전송되는 데이터를 임시 저장하는 데 사용될 것이다. 비록 도면에는 도시되지 않았지만, 제어기(2000)는 처리 유니트, ECC 부호화 및 복호화 블록, 등을 더 포함할 것이다. 제어기(2000)는 도 1에서 설명된 어드레스 스크램블 방식과 3-스텝 프로그램 방식에 따라 멀티-비트 메모리(1000)의 프로그램 동작을 제어할 것이다. 하지만, 어드레스 스크램블 방식과 프로그램 방식은 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 5는 도 4에 도시된 멀티-비트 메모리를 개략적으로 보여주는 블록도이다.
도 5를 참조하면, 멀티-비트 메모리는, 예를 들면, 불 휘발성 메모리로서 낸드 플래시 메모리일 것이다. 하지만, 본 발명이 낸드 플래시 메모리에 국한되지 않음은 잘 이해될 것이다. 멀티-비트 메모리는 행들(워드 라인들:WL)과 열들(비트 라인들:BL)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 가변 저항 소자를 갖는 메모리 셀, 또는 그와 같은 것으로 구현될 수 있다. 메모리 셀 어레이(100)는 잘 알려진 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제2008/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
행 디코더 회로(200)는 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 전압 발생 회로(300)는 제어 로직(400)에 의해서 제어되며, 프로그램, 소거, 그리고 읽기 동작들에 필요한 워드 라인 전압들(예를 들면, 프로그램 전압, 패스 전압, 읽기 전압, 등)을 생성하도록 구성된다. 제어 로직(400)은 플래시 메모리 장치의 동작을 전반적으로 제어하도록 구성된다. 읽기/쓰기 회로(500)는 제어 로직(400)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 읽기/쓰기 회로(500)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 읽기/쓰기 회로(500)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 읽기/쓰기 회로(500)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 페이지 버퍼들을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 읽기/쓰기 회로(500)의 각 페이지 버퍼는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다. 입출력 회로(600)는 외부(예를 들면, 제어기 또는 호스트)와 인터페이스하도록 구성될 것이다.
도 6은 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 위해 메모리 셀 어레이를 메모리 블록들로 구성하는 예를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들(예를 들면, 1KB의 비트 라인들)에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.
예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.
오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하고 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하고 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.
도 7은 본 발명의 예시적인 실시예에 따른 멀티-비트 메모리의 거친 프로그램 동작에 필요한 검증 전압들을 보여주는 도면이다.
도 2에서 설명된 바와 같이, 소오스 상태(E)에 속한 1-스텝 프로그램된 메모리 셀들은 프로그램될 데이터에 따라 제 1 그룹을 구성하는 목표 상태들(E, P1', P2', P3') 중 어느 하나를 갖도록 프로그램될 것이다. 제 1 그룹에 속한 목표 상태들(E, P1', P2', P3')을 각각 검증하기 위해서 제 1 그룹의 검증 전압들(CV1, CV2, CV3)이 사용될 것이다. 소오스 상태(Q1)에 속한 1-스텝 프로그램된 메모리 셀들은 프로그램될 데이터에 따라 제 2 그룹을 구성하는 목표 상태들(P4', P5', P6', P7) 중 어느 하나를 갖도록 프로그램될 것이다. 제 2 그룹에 속한 목표 상태들(P4', P5', P6', P7')을 각각 검증하기 위해서 제 2 그룹의 검증 전압들(CV4, CV5, CV6, CV7)이 사용될 것이다. 소오스 상태(Q2)에 속한 1-스텝 프로그램된 메모리 셀들은 프로그램될 데이터에 따라 제 3 그룹을 구성하는 목표 상태들(P8', P9', P10', P11') 중 어느 하나를 갖도록 프로그램될 것이다. 제 3 그룹에 속한 목표 상태들(P8', P9', P10', P11')을 각각 검증하기 위해서 제 3 그룹의 검증 전압들(CV8, CV9, CV10, CV11)이 사용될 것이다. 마지막으로, 소오스 상태(Q3)에 속한 1-스텝 프로그램된 메모리 셀들은 프로그램될 데이터에 따라 제 4 그룹을 구성하는 목표 상태들(P12', P13', P14', P15') 중 어느 하나를 갖도록 프로그램될 것이다. 제 4 그룹에 속한 목표 상태들(P12', P13', P14', P15')을 각각 검증하기 위해서 제 4 그룹의 검증 전압들(CV12, CV13, CV14, CV15)이 사용될 것이다.
본 발명의 예시적인 실시예에 있어서, 도 5에 도시된 제어 로직(400)은 거친 프로그램 동작의 검증 동작에 필요한 검증 전압들(CV1∼CV15)을 생성하도록 전압 발생 회로(300)를 제어할 것이다. 특히, 전압 발생 회로(300)는 각각이 목표 상태들로 구성된 인접한 그룹들(또는, 인접한 검증 전압 그룹들)에 각각 속한 인접한 상태들을 검증하는 데 필요한 검증 전압들의 전압차가 각 그룹(또는, 검증 전압 그룹)에 속한 상태들을 검증하는 데 필요한 검증 전압들의 전압차보다 크도록 검증 전압들(CV1∼CV15)을 발생할 것이다. 예를 들면, 도 7에 도시된 바와 같이, 인접한 그룹들 사이의 전압차 즉, 제 1 그룹에 속한 검증 전압(CV3)과 제 2 그룹에 속한 검증 전압(CV4) 사이의 전압차(△V2)는 각 그룹에 속한 검증 전압들 사이의 전압차(△V1)보다 크다. 제 2 그룹에 속한 검증 전압(CV7)와 제 3 그룹에 속한 검증 전압(CV8) 사이의 전압차(△V2)는 각 그룹에 속한 검증 전압들 사이의 전압차(△V1)보다 크다. 제 3 그룹에 속한 검증 전압(CV11)와 제 4 그룹에 속한 검증 전압(CV12) 사이의 전압차(△V2)는 각 그룹에 속한 검증 전압들 사이의 전압차(△V1)보다 크다.
도 8은 도 7에서 설명된 거친 프로그램 동작용 검증 전압들이 멀티-비트 메모리에 적용되는 경우 거친 프로그램 동작 이후의 문턱 전압 산포들을 보여주는 도면이다.
도 8에서, 실선으로 표시된 상태들은 거친 프로그램 동작이 수행된 후 생성된 문턱 전압 분포들을 나타내며, 점선으로 표시된 상태들은 커플링 효과를 겪은 거친 프로그램된 메모리 셀들의 문턱 전압 분포들을 나타낸다. 각각이 목표 상태들로 구성된 인접한 그룹들에 각각 속한 인접한 상태들을 검증하는 데 필요한 검증 전압들의 전압차(△V2)가 각 그룹에 속한 상태들을 검증하는 데 필요한 검증 전압들의 전압차(△V1)보다 크게 설정됨에 따라, 읽기 전압들(VR1, VR2, VR3)을 이용하여 각 그룹을 구별하는 것이 가능하다. 그룹들은 거친 프로그램 동작이 수행되기 이전의 상태들(E, Q1, Q2, Q3)에 각각 대응할 것이다. 즉, 앞서 설명된 바와 같이 검증 전압들을 설정함으로써 1-스텝 프로그램 동작을 통해 저장된 데이터(1-페이지 및 2-페이지 데이터)를 읽는 것이 가능하다. 이러한 읽기 동작을 이니셜 읽기 동작(initial read operation)이라 칭한다. 다시 말해서, 이니셜 읽기 동작을 통해 1-스텝 프로그램된 데이터를 읽는 것이 가능하다.
앞서 언급된 바와 같이, 정교한 프로그램 동작은 이전에 저장된 모든 데이터를 필요로 한다. 이를 위해서, 제어기(2000, 도 4 참조)에는 정교한 프로그램 동작이 완료되지 않은 메모리 셀들에 저장된 데이터가 유지되어야 한다. 하지만, 본 발명의 경우, 1-스텝 프로그램 동작을 통해 저장되는 하위 2-페이지 데이터는 이니셜 읽기 동작을 통해 읽고, 상위 2-페이지 데이터는 제어기(2000)로부터 제공될 것이다(또는, 상위 2-페이지 데이터는 멀티-비트 메모리 장치에 의해서 유지될 수 있다). 좀 더 구체적으로 설명하면 다음과 같다.
각 워드 라인에 대한 정교한 프로그램 동작은 동일하게 행해지며, 설명의 편의상 첫 번째 워드 라인(WL0)에 대한 정교한 프로그램 동작이 일예로서 설명될 것이다. 워드 라인(WL0)에 속한 메모리 셀들에 대한 거친 프로그램 동작은 도 7 및 도 8에서 설명된 것과 실질적으로 동일하게 수행될 것이다. 즉, 거친 프로그램 동작은 도 7에서 설명된 바와 같이 설정된 검증 전압들(CV1∼CV15)을 이용하여 행해질 것이다. 거친 프로그램 동작에 필요한 검증 전압들(CV1∼CV15)은 제어 로직(400)의 제어 하에 전압 발생 회로(300)에 의해서 생성될 것이다.
워드 라인(WL0)에 대한 정교한 프로그램 동작을 알리는 명령이 제어기(2000)에서 멀티-비트 메모리(1000)로 전송되면, 멀티-비트 메모리(1000)는 도 8에서 설명된 읽기 전압들(VR1, VR2, VR3)을 이용하여 이니셜 읽기 동작을 수행할 것이다. 이니셜 읽기 동작을 통해 워드 라인(WL0)의 메모리 셀들에 저장된 하위 데이터(1-스텝 프로그램 동작을 통해 저장된 제 1 및 제 2 페이지 데이터)가 읽혀질 것이다. 그리고, 제어기(2000)는 워드 라인(WL0)의 메모리 셀들에 저장된 상위 데이터(거친 프로그램 동작을 통해 저장된 제 3 및 제 4 페이지 데이터)를 버퍼 메모리에서 멀티-비트 메모리(1000)로 전송할 것이다. 이후, 이니셜 읽기 동작을 통해 읽혀진 데이터(2-페이지 데이터)와 제어기(2000)로부터 전송된 데이터(2-페이지 데이터)에 의거하여 정교한 프로그램 동작이 수행될 것이다.
여기서, 제어기(2000)에서 멀티-비트 메모리(1000)로 데이터를 전송하는 동작은 이니셜 읽기 동작 이전에 수행될 수 있다.
이상의 설명으로부터 알 수 있듯이, 1-스텝 프로그램 동작을 통해 저장되는 하위 2-페이지 데이터는 이니셜 읽기 동작을 통해 읽고, 상위 2-페이지 데이터는 제어기(2000)로부터 제공될 것이다. 이는 제어기(2000)의 버퍼 메모리가 유지할 데이터의 양이 감소됨을 그리고 정교한 프로그램 동작시 제어기(2000)와 멀티-비트 메모리(1000) 사이의 입출력 데이터 양이 감소됨을 의미한다.
검증 전압들을 설정하는 방식이 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리에도 적용될 수 있음은 잘 이해될 것이다. 예를 들면, 도 9을 참조하면, 셀 당 3-비트 데이터를 저장하는 멀티-비트 메모리의 경우, 먼저, 1-스텝 프로그램 동작을 통해 제 1 및 제 2 페이지 데이터가 선택된 워드 라인의 메모리 셀들에 저장될 것이다. 1-스텝 프로그램된 메모리 셀들의 문턱 전압 산포들은 도 9의 박스(31)에 도시된 바와 같이 형성될 것이다. 제 3 페이지 데이터는 거친 프로그램 동작을 통해 선택된 워드 라인의 메모리 셀들에 저장될 것이다. 거친 프로그램된 메모리 셀들의 문턱 전압 산포들은 도 9의 박스(32)에 도시된 바와 같이 형성될 것이다. 도 9에 도시된 바와 같이, 소오스 상태(E)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 1 그룹을 구성하는 목표 상태(E, P1)를 갖도록 프로그램될 것이다. 소오스 상태(Q1)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 2 그룹을 구성하는 목표 상태들(P2, P3) 중 어느 하나를 갖도록 프로그램될 것이다. 소오스 상태(Q2)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 3 그룹을 구성하는 목표 상태들(P4, P5) 중 어느 하나를 갖도록 프로그램될 것이다. 소오스 상태(Q3)에 속한 메모리 셀들은 프로그램될 데이터에 따라 제 4 그룹을 구성하는 목표 상태들(P6, P7) 중 어느 하나를 갖도록 프로그램될 것이다.
검증 전압들(CV1∼CV7) 사이의 전압차가 동일하게 설정되는 것이 아니라, 이전에 프로그램된 데이터(제 1 및 제 2 페이지 데이터)를 읽기에 적합하도록 설정될 것이다. 예를 들면, 제 1 그룹에 속한 검증 전압(CV1)과 제 2 그룹에 속한 검증 전압(CV2) 사이의 전압차(△V2)는 제 2 그룹에 속한 검증 전압들(CV2, CV3) 사이의 전압차(△V1)보다 크게 설정된다. 제 2 그룹에 속한 검증 전압(CV3)과 제 3 그룹에 속한 검증 전압(CV4) 사이의 전압차(△V2)는 제 3 그룹에 속한 검증 전압들(CV4, CV5) 사이의 전압차(△V1)보다 크게 설정된다. 제 3 그룹에 속한 검증 전압(CV5)과 제 4 그룹에 속한 검증 전압(CV6) 사이의 전압차(△V2)는 제 4 그룹에 속한 검증 전압들(CV6, CV7) 사이의 전압차(△V1)보다 크게 설정된다.
각각이 목표 상태들로 구성된 인접한 그룹들에 각각 속한 인접한 상태들을 검증하는 데 필요한 검증 전압들의 전압차(△V2)가 각 그룹에 속한 상태들을 검증하는 데 필요한 검증 전압들의 전압차(△V1)보다 크게 설정됨에 따라, 읽기 전압들(VR1, VR2, VR3)을 이용하여 각 그룹을 구별하는 것이 가능하다. 그룹들은 거친 프로그램 동작이 수행되기 이전의 상태들(Q1, Q2, Q3, Q4)에 각각 대응할 것이다. 즉, 앞서 설명된 바와 같이 검증 전압들을 설정함으로써 1-스텝 프로그램 동작을 통해 저장된 데이터(1-페이지 및 2-페이지 데이터)를 읽는 것이 가능하다. 다시 말해서, 이니셜 읽기 동작을 통해 1-스텝 프로그램된 데이터를 읽는 것이 가능하다.
결과적으로, 1-스텝 프로그램 동작을 통해 저장되는 하위 2-페이지 데이터는 이니셜 읽기 동작을 통해 읽고, 상위 1-페이지 데이터는 제어기(2000)로부터 제공될 것이다. 이는 제어기(2000)의 버퍼 메모리가 유지할 데이터의 양이 감소됨을 그리고 정교한 프로그램 동작시 제어기(2000)와 멀티-비트 메모리(1000) 사이의 입출력 데이터 양이 감소됨을 의미한다.
도 10은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
본 발명에 따른 컴퓨팅 시스템은 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체(3500)를 포함한다. 저장 매체(3500)는 도 4에 도시된 것과 실질적으로 동일하게 구성된 멀티-비트 메모리를 포함할 것이다. 저장 매체(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 제어기(3400)와 저장 매체(3500)는 도 3에서 설명된 데이터 저장 시스템을 구성할 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(3400)와 저장 매체(3500)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD), 메모리 카드, 등을 구성할 수 있다.
도 11은 본 발명의 예시적인 실시예에 따른 데이터 저장 시스템을 포함하는 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 11을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 저장 매체(4100)를 구성하는 각 불 휘발성 메모리와 제어기(4200)는 앞서 설명된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 12는 도 11에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 13은 도 11에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 12에 도시된 바와 같이, 스토리지는 도 11에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 13에 도시된 바와 같이, 스토리지 서버는 도 11에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)과 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 각 스트링의 채널이 기판에 대해 수직으로 형성되는 수직 채널 메모리 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 불 휘발성 메모리
2000: 제어기

Claims (10)

  1. 행들과 열들로 배열된 메모리 셀들을 갖는 멀티-비트 메모리의 프로그램 방법에 있어서:
    선택된 워드 라인의 메모리 셀들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 수행하는 것을 포함하며,
    상기 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해지고,
    상기 정교한 프로그램 동작에 필요한 상기 거친 프로그램된 데이터는 상기 선택된 워드 라인의 메모리 셀들의 정교한 프로그램 동작이 완료될 때까지 상기 멀티-비트 메모리에 의해서 유지되는 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 M-비트 데이터(M은 3 또는 그 보다 큰 정수)를 저장하는 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  3. 행들과 열들로 배열된 메모리 셀들을 갖는 멀티-비트 메모리의 프로그램 방법에 있어서:
    선택된 워드 라인의 메모리 셀들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 수행하는 것을 포함하며,
    상기 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해지고,
    상기 정교한 프로그램 동작에 필요한 상기 거친 프로그램된 데이터는 상기 멀티-비트 메모리의 외부로부터 제공되는 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  4. 행들과 열들로 배열된 메모리 셀들을 갖는 멀티-비트 메모리의 프로그램 방법에 있어서:
    선택된 워드 라인의 메모리 셀들에 대한 1-스텝 프로그램 동작, 거친 프로그램 동작, 그리고 정교한 프로그램 동작을 수행하는 것을 포함하며,
    상기 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해지고,
    상기 거친 프로그램 동작에 의해서 프로그램된 메모리 셀들의 문턱 전압 분포들은 복수의 검증 전압 그룹들에 따라 검증되며, 상기 검증 전압 그룹들 각각에 속한 검증 전압들 사이의 제 1 전압차는 인접한 검증 전압 그룹들 사이의 제 2 전압차와 다른 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 제 1 전압차는 상기 제 2 전압차보다 작은 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 1-스텝 프로그램된 데이터는 상기 거친 프로그램 동작이 수행된 후 상기 검증 전압 그룹들을 구별하기 위한 읽기 전압들에 의거하여 읽혀지는 것을 특징으로 하는 멀티-비트 메모리의 프로그램 방법.
  7. 삭제
  8. 행들과 열들로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
    상기 메모리 셀 어레이의 선택된 워드 라인에 인가될 워드 라인 전압들을 발생하도록 구성된 전압 발생 회로와; 그리고
    1-스텝 프로그램, 거친 프로그램, 그리고 정교한 프로그램 명령들에 응답하여 상기 전압 발생 회로를 제어하도록 구성된 제어 로직을 포함하며,
    선택된 워드 라인에 속한 1-스텝 프로그램된 메모리 셀들이 거친 프로그램 동작 동안 복수의 그룹들의 목표 상태들로 프로그램될 때, 상기 전압 발생 회로는 상기 복수의 그룹들 중 인접한 그룹들에 각각 속한 인접한 목표 상태들을 검증하기 위한 검증 전압들의 제 1 전압차가 상기 각 그룹에 속한 목표 상태들을 검증하기 위한 검증 전압들의 제 2 전압차보다 크도록 검증 전압들을 발생하는 멀티-비트 메모리.
  9. 제 8 항에 있어서,
    상기 선택된 워드 라인의 메모리 셀들에 대한 정교한 프로그램 동작은 이니셜 읽기 동작을 통해 상기 선택된 워드 라인의 메모리 셀들로부터 읽혀진 1-스텝 프로그램된 데이터와, 거친 프로그램된 데이터에 의거하여 행해지는 멀티-비트 메모리.
  10. 제 9 항에 있어서,
    상기 1-스텝 프로그램된 데이터는 거친 프로그램 동작이 수행된 후 상기 목표 상태 그룹들을 구별하기 위한 읽기 전압들에 의거하여 읽혀지는 멀티-비트 메모리.
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