KR101412974B1 - 메모리 장치 및 메모리 프로그래밍 방법 - Google Patents

메모리 장치 및 메모리 프로그래밍 방법 Download PDF

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Abstract

메모리 장치 및 메모리 프로그래밍 방법이 제공된다. 본 발명의 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할하고, 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당하는 제어부, 및 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제1 검증 전압 이상일 때까지 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키고, 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제2 검증 전압 이상일 때까지 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키는 프로그래밍부를 포함하며, 이를 통해 메모리 셀의 문턱 전압의 산포의 폭을 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, 검증 전압, verify level, ISPP

Description

메모리 장치 및 메모리 프로그래밍 방법 {MEMORY DEVICE AND MEMORY PROGRAMMING METHOD}
본 발명은 메모리 장치에 데이터를 프로그램하는 방법에 관한 것으로, 보다 상세하게는 메모리 장치에 포함되는 메모리 셀의 문턱 전압을 변화시킴으로써 메모리 셀에 데이터를 프로그램하는 장치 및 방법에 관한 것이다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리의 메모리 셀(싱글 레벨 셀)에 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 메모리 셀의 문턱 전압(threshold voltage)을 변화시킬 수 있다. 예를 들어, 싱글 레벨 셀에 논리 "1"의 데이터가 저장된 경우에는 싱글 레벨 셀은 1.0 Volt의 문턱 전압을 가질 수 있으며, 논리 "0"의 데이터가 저장된 경우에는 싱글 레벨 셀은 3.0 Volt의 문턱 전압을 가질 수 있다.
싱글 레벨 셀들 간의 미세한 전기적 특성의 차이로 인해 동일한 데이터가 프로그램된 싱글 레벨 셀들 각각에 형성된 문턱 전압은 일정한 범위의 산 포(distribution)를 가지게 된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 판정될 수 있다. 메모리 셀에 저장된 데이터는 판독 동작 시 메모리 셀의 전류/전압의 차이에 의하여 구분된다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 프로그램할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 프로그램하려면, 2m개의 문턱 전압 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포(distribution)를 형성할 수 있다. 이 때, m개의 비트에 의해 생성될 수 있는 2m 개의 데이터 값 각각에 하나씩의 문턱 전압 산포가 대응할 수 있다.
그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 2m개의 산포들 간의 거리는 줄어들고, 산포들 간의 거리가 더욱 줄어들면 산포들끼리 겹칠 수 있다. 산포들끼리 겹치면 판독 실패율이 증가할 수 있다.
본 발명의 실시예들에 따르면 새로운 프로그래밍 방법을 이용함으로써 메모리 셀의 문턱 전압의 산포의 폭을 줄일 수 있다.
본 발명의 실시예들에 따르면 새로운 프로그래밍 방법을 이용함으로써 메모리 셀로부터 데이터를 읽을 때의 오류를 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할하고, 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당하는 제어부, 및 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제1 검증 전압 이상일 때까지 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키고, 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제2 검증 전압 이상일 때까지 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키는 프로그래밍부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 프로그래밍 방법은 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정하는 단계, 상기 복수의 메모리 셀들 각각의 게이트 단자에 제1 프로그램 전압을 인가하여 상기 복수의 메모리 셀들 각각의 문턱 전압을 증가시키는 단계, 상기 제1 프로그램 전압이 인가된 후 상기 복수의 메모리 셀들 중 상기 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀의 개수가 임계치 이상이면 상기 복수의 메모리 셀들 중 상기 제1 메모리 셀 이외의 나 머지 메모리 셀들의 검증 전압을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 재설정하는 단계, 및 상기 복수의 메모리 셀들 각각의 게이트 단자에 제2 프로그램 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법은 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정하는 단계, 상기 복수의 메모리 셀들 각각의 게이트 단자에 임계 횟수만큼 제1 프로그램 전압을 인가하는 단계, 상기 임계 횟수만큼 상기 제1 프로그램 전압이 인가된 후 상기 복수의 메모리 셀들 중 상기 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀 이외의 나머지 메모리 셀들의 검증 전압을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 재설정하는 단계, 및 상기 복수의 메모리 셀들 각각의 게이트 단자에 제2 프로그램 전압을 인가하는 단계를 포함할 수 있다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 제어부(120) 및 프로그래밍부(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 프로그래밍부 (130)는 복수의 메모리 셀들 각각의 문턱 전압을 변화시켜 복수의 메모리 셀들 각 각에 데이터를 저장할 수 있다.
메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 과정을 프로그래밍이라 하기도 한다. 메모리 장치(100)는 메모리 셀에 저장될 데이터에 기초하여 상기 메모리 셀의 목표 문턱 전압 구간을 설정할 수 있다. 프로그래밍부(130)는 상기 메모리 셀의 문턱 전압이 상기 설정된 목표 문턱 전압 구간에 포함되도록 상기 메모리 셀의 문턱 전압을 변경시킬 수 있다.
예를 들어 메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀에 대해서는 1 volt 이상 2 volt 이하의 목표 문턱 전압 구간을 설정할 수 있고, 데이터 "0"이 저장될 메모리 셀에 대해서는 3 volt 이상 4 volt 이하의 목표 문턱 전압 구간을 설정할 수 있다.
프로그래밍부(130)는 데이터 "1"이 저장될 메모리 셀의 문턱 전압이 1 volt 이상 2 volt 이하의 목표 문턱 전압 구간에 포함되도록 데이터 "1"이 저장될 메모리 셀의 문턱 전압을 변경할 수 있다. 프로그래밍부(130)는 데이터 "0"이 저장될 메모리 셀의 문턱 전압이 3 volt 이상 4 volt 이하의 목표 문턱 전압 구간에 포함되도록 데이터 "0"이 저장될 메모리 셀의 문턱 전압을 변경할 수 있다.
실시예에 따라서는 프로그래밍부(130)는 검증 전압과의 비교에 의하여 메모리 셀의 문턱 전압을 변경시킬 수도 있다. 메모리 장치(100)는 메모리 셀에 저장될 데이터에 기초하여 상기 메모리 셀에 대한 검증 전압을 설정할 수 있다.
예를 들어 메모리 장치(100)는 데이터 "1"이 저장될 메모리 셀에 대해서는 1 volt의 검증 전압을 설정할 수 있고, 데이터 "0"이 저장될 메모리 셀에 대해서는 3 volt의 검증 전압을 설정할 수 있다. 프로그래밍부(130)는 데이터 "1"이 저장될 메모리 셀이 1 volt의 검증 전압보다 높은 문턱 전압을 가지도록 데이터 "1"이 저장될 메모리 셀의 문턱 전압을 변경시킬 수 있다. 프로그래밍부(130)는 데이터 "0"이 저장될 메모리 셀이 3 volt의 검증 전압보다 높은 문턱 전압을 가지도록 데이터 "0"이 저장될 메모리 셀의 문턱 전압을 변경시킬 수 있다.
프로그래밍부(130)는 일정 시간 구간 동안 메모리 셀의 문턱 전압을 변경시킬 수 있는 조건 전압을 메모리 셀에 인가할 수 있다. 프로그래밍부(130)는 일정 시간 구간 후 상기 메모리 셀의 문턱 전압을 검증 전압 또는 목표 문턱 전압 구간과 비교하고, 상기 메모리 셀의 문턱 전압이 검증 전압보다 높거나 목표 문턱 전압 구간에 포함되는 경우 상기 메모리 셀에 대한 문턱 전압 변경을 중단할 수 있다.
메모리 셀이 멀티 비트 데이터를 저장하는 멀티 비트 셀인 경우, 메모리 장치(100)는 2m 개의 검증 전압 레벨들 또는 목표 문턱 전압 구간들을 이용하여 m비트 데이터를 저장할 수 있다. 메모리 장치(100)는 2m 개의 검증 전압 레벨들을 설정하고, 메모리 셀에 저장될 데이터에 기초하여 2m 개의 검증 전압 레벨들 중 어느 하나를 선택할 수 있다. 프로그래밍부(130)는 상기 선택된 검증 전압 레벨을 이용하여 메모리 셀의 문턱 전압을 변경시킬 수 있다.
문턱 전압의 변화에 따라 데이터를 저장하는 메모리 장치(100)의 메모리 셀은 컨트롤 게이트(control gate, CG) 및 플로팅 게이트(floating gate, FG)를 포함할 수 있으며 CG 및 FG 사이에는 절연체(insulator)가 삽입되고, FG 및 서브스트레 이트 (substrate) 간에도 절연체가 삽입될 수 있다.
메모리 셀에 데이터를 저장하는 프로그램 과정 또는 메모리 셀에 저장된 데이터를 소거하는(erase) 과정은 핫 캐리어 효과(hot carrier effect, HCE) 또는 F-N 터널링(Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 수행될 수 있다.
특정한 바이어스 조건(bias condition) 하에서, 서브스트레이트 영역 중 FG에 가장 근접한 영역에는 채널이 형성될 수 있다. 채널은 서브스트레이트 영역의 소수 반송자(minority carrier)들이 밀집해서 생성되는 영역이며, 메모리 장치(100)는 이들 소수 반송자들을 제어하여 메모리 셀에 데이터를 프로그램하거나 메모리 셀에 저장된 데이터를 소거할 수 있다.
서브스트레이트 영역의 소스(source), 드레인(drain) 및 CG에 특정한 바이어스가 인가되면, 채널의 소수 반송자들이 FG로 이동할 수 있다. 채널의 소수 반송자들이 FG로 이동하는 메커니즘으로 대표적인 것들로는 HCE 및 F-N 터널링이 있다.
동일한 데이터를 저장하는 메모리 셀들은 동일한 목표 문턱 전압 구간 또는 동일한 검증 전압에 의해 프로그램될 수 있다. 이 때 메모리 셀들 각각의 전기적인 특성은 미세하게 다를 수 있으므로, 동일한 데이터를 저장하는 메모리 셀들의 문턱 전압은 약간의 범위를 가지는 산포(distribution)를 형성할 수 있다.
메모리 셀에 대한 프로그램 과정은 주변의 메모리 셀의 문턱 전압에 원치 않는 영향을 줄 수 있다. 이러한 원인의 예로는 FG 커플링(coupling) 또는 프로그램 디스터번스(program disturbance) 등이 있을 수 있다.
FG 커플링이란, 중심 메모리 셀의 문턱 전압이 주변의 메모리 셀들의 문턱 전압의 변화량에 따라 영향 받는 현상을 말한다. 메모리 셀들의 FG들 간의 기생 커패시턴스 (parasitic capacitance)의 커플링으로 인해 중심 메모리 셀의 문턱 전압이 영향 받는다.
만일 프로그래밍 과정이 문턱 전압을 증가시키는 경우 중심 메모리 셀의 문턱 전압은 FG 커플링에 의해 원하는 값보다 증가하게 된다. FG 커플링과 같은 메커니즘에 의해, 메모리 셀들의 문턱 전압의 산포(distribution)는 확산되는 경향을 가진다.
메모리 셀이 동작하는 전압 윈도우는 제한되어 있으므로, 문턱 전압의 산포가 확산될수록 문턱 전압의 산포가 겹칠 가능성이 높아지게 된다. 문턱 전압의 산포가 겹치는 정도가 심할수록 프로그래밍된 데이터를 정확하게 읽어내지 못하는 오류 비율(error rate)이 증가하게 된다. 메모리 셀이 m비트의 데이터를 저장하는 멀티 비트 셀인 경우, 메모리 셀 어레이(110)의 메모리 셀들의 문턱 전압은 2m 개의 산포를 형성할 수 있다. m이 증가할수록 산포의 원치 않는 확산에 의하여 오류 비율이 증가할 수 있다.
프로그램 디스터번스는 메모리 셀에 프로그램되는 프로그램 조건 전압에 의해 주변의 메모리 셀의 문턱 전압이 영향 받는 현상을 말한다. 프로그램 디스터번스에 의하여 메모리 셀의 문턱 전압은 프로그램 도중 원치 않는 영향을 받을 수 있다.
메모리 셀들의 문턱 전압이 시간의 경과에 따라 원치 않는 변화를 겪는 이유로는 전하 유실 (charge loss) 등이 있을 수 있다.
HCE(Hot Carrier Effect)는 F-N 터널링보다 빠른 시간 내에 FG로 많은 반송자들을 이동시킬 수 있으나, FG 및 서브스트레이트 간의 절연체에 상대적으로 큰 물리적인 데미지를 입힐 수 있다. F-N 터널링은 절연체에 비교적 작은 데미지를 입힐 수 있지만 메모리 셀에 데이터를 프로그램하고 메모리 셀에 저장된 데이터를 소거하는 횟수가 증가하면 이 때의 데미지도 무시될 수 없다.
FG에 반송자가 축적되어 전하가 형성되면, 형성된 전하에 기초하여 메모리 셀의 데이터가 결정된다. 이 때, FG 주변의 절연체가 물리적인 데미지를 받으면 절연체에 반송자의 누설 경로(leaking path)가 생성될 수 있다.
FG에 충전된 전하는 방전 조건이 갖추어지기 전에는 FG에 유지되어야 하지만, 자연적인 확산 현상에 의하여 FG에 충전되어 있는 전하가 주위로 확산될 수도 있고, FG 주변의 절연체가 손상되어 전하의 누설 경로가 형성되면 FG에 충전된 전하가 유실될 수 있다. FG에 충전된 전하가 유실되는 메커니즘은 메모리 셀의 문턱 전압을 낮추는 경향이 있다.
제어부(120)는 복수의 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할할 수 있다. 제어부(120)는 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당할 수 있다.
프로그래밍부(130)는 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제1 검증 전압 이상일 때까지 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키고, 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제2 검증 전압 이상일 때까지 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압을 증가시킬 수 있다.
메모리 셀에 데이터를 프로그램하는 과정에는 메모리 셀로부터 데이터를 읽는 과정보다 긴 시간이 걸릴 수 있다. 메모리 셀에 데이터를 프로그램하는 과정에 상대적으로 긴 시간이 걸리기 때문에 메모리 장치(100)는 복수의 메모리 셀들에 동시에 데이터를 프로그램하여 전체 데이터의 프로그램 시간을 단축할 수 있다. 동시에 프로그램되는 메모리 셀들의 집합을 본 명세서에서는 설명의 편의 상 페이지(page)로 명명하기로 한다. 예를 들어 하나의 페이지는 1000개의 메모리 셀들을 포함할 수 있고, 메모리 셀 어레이(110)는 1000개의 페이지들을 포함할 수 있다.
실시예에 따라서는 프로그래밍부(130)는 하나의 워드 라인(word line)에 연결된 메모리 셀들에 동시에 데이터를 프로그램할 수 있다. 상기 워드 라인은 하나의 페이지에 포함되는 메모리 셀들 각각의 게이트 단자(gate terminal)에 연결될 수 있다.
메모리 장치(100)는 저장될 데이터에 대응하는 메모리 주소(memory address)에 대응하는 페이지를 선택하고, 상기 선택된 페이지에 포함되는 메모리 셀들에 연결된 워드 라인을 선택할 수 있다. 프로그래밍부(130)는 상기 선택된 워드 라인에 프로그램 전압을 인가함으로써 상기 선택된 페이지에 포함되는 메모리 셀들이 프로그램 준비 상태에 도달하도록 할 수 있다.
프로그래밍부(130)는 제1 그룹의 메모리 셀들 중 제1 검증 전압 이상인 문턱 전압을 가지는 메모리 셀에 연결된 비트 라인(bit line)에 프로그램 금지 전압(program inhibit voltage)을 인가하고, 제1 그룹의 메모리 셀들 중 제1 검증 전압보다 작은 문턱 전압을 가지는 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다.
프로그래밍부(130)는 제2 그룹의 메모리 셀들 중 제2 검증 전압 이상인 문턱 전압을 가지는 메모리 셀에 연결된 비트 라인(bit line)에 프로그램 금지 전압(program inhibit voltage)을 인가하고, 제2 그룹의 메모리 셀들 중 제2 검증 전압보다 작은 문턱 전압을 가지는 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다.
프로그램 조건 전압이 인가된 메모리 셀들 중 문턱 전압이 빠르게 변화하는 메모리 셀을 빠른 셀(fast cell)이라 하고, 문턱 전압이 느리게 변화하는 메모리 셀을 느린 셀(slow cell)이라 하기도 한다. 제어부(120)는 메모리 셀 어레이(110)에 포함되는 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 메모리 셀들 각각이 빠른 셀인지 느린 셀인지 판정할 수 있다. 상기 상태 정보는 프로그램 조건 전압이 인가되는 동안 메모리 셀들 각각의 문턱 전압의 변화량일 수 있다.
제어부(120)는 빠른 셀로 판정된 메모리 셀을 제1 그룹에 할당할 수 있다. 제어부(120)는 느린 셀로 판정된 메모리 셀을 제2 그룹에 할당할 수 있다.
제어부(120)는 제1 시간 구간 동안 하나의 페이지에 포함되는 메모리 셀들에 제1 검증 전압을 할당할 수 있다. 프로그래밍부(130)는 제1 시간 구간 동안 상기 페이지에 포함되는 메모리 셀들 각각의 게이트 단자에 프로그램 전압에 대응하는 펄스를 한 번 이상 인가할 수 있다. 메모리 장치(100)는 상기 펄스가 인가된 후마다 상기 페이지에 포함되는 메모리 셀들 중 제1 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 식별할 수 있다. 프로그래밍부(130)는 상기 프로그램 전압에 대응하는 펄스를 인가하는 동안 상기 식별된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다.
제어부(120)는 제1 시간 구간 후 제1 검증 전압 이상의 문턱 전압을 가지는 메모리 셀을 빠른 셀로 간주할 수 있다. 제1 시간 구간 후 제1 검증 전압 이상의 문턱 전압을 가지는 메모리 셀은 동일 바이어스 조건 하의 메모리 셀들 중 상대적으로 빠른 문턱 전압의 변화를 겪은 것으로 간주될 수 있다. 제어부(120)는 빠른 셀로 간주된 메모리 셀을 제1 그룹에 할당할 수 있다.
제어부(120)는 제1 시간 구간 후 제1 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 느린 셀로 간주할 수 있다. 제어부(120)는 느린 셀로 간주된 메모리 셀을 제2 그룹에 할당할 수 있다.
실시예에 따라서는 제어부(120)는 제1 검증 전압보다 높은 전압을 제2 검증 전압으로 설정할 수 있다. 이 때 제어부(120)는 제1 그룹의 빠른 셀에 제1 검증 전압을 할당하고, 제2 그룹의 느린 셀에 제2 검증 전압을 할당할 수 있다. 빠른 셀은 제1 시간 구간 동안 제1 검증 전압에 도달할 수 있으므로 메모리 장치(100)는 제2 시간 구간 동안 빠른 셀에 연결된 비트 라인에 프로그램 금지 전압(program inhibit voltage)을 인가할 수 있다. 메모리 장치(100)는 제2 시간 구간 동안 빠른 셀에 연결된 비트 라인에 프로그램 금지 전압을 인가함으로써 빠른 셀의 문턱 전압의 변화를 최소화할 수 있다. 느린 셀에 대한 프로그래밍이 수행되는 제2 시간 구간 동안 빠른 셀의 문턱 전압이 영향 받을 수 있다. 느린 셀에 대한 프로그래밍 동작이 빠른 셀의 문턱 전압에 영향을 끼치는 메커니즘의 예로는 프로그램 디스터번스 또는 FG 커플링 등을 들 수 있다.
메모리 장치(100)는 메모리 셀에 저장될 데이터에 기초하여 목표 문턱 전압 구간 또는 검증 전압을 설정할 수 있다. 이 때 메모리 장치(100)는 프로그램 디스터번스 또는 FG 커플링에 의한 문턱 전압의 산포의 왜곡(distortion)을 고려하여 검증 전압보다 낮은 제1 검증 전압을 설정할 수 있고, 검증 전압을 제2 검증 전압으로 설정할 수 있다. 빠른 셀은 메모리 장치(100)에 의하여 제1 검증 전압 이상의 문턱 전압을 가지도록 프로그램될 수 있다. 빠른 셀의 문턱 전압은 느린 셀에 대한 프로그래밍 동작이 수행되는 동안 FG 커플링 또는 프로그램 디스터번스에 의하여 제2 검증 전압 이상이 되도록 증가할 수 있다. 느린 셀은 메모리 장치(100)에 의하여 제2 검증 전압 이상의 문턱 전압을 가지도록 프로그램될 수 있다. 따라서 FG 커플링 또는 프로그램 디스터번스에 의한 영향을 고려하여 메모리 장치(100)는 모든 메모리 셀이 검증 전압 이상의 문턱 전압을 가지도록 프로그램할 수 있다.
실시예에 따라서는 메모리 장치(100)는 전하 유실(charge loss)에 의한 문턱 전압의 산포의 왜곡을 고려하여 검증 전압보다 높은 제1 검증 전압을 설정할 수 있다. 메모리 장치(100)는 제1 그룹에 포함되는 메모리 셀에 제1 검증 전압을 할당 하고, 제2 그룹에 포함되는 메모리 셀에 검증 전압(제2 검증 전압)을 할당할 수 있다. 빠른 셀이 느린 셀보다 전하 유실에 의한 영향을 크게 받는 경우, 메모리 장치(100)는 빠른 셀에 제1 검증 전압을 할당하고 느린 셀에 제2 검증 전압을 할당할 수 있다. 빠른 셀의 문턱 전압은 시간 경과에 따라 감소하여 제1 검증 전압보다 낮아질 수 있으나 제1 검증 전압보다 낮은 제2 검증 전압보다는 여전히 높을 수 있다.
실시예에 따라서는 제어부(120)는 메모리 셀에 프로그램될 데이터에 기초하여 제1 검증 전압 및 제2 검증 전압을 결정할 수 있다. 예를 들어 메모리 셀이 3비트의 데이터를 저장하는 멀티 비트 셀인 경우, 제어부(120)는 상기 페이지에 포함되는 메모리 셀들 중 데이터 "101"이 프로그램될 메모리 셀들을 식별하고, 식별된 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할할 수 있다.
실시예에 따라서는 프로그래밍부(130)는 제1 시간 구간 동안 상기 페이지에 포함되는 메모리 셀들 각각의 게이트 단자에 프로그램 전압에 대응하는 펄스를 임계 횟수 N번 인가할 수 있다. 메모리 장치(100)는 프로그램 전압에 대응하는 펄스가 인가된 횟수를 기록할 수 있다. 메모리 장치(100)는 프로그램 전압에 대응하는 펄스가 인가된 횟수가 N번이면 제1 시간 구간을 종료할 수 있고 제1 시간 구간이 종료되었음을 제어부(120)에 통지할 수 있다.
실시예에 따라서는 제어부(120)는 상기 페이지에 포함되는 메모리 셀들 중 제1 검증 전압 이상의 문턱 전압을 가지는 메모리 셀의 개수가 임계치 N 이상이면 제1 시간 구간을 종료할 수 있다.
실시예에 따라서는 제어부(120)는 상기 페이지에 포함되는 메모리 셀들을 k개의 그룹으로 분할할 수 있다. 제어부(120)는 k개의 검증 전압 레벨들을 설정할 수 있다. 예를 들어 목표 검증 전압을 Vtarget 이라 하면 Vk = Vtarget 이고, V1 < V2 < ㆍㆍㆍ < Vk 의 관계가 성립할 수 있다. 제어부(120)는 프로그램 전압에 대응하는 펄스가 L1 번 인가된 후 V1 이상의 문턱 전압을 가지는 메모리 셀을 제1 그룹 G1으로 분리할 수 있고 프로그램 전압에 대응하는 펄스가 L2 (L2 > L1) 번 인가된 후 V2 이상의 문턱 전압을 가지는 메모리 셀을 제2 그룹 G2로 분리할 수 있다.
실시예에 따라서는 제어부(120)는 상기 페이지에 포함되는 메모리 셀들을 k개의 그룹으로 분할할 수 있다. 제어부(120)는 V1 이상의 문턱 전압을 가지는 메모리 셀의 개수가 N1 이상이면 V1 이상의 문턱 전압을 가지는 메모리 셀을 제1 그룹 G1으로 분리하고, G1 이외의 나머지 메모리 셀을 제2 검증 전압 V2를 이용하여 프로그램할 수 있다. 제어부(120)는 V2 이상의 문턱 전압을 가지는 메모리 셀의 개수가 N2 이상이면 V2 이상의 문턱 전압을 가지는 메모리 셀을 제2 그룹 G2로 분리하고, G1 및 G2 이외의 나머지 메모리 셀을 제3 검증 전압 V3를 이용하여 프로그램할 수 있다.
메모리 장치(100)는 프로그래밍 동작이 수행되는 동안 메모리 셀의 문턱 전압의 변화량에 기초하여 빠른 셀 및 느린 셀을 구분할 수 있다. 메모리 장치(100)는 프로그래밍 동작이 수행되는 동안 메모리 셀의 특성을 판정하고, 판정된 특성에 기초하여 메모리 셀에 대한 프로그램 전략을 결정할 수 있다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 2를 참조하면 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 시간에 따라 인가되는 전압이 도시된다.
시간 구간(210) 동안 프로그래밍부(130)는 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 프로그램 전압 Vpgm에 대응하는 펄스를 인가할 수 있다. 실시예에 따라서는 상기 선택된 페이지는 하나의 워드 라인(word line)에 연결된 메모리 셀들의 집합일 수 있고, 상기 워드 라인은 상기 선택된 페이지에 포함된 메모리 셀들 각각의 게이트 단자에 연결될 수 있다. 프로그래밍부(130)는 상기 워드 라인을 경유하여 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 프로그램 전압 Vpgm에 대응하는 펄스를 인가할 수 있다.
시간 구간(220) 동안 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 검증 전압 Vvfy에 대응하는 펄스를 인가할 수 있다. 이 때 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀에 연결된 비트 라인의 전압 또는 전류를 감지(sense)하여 상기 선택된 페이지에 포함된 메모리 셀의 문턱 전압이 검증 전압 Vvfy보다 높은지 여부를 판정할 수 있다. 메모리 장치 (100)는 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 검증 전압 Vvfy 보다 낮은 문턱 전압을 가지는 메모리 셀을 식별할 수 있다.
시간 구간(230) 동안 프로그래밍부(130)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 프로그램 전압 Vpgm + ΔVpgm에 대응하는 펄스를 인가할 수 있다. 이처럼 인가되는 펄스에 대응하는 전압을 순차적으로 증가시키는 프로그 램 과정을 ISPP(Incremental Step Pulse Program)라 한다. 이 때 프로그래밍부 (130)는 이전의 시간 구간(220) 동안 식별된 메모리 셀에 연결된 비트 라인(bit line)에 프로그램 조건 전압을 인가할 수 있다.
시간 구간(240) 동안 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 검증 전압 Vvfy에 대응하는 펄스를 인가할 수 있다. 이 때 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀의 문턱 전압이 검증 전압 Vvfy보다 높은지 여부를 판정할 수 있다. 메모리 장치(100)는 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 이전의 시간 구간(230) 동안 인가된 펄스에 의해 검증 전압 Vvfy 이상의 문턱 전압을 가지게 된 메모리 셀을 식별할 수 있다.
시간 구간(250) 동안 프로그래밍부(130)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 프로그램 전압 Vpgm + 2ΔVpgm에 대응하는 펄스를 인가할 수 있다. 프로그래밍부(130)는 이전의 시간 구간(240) 동안 검증 전압 Vvfy 보다 낮은 문턱 전압을 가지는 것으로 판정된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다. 시간 구간(260) 동안 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 검증 전압 Vvfy에 대응하는 펄스를 인가할 수 있다.
시간 구간(270) 동안 프로그래밍부(130)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 프로그램 전압 Vpgm + 3ΔVpgm에 대응하는 펄스를 인가할 수 있다. 시간 구간(280) 동안 메모리 장치(100)는 상기 선택된 페이지에 포함된 메모리 셀의 게이트 단자에 검증 전압 Vvfy에 대응하는 펄스를 인가할 수 있다. 실시예에 따라서는 메모리 장치(100)는 이전의 시간 구간(270)까지 펄스가 인가된 횟수에 기초하여 시간 구간(280) 동안 인가되는 검증 전압을 결정할 수 있다. 다른 실시예에 따라서는 메모리 장치(100)는 이전의 시간 구간(260) 동안 검증 전압 Vvfy 이상의 문턱 전압을 가지는 것으로 판정된 메모리 셀의 개수에 기초하여 시간 구간(280) 동안 인가되는 검증 전압을 결정할 수 있다.
도 3은 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 3을 참조하면 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들의 문턱 전압들의 산포가 도시된다.
메모리 장치(100)는 제1 시간 구간 동안 전압 레벨(310)에 대응하는 제1 검증 전압을 이용하여 복수의 메모리 셀들을 프로그램할 수 있다.
제1 시간 구간 후 복수의 메모리 셀들 중 빠른 셀(fast cell)들의 문턱 전압들은 산포(340)를 형성할 수 있다. 빠른 셀의 문턱 전압은 느린 셀의 문턱 전압보다 빠르게 증가하므로 느린 셀의 문턱 전압이 전압 레벨(310)보다 커지기 전에 전압 레벨(310)보다 커질 수 있다. 메모리 장치(100)는 제1 시간 구간 후 산포(340)에 대응하는 빠른 셀의 문턱 전압을 유지하도록 하는 프로그램 금지 전압을 산포(340)에 대응하는 빠른 셀에 인가할 수 있다.
제2 시간 구간 동안 메모리 장치(100)는 전압 레벨(320)에 대응하는 제2 검증 전압을 이용하여 복수의 메모리 셀들 중 느린 셀들을 프로그램할 수 있다. 메모리 장치(100)는 i번째 프로그램 전압 Vpgm(i)에 대응하는 i번째 펄스를 인가한 후 (i+1)번째 프로그램 전압 Vpgm(i+1)에 대응하는 (i+1)번째 펄스를 인가할 수 있다. 이 때 Vpgm(i+1) = Vpgm(i) + ΔVpgm 의 관계가 성립할 수 있다.
i번째 펄스가 인가된 후 문턱 전압 Vth(i)를 가지는 메모리 셀은 (i+1)번째 펄스가 인가된 후 문턱 전압 Vth(i+1)를 가질 수 있다. 이상적인 경우 Vth(i+1) = Vth(i) + ΔVpgm의 관계가 성립할 수 있다. 메모리 장치(100)는 제2 시간 구간 동안 전압 레벨(320)보다 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압을 증가시키므로 i번째 펄스에 의하여 전압 레벨(320) 이상의 문턱 전압을 가지게 되는 메모리 셀의 문턱 전압은 문턱 전압 구간 [전압 레벨(320), 전압 레벨(320) + ΔVpgm]에 포함될 수 있다. 전압 레벨(320) + ΔVpgm에 대응하는 전압 레벨을 전압 레벨(330)이라 하면, 메모리 장치(100)에 의해 제2 시간 구간 동안 프로그램되는 느린 셀들의 문턱 전압들은 산포(350)를 형성할 수 있다. 산포(350)는 문턱 전압 구간 [전압 레벨(320), 전압 레벨(330)] 내에 포함되고 ΔVpgm의 폭을 가질 수 있다.
도 4는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 4를 참조하면 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들의 문턱 전압의 산포가 도시된다.
메모리 장치(100)는 제1 시간 구간 동안 전압 레벨(310)에 대응하는 제1 검증 전압을 이용하여 복수의 메모리 셀들을 프로그램할 수 있다. 제1 시간 구간 후 복수의 메모리 셀들 중 빠른 셀(fast cell)들의 문턱 전압들은 도 3의 산포(340)를 형성할 수 있음은 앞에서 본 바와 같다.
제2 시간 구간 동안 메모리 장치(100)는 전압 레벨(320)에 대응하는 제2 검 증 전압을 이용하여 복수의 메모리 셀들 중 느린 셀(slow cell)들을 프로그램할 수 있다. 제2 시간 구간 후 복수의 메모리 셀들 중 느린 셀들의 문턱 전압들은 산포(420)를 형성할 수 있다.
FG 커플링 또는 프로그램 디스터번스에 의하여 빠른 셀의 문턱 전압은 제2 시간 구간 동안 수행되는 프로그래밍 동작에 의하여 영향 받을 수 있다. FG 커플링 또는 프로그램 디스터번스는 메모리 셀의 문턱 전압을 증가시킬 수 있다. 제2 시간 구간 후 빠른 셀들의 문턱 전압들은 산포(410)를 형성할 수 있다.
도 5는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 5를 참조하면 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 중 제어부(120)에 의해 제2 그룹에 포함된 메모리 셀들의 문턱 전압들의 산포가 도시된다.
i번째 펄스가 인가되기 전 제2 그룹에 포함된 메모리 셀들의 문턱 전압들은 산포(560)를 형성할 수 있다. 산포(560)에 대응하는 메모리 셀은 전압 레벨(530) 이상의 문턱 전압을 가질 수 있다. 메모리 장치(100)는 산포(560)에 대응하는 메모리 셀들 각각의 게이트 단자에 i번째 펄스를 인가할 수 있다. 메모리 장치(100)는 산포(560)에 대응하는 메모리 셀들 중 전압 레벨(510)보다 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압을 증가시킬 수 있다.
i번째 펄스가 인가된 후 제2 그룹에 포함된 메모리 셀들의 문턱 전압들은 산포(570)를 형성할 수 있다. 산포(570)에 대응하는 메모리 셀은 전압 레벨(540) 이상의 문턱 전압을 가질 수 있다. 전압 레벨(540)은 전압 레벨(530)보다 ΔVpgm 만 큼 증가된 전압 레벨일 수 있다.
메모리 장치(100)는 산포(570)에 대응하는 메모리 셀들 각각의 게이트 단자에 (i+1)번째 펄스를 인가할 수 있다. 메모리 장치(100)는 산포(570)에 대응하는 메모리 셀들 중 전압 레벨(510)보다 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압을 증가시킬 수 있다.
(i+1)번째 펄스가 인가된 후 제2 그룹에 포함된 메모리 셀들의 문턱 전압들은 산포(580)를 형성할 수 있다. 산포(580)에 대응하는 메모리 셀은 전압 레벨(550) 이상의 문턱 전압을 가질 수 있다. 전압 레벨(550)은 전압 레벨(540)보다 ΔVpgm 만큼 증가된 전압 레벨일 수 있다.
메모리 장치(100)는 산포(580)에 대응하는 메모리 셀들 각각의 게이트 단자에 (i+2)번째 펄스를 인가할 수 있다. 메모리 장치(100)는 산포(580)에 대응하는 메모리 셀들 중 전압 레벨(510)보다 낮은 문턱 전압을 가지는 메모리 셀의 문턱 전압을 증가시킬 수 있다.
(i+2)번째 펄스가 인가된 후 제2 그룹에 포함된 메모리 셀들의 문턱 전압들은 산포(590)를 형성할 수 있다. 산포(590)에 대응하는 메모리 셀은 전압 레벨(510) 이상의 문턱 전압을 가질 수 있다. 한번의 펄스에 의하여 메모리 셀의 문턱 전압이 ΔVpgm 만큼 증가하는 경우 산포(590)는 ΔVpgm의 폭을 가질 수 있다. 이 때 산포(590)는 문턱 전압 구간 [전압 레벨(510), 전압 레벨(520)] 에 포함될 수 있고 전압 레벨(520)는 전압 레벨(510)보다 ΔVpgm 만큼 증가된 전압 레벨일 수 있다.
도 5는 제2 그룹에 포함된 메모리 셀들에 대하여 설명되었으나 제1 그룹에 포함된 메모리 셀들에 대한 프로그램 과정도 유사하게 수행될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 6을 참조하면 메모리 프로그래밍 방법은 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정한다(S610).
메모리 프로그래밍 방법은 복수의 메모리 셀들 각각의 게이트 단자에 프로그램 전압을 인가한다(S620).
메모리 프로그래밍 방법은 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀의 개수를 센다(S630).
메모리 프로그래밍 방법은 제1 메모리 셀의 개수가 임계치 N 보다 작은지 여부를 판정한다(S640).
메모리 프로그래밍 방법은 제1 메모리 셀의 개수가 임계치 N 이상이면 제1 메모리 셀을 제1 그룹으로 설정한다(S641).
메모리 프로그래밍 방법은 복수의 메모리 셀들 중 제1 메모리 셀 이외의 나머지 메모리 셀을 제2 그룹으로 설정한다(S642).
메모리 프로그래밍 방법은 제2 그룹의 메모리 셀의 검증 전압을 제2 전압 레벨로 재설정한다(S643).
이 때 메모리 프로그래밍 방법은 제1 그룹의 메모리 셀의 검증 전압을 제1 전압 레벨로 유지할 수 있다.
메모리 프로그래밍 방법은 제1 메모리 셀의 개수가 임계치 N보다 작으면 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 식별한다(S644).
메모리 프로그래밍 방법은 단계(S643)가 수행된 후 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 식별한다(S644). 이 때 메모리 프로그래밍 방법은 제1 그룹의 메모리 셀의 문턱 전압을 제1 전압 레벨과 비교하고, 제2 그룹의 메모리 셀의 문턱 전압을 제2 전압 레벨과 비교할 수 있다.
메모리 프로그래밍 방법은 식별된 메모리 셀이 있는지 여부를 판정한다(S650). 메모리 프로그래밍 방법은 식별된 메모리 셀이 없으면 프로그래밍 시퀀스를 종료할 수 있다.
메모리 프로그래밍 방법은 식별된 메모리 셀이 있으면 프로그램 전압을 ΔVpgm만큼 증가시킨다(S660).
메모리 프로그래밍 방법은 증가된 프로그램 전압을 이용하여 단계(S620)를 수행한다. 이 때 메모리 프로그래밍 방법은 증가된 프로그램 전압이 복수의 메모리 셀들 각각의 게이트 단자에 인가되는 동안 식별된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다. 메모리 프로그래밍 방법은 증가된 프로그램 전압이 복수의 메모리 셀들 각각의 게이트 단자에 인가되는 동안 식별된 메모리 셀 이외의 나머지 메모리 셀에 연결된 비트 라인에 프로그램 금지 전압을 인가할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 7을 참조하면 메모리 프로그래밍 방법은 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정한다(S710).
메모리 프로그래밍 방법은 복수의 메모리 셀들 각각의 게이트 단자에 프로그램 전압을 인가한다(S720).
메모리 프로그래밍 방법은 프로그램 전압이 인가된 횟수가 임계 횟수 N보다 작은지 판정한다(S730).
메모리 프로그래밍 방법은 프로그램 전압이 인가된 횟수가 임계 횟수 N보다 작으면 프로그램 전압을 ΔVpgm 만큼 증가시킨다(S740).
메모리 프로그래밍 방법은 ΔVpgm 만큼 증가된 프로그램 전압을 복수의 메모리 셀들 각각의 게이트 단자에 인가한다(S720). 이 때 메모리 프로그래밍 방법은 ΔVpgm 만큼 증가된 프로그램 전압을 복수의 메모리 셀들 각각의 게이트 단자에 인가하기 전 복수의 메모리 셀들 중 검증 전압보다 낮은 문턱 전압을 식별할 수 있다. 메모리 프로그래밍 방법은 단계(S720)에서 ΔVpgm 만큼 증가된 프로그램 전압이 인가되는 동안 식별된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다. 메모리 프로그래밍 방법은 단계(S720)에서 ΔVpgm 만큼 증가된 프로그램 전압이 인가되는 동안 식별된 메모리 셀 이외의 나머지 메모리 셀에 연결된 비트 라인에 프로그램 금지 전압을 인가할 수 있다.
메모리 프로그래밍 방법은 프로그램 전압이 인가된 횟수가 임계 횟수 N 이상이면 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀을 제1 그룹으로 설정한다(S750).
메모리 프로그래밍 방법은 제1 메모리 셀 이외의 나머지 메모리 셀을 제2 그룹으로 설정한다(S760).
메모리 프로그래밍 방법은 제2 그룹의 메모리 셀의 검증 전압을 제2 전압 레벨로 설정한다(S770). 메모리 프로그래밍 방법은 제1 그룹의 메모리 셀의 검증 전압을 제1 전압 레벨로 유지할 수 있다.
메모리 프로그래밍 방법은 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 식별한다(S771). 이 때 메모리 프로그래밍 방법은 제1 그룹의 메모리 셀의 문턱 전압을 제1 전압 레벨과 비교하고 제2 그룹의 메모리 셀의 문턱 전압을 제2 전압 레벨과 비교할 수 있다.
메모리 프로그래밍 방법은 상기 식별된 메모리 셀이 있는지 여부를 판정한다(S772).
메모리 프로그래밍 방법은 상기 식별된 메모리 셀이 없으면 프로그램 시퀀스를 종료할 수 있다.
메모리 프로그래밍 방법은 상기 식별된 메모리 셀이 있으면 프로그램 전압을 ΔVpgm 만큼 증가시킨다(S773).
메모리 프로그래밍 방법은 복수의 메모리 셀의 게이트 단자에 증가된 프로그램 전압을 인가한다(S774).
메모리 프로그래밍 방법은 단계(S774)가 수행되는 동안 식별된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가할 수 있다. 메모리 프로그래밍 방법은 단계(S774)가 수행되는 동안 식별된 메모리 셀 이외의 나머지 메모리 셀에 연 결된 비트 라인에 프로그램 금지 전압을 인가할 수 있다.
메모리 프로그래밍 방법은 단계(S774)가 수행된 후 단계(S771)를 다시 수행할 수 있다.
본 발명의 실시예들에 따른 메모리 프로그래밍 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들은 메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 메모리 장치에 적용될 수 있다. 이러한 종류의 메모리 장치의 예로는 플래시 메모 리(flash memory), EEPROM(Electrically Erasable Programmable Read Only Memory), PRAM(Phase Shift Random Access Memory), MRAM(Magnetic Random Access Memory) 등이 포함될 수 있다.
본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그 리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명이 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되 며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 2 내지 도 5는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 메모리 셀 어레이
120: 제어부
130: 프로그래밍부

Claims (19)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할하고, 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당하는 제어부; 및
    상기 제1 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제1 검증 전압 이상일 때까지 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압을 변화시키고, 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제2 검증 전압 이상일 때까지 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압을 변화시키는 프로그래밍부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어부는
    제1 시간 구간 동안 상기 복수의 메모리 셀들에 상기 제1 검증 전압을 할당하고, 상기 제1 시간 구간 후 제2 시간 구간 동안 상기 제1 검증 전압 이상의 문턱 전압을 가지는 메모리 셀을 상기 제1 그룹으로 설정하고, 상기 복수의 메모리 셀들 중 상기 제1 그룹 이외의 나머지 메모리 셀을 상기 제2 그룹으로 설정하는 메모리 장치.
  3. 제2항에 있어서,
    상기 프로그래밍부는
    상기 제1 시간 구간 동안 상기 복수의 메모리 셀들에 프로그램 전압에 대응하는 펄스를 임계 횟수만큼 인가하는 메모리 장치.
  4. 제2항에 있어서,
    상기 제어부는
    상기 복수의 메모리 셀들 중 상기 제1 검증 전압 이상의 문턱 전압을 가지는 메모리 셀들의 개수가 임계치 이상이면 상기 제1 시간 구간을 종료하는 메모리 장치.
  5. 제2항에 있어서,
    상기 제어부는
    상기 제1 검증 전압보다 높은 전압을 상기 제2 검증 전압으로 설정하는 메모리 장치.
  6. 제1항에 있어서,
    상기 프로그래밍부는
    상기 복수의 메모리 셀들 각각의 게이트 단자에 프로그램 전압에 대응하는 펄스를 인가하고, 상기 제1 그룹의 메모리 셀들 중 상기 제1 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀 및 상기 제2 그룹의 메모리 셀들 중 상기 제2 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀에 연결된 비트 라인 각각에 프로그램 조건 전압을 인가하고, 제1 프로그램 전압에 대응하는 펄스를 인가한 후 제1 프로그램 전압보다 높은 제2 프로그램 전압에 대응하는 펄스를 인가하는 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 제어부는
    상기 복수의 메모리 셀들에 프로그램될 데이터에 기초하여 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당하는 메모리 장치.
  9. 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정하는 단계;
    상기 복수의 메모리 셀들 각각의 게이트 단자에 제1 프로그램 전압을 인가하여 상기 복수의 메모리 셀들 각각의 문턱 전압을 증가시키는 단계;
    상기 제1 프로그램 전압이 인가된 후 상기 복수의 메모리 셀들 중 상기 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀의 개수가 임계치 이상이면 상기 복수의 메모리 셀들 중 상기 제1 메모리 셀 이외의 나머지 메모리 셀들의 검증 전압을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 재설정하는 단계; 및
    상기 복수의 메모리 셀들 각각의 게이트 단자에 제2 프로그램 전압을 인가하는 단계
    를 포함하는 메모리 프로그래밍 방법.
  10. 제9항에 있어서,
    상기 복수의 메모리 셀들 중 상기 설정된 또는 상기 재설정된 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀을 식별하는 단계;
    상기 제2 프로그램 전압이 인가되는 동안 상기 식별된 메모리 셀에 연결된 비트 라인에 프로그램 조건 전압을 인가하는 단계; 및
    상기 제2 프로그램 전압이 인가되는 동안 상기 식별된 메모리 셀 이외의 나머지 메모리 셀에 연결된 비트 라인에 프로그램 금지 전압을 인가하는 단계
    를 더 포함하는 메모리 프로그래밍 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 복수의 메모리 셀들의 검증 전압을 제1 전압 레벨로 설정하는 단계;
    상기 복수의 메모리 셀들 각각의 게이트 단자에 임계 횟수만큼 제1 프로그램 전압을 인가하는 단계;
    상기 임계 횟수만큼 상기 제1 프로그램 전압이 인가된 후 상기 복수의 메모리 셀들 중 상기 검증 전압 이상의 문턱 전압을 가지는 제1 메모리 셀 이외의 나머지 메모리 셀들의 검증 전압을 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 재설정하는 단계; 및
    상기 복수의 메모리 셀들 각각의 게이트 단자에 제2 프로그램 전압을 인가하 는 단계
    를 포함하는 메모리 프로그래밍 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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