KR101400691B1 - 메모리 장치 및 메모리 프로그래밍 방법 - Google Patents

메모리 장치 및 메모리 프로그래밍 방법 Download PDF

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Abstract

메모리 장치 및 메모리 프로그래밍 방법이 제공된다. 본 발명의 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별하는 제어부, 및 상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가함으로써 상기 식별된 메모리 셀의 문턱 전압을 조정하는 프로그래밍부를 포함하고, 상기 프로그래밍부는 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램하며, 이를 통해 문턱 전압의 산포(distribution)의 왜곡(distortion)을 줄일 수 있다.
멀티 비트 셀, 멀티 레벨 셀, FG 커플링, FP 커플링

Description

메모리 장치 및 메모리 프로그래밍 방법 {MEMORY DEVICE AND MEMORY PROGRAMMING METHOD}
본 발명은 메모리 장치에 데이터를 프로그램하는 방법에 관한 것으로, 보다 상세하게는 멀티 레벨 셀(Multi-level Cell, MLC) 또는 멀티 비트 셀(Multi-Bit Cell, MBC) 메모리 장치에 데이터를 프로그램하는 장치 및 방법에 관한 것이다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리의 메모리 셀(싱글 레벨 셀)에 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 메모리 셀의 문턱 전압(threshold voltage)을 변화시킬 수 있다. 예를 들어, 싱글 레벨 셀에 논리 "1"의 데이터가 저장된 경우에는 싱글 레벨 셀은 1.0 Volt의 문턱 전압을 가질 수 있으며, 논리 "0"의 데이터가 저장된 경우에는 싱글 레벨 셀은 3.0 Volt의 문턱 전압을 가질 수 있다.
싱글 레벨 셀들 간의 미세한 전기적 특성의 차이로 인해 동일한 데이터가 프로그램된 싱글 레벨 셀들 각각에 형성된 문턱 전압은 일정한 범위의 산 포(distribution)를 가지게 된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 Volt인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 판정될 수 있다. 메모리 셀에 저장된 데이터는 판독 동작 시 메모리 셀의 전류/전압의 차이에 의하여 구분된다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 프로그램할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 프로그램하려면, 2m개의 문턱 전압 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포(distribution)를 형성할 수 있다. 이 때, m개의 비트에 의해 생성될 수 있는 2m 개의 데이터 값 각각에 하나씩의 문턱 전압 산포가 대응할 수 있다.
그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 2m개의 산포들 간의 거리는 줄어들고, 산포들 간의 거리가 더욱 줄어들면 산포들끼리 겹칠 수 있다. 산포들끼리 겹치면 판독 실패율이 증가할 수 있다.
본 발명의 실시예들에 따르면 메모리 셀에 대한 프로그래밍 동안 부유 게이트(Floating Gate, FG) 커플링에 의한 영향을 줄일 수 있다. 본 발명의 실시예들에 따르면 메모리 셀에 대한 프로그래밍 동안 문턱 전압의 산포(distribution)의 왜곡(distortion)을 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별하는 제어부, 및 상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가함으로써 상기 식별된 메모리 셀의 문턱 전압을 조정하는 프로그래밍부를 포함하고, 상기 프로그래밍부는 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램할 수 있다.
본 발명의 다른 실시예에 따른 메모리 장치는 복수의 멀티 비트 셀들을 포함하는 멀티 비트 셀 어레이, 상기 복수의 멀티 비트 셀들에 제1 데이터 페이지를 프로그램하고, 상기 제1 데이터 페이지가 프로그램된 멀티 비트 셀들에 제2 데이터 페이지를 프로그램하는 프로그래밍부, 및 상기 제1 데이터 페이지 및 상기 제2 데이터 페이지에 기초하여 상기 복수의 멀티 비트 셀들 중 제1 문턱 전압 구간에 대응할 멀티 비트 셀을 식별하는 제어부를 포함하고, 상기 프로그래밍부는 상기 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀의 문턱 전압이 제2 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 조정할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법은 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별하는 단계, 상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가함으로써 상기 식별된 메모리 셀의 문턱 전압을 조정하는 단계, 및 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법은 복수의 멀티 비트 셀들에 프로그램될 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 상기 복수의 멀티 비트 셀들 중 제1 문턱 전압 구간에 대응할 멀티 비트 셀을 식별하는 단계, 상기 식별된 멀티 비트 셀의 문턱 전압이 제2 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 조정하는 단계, 상기 복수의 멀티 비트 셀들 중 상기 식별된 멀티 비트 셀 이외의 나머지 멀티 비트 셀들에 상기 제1 데이터 페이지를 프로그램하는 단계, 및 상기 식별된 멀티 비트 셀들에 상기 제2 데이터 페이지를 프로그램하는 단계를 포함할 수 있다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 프로그래밍부(120) 및 제어부(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다.
제어부(130)는 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별한다.
프로그래밍부(120)는 상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가한다. 프로그래밍부(120)는 상기 식별된 메모리 셀에 상기 프로그램 조건 전압을 인가함으로써 상기 식별된 메모리 셀의 문턱 전압을 조정할 수 있다. 프로그래밍부(120)는 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램한다.
메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 구성을 프로그래밍이라 하기도 한다. 프로그래밍부(120)는 메모리 셀에 저장될 데이터의 패턴에 기초하여 상기 메모리 셀의 목표 문턱 전압 구간을 설정할 수 있다. 예를 들어 프로그래밍부(120)는 데이터 "1"이 저장될 메모리 셀에 대해서는 [1.0 V, 2.0 V]의 목표 문턱 전압 구간을 설정하고, 데이터 "0"이 저장될 메모리 셀에 대해서는 [3.0 V, 4.0 V]의 목표 문턱 전압 구간을 설정할 수 있다.
프로그래밍부(120)는 데이터 "1"이 저장될 메모리 셀의 문턱 전압이 목표 문턱 전압 구간 [1.0 V, 2.0 V]에 포함될 때까지 데이터 "1"이 저장될 메모리 셀에 프로그램 조건 전압을 인가할 수 있다. 실시예에 따라서는, 프로그래밍 동작이 메모리 셀의 문턱 전압을 증가시키는 동작인 경우, 프로그래밍부(120)는 목표 문턱 전압 구간의 하한 값 (1.0 V)을 프로그램 검증 전압으로 설정할 수 있다. 프로그래밍부(120)는 단위 프로그래밍 주기 동안 데이터 "1"이 저장될 메모리 셀에 상기 프로그램 조건 전압을 인가하고, 데이터 "1"이 저장될 메모리 셀의 문턱 전압이 상기 프로그램 검증 전압보다 낮으면 다시 한번 단위 프로그래밍 주기 동안 데이터 "1이 저장될 메모리 셀에 상기 프로그램 조건 전압을 인가할 수 있다. 프로그래밍부(120)는 데이터 "1"이 저장될 메모리 셀의 문턱 전압이 상기 프로그램 검증 전압보다 높은 경우 데이터 "1"이 저장될 메모리 셀에 대한 단위 프로그래밍 동작을 종료할 수 있다.
프로그래밍부(120)는 데이터 "0"이 저장될 메모리 셀의 문턱 전압이 목표 문턱 전압 구간 [3.0 V, 4.0 V]에 포함될 때까지 데이터 "0"이 저장될 메모리 셀에 프로그램 조건 전압을 인가할 수 있다. 실시예에 따라서는 프로그래밍부(120)는 목표 문턱 전압 구간의 하한 값 (3.0 V )을 프로그램 검증 전압으로 설정할 수 있다.
프로그래밍부(120)는 단위 프로그래밍 주기 동안 메모리 셀에 프로그램 조건 전압을 인가할 수 있다. 이 같은 동작을 단위 프로그래밍 동작이라 부르기도 한다. 프로그래밍부(120)는 단위 프로그래밍 동작을 수행한 후 메모리 셀의 문턱 전압을 프로그램 검증 전압과 비교하고, 비교 결과에 기초하여 단위 프로그래밍 동작을 다시 한번 수행할 지 여부를 결정할 수 있다.
문턱 전압의 변화에 따라 데이터를 저장하는 메모리 장치(100)의 메모리 셀은 컨트롤 게이트(control gate, CG) 및 플로팅 게이트(floating gate, FG)를 포함할 수 있으며 CG 및 FG 사이에는 절연체 (insulator)가 삽입되고, FG 및 서브스트레이트 (substrate) 간에도 절연체가 삽입될 수 있다.
메모리 셀에 데이터를 저장하는 프로그램 과정 또는 메모리 셀에 저장된 데이터를 소거하는(erase) 과정은 핫 캐리어 효과(hot carrier effect, HCE) 또는 F-N 터널링(Fowler-Nordheim Tunneling, F-N tunneling) 메커니즘에 의하여 수행될 수 있다.
특정한 바이어스 조건(bias condition) 하에서, 서브스트레이트 영역 중 FG에 가장 근접한 영역에는 채널이 형성될 수 있다. 채널은 서브스트레이트 영역의 소수 반송자(minority carrier)들이 밀집해서 생성되는 영역이며, 메모리 장치(100)는 이들 소수 반송자들을 제어하여 메모리 셀에 데이터를 프로그램하거나 메모리 셀에 저장된 데이터를 소거할 수 있다.
서브스트레이트 영역의 소스(source), 드레인(drain) 및 CG에 특정한 바이어스가 인가되면, 채널의 소수 반송자들이 FG로 이동할 수 있다. 채널의 소수 반송자들이 FG로 이동하는 메커니즘으로 대표적인 것들로는 HCE 및 F-N 터널링이 있다.
메모리 셀의 문턱 전압을 변경시키는 프로그래밍 동작에는 메모리 셀에 저장된 데이터를 읽는 읽기 동작보다 긴 시간이 걸리므로, 메모리 장치(100)는 프로그래밍 시간을 줄이기 위하여 복수의 메모리 셀들을 동시에 프로그래밍할 수 있다. 메모리 장치(100)에 의하여 동시에 프로그램되는 메모리 셀들의 집합을 페이 지(page)라 하기도 한다. 메모리 장치(100)는 하나의 페이지에 포함되는 메모리 셀들로부터 데이터를 동시에 읽을 수 있다.
실시예에 따라서는 메모리 장치(100)는 하나의 워드 라인(word line)에 연결되는 메모리 셀들의 집합을 하나의 페이지로 설정할 수도 있다. 상기 워드 라인은 상기 페이지에 포함되는 메모리 셀들의 CG(Control Gate)에 연결될 수 있다.
제어부(130)는 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 각각에 대하여 목표 문턱 전압 구간을 설정할 수 있다. 메모리 장치(100)의 메모리 셀들 각각은 프로그램되기 전에 소거(erase)될 수 있다. 소거된 메모리 셀은 초기화되며, 초기화된 문턱 전압 구간에 포함되는 문턱 전압을 가질 수 있다. 실시예에 따라서는 초기화된 문턱 전압 구간은 음의 문턱 전압(negative threshold voltage)을 포함할 수도 있다.
복수의 메모리 셀들에 프로그램될 데이터의 패턴 중 특정한 패턴은 상기 초기화된 문턱 전압 구간에 대응할 수도 있다. 예를 들어 데이터 "1"은 초기화된 문턱 전압 구간에 대응하고 데이터 "0"은 [3.0 V, 4.0 V]에 대응할 수 있다.
실시예에 따라서는, 메모리 셀이 2비트의 데이터를 저장할 수 있는 경우, 메모리 셀에 프로그램될 데이터의 패턴 중 데이터 "11"은 초기화된 문턱 전압 구간에 대응할 수 있다. 이 때 데이터 "10", "01", 및 "00"은 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 수 있다.
실시예에 따라서는, 메모리 셀이 3비트의 데이터를 저장할 수 있는 경우, 메모리 셀에 프로그램될 데이터의 패턴 중 데이터 "111"은 초기화된 문턱 전압 구간 에 대응할 수 있다. 이 때 데이터 "110", "101", "100", "011", "010", "001", 및 "000"은 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 수 있다.
실시예에 따라서는, 메모리 셀이 4비트의 데이터를 저장할 수 있는 경우, 메모리 셀에 프로그램될 데이터의 패턴 중 데이터 "1111"은 초기화된 문턱 전압 구간에 대응할 수 있다. 이 때 데이터 "1110", "1101", "1100", "1011", "1010", "1001", "1000", "0111", "0110", "0101", "0100", "0011", "0010", "0001", 및 "0000"은 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 수 있다.
제어부(130)는 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 초기화된 문턱 전압 구간에 대응할 메모리 셀을 식별하고, 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 메모리 셀을 식별할 수 있다.
프로그래밍부(120)는 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 메모리 셀에 프로그램 조건 전압을 인가할 수 있다. 프로그래밍부(120)는 메모리 셀들 각각의 목표 문턱 전압 구간보다 낮은 문턱 전압 값을 가지는 제1 문턱 전압 구간을 설정할 수 있다. 제1 문턱 전압 구간은 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가질 수 있다.
프로그래밍부(120)는 초기화된 문턱 전압 구간보다 높은 문턱 전압 값을 가지는 목표 문턱 전압 구간에 대응할 메모리 셀의 문턱 전압이 제1 문턱 전압 구간 에 포함될 때까지 상기 메모리 셀에 프로그램 조건 전압을 인가할 수 있다.
프로그래밍부(120)는 제1 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀에 데이터를 프로그램할 수 있다. 프로그래밍부(120)는 제1 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀의 문턱 전압이 목표 문턱 전압 구간에 포함될 때까지 제1 문턱 전압 구간에 포함되는 문턱 전압을 가지는 메모리 셀에 프로그램 조건 전압을 인가할 수 있다.
프로그래밍부(120)는 제1 시간 구간 동안 페이지에 포함되는 메모리 셀들 중 제어부(130)에 의해 식별된 메모리 셀들의 문턱 전압들 각각이 제1 문턱 전압 구간에 포함되도록 상기 식별된 메모리 셀들의 문턱 전압들 각각을 조정할 수 있다. 프로그래밍부(120)는 제2 시간 구간 동안 상기 조정된 문턱 전압을 가지는 메모리 셀들 각각의 문턱 전압이 목표 문턱 전압 구간에 포함되도록 상기 조정된 문턱 전압을 가지는 메모리 셀들 각각의 문턱 전압을 변경할 수 있다. 목표 문턱 전압 구간은 상기 조정된 문턱 전압을 가지는 메모리 셀들 각각에 프로그램될 데이터의 패턴에 기초하여 메모리 장치(100)에 의하여 결정될 수 있다.
메모리 장치(100)는 목표 문턱 전압 구간에 대응하도록 프로그램되는 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 대응하도록 제1 시간 구간 동안 상기 메모리 셀을 프로그램하고, 제2 시간 구간 동안 상기 메모리 셀의 문턱 전압이 목표 문턱 전압 구간에 대응하도록 상기 메모리 셀을 프로그램할 수 있다. 메모리 장치(100)는 초기화된 문턱 전압 구간 및 목표 문턱 전압 구간의 사이에 위치하는 제1 문턱 전압 구간을 설정할 수 있다. 메모리 장치(100)는 메모리 셀의 문턱 전압 이 목표 문턱 전압 구간으로 변경되는 과정을 둘 이상의 단계로 나누어 수행함으로써 메모리 셀의 문턱 전압이 급격하게 변화하지 않도록 할 수 있다. 메모리 장치(100)는 메모리 셀의 문턱 전압이 급격하게 변화하지 않도록 함으로써 FG 커플링(coupling) 등에 의하여 메모리 셀의 문턱 전압의 왜곡을 줄일 수 있다.
FG 커플링이란, 중심 메모리 셀의 문턱 전압이 주변의 메모리 셀들의 문턱 전압의 변화량에 따라 영향 받는 현상을 말한다. 메모리 셀들의 FG들 간의 기생 커패시턴스(parasitic capacitance)의 커플링으로 인해 중심 메모리 셀의 문턱 전압이 영향 받는다.
만일 프로그래밍 과정이 문턱 전압을 증가시키는 경우 중심 메모리 셀의 문턱 전압은 FG 커플링에 의해 원하는 값보다 증가하게 된다. FG 커플링과 같은 메커니즘에 의해, 메모리 셀들의 문턱 전압의 산포(distribution)는 확산되는 경향을 가진다.
멀티 비트 셀이 동작하는 전압 윈도우는 제한되어 있으므로, 문턱 전압의 산포가 확산될수록 문턱 전압의 산포가 겹칠 가능성이 높아지게 된다. 문턱 전압의 산포가 겹치는 정도가 심할수록 프로그래밍된 데이터를 정확하게 읽어내지 못하는 오류 비율(error rate)이 증가하게 된다.
도 1의 다른 실시예에 따라서는 메모리 셀 어레이(110)는 복수의 멀티 비트 셀들을 포함할 수 있다.
프로그래밍부(120)는 하나의 페이지에 포함되는 멀티 비트 셀들을 동시에 프로그래밍할 수 있다. 이 때 상기 페이지에 저장되는 제1 비트 계층(bit layer)의 데이터를 제1 데이터 페이지라 하고, 상기 페이지에 저장되는 제2 비트 계층의 데이터를 제2 데이터 페이지라 할 수 있다. 프로그래밍부(120)는 상기 페이지에 포함되는 멀티 비트 셀들에 제1 데이터 페이지를 프로그램한 뒤 상기 페이지에 포함되는 멀티 비트 셀들에 제2 데이터 페이지를 프로그램할 수 있다.
제어부(130)는 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 상기 페이지에 포함되는 멀티 비트 셀들 중 제1 문턱 전압 구간에 대응할 멀티 비트 셀을 식별할 수 있다. 예를 들어 제어부(130)는 제1 데이터 페이지 "1" 및 제2 데이터 페이지 "0"이 저장되는 멀티 비트 셀을 제1 문턱 전압 구간에 대응할 멀티 비트 셀로 식별할 수 있다. 제1 문턱 전압 구간은 제1 데이터 페이지 "1" 및 제2 데이터 페이지 "0"이 저장되는 멀티 비트 셀에 대한 목표 문턱 전압 구간일 수 있다.
프로그래밍부(120)는 상기 식별된 멀티 비트 셀들 이외의 나머지 멀티 비트 셀들에 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀의 문턱 전압이 제2 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 조정할 수 있다. 메모리 장치(100)는 제2 문턱 전압 구간이 제1 문턱 전압 구간 및 초기화된 문턱 전압 구간 사이에 위치하도록 제2 문턱 전압 구간을 설정할 수 있다.
프로그래밍부(120)는 상기 페이지에 포함되는 멀티 비트 셀들에 제1 데이터 페이지를 프로그램한 후 제2 데이터 페이지를 프로그램할 수 있다. 프로그래밍부(120)는 제2 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀의 문턱 전압이 제1 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전 압을 변경할 수 있다.
실시예에 따라서는 제어부(130) 및 프로그래밍부(120)는 메모리 셀 어레이(110)의 주변 회로(peripheral circuit)에 포함될 수 있다. 프로그래밍부(120)에 의하여 프로그래밍될 데이터는 페이지 버퍼(page buffer)(도시되지 않음)에 일시적으로 저장될 수 있다. 페이지 버퍼는 페이지에 포함되는 멀티 비트 셀들의 개수만큼의 저장 공간을 가질 수 있다. 페이지 버퍼는 프로그래밍부(120)에 의하여 데이터가 프로그램되는 동안 일시적으로 저장된 데이터를 유지할 수 있다. 페이지 버퍼의 엘리먼트들 각각은 페이지에 포함되는 멀티 비트 셀들 각각에 대응할 수 있다. 제어부(130)는 페이지 버퍼를 제어하여 상기 식별된 멀티 비트 셀들 이외의 나머지 멀티 비트 셀들하는 엘리먼트들에 제1 데이터 페이지를 저장하고, 상기 식별된 멀티 비트 셀들에 대응하는 엘리먼트들에 제2 문턱 전압 구간에 대응하는 데이터를 저장할 수 있다. 페이지 버퍼는 프로그래밍부(120)가 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀들 각각이 제2 문턱 전압 구간을 형성하도록 상기 저장된 데이터를 유지할 수 있다.
실시예에 따라서는 제어부(130)는 메모리 셀 어레이(110) 및 프로그래밍부 (120)의 외부에 위치하는 메모리 컨트롤러에 포함될 수도 있다. 이 때 메모리 컨트롤러에 포함되는 제어부(130)는 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 수정된 제1 데이터 페이지를 생성할 수 있다. 상기 수정된 제1 데이터 페이지는 제1 데이터 페이지 및 제2 문턱 전압 구간에 대응하는 데이터를 포함할 수 있다. 메모리 컨트롤러에 포함되는 제어부(130)는 상기 수정된 제1 데이터 페이지를 프로그래밍부(120)로 전송하고, 프로그래밍부(120)는 상기 수정된 제1 데이터 페이지를 메모리 셀 어레이(110)에 포함되는 멀티 비트 셀들에 프로그램할 수 있다.
실시예에 따라서는 메모리 컨트롤러에 포함되는 제어부(130)는 제1 데이터 페이지를 프로그래밍부(120)로 전송할 수 있다. 이 때 프로그래밍부(120)는 제1 데이터 페이지를 메모리 셀 어레이(110)에 프로그램할 수 있다. 메모리 컨트롤러에 포함되는 제어부(130)는 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 상기 식별된 멀티 비트 셀들과 관련되는 제2 문턱 전압 구간에 대응하는 데이터를 생성할 수 있다. 메모리 컨트롤러에 포함되는 제어부(130)는 제2 문턱 전압 구간에 대응하는 데이터를 프로그래밍부(120)로 전송하고, 프로그래밍부(120)는 제2 문턱 전압 구간에 대응하는 데이터를 메모리 셀 어레이(110)의 멀티 비트 셀들 중 상기 식별된 멀티 비트 셀들에 프로그램할 수 있다. 메모리 컨트롤러에 포함되는 제어부(130)는 제2 데이터 페이지를 프로그래밍부 (120)로 전송하고, 프로그래밍부 (120)는 제2 데이터 페이지를 메모리 셀 어레이(110)의 멀티 비트 셀들에 프로그램할 수 있다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 2를 참조하면, 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다. 문턱 전압에 대응하는 메모리 셀의 개수를 문턱 전압의 산포(distribution)라 할 수 있다.
산포도(210)는 메모리 장치(100)에 의하여 제1 동작이 수행된 후의 문턱 전압의 산포(distribution)를 나타낸다. 메모리 장치(100)는 문턱 전압이 변경될 제 1 메모리 셀들을 식별할 수 있다. 이 때 제1 메모리 셀들은 데이터 "10", "01", 또는 "00"이 저장될 메모리 셀들일 수 있다. 메모리 장치(100)는 상기 식별된 제1 메모리 셀들 각각의 문턱 전압이 산포(212)에 대응하도록 상기 식별된 제1 메모리 셀들 각각의 문턱 전압을 조정할 수 있다. 이 때 상기 식별된 제1 메모리 셀들 이외의 나머지 메모리 셀들의 문턱 전압은 산포(211)에 대응할 수 있다. 산포(211)는 초기화된 문턱 전압 구간을 나타낼 수 있다. 나머지 메모리 셀들은 데이터 "11"이 저장될 메모리 셀들일 수 있다. 본 명세서에서는 메모리 장치(100)가 제1 메모리 셀들의 문턱 전압이 산포(211)에 대응하도록 제1 메모리 셀들을 프로그램하는 동작을 제1 동작이라고 명명하기로 한다.
산포도(220)는 메모리 장치(100)에 의하여 제2 동작이 수행된 후의 문턱 전압의 산포를 나타낸다. 메모리 장치(100)는 산포(212)에 대응하는 제1 메모리 셀들에 프로그램될 제1 데이터 페이지에 기초하여 상기 제1 메모리 셀들 중 데이터 "01" 또는 "00"이 저장될 메모리 셀들의 문턱 전압이 산포(223)에 대응하도록 데이터 "01" 또는 "00"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 상기 제1 메모리 셀들 중 데이터 "10"이 저장될 메모리 셀들의 문턱 전압을 유지하여 데이터 "10"이 저장될 메모리 셀들이 산포(222)를 형성하도록 할 수 있다. 메모리 장치(100)는 데이터 "11"이 저장될 메모리 셀들이 초기 산포(221)를 형성하도록 데이터 "11"이 저장될 메모리 셀들의 문턱 전압을 유지할 수 있다. 제2 동작 동안 제1 데이터 페이지 "1"이 저장될 메모리 셀들은 메모리 장치(100)에 의하여 프로그램되지 않고, 제1 데이터 페이지 "0"이 저장될 메모리 셀들은 메모리 장치(100)에 의하여 산포(223)에 대응하도록 프로그램되므로 제2 동작은 제1 데이터 페이지를 프로그램하는 동작일 수 있다.
산포도(230)는 메모리 장치(100)에 의하여 제3 동작이 수행된 후의 문턱 전압의 산포를 나타낸다. 메모리 장치(100)는 데이터 "11"이 저장될 메모리 셀들이 초기 산포(231)에 대응하도록 데이터 "11"이 저장될 메모리 셀들의 문턱 전압을 유지할 수 있다. 메모리 장치(100)는 산포(222)에 대응하는 메모리 셀들(데이터 "10"이 저장될 메모리 셀들)의 문턱 전압이 산포(232)를 형성하도록 산포(222)에 대응하는 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 산포(223)에 대응하는 메모리 셀들 중 데이터 "01"이 저장될 메모리 셀들의 문턱 전압이 산포(233)를 형성하도록 데이터 "01"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 산포(223)에 대응하는 메모리 셀들 중 데이터 "00"이 저장될 메모리 셀들의 문턱 전압이 산포(234)를 형성하도록 데이터 "01"이 저장될 메모리 셀들을 프로그램할 수 있다.
제3 동작이 수행된 후 데이터 "11"이 저장된 메모리 셀은 산포(231)를 형성하고, 데이터 "10"이 저장된 메모리 셀은 산포(232)를 형성하고, 데이터 "01"이 저장된 메모리 셀은 산포(233)를 형성하고, 데이터 "00"이 저장된 메모리 셀은 산포(234)를 형성할 수 있다.
메모리 장치(100)는 데이터 "10"이 저장된 메모리 셀의 문턱 전압을 제1 동작 및 제3 동작을 수행하여 변화시킬 수 있다. 메모리 장치(100)는 메모리 셀의 문턱 전압의 급격한 변화를 줄일 수 있고, 메모리 셀의 문턱 전압의 급격한 변화에 따른 FG 커플링에 의한 문턱 전압의 산포의 왜곡(distortion)을 줄일 수 있다.
메모리 장치(100)는 초기화된 문턱 전압 구간에 대응하는 산포(231) 및 데이터 "10"이 저장될 메모리 셀의 목표 문턱 전압 구간에 대응하는 산포(232) 간의 거리에 기초하여 제1 문턱 전압 구간을 설정할 수 있다. 메모리 장치(100)는 제1 문턱 전압 구간에 대응하는 산포(212)를 형성하도록 제1 메모리 셀들을 프로그램할 수 있다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 3을 참조하면, 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
산포도(310)는 메모리 장치(100)에 의하여 제1 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 메모리 장치(100)는 초기 산포(311)를 형성하는 메모리 셀들 중 제1 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(313)에 대응하도록 제1 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제1 데이터 페이지에 기초하여 초기 산포(311)를 형성하는 메모리 셀들 중 일부의 메모리 셀들을 산포(313)에 대응하도록 프로그램하므로, 이러한 프로그래밍 동작은 제1 데이터 페이지를 프로그램하는 동작으로 간주될 수 있다.
메모리 장치(100)는 데이터 "110", "101", 또는 "100"이 저장될 메모리 셀들을 제2 메모리 셀들로 식별할 수 있다. 메모리 장치(100)는 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 제2 메모리 셀들이 산포(312)에 대응하도록 상기 식별된 제2 메모리 셀들을 프로그램할 수 있다.
산포도(320)는 메모리 장치(100)에 의하여 제2 동작이 수행된 후의 문턱 전 압의 산포를 도시한다. 메모리 장치(100)는 제1 데이터 페이지 "1"이 저장된 메모리 셀들(산포(311) 또는 산포(312)에 대응하는 메모리 셀들) 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들의 문턱 전압을 제2 동작이 수행되는 동안 변경하지 않을 수 있다. 산포(311)에 대응하는 메모리 셀들의 문턱 전압은 제2 동작이 수행되는 동안 변하지 않으므로 산포(311)에 대응하는 메모리 셀들은 제2 동작이 수행된 후 산포(321)를 형성할 수 있다. 산포(312)에 대응하는 메모리 셀들의 문턱 전압은 제2 동작이 수행되는 동안 변하지 않으므로 산포(312)에 대응하는 메모리 셀들은 제2 동작이 수행된 후 산포(322)를 형성할 수 있다.
메모리 장치(100)는 산포(312)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(323)를 형성하도록 산포(312)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다.
메모리 장치(100)는 제1 데이터 페이지 "0"이 저장된 메모리 셀들(산포(313)에 대응하는 메모리 셀들) 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들이 산포(324)를 형성하도록 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(325)를 형성하도록 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다. 제2 동작은 메모리 셀들 각각에 저장될 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 수행되므로 제2 동작은 제2 데이터 페이지를 프로그램하는 동작으로 간주될 수 있다.
산포도(330)는 메모리 장치(100)에 의하여 제3 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제3 동작은 메모리 장치(100)가 제3 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 제3 데이터 페이지의 값에 기초하여 메모리 셀들 각각의 목표 문턱 전압 구간을 설정하고, 메모리 셀들 각각의 문턱 전압이 목표 문턱 전압 구간에 포함되도록 메모리 셀들 각각을 프로그램할 수 있다.
메모리 장치(100)에 의하여 제3 동작이 수행된 후 데이터 "111"이 저장된 메모리 셀들은 산포(331)를 형성할 수 있다. 데이터 "110"이 저장된 메모리 셀들은 산포(332)를 형성할 수 있다. 데이터 "101"이 저장된 메모리 셀들은 산포(333)를 형성할 수 있다. 데이터 "100"이 저장된 메모리 셀들은 산포(334)를 형성할 수 있다.
데이터 "011"이 저장된 메모리 셀들은 산포(335)를 형성할 수 있다. 데이터 "010"이 저장된 메모리 셀들은 산포(336)를 형성할 수 있다. 데이터 "001"이 저장된 메모리 셀들은 산포(337)를 형성할 수 있다. 데이터 "000"이 저장된 메모리 셀들은 산포(338)를 형성할 수 있다.
메모리 장치(100)는 제1 데이터 페이지를 프로그램하는 동안 제2 메모리 셀들이 산포(312)를 형성하도록 제2 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제2 메모리 셀들에 제2 데이터 페이지 및 제3 데이터 페이지를 프로그램할 수 있다.
메모리 장치(100)는 초기화된 산포(311)로부터 산포(323)로 프로그램될 메모 리 셀들의 문턱 전압의 변화를 제1 동작 및 제2 동작으로 분산시키고, 초기화된 산포(311)로부터 산포(332)로 프로그램될 메모리 셀들의 문턱 전압의 변화를 제1 동작 및 제3 동작으로 분산시킬 수 있다. 메모리 장치(100)는 메모리 셀들의 문턱 전압의 변화를 복수의 프로그래밍 동작으로 분산시킴으로써 문턱 전압의 급격한 변화를 줄이고 FG 커플링에 의한 산포의 왜곡을 줄일 수 있다.
메모리 장치(100)는 산포(321) 및 산포(323) 간의 거리에 기초하여 중간 문턱 전압 상태를 설정할 수도 있고, 산포(331) 및 산포(332) 간의 거리에 기초하여 중간 문턱 전압 상태를 설정할 수도 있다. 중간 문턱 전압 상태는 산포(312) 및 산포(322)에 대응한다.
메모리 장치(100)는 제1 데이터 페이지 "0"이 프로그램된 메모리 셀들이 형성하는 산포(313)의 폭에 기초하여 중간 문턱 전압 상태의 폭을 설정할 수 있다. 메모리 장치(100)는 중간 문턱 전압 상태에 기초하여 산포(312)를 형성할 수 있다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 4를 참조하면, 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
산포도(410)는 메모리 장치(100)에 의하여 제1 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제1 동작은 메모리 장치(100)가 제1 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 초기 산포(411)를 형성하는 메모리 셀들 중 제1 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(413)에 대응하도록 제1 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다.
메모리 장치(100)는 데이터 "101" 또는 "100"이 저장될 메모리 셀들을 제3 메모리 셀들로 식별할 수 있다. 제3 메모리 셀들은 제1 데이터 페이지 "1" 및 제2 데이터 페이지 "0"을 저장할 메모리 셀들이다. 메모리 장치(100)는 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 제3 메모리 셀들이 산포(412)에 대응하도록 상기 식별된 제3 메모리 셀들을 프로그램할 수 있다.
산포도(420)는 메모리 장치(100)에 의하여 제2 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제2 동작은 메모리 장치(100)가 제2 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 제2 동작을 수행하는 동안 산포(412)에 대응하는 메모리 셀들의 문턱 전압이 산포(423)를 형성하도록 산포(412)에 대응하는 메모리 셀들을 프로그램할 수 있다.
메모리 장치(100)는 제1 데이터 페이지 "0"이 저장된 메모리 셀들(산포(413)에 대응하는 메모리 셀들) 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들이 산포(424)를 형성하도록 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(425)를 형성하도록 제1 데이터 페이지 "0"이 저장된 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 산포(411)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들의 문턱 전압을 제2 동작이 수행되는 동안 변경하지 않을 수 있다. 산포(411)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들의 문턱 전압은 제2 동작이 수행되는 동안 변하지 않으므로 산포(411)에 대응하 는 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들은 제2 동작이 수행된 후 산포(421)를 형성할 수 있다.
메모리 장치(100)가 산포(421), 산포(423), 산포(424) 및 산포(425)를 형성하는 동작은 제2 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 산포(411)에 대응하는 메모리 셀들 중 제3 데이터 페이지 "0"이 저장될 메모리 셀들을 제4 메모리 셀들로 식별할 수 있다. 메모리 장치(100)는 제2 데이터 페이지를 프로그램하는 동안 상기 식별된 제4 메모리 셀들의 문턱 전압이 산포(422)를 형성하도록 상기 식별된 제4 메모리 셀들을 프로그램할 수 있다. 제1 동작이 수행된 후 산포(411)에 대응하는 메모리 셀들은 제1 데이터 페이지 "1" 및 제2 데이터 페이지 "1"이 저장된 메모리 셀들이므로 상기 식별된 제4 메모리 셀들에는 데이터 "110"가 저장된다.
메모리 장치(100)는 산포(425) 및 산포(413)의 차이에 기초하여 산포(412)의 위치를 설정할 수 있다. 메모리 장치(100)는 산포(412) 및 산포(423)의 차이가 산포(413) 및 산포(425)의 차이와 동일하도록 산포(412)의 위치를 설정할 수 있다. 메모리 장치(100)는 산포(412)에 대응하는 메모리 셀들이 산포(423)를 형성하도록 하는 프로그래밍 동작이 제2 데이터 페이지를 프로그램하는 동작에 미치는 영향을 최소화할 수 있다.
산포도(430)는 메모리 장치(100)에 의하여 제3 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제3 동작은 메모리 장치(100)가 제3 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 제3 데이터 페이지의 값에 기초하여 메모 리 셀들 각각의 목표 문턱 전압 구간을 설정하고, 메모리 셀들 각각의 문턱 전압이 목표 문턱 전압 구간에 포함되도록 메모리 셀들 각각을 프로그램할 수 있다.
메모리 장치(100)에 의하여 제3 동작이 수행된 후 데이터 "111"이 저장된 메모리 셀들은 산포(431)를 형성할 수 있다. 데이터 "110"이 저장된 메모리 셀들은 산포(432)를 형성할 수 있다. 데이터 "101"이 저장된 메모리 셀들은 산포(433)를 형성할 수 있다. 데이터 "100"이 저장된 메모리 셀들은 산포(434)를 형성할 수 있다.
데이터 "011"이 저장된 메모리 셀들은 산포(435)를 형성할 수 있다. 데이터 "010"이 저장된 메모리 셀들은 산포(436)를 형성할 수 있다. 데이터 "001"이 저장된 메모리 셀들은 산포(437)를 형성할 수 있다. 데이터 "000"이 저장된 메모리 셀들은 산포(438)를 형성할 수 있다.
메모리 장치(100)는 제1 데이터 페이지를 프로그램하는 동안 제3 메모리 셀들이 산포(412)를 형성하도록 제3 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제3 메모리 셀들에 제2 데이터 페이지 및 제3 데이터 페이지를 프로그램할 수 있다. 메모리 장치(100)는 초기화된 산포(411)로부터 산포(423)로 프로그램될 메모리 셀들의 문턱 전압의 변화를 제1 동작 및 제2 동작으로 분산시킬 수 있다. 메모리 장치(100)는 메모리 셀들의 문턱 전압의 변화를 복수의 프로그래밍 동작으로 분산시킴으로써 문턱 전압의 급격한 변화를 줄이고 FG 커플링에 의한 산포의 왜곡을 줄일 수 있다.
메모리 장치(100)는 제2 데이터 페이지를 프로그램하는 동안 제4 메모리 셀 들이 산포(422)를 형성하도록 제4 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제4 메모리 셀들에 제3 데이터 페이지를 프로그램할 수 있다. 메모리 장치(100)는 초기화된 산포(421)로부터 산포(432)로 프로그램될 메모리 셀들의 문턱 전압의 변화를 제2 동작 및 제3 동작으로 분산시킬 수 있다.
메모리 장치(100)는 산포(423) 및 산포(434)의 차이에 기초하여 산포(422)의 위치를 설정할 수 있다. 메모리 장치(100)는 산포(422) 및 산포(432)의 차이가 산포(423) 및 산포(434)의 차이와 동일하도록 산포(422)의 위치를 설정할 수 있다. 메모리 장치(100)는 산포(422)에 대응하는 메모리 셀들이 산포(432)를 형성하도록 하는 프로그래밍 동작이 제3 데이터 페이지를 프로그램하는 동작에 미치는 영향을 최소화할 수 있다.
도 5는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 5를 참조하면, 문턱 전압에 대응하는 메모리 셀의 개수가 도시된다.
산포도(510)는 메모리 장치(100)에 의하여 제1 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제1 동작은 메모리 장치(100)가 제1 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 초기 산포(511)를 형성하는 메모리 셀들 중 제1 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(513)에 대응하도록 제1 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 제1 데이터 페이지 "1"이 저장될 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들을 제5 메모리 셀들로 식별할 수 있다. 메모리 장치(100)는 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 제5 메모리 셀들의 문턱 전압이 산 포(512)를 형성하도록 상기 식별된 제5 메모리 셀들을 프로그램할 수 있다.
산포도(520)는 메모리 장치(100)에 의하여 제2 동작이 수행된 후의 문턱 전압의 산포를 도시한다. 제2 동작은 메모리 장치(100)가 제2 데이터 페이지를 프로그램하는 동작이다. 메모리 장치(100)는 데이터 "11"이 저장될 메모리 셀들이 산포(521)를 형성하도록 데이터 "11"이 저장될 메모리 셀들의 문턱 전압을 변경하지 않을 수 있다.
메모리 장치(100)는 산포(512)에 대응하는 제5 메모리 셀들이 산포(522)를 형성하도록 제5 메모리 셀들을 프로그램할 수 있다. 산포(522)를 형성한 제5 메모리 셀들은 데이터 "10"을 저장한다. 메모리 장치(100)는 산포(513)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들이 산포(523)를 형성하도록 산포(513)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "1"이 저장될 메모리 셀들을 프로그램할 수 있다. 메모리 장치(100)는 산포(513)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(524)를 형성하도록 산포(513)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들을 프로그램할 수 있다.
메모리 장치(100)가 제2 데이터 페이지를 프로그램하는 동안 문턱 전압의 변화가 상대적으로 큰 과정은 과정(531) 및 과정(532)일 수 있다. 과정(531)은 산포(512)에 대응하는 제5 메모리 셀들이 산포(522)를 형성하는 과정을 나타내고, 과정(532)은 산포(513)에 대응하는 메모리 셀들 중 제2 데이터 페이지 "0"이 저장될 메모리 셀들이 산포(524)를 형성하는 과정을 나타낸다.
과정(531)에 의한 문턱 전압의 변화는 FG 커플링에 의해 주변 메모리 셀들의 문턱 전압의 산포를 왜곡할 수 있다. 메모리 장치(100)는 과정(531)에 의한 문턱 전압의 변화가 과정(532)에 의한 문턱 전압의 변화와 동일하거나 그보다 작도록 산포(512)를 설정할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 6을 참조하면, 메모리 프로그래밍 방법은 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별한다(S610).
메모리 프로그래밍 방법은 상기 식별된 메모리 셀의 문턱 전압을 조정한다(S620). 이 때 메모리 프로그래밍 방법은 상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가할 수 있다.
메모리 프로그래밍 방법은 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램한다(S630).
도 7은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 7을 참조하면, 메모리 프로그래밍 방법은 복수의 멀티 비트 셀들에 프로그램될 제1 데이터 페이지 및 제2 데이터 페이지에 기초하여 상기 복수의 멀티 비트 셀들 중 제1 문턱 전압 구간에 대응할 멀티 비트 셀을 식별한다(S710).
메모리 프로그래밍 방법은 상기 식별된 멀티 비트 셀의 문턱 전압이 제2 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 조정한다(S720).
메모리 프로그래밍 방법은 상기 복수의 멀티 비트 셀들 중 상기 식별된 멀티 비트 셀 이외의 나머지 멀티 비트 셀들에 상기 제1 데이터 페이지를 프로그램한다(S730).
메모리 프로그래밍 방법은 상기 식별된 멀티 비트 셀들에 상기 제2 데이터 페이지를 프로그램한다(S740).
메모리 프로그래밍 방법은 단계(S730)를 수행하는 동안 단계(S720)를 수행할 수 있다.
메모리 프로그래밍 방법은, 단계(S740)에서, 상기 식별된 멀티 비트 셀의 문턱 전압이 상기 제1 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 변경할 수 있다.
메모리 프로그래밍 방법은 상기 나머지 멀티 비트 셀들에 상기 제2 데이터 페이지를 프로그램하는 동안 단계(S740)를 수행할 수 있다.
본 발명의 실시예들에 따른 메모리 프로그래밍 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소 프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들은 메모리 셀의 문턱 전압을 변화시켜 데이터를 저장하는 메모리 장치에 적용될 수 있다. 이러한 종류의 메모리 장치의 예로는 플래시 메모리(flash memory), EEPROM(Electrically Erasable Programmable Read Only Memory) 등이 포함될 수 있다.
본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명이 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시하는 도면이다.
도 2는 도 1의 메모리 장치(100)의 동작의 일 예를 도시하는 도면이다.
도 3은 도 1의 메모리 장치(100)의 동작의 다른 예를 도시하는 도면이다.
도 4는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 5는 도 1의 메모리 장치(100)의 동작의 또 다른 예를 도시하는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
도 7은 본 발명의 또 다른 실시예에 따른 메모리 프로그래밍 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 메모리 셀 어레이
120: 프로그래밍부
130: 제어부

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 프로그램될 데이터의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별하는 제어부; 및
    상기 식별된 메모리 셀의 문턱 전압이 제1 문턱 전압 구간에 포함될 때까지 상기 식별된 메모리 셀에 프로그램 조건 전압을 인가함으로써 상기 식별된 메모리 셀의 문턱 전압을 조정하는 프로그래밍부
    를 포함하고,
    상기 프로그래밍부는 상기 조정된 문턱 전압을 가지는 메모리 셀에 상기 데이터를 프로그램하는 메모리 장치.
  2. 제1항에 있어서,
    상기 프로그래밍부는
    상기 조정된 문턱 전압을 가지는 메모리 셀의 문턱 전압이 상기 데이터에 대응하는 제2 문턱 전압 구간에 포함될 때까지 상기 조정된 문턱 전압을 가지는 메모리 셀의 문턱 전압을 변경하는 메모리 장치.
  3. 제2항에 있어서,
    상기 프로그래밍부는
    초기 문턱 전압 구간 및 상기 제2 문턱 전압 구간 간의 거리에 기초하여 상기 제1 문턱 전압 구간을 설정하는 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀들 각각은 멀티 비트 데이터를 저장할 수 있는 멀티 비트 셀이고,
    상기 제어부는
    상기 복수의 메모리 셀들에 프로그램될 복수의 데이터 페이지들의 패턴에 기초하여 상기 복수의 메모리 셀들 중 문턱 전압이 변경될 메모리 셀을 식별하는 메모리 장치.
  5. 제4항에 있어서,
    상기 프로그래밍부는
    상기 복수의 데이터 페이지들의 패턴에 기초하여 상기 조정된 문턱 전압을 가지는 메모리 셀에 목표 문턱 전압 구간을 설정하고, 상기 조정된 문턱 전압을 가지는 메모리 셀의 문턱 전압이 상기 설정된 목표 문턱 전압 구간에 포함될 때까지 상기 조정된 문턱 전압을 가지는 메모리 셀의 문턱 전압을 변경하는 메모리 장치.
  6. 복수의 멀티 비트 셀들을 포함하는 멀티 비트 셀 어레이;
    상기 복수의 멀티 비트 셀들에 제1 데이터 페이지를 프로그램하고, 상기 제1 데이터 페이지가 프로그램된 멀티 비트 셀들에 제2 데이터 페이지를 프로그램하는 프로그래밍부; 및
    상기 제1 데이터 페이지 및 상기 제2 데이터 페이지에 기초하여 상기 복수의 멀티 비트 셀들 중 제1 문턱 전압 구간에 대응할 멀티 비트 셀을 식별하는 제어부
    를 포함하고,
    상기 프로그래밍부는 상기 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀의 문턱 전압이 제2 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 조정하는 메모리 장치.
  7. 제6항에 있어서,
    상기 프로그래밍부는
    상기 제2 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀의 문턱 전압이 상기 제1 문턱 전압 구간에 포함되도록 상기 식별된 멀티 비트 셀의 문턱 전압을 변경하는 메모리 장치.
  8. 제6항에 있어서,
    상기 프로그래밍부는
    상기 제1 문턱 전압 구간 및 상기 제2 문턱 전압 구간의 차이가 상기 제2 데이터 페이지를 프로그램하는 동안 상기 복수의 멀티 비트 셀들의 문턱 전압의 변화량에 대응하도록 상기 제2 문턱 전압 구간을 설정하는 메모리 장치.
  9. 제6항에 있어서,
    상기 프로그래밍부는
    초기 문턱 전압 구간 및 상기 제1 문턱 전압 구간 간의 거리에 기초하여 상기 제2 문턱 전압 구간을 설정하는 메모리 장치.
  10. 제6항에 있어서,
    상기 프로그래밍부는
    상기 제1 데이터 페이지를 프로그램하는 동안 상기 식별된 멀티 비트 셀 이외의 나머지 멀티 비트 셀들이 형성하는 문턱 전압의 산포의 폭에 기초하여 상기 제2 문턱 전압 구간의 폭을 제어하는 메모리 장치.
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