KR20150091665A - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 3 차원 불휘발성 메모리 장치의 프로그램 방법은, 복수의 스트링들과 선택된 워드 라인이 교차하는 지점에 연결된 메모리 셀들 중 선택된 메모리 셀들을 프로그램하는 단계 및 상기 선택된 메모리 셀들의 프로그램 패스 여부를 검증하는 단계를 포함하는 프로그램 루프를 복수 회 실행하되, 상기 프로그램 단계에서 상기 복수의 스트링들에 공통으로 연결되는 공통 소스 라인에 인가되는 전압의 레벨은 가변일 수 있다. 따라서, 프로그램 동작시 부스팅 효율을 증가시킴과 동시에 공통 소스 라인을 차지-디스차지 시키는데 필요한 전력 소모를 감소시킬 수 있다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM PROGRAMMING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 데이터 저장 장치는 데이터 저장 매체로 광범위하게 사용되고 있다.
불휘발성 메모리로써, 폴리 실리콘으로 이루어진 플로팅 게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장하는 플로팅 게이트형 플래시 메모리가 널리 이용되고 있다. 플래시 메모리의 메모리 셀은 하나의 셀에 두 개의 기록 상태(1과 0)를 기록하는 단일 레벨 셀(single level cell; SLC)과 하나의 셀에 4개 이상의 상태(예컨대, 11, 01, 00, 10)를 기록하는 멀티 레벨 셀(multi level cell; MLC)로 구분될 수 있다.
플래시 메모리 장치의 프로그램 동작시, 부스팅 효율을 높이기 위해 공통 소스 라인의 전압 레벨을 일정 수준으로 높이는 기술을 적용할 수 있다. 그러나, 이를 위해서는 프로그램 루프마다 공통 소스 라인의 전압 레벨을 동일한 레벨로 차지(charge)-디스차지(discharge)해야 하므로 전력 소모가 증가하는 문제가 있다.
따라서, 공통 소스 라인의 전압 레벨을 차지-디스차지 함에 따른 과도한 전력 소모를 줄이는 것이 중요한 문제로 대두되고 있다.
본 발명의 목적은 플래시 메모리 장치의 프로그램 동작시 부스팅 효율을 증가시키기 위해 공통 소스 라인에 인가되는 전압 레벨을 조절하여 전력 소모를 감소시키는 방법을 제공하는데 있다.
본 발명의 실시 에에 따른, 복수의 셀 스트링들과 복수의 워드 라인들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법은: 상기 메모리 셀들 중 선택된 메모리 셀들을 프로그램하는 단계; 그리고 상기 선택된 메모리 셀들의 프로그램 패스 여부를 검증하는 단계를 포함하는 프로그램 루프를 복수 회 실행하되, 상기 프로그램 단계에서, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율을 참조하여 전체 프로그램 루프들을 복수의 영역들로 분할하고, 공통 소스 라인으로 인가되는 전압의 레벨은 상기 분할된 영역 단위로 가변일 수 있다.
실시 예로써, 상기 프로그램하는 단계가 진행될수록 상기 공통 소스 라인으로 인가되는 전압의 레벨은 상기 분할된 영역 단위로 증가할 수 있다.
다른 실시 예로써, 상기 각각의 분할된 영역들에서 상기 공통 소스 라인으로 인가되는 전압의 레벨은 동일할 수 있다.
또 다른 실시 예로써, 상기 복수의 영역들 중 첫 번째 영역에서 상기 공통 소스 라인으로 인가되는 전압의 레벨은 0V일 수 있다.
또 다른 실시 예로써, 주변부의 온도를 감지하여 상기 공통 소스 라인으로 인가되는 전압의 레벨을 보상하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 프로그램 단계에서 상기 공통 소스 라인으로 상기 전압이 인가된 직후, 타겟 레벨에 이르기까지 걸리는 시간은 가변일 수 있다.
또 다른 실시 예로써, 상기 타겟 레벨에 도달한 후 전압이 감소하기 시작하는 시점부터 접지되는 시점까지 걸리는 시간인 가변일 수 있다.
또 다른 실시 예로써, 상기 프로그램하는 단계는: 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 연결된 스트링들에 연결된 비트 라인들로 접지 전압을 인가하는 단계; 그리고 상기 복수의 메모리 셀들 중 상기 선택된 메모리 셀들을 제외한 비선택 메모리 셀들에 연결된 스트링들에 연결된 비트 라인들로 부스팅 전압을 인가하는 단계를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 인히빗 되는 메모리 셀들의 비율은 생산 단계에서 메모리 벤더에 의해 결정될 수 있다.
또 다른 실시 예로써, 상기 불휘발성 메모리 장치는 복수의 스트링들이 기판에 수직 방향으로 형성되는 VNAND 타입일 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는: 기판에 수직 방향으로 형성되는 복수의 스트링들과 복수의 워드 라인들이 교차하는 지점에 각각 배치되어, 기판에 수직 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 워드 라인들 중 선택된 워드 라인들을 구동하는 행 선택 회로; 상기 복수의 스트링들과 연결되는 비트 라인들에 각각 연결되는 페이지 버퍼; 그리고 상기 복수의 스트링들에 공통으로 연결되는 공통 소스 라인으로 전압을 공급하는 전압 발생기를 포함하되, 상기 공통 소스 라인으로 인가되는 전압은, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율에 따라 가변일 수 있다.
실시 예로써, 상기 인히빗 되는 메모리 셀들의 비율이 증가할수록, 상기 공통 소스 라인으로 인가되는 전압의 레벨은 증가할 수 있다.
다른 실시 예로써, 상기 전압 발생기가 생성하는 전압을 상기 공통 소스 라인으로 전달하거나, 또는 상기 공통 소스 라인을 접지시키는 공통 소스 라인 드라이버를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 공통 소스 라인 드라이버는: 상기 전압 발생기에 드레인 전극이 연결되는 제 1 트랜지스터; 그리고 상기 제 1 트랜지스터의 소스 전극에 드레인 전극이 연결되고, 접지 전극에 소스 전극이 연결되는 제 2 트랜지스터를 포함하되, 상기 제 1 트랜지스터의 소스 전극은 상기 공통 소스 라인으로 연결될 수 있다.
또 다른 실시 예로써, 주변부의 온도를 감지하여 상기 공통 소스 라인의 전압의 레벨을 보상하도록 제어하는 보상 신호를 생성하여 상기 전압 발생기로 전달하는 온도 감지 회로를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 플래시 메모리 장치의 프로그램 동작시 부스팅 효율을 증가시키기 위해 공통 소스 라인에 인가되는 전압 레벨을, 적어도 하나의 프로그램 루프를 포함하는 프로그램 영역마다 다르게 조절할 수 있다. 따라서, 프로그램 동작시 부스팅 효율을 증가시킴과 동시에 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록의 A, B 단면을 보여주는 평면도이다.
도 5는 도 3에 도시된 메모리 블록의 등가 회로도이다.
도 6a는 본 발명의 실시 예에 따른 프로그램 동작시 워드 라인에 인가되는 전압을 보여주는 도면이다.
도 6b는 본 발명의 실시 예에 따른 프로그램 동작시 공통 소스 라인에 인가되는 전압을 보여주는 도면이다.
도 7a는 멀티 레벨 셀에 대한 프로그램 동작시 워드 라인에 인가되는 전압을 보여주는 도면이다.
도 6b는 본 발명의 실시 예에 따른 프로그램 동작시 공통 소스 라인에 인가되는 전압을 보여주는 도면이다.
도 8a 내지 8c는 프로그램 동작 중 하나의 루프에서의, 공통 소스 라인에 인가되는 전압 레벨을 상세하게 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 공통 소스 라인 드라이버를 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브에 적용한 예를 보여주는 블록도이다.
도 12는 도 11에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불휘발성 메모리 장치의 프로그램 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
실시 예의 설명에 있어서, 각 층의 "위(상)/아래(하)(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 위(상)/아래(하)는 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다. 한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합되는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 이해될 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 플래시 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 데이터 저장 장치(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
도 1을 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110)와 제어 로직(1160)을 포함한다. 메모리 셀 어레이(1110)는 복수의 메모리 블록을 포함하며, 메모리 블록은 기판과 수직 방향으로 형성되는 3차원 구조 (또는 수직 구조)를 갖는다. 제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
메모리 컨트롤러(1200)는 호스트의 요청에 응답하여 플래시 메모리(1100)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 플래시 인터페이스(1220), 제어 유닛(1230), RAM(1240) 및 ECC 회로(1250)를 포함한다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1210)를 통해 호스트와 데이터 등을 주고 받고, 플래시 인터페이스(1220)를 통해 플래시 메모리(1100)와 데이터 등을 주고 받는다. 호스트 인터페이스(1210)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe 등을 통해 호스트와 연결될 수 있다.
제어 유닛(1230)은 플래시 메모리(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 제어 유닛(1230)에는 중앙처리장치(CPU), 프로세서(processor), SRAM, DMA 제어기 등이 포함될 수 있다.
RAM(1240)은 제어 유닛(1230)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(1240)이 워크 메모리로 사용되는 경우에, 제어 유닛(1230)에 의해서 처리되는 데이터가 임시 저장된다. RAM(1240)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 플래시 메모리(1100)로 또는 플래시 메모리(1100)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(1240)이 캐시 메모리로 사용되는 경우에는 저속의 플래시 메모리(1100)가 고속으로 동작하도록 한다.
ECC 회로(1250)는 플래시 메모리(1100)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(1250)는 플래시 메모리(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 플래시 메모리(1100)에 저장될 수 있다.
한편, ECC 회로(1250)는 플래시 메모리(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1250)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(1250)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도 2는 도 1에 도시된 플래시 메모리를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 제어 로직(1160), 온도 감지 회로(1170), 그리고 공통 소스 라인 드라이버(1180)를 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압, 검증 전압, 또는 읽기 전압 등이 제공될 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)들을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(미도시)들로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결되나, 두 개 또는 그 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 동작 시에는 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용되고, 읽기 동작 시에는 읽기 전압(Vread)으로 사용되고, 소거 동작 시에는 소거 전압(Verase)으로 사용될 수 있다.
도 2의 예에서, 전압 발생기(1150)는 Vpgm 발생기(1151), Vvfy 발생기(1152), 그리고 Vcsl 발생기(1153)를 포함한다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vvfy 발생기(1152)는 각각의 프로그램 루프마다 프로그램 전압(Vpgm)이 제공된 후, 프로그램 동작이 성공하였는지 여부를 검증하기 위한 검증 전압(Vvfy)을 생성한다. 실시 예에 따라, 검증 전압(Vvfy)은 거친(coarse) 전압 및 이와 다른 레벨을 갖는 정교한(fine) 전압으로 이루어져 워드 라인으로 제공될 수 있다. Vcsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다. 그리고, 비록 도면에는 도시되지 않았지만, 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성하는 Vpass 발생기를 더 포함할 수 있다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다.
본 발명의 실시 예에 따르면, 플래시 메모리 장치(1100)는 프로그램 동작시 부스팅 효율을 증가시키기 위해, Vcsl 발생기(1153)에 의해 생성되어 공통 소스 라인으로 인가되는 전압 레벨을 프로그램 루프마다 조절하여 전력 소모를 감소시킬 수 있다.
제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
온도 감지 회로(1170)는 주변부의 온도를 감지하고, 메모리 셀 어레이(1110)로 인가되는 전압의 레벨을 보상하도록 제어하는 보상 신호(CMP)를 전압 발생기(1150)로 제공할 수 있다. 특히, 프로그램 동작시, 공통 소스 라인으로 인가되는 전압의 레벨을 보상하여 부스팅 효율을 증가시킴과 동시에 전력 소모를 감소시킬 수 있다. 예를 들어, 주변부의 온도가 내려간다면, 트랜지스터의 문턱 전압은 증가하므로, 음의 보상 전압이 공통 소스 라인으로 인가될 수 있다. 마찬가지로, 주변부의 온도가 올라간다면, 트랜지스터의 문턱 전압은 감소하므로, 양의 보상 전압이 공통 소스 라인으로 인가될 수 있다. 그러나, 온도뿐만 아니라 다른 여러 요인들이 트랜지스터의 문턱 전압에 영향을 줄 수 있으므로, 서로 반대의 경우가 될 수도 있음은 자명하다.
공통 소스 라인 드라이버(1180)는 전압 발생기(1150)와 메모리 셀 어레이(1110) 사이에 연결되어 Vcsl 발생기(1153)가 생성하는 Vcsl 전압을 메모리 셀 어레이(1110)에 전달할 수 있다. 또는, 공통 소스 라인 드라이버(1180)는 공통 소스 라인(CSL)을 접지시킬 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치에 따르면, 프로그램의 초기 루프(예를 들어, 전체 메모리 셀들 중 인히빗(inhibit) 되는 셀들의 비율이 낮은 경우)에서 공통 소스 라인 드라이버(1180)를 제어하여 공통 소스 라인(CSL)을 접지시켜, 공통 소스 라인으로 인가되는 전압의 레벨을 0V로 만들 수 있다. 그 결과, 모든 프로그램 루프 영역 동안 동일한 레벨의 공통 소스 라인 전압이 인가됨으로써 발생하는 불필요한 전력 소모를 감소시킬 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판에는 n+ 도핑 영역이 형성된다.
기판 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막과 절연막 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판과 연결된다. 필라의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 A, B 단면을 보여주는 평면도이다. A 단면은 제 8 워드 라인(WL8)에 대응하는 평면의 단면도이고, B 단면은 제 4 워드 라인(WL4)에 대응하는 평면의 단면도이다.
A 및 B 단면을 살펴보면, 메모리 셀은 필라 내부에서부터 순차적으로 충전 유전 패턴(filing dielectric pattern), 수직 활성 패턴(vertical active pattern), 정보 저장막, 그리고 게이트 전극막으로 구성될 수 있다. 필라 내부의 충전 유전 패턴은 실리콘 산화물(Silicon Oxide)이나 에어갭(Air gap)으로 형성될 수 있다. 수직 활성 패턴은 P 타입의 실리콘층으로 형성될 수 있으며, 메모리 셀의 채널로 동작한다.
정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.
다시 도 3을 참조하면, 3차원 플래시 메모리는 여러 층의 박막을 한 번에 에칭하여 홀(Hole)을 형성하고, 그 내부에 실리콘 채널막을 형성함으로써 만들어진다. 이때, 에칭 공정을 통해 형성된 홀(Hole)의 지름은 깊이에 따라 달라질 수 있으며, 통상적으로는 기판 쪽으로 내려갈수록 그 지름이 작아진다. 도 4에 도시된 바와 같이, 제 8 워드 라인(WL8)에 대응하는 충전 유전 패턴의 반지름(R)은 제 4 워드 라인(WL4)에 대응하는 충전 유전 패턴의 반지름(r)보다 크다.
이러한 현상은 식각 깊이 차이에 기인하는 현상으로, 제 8 워드 라인(WL8)과 제 4 워드 라인(WL4)에 연결되는 메모리 셀의 특성 차이의 요인이 되고 있다. 통상적으로 필라의 지름이 커질수록, 게이트 전극막의 유효 면적이 감소하여 저항이 커진다. 그리고 각 막들 사이에 형성되는 용량의 크기도 증가한다. 따라서, 필라의 지름이 커질수록 메모리 셀의 커플링 용량과 저항은 증가한다. 결국, 필라의 최상층에 위치하는 제 8 워드 라인(WL8)의 저항(R)과 용량(C)이 최대가 될 것이다.
한편, 동일 높이에 형성되는 메모리 셀은 비슷한 셀 특성을 가질 수 있다. 예를 들어, 제 4 워드 라인(WL4)에 연결되는 메모리 셀은 동일한 필라의 지름을 갖기 때문에, 메모리 셀의 커플링 용량과 저항이 비슷할 것이다.
도 5는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 5를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line; CSL)에 연결된다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지가 연결될 수 있다. 도 5를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(Single Level Cell; SLC) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(Multi Level Cell; MLC) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 2 비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
도 6a는 본 발명의 실시 예에 따른 프로그램 동작시 워드 라인에 인가되는 전압을 보여주는 도면이고, 도 6b는 본 발명의 실시 예에 따른 프로그램 동작시 공통 소스 라인에 인가되는 전압을 보여주는 도면이다. 도 6a 및 6b는 싱글 레벨 셀(Single Level Cell; SLC)에 대한 프로그램 동작을 예시적으로 보여준다.
도 6a를 참조하여, 하나의 선택된 워드 라인에 연결된 메모리 셀들을 프로그램하기 위해 프로그램 전압(Vpgm)을 인가하는 단계와 검증 전압(Vvfy)을 인가하는 단계를 포함하는 프로그램 루프가 복수 회(예를 들어, 루프 1 내지 루프 7) 실행될 수 있다. 이때, 프로그램 전압(Vpgm)과 검증 전압(Vvfy)은 각각 전압 발생기(도 2 참조, 1150)의 Vpgm 발생기(도 2 참조, 1151) 및 Vvfy 발생기(도 2 참조, 1152)에서 생성될 수 있다. 그리고, 루프가 반복되어 실행될수록, 소정의 전압 증가분(예를 들어, △V)만큼 프로그램 전압이 증가할 수 있다. 이를 증가형 스텝 펄스 프로그래밍(incremental step pulse programming; ISPP) 방식이라고 한다. 그리고 각각의 프로그램 루프들(예를 들어, 루프 1 내지 루프 7)마다 실행되는 검증 동작은 제 1 검증 동작 및 제 2 검증 동작을 포함할 수 있다. 예를 들어, 제 1 검증 동작은 거친(coarse) 검증 동작일 수 있고, 제 2 검증 동작은 정교한(fine) 검증 동작일 수 있다. 그러나, 검증 동작은 이에 한정되지 않고, 프로그램 루프마다 1회만 실시될 수 있으며, 이에 한정되지 않음은 자명하다.
본 발명의 실시 예에 따르면, 전체 프로그램 루프들(예를 들어, 루프 1 내지 루프 7)은 적어도 하나의 프로그램 루프를 포함하는 복수의 영역들(예를 들어, 영역 1 내지 영역 3)로 나누어질 수 있다. 그리고, 각각의 프로그램 동작시 부스팅 효율을 증가시키기 위해 각각의 영역마다 공통 소스 라인에 인가되는 전압 레벨을 달리 함으로써 불필요한 전력 소모를 감소시킬 수 있다. 예를 들어, 전체 프로그램 루프들 중 초기 루프(예를 들어, 루프 1 또는 그 근방의 루프)에서는, 하나의 워드 라인에 연결된 메모리 셀들 대부분이 프로그램될 것이므로, 인히빗(inhibit)되는 셀들의 비율이 낮을 것이다. 즉, 메모리 셀들에 연결된 비트 라인들 중 비트 라인들의 전압이 접지 전압이 아닌 전원 전압(예를 들어, 8V)으로 부스팅 되는 것들의 비율이 낮은 것을 의미한다. 이 경우, 부스팅 되는 비트 라인들의 비율이 낮기 때문에, 이러한 프로그램 루프에 조차 부스팅 효율을 향상시키기 위해 공통 소스 라인의 전압을 일정 수준으로 유지한다면, 이는 불필요한 전력 소모를 야기할 것이다.
따라서, 하나의 워드 라인에 연결된 메모리 셀들을 프로그램하기 위한 전체의 프로그램 영역들 중, 인히빗 되는 셀들의 비율이 낮은 초기 영역(예를 들어, 영역 1, 또는 영역 1 내지 2)에서는 공통 소스 라인의 전압을 0V로 유지한다. 그리고, 프로그램 루프가 진행될수록 공통 소스 라인으로 인가되는 전압의 레벨을 증가시키므로, 불필요한 전력 소모를 방지할 수 있다. 전체 프로그램 루프들을 복수의 영역들로 나누는 기준은 메모리 생산 단계에서 메모리 벤더(vendor)에 의해 정해질 수 있다. 예를 들어, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율이 10% 미만인 프로그램 루프는 영역 1에 속할 수 있고, 10% 이상 80% 미만인 경우 영역 2에 속할 수 있고, 80% 이상인 경우 영역 3에 속하도록 임의의 영역들로 분할할 수 있다. 분할의 기준이 되는 인히빗 되는 메모리 셀들의 비율은 이에 한정되지 않는다. 또한, 분할되는 영역의 개수도 이에 한정되지 않으며, 2 이상의 임의의 영역들로 분할될 수 있음은 자명하다.
계속해서 도 6b를 참조하면, 도 6b는 하나의 워드 라인에 연결된 메모리 셀들을 프로그램하는 동안, 공통 소스 라인에 인가되는 전압 레벨을 보여준다. 하나의 워드 라인을 프로그램하기 위해 전체 7 개의 루프가 실행되고, 7 개의 루프는 3 개의 구간으로 분할된다고 가정하자. 상술한 바와 같이, 구간으로 분할하는 기준은 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율에 따라 임의로 분할된 것이다. 각각의 구간 사이의 경계를 구분 짓는 인히빗 되는 셀들의 비율은, 메모리 생산 단계에서 메모리 벤더(vendor)에 의해 임의로 정해질 수 있다. 또는, 사용자 단계에서 펌웨어 등에 의해 조정될 수 있다. 그리고, 공통 소스 라인으로 인가되는 전압은, 각각의 루프가 시작되는 시점에서 인가되기 시작하여, 프로그램 전압(Vpgm)의 공급이 차단되기 적전까지 인가될 수 있다. 이후에 검증 전압(Vvfy)이 인가되는 구간에서는, 공통 소스 라인으로 인가되는 전압은 0V일 수 있다.
영역 1은 프로그램 중 인히빗 되는 메모리 셀들의 비율이 낮은 구간을 의미할 수 있다. 이는, 비선택 메모리 셀들에 연결되는 비트 라인들을 부스팅 시킬 필요성이 적은 경우를 의미한다. 예를 들어, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율이 10% 미만이라면, 이에 해당하는 루프들(예를 들어, 루프 1 내지 루프 2)은 영역 1에 포함될 수 있다. 그리고, 공통 소스 라인의 전압 레벨을 0V로 유지함으로써 부스팅이 제대로 되지 않아 발생할 수 있는 프로그램 에러들은, 별도의 에러 정정 회로(도 1 참조, 1250)에 의해 정정될 수 있다. 즉, 공통 소스 라인의 전압 레벨 조정과, 에러 발생은 일종의 트레이드-오프(trade-off) 관계에 있다.
영역 2는 프로그램 계속 중, 인히빗 되는 메모리 셀들의 비율이 높아져서, 프로그램이 금지되어야 할 메모리 셀들에 연결된 비트 라인들을 부스팅 시킬 필요성이 증가하는 구간을 의미할 수 있다. 예를 들어, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율이 10% 이상 80% 미만이라면, 이에 해당하는 루프들(예를 들어, 루프 3 내지 루프 5)은 영역 2에 포함될 수 있다.
영역 3은 하나의 워드 라인에 연결된 메모리 셀들에 대해 대부분 프로그램이 이루어져서 인히빗 되는 메모리 셀들의 비율이 높은 구간을 의미할 수 있다. 즉, 부분의 메모리 셀들이 프로그램 되어서, 프로그램이 금지되어야 할 메모리 셀들에 연결된 비트 라인들을 부스팅 시킬 필요성이 더욱 증가하는 구간을 의미할 수 있다. 예를 들어, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율이 80% 이상이라면, 이에 해당하는 루프들(예를 들어, 루프 6 내지 루프 7)은 영역 3에 포함될 수 있다. 그리고, 영역 3에서 공통 소스 라인에 인가되는 전압 레벨은 1.0~1.5V일 수 있으나, 이에 한정되지 않음은 잘 이해될 것이다.
상기 설명한 바와 같이, 하나의 워드 라인에 대한 프로그램 동작시, 인히빗 되는 메모리 셀들의 비율에 따라, 공통 소스 라인에 인가되는 전압의 레벨을 조절하여 불필요한 전력 소모를 방지할 수 있다.
도 7a는 멀티 레벨 셀(Multi Level Cell; MLC)에 대한 프로그램 동작시 워드 라인에 인가되는 전압을 보여주는 도면이고, 도 7b는 본 발명의 실시 예에 따른 프로그램 동작시 공통 소스 라인에 인가되는 전압을 보여주는 도면이다.
도 7a 및 7b를 참조하면, 하나의 워드 라인에 연결된 메모리 셀들을 프로그램하기 위해 필요한 복수의 루프들 중 임의의 루프 n이 도시되었다. 도 6a에서 설명된 바와 같이, 각각의 프로그램 루프마다 워드 라인으로 인가되는 프로그램 전압(Vpgm)들은 ISPP 방식에 따라 소정의 전압 증가분(예를 들어, △V)만큼 증가할 수 있다. 그리고, 공통 소스 라인으로 인가되는 전압은, 각각의 루프가 시작되는 시점(t0)에서 인가되기 시작하여, 프로그램 전압(Vpgm)의 공급이 차단되기 적전(t2)까지 인가될 수 있다. 이후에 검증 전압(Vvfy)이 인가되기 시작하는 시점(t3) 이후의 구간에서는, 공통 소스 라인으로 인가되는 전압은 0V일 수 있다. 멀티 레벨 셀(MLC)에 대한 프로그램 동작 중, 공통 소스 라인에 인가되는 전압 레벨을 제어하여 전력 소모를 감소시키는 방법은 싱글 레벨 셀(MLC)의 경우와 동일하므로, 상세한 설명은 생략하기로 한다.
도 8a 내지 8c는 프로그램 동작 중 하나의 루프에서의, 공통 소스 라인에 인가되는 전압 레벨을 상세하게 보여주는 도면이다. t0~t1 구간은 셋업 구간이고, t1~t2 구간은 워드 라인에 연결된 메모리 셀들로 프로그램 전압을 인가하는 구간이고, t2~t3 구간은 프로그램 검증 단계를 실행하기 위해 대기하는 단계이다.
t0 시점에서 이전 루프에서의 프로그램 검증 단계가 끝나고, 새로운 프로그램 루프가 시작된다. 그리고, t0~t1 구간은 셋업 구간으로써, 메모리 셀에 끼칠 수 있는 영향을 최소화하기 위해 공통 소스 라인으로 인가되는 전압을 서서히 증가시킨다. 이때, 공통 소스 라인으로 인가되는 전압 레벨을 증가시킨다 하더라도, 공통 소스 라인과 비트 라인, 워드 라인, 또는 채널 사이에 형성되는 기생 커패시턴스에 의해 도면에 도시된 바와 같이 반전된 익스포넨셜 함수의 형태로 증가할 수 있다. 이는, 기생 커패시턴스를 프리차지 시키는데 전류가 필요함을 의미한다. t1~t2 구간은 워드 라인에 프로그램 전압(Vpgm)이 인가되는 구간으로써, 이때 공통 소스 라인의 전압은 타겟 레벨에 도달한다. 그리고, t3부터 프로그램의 성공 여부를 판단하기 위한 검증 전압(Vvfy)이 워드 라인에 인가되므로, t2~t3 구간 사이에서 공통 소스 라인의 전압은 완전히 접지되어야 한다.
반도체 소자를 이루는 트랜지스터의 문턱 전압은 주변부의 온도에 의해 변화하므로, 이를 보상해 줄 필요가 있다. 일반적으로, 주변부 온도가 상승하면, 트랜지스터의 문턱 전압은 감소하므로 공통 소스 라인으로 인가되는 전압의 레벨을 높힐 필요가 있다. 그리고, 주변부의 온도가 감소하면, 트랜지스터의 문턱 전압은 증가하므로 공통 소스 라인으로 인가되는 전압의 레벨을 낮출 필요가 있다. 온도 감지 회로(도 2 참조, 1170)는 주변부의 온도를 감지하여, 공통 소스 라인으로 인가되는 전압의 레벨을 보상하도록 제어하는 보상 신호(도 2 참조, CMP)를 전압 발생기(도 2 참조, 1150)로 전달할 수 있다. 그리고, 보상 신호(도 2 참조, CMP)에 의해 보상된 전압(Vcsl)은 공통 소스 라인 드라이버(도 2 참조, 1180)를 통하여 메모리 셀 어레이(도 2 참조, 1110)의 공통 소스 라인으로 공급될 수 있다.
도 8b를 참조하면, 공통 소스 라인으로 인가되는 전압을 서서히 증가시켜 셋업 구간(t0~t1)에서의 슬로프를 조절할 수 있다. VNAND 플래시 메모리의 경우, 메모리 셀들을 기판에 수직으로 적층시키는 구조이므로, 일반적인 NAND 플래시보다 기생 커패시턴스에 의한 영향이 크다. 앞서 검토한 바와 같이, 공통 소스 라인과 비트 라인, 워드 라인, 또는 채널 사이에 기생 커패시턴스가 형성될 수 있다. 공통 소스 라인과 비트 라인 사이에 형성되는 기생 커패시턴스는 센싱 동작 및 리커버리 동작 등에 영향을 줄 수 있다. 공통 소스 라인과 워드 라인 사이에 형성되는 기생 커패시턴스는 프로그램 디스터브 등에 영향을 줄 수 있다. 또한, 공통 소스 라인의 전압 레벨을 급격하게 증가시키는 경우, 파워 노이즈(power noise)가 생길 수도 있다. 따라서, 이들 커패시턴스가 급격하게 증가하여 메모리 장치에 영향을 미치지 않도록 하기 위해, Vcsl 발생기(도 2 참조, 1153)가 공통 소스 라인에 전압을 인가하는 속도를 조절하여 셋업 구간에서의 슬로프는 조절될 수 있다(예를 들어, ⓐ 또는 ⓑ).
도 8c를 참조하면, t1~t2 구간에서 프로그램 전압이 인가된 직후, t2~t3 구간에서 공통 소스 라인으로 인가되는 전압을 서서히 감소시킬 수 있다. t2~t3 구간도, t0~t1 구간에서와 마찬가지로 전원 공급을 차단하더라도, 기생 커패시턴스의 영향 때문에 익스포넨셜 함수의 형태로 공통 소스 라인에서의 전압이 감소한다. 따라서, 센싱 동작, 리커버리 동작, 또는 프로그램 디스터브 등에 미치는 영향을 줄이기 위해, 공통 소스 라인의 전압 레벨이 감소하는 속도를 조절할 수 있다. 예를 들어, 제어 로직(도 2 참조, 1160)은, 공통 소스 라인 드라이버(도 2 참조, 1180)를 통하여 공통 소스 라인으로 인가되는 Vcsl을 발생시키는 Vcsl 발생기(도 2 참조, 1153)를 제어하여, Vcsl의 레벨이 접지되는 시간을 조절할 수 있다(예를 들어, ⓒ 또는 ⓓ).
도 9는 본 발명의 실시 예에 따른 공통 소스 라인 드라이버를 보여주는 도면이다. 공통 소스 라인 드라이버(1180)는 Vcsl 발생기(1153)가 생성한 Vcsl을 공통 소스 라인으로 전달하거나, 공통 소스 라인을 접지시키는 역할을 수행할 수 있다. 예를 들어, 공통 소스 라인 드라이버(1180)는 두 개의 트랜지스터(M1 및 M2)로 구성될 수 있다. 그리고, 도면에 도시된 바와 같이, M1의 드레인 전극은 Vcsl 발생기(1153)에 연결되고, 소스 전극은 공통 소스 라인에 연결될 수 있다. 그리고, M2의 드레인 전극은 M1의 소스 전극에 연결되고, 소스 전극은 접지 전극에 연결될 수 있다.
예를 들어, 프로그램 동작시, 하나의 워드 라인에 연결된 전체의 메모리 셀들 중, 인히빗 되는 메모리 셀들의 비율이 낮아서 부스팅 효율을 증가시킬 필요성이 낮은 경우(도 6a 및 6b 참조, 영역 1), M1은 턴-오프 되고, M2는 턴-온 되어 공통 소스 라인을 접지시킬 수 있다. 그리고, 프로그램 루프가 반복됨에 따라 인히빗 되는 메모리 셀들의 비율이 높아져서 부스팅 효율을 증가시킬 필요성이 높은 경우(도 6a 및 6b 참조, 영역 2 및 3), M1은 턴-온 되고, M2는 턴-오프 되어 공통 소스 라인을 접지시킬 수 있다. 그리고, 영역 2, 영역 3으로 진행될수록, 인히빗 되는 메모리 셀들의 비율이 높아지므로, 프로그램 동작시 부스팅 효율을 높힐 필요성이 증가한다. 따라서, 영역 2, 영역 3으로 진행될수록, 공통 소스 라인의 전압 레벨도 증가시킬 수 있다.
본 발명의 실시 예에 따르면, 프로그램 동작시 부스팅 효율을 증가시키기 위해 공통 소스 라인의 전압 레벨을 0V부터 단계적으로 증가시키되, 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율에 따라 공통 소스 라인의 전압 레벨을 가변시킬 수 있다. 즉, 인히빗 되는 메모리 셀들의 비율이 낮은 프로그램 초기 루프의 경우, 공통 소스 라인의 전압 레벨을 낮추거나 접지시키고, 인히빗 되는 메모리 셀들의 비율이 높은 루프의 경우, 공통 소스 라인의 전압 레벨을 높힐 수 있다. 이렇게 함으로써, VNAND 플래시 메모리 장치의 프로그램 소모 전력의 10~15%를 차지하는 공통 소스 라인의 차지-디스차지 전력을 50% 가량 감소시킬 수 있다.
도 10은 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여주는 블록도이다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 구비한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다. 여기에서, 플래시 메모리(2230)는 앞에서 설명한 3차원 플래시 메모리로 구현된다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(2230)에 저장한다. 플래시 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 11은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 11을 참조하면, SSD 시스템(3000)은 호스트(3100)와 SSD(3200)를 포함한다.
SSD(3200)는 신호 커넥터(signal connector, 3211)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector, 3221)를 통해 전원을 입력받는다. SSD(3200)는 복수의 플래시 메모리(3201~320n), SSD 컨트롤러(3210), 그리고 보조 전원 장치(3220)를 포함할 수 있다.
복수의 플래시 메모리(3201~320n)는 SSD(3200)의 저장 매체로서 사용된다. SSD(3200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(3201~320n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3211)를 통해 호스트(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(3210)의 내부 구성은 도 12를 참조하여 상세하게 설명된다.
보조 전원 장치(3220)는 전원 커넥터(3221)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3220)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(3220)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3220)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
도 12는 도 11에 도시된 SSD 컨트롤러(3210)의 구성을 예시적으로 보여주는 블록도이다. 도 12를 참조하면, SSD 컨트롤러(3210)는 NVM 인터페이스(3211), 호스트 인터페이스(3212), ECC 회로(3213), 중앙 처리 장치(CPU, 3214), 그리고 버퍼 메모리(3215)를 포함한다.
NVM 인터페이스(3211)는 버퍼 메모리(3215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(3211)는 플래시 메모리(3201~320n)로부터 읽은 데이터를 버퍼 메모리(3215)로 전달한다. 여기에서, NVM 인터페이스(3211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(3210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(3212)는 호스트(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공한다. 호스트 인터페이스(3212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(3100)와 통신할 수 있다. 또한, 호스트 인터페이스(3212)는 호스트(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(3213)는 플래시 메모리(3201~320n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(3201~320n)의 스페어 영역(spare area)에 저장된다. ECC 회로(3213)는 플래시 메모리(3201~320n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(3213)는 검출된 에러를 정정한다.
중앙 처리 장치(3214)는 호스트(3100, 도 11 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(3214)는 호스트 인터페이스(3212)나 NVM 인터페이스(3211)를 통해 호스트(3100)나 플래시 메모리(3201~320n)를 제어한다. 중앙 처리 장치(3214)는 SSD(3200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리(3201~320n)의 동작을 제어한다.
버퍼 메모리(3215)는 호스트(3100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(3215)는 플래시 메모리(3201~320n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(3215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(3201~320n)에 저장된다. 버퍼 메모리(3215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 13을 참조하면, 전자 장치(4000)는 메모리 시스템(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 메모리 시스템(4100)은 플래시 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 데이터 저장 장치 1100: 플래시 메모리
1110: 메모리 셀 어레이 1120: 어드레스디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1160: 제어 로직
1170: 온도 감지 회로 1180: 공통 소스 라인 드라이버
1200: 메모리 컨트롤러

Claims (10)

  1. 복수의 셀 스트링들과 복수의 워드 라인들이 교차하는 지점에 배치되는 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서,
    상기 메모리 셀들 중 선택된 메모리 셀들을 프로그램하는 단계; 그리고 상기 선택된 메모리 셀들의 프로그램 패스 여부를 검증하는 단계를 포함하는 프로그램 루프를 복수 회 실행하되,
    상기 프로그램 단계에서, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율을 참조하여 전체 프로그램 루프들을 복수의 영역들로 분할하고, 공통 소스 라인으로 인가되는 전압의 레벨은 상기 분할된 영역 단위로 가변하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 프로그램하는 단계가 진행될수록 상기 공통 소스 라인으로 인가되는 전압의 레벨은 상기 분할된 영역 단위로 증가하는 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 각각의 분할된 영역들에서 상기 공통 소스 라인으로 인가되는 전압의 레벨은 동일한 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 복수의 영역들 중 첫 번째 영역에서 상기 공통 소스 라인으로 인가되는 전압의 레벨은 0V인 프로그램 방법.
  5. 제 4 항에 있어서,
    주변부의 온도를 감지하여 상기 공통 소스 라인으로 인가되는 전압의 레벨을 보상하는 단계를 더 포함하는 프로그램 방법.
  6. 제 4 항에 있어서,
    상기 프로그램 단계에서 상기 공통 소스 라인으로 상기 전압이 인가된 직후, 타겟 레벨에 이르기까지 걸리는 시간은 가변하는 프로그램 방법.
  7. 기판에 수직 방향으로 형성되는 복수의 스트링들과 복수의 워드 라인들이 교차하는 지점에 각각 배치되어, 기판에 수직 방향으로 적층되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 워드 라인들 중 선택된 워드 라인들을 구동하는 행 선택 회로;
    상기 복수의 스트링들과 연결되는 비트 라인들에 각각 연결되는 페이지 버퍼; 그리고
    상기 복수의 스트링들에 공통으로 연결되는 공통 소스 라인으로 전압을 공급하는 전압 발생기를 포함하되,
    상기 공통 소스 라인으로 인가되는 전압은, 전체 메모리 셀들 중 인히빗 되는 메모리 셀들의 비율에 따라 가변하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 인히빗 되는 메모리 셀들의 비율이 증가할수록, 상기 공통 소스 라인으로 인가되는 전압의 레벨은 증가하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전압 발생기가 생성하는 전압을 상기 공통 소스 라인으로 전달하거나, 또는 상기 공통 소스 라인을 접지시키는 공통 소스 라인 드라이버를 더 포함하는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 공통 소스 라인 드라이버는:
    상기 전압 발생기에 드레인 전극이 연결되는 제 1 트랜지스터; 그리고
    상기 제 1 트랜지스터의 소스 전극에 드레인 전극이 연결되고, 접지 전극에 소스 전극이 연결되는 제 2 트랜지스터를 포함하되,
    상기 제 1 트랜지스터의 소스 전극은 상기 공통 소스 라인으로 연결되는 불휘발성 메모리 장치.
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