KR102654488B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는, 소스 플레이트 상에 배치된 메모리 셀 어레이; 상기 소스 플레이트의 하부면에 배치된 방전 플레이트; 상기 방전 플레이트 하부의 기판 상에 배치되며 소스 라인 디스챠지 제어 신호에 응답하여 상기 방전 플레이트를 접지 노드에 전기적으로 연결하는 소스 라인 디스챠지 회로; 및 상기 방전 플레이트와 상기 소스 라인 디스챠지 회로 사이에 제공되는 방전 경로;를 포함할 수 있다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치와, 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비휘발성 메모리 장치로 구분된다. 최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야 하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 장치에 대한 수요가 증가하고 있다.
이러한 비휘발성 메모리 장치의 프로그램(program) 동작, 독출(read) 동작 및 검증(verify) 동작시 소스 플레이트의 전위가 원치 않게 상승하는 현상, 이른바 소스 라인 바운싱(source line bouncing) 현상이 발생되는 것으로 알려져 있다. 이러한 소스 라인 바운싱 현상은 언더 프로그램(under program) 및 독출 폐일(read fail) 등의 원인이 되므로 소스 라인 바운싱 현상을 억제시킬 필요가 있다.
본 발명의 실시예들은 소스 라인 바운싱 현상을 억제시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 실시예들은 칩 사이즈 축소에 기여할 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 상에 배치된 메모리 셀 어레이; 상기 소스 플레이트의 하부면에 배치된 방전 플레이트; 상기 방전 플레이트 하부의 기판 상에 배치되며 소스 라인 디스챠지 제어 신호에 응답하여 상기 방전 플레이트를 접지 노드에 전기적으로 연결하는 소스 라인 디스챠지 회로;및 상기 방전 플레이트와 상기 소스 라인 디스챠지 회로 사이에 제공되는 방전 경로;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 상에 배치된 수직 채널들 및 상기 수직 채널들을 따라서 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 메모리 셀 어레이; 상기 소스 플레이트의 하부면에 배치된 방전 플레이트; 상기 방전 플레이트 하부의 기판 상에 마련된 소스 라인 디스챠지 회로, 상기 기판과 상기 방전 플레이트 사이에 제공되며 상기 소스 라인 디스챠지 회로를 덮는 절연막을 포함하는 로직 구조체;및 상기 절연막 에 제공되며 상기 방전 플레이트와 소스 라인 디스챠지 회로 사이를 연결하는 방전 경로;를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스 플레이트 및 상기 소스 플레이트 상에 배치된 메모리 셀 어레이를 각각 포함하는 복수의 메모리 구조체들; 상기 메모리 구조체들의 상기 소스 플레이트들의 하부면에 배치된 방전 플레이트; 상기 방전 플레이트 하부의 기판 상에 배치된 로직 회로; 및 상기 로직 회로와 상기 방전 플레이트 간을 연결하는 복수의 방전 경로들;을 포함할 수 있다.
본 발명의 실시예들에 의하면, 소스 라인 디스챠지 트랜지스터와 소스 플레이트 간을 연결하는 저저항의 방전 경로를 메모리 셀 어레이 상부의 상부 배선을 사용하지 않고서 구성할 수 있다. 따라서, 방전 경로의 구성에 상부 배선을 사용하는 경우에 요구되었던 컨택 플러그들, 예컨대 소스 라인 디스챠지 트랜지스터와 상부 배선 간을 연결하는 컨택 플러그, 상부 배선과 소스 플레이트 간을 연결하는 컨택 플러그가 필요하지 않으므로 컨택 플러그들로 인하여 소모되는 공간을 제거하여 반도체 메모리 장치의 사이즈 축소에 기여할 수 있다.
소스 라인 디스챠지 트랜지스터의 위치적 제약이 완화되어 여분의 공간에 소스 라인 디스챠지 트랜지스터를 배치하는 것이 가능하므로 소스 라인 디스챠지 트랜지스터로 인한 레이아웃 면적 증가를 최소화하여 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
소스 라인 디스챠지 트랜지스터의 위치적 제약이 완화되어 소스 라인 디스챠지 트랜지스터의 개수를 늘리는 것이 가능하므로 방전 효과를 개선할 수 있다. 따라서, 소스 라인 바운싱 현상을 효과적으로 억제시키어 언더 프로그램 및 독출 폐일 등의 불량을 방지할 수 있다.
소스 플레이트의 하부면에 대응하는 방전면을 구성하여 소스 플레이트의 전 영역에 대한 효과적인 방전이 가능하므로 메모리 셀들의 위치에 관계없이 메모리 장치에 포함된 모든 메모리 셀들에 대하여 언더 프로그램 및 독출 폐일 등의 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2a는 도 1에 도시된 메모리 셀 어레이의 등가 회로도이다.
도 2b는 도 1에 도시된 소스 라인 디스챠지 회로의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 9는 도 8에 도시된 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 10은 도 9를 보다 구체적으로 나타내는 평면도이다.
도 11은 도 10에 도시된 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 13a 및 도 13b는 본 발명과 관련된 반도체 메모리 장치를 도시한 도면들이다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
또한, 본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 발명의 실시예들에서의 구성 요소들을 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석되어야 할 것이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성 요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
또한, 본 발명의 실시예들에서의 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것일 뿐이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성 요소일 수도 있다.
또한, 본 발명의 실시예들에서의 특징들(구성들)이 부분적으로 또는 전체적으로 서로 결합 또는 조합 또는 분리 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예는 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(X-DEC, 120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(Source Line Discharge Circuit, 140) 및 주변 회로(PERI Circuit, 150)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKz, z는 2 이상의 자연수)을 포함할 수 있다. 메모리 블록들(BLK1-BLKz) 각각은 도시하지 않았지만 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링은 직렬 연결되는 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함할 수 있다. 메모리 셀은 휘발성 메모리 셀일 수도 있고, 비휘발성 메모리 셀일 수도 있다. 이하에서는, 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것으로 이해되어야 할 것이다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인(Drain Select Line), 복수의 워드 라인들(Word Line) 및 적어도 하나의 소스 선택 라인(Source Select Line)을 포함할 수 있다.
로우 디코더(120)는 주변 회로(150)로부터 제공되는 로우 어드레스(X_A)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1-BLKz) 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 주변 회로(150)로부터 제공되는 동작 전압(X_V)을 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1-BLKz) 중 선택된 메모리 블록에 연결된 로우 라인들(RL)에 전달할 수 있다.
메모리 셀 어레이(110)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)를 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(150)로부터 페이지 버퍼 제어 신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(150)와 송수신할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 배열된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인(BL)의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(150)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(150)로부터 수신된 데이터 신호(DATA)에 기초하여 비트 라인(BL)에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화된 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
소스 라인 디스챠지 회로(140)는 공통 소스 라인(CSL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 소스 라인 디스챠지 회로(140)는 주변 회로(150)로부터 소스 라인 디스챠지 제어 신호(SLD_C)을 수신할 수 있다. 소스 라인 디스챠지 회로(140)는 소스 라인 디스챠지 제어 신호(SLD_C)에 응답하여 공통 소스 라인(CSL)을 접지 단자에 전기적으로 연결할 수 있다.
주변 회로(150)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(150)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터를 기입하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A), 페이지 버퍼 제어 신호(PB_C), 소스 라인 디스챠지 제어 신호(SLD_C) 등을 출력할 수 있다. 주변 회로(150)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하, 첨부된 도면들에서 기판의 상부면에 평행하면서 서로 교차되는 두 방향을 각각 제1 방향(FD) 및 제2 방향(SD)으로 정의하고, 기판의 상부면으로부터 수직하게 돌출되는 방향을 제3 방향(TD)으로 정의할 것이다. 예를 들어, 제1 방향(FD)은 워드 라인들의 신장 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 제 1 방향(FD) 및 제 2 방향(SD)과 수직한 방향에 해당할 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 제3 방향(TD)과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일한 방향을 나타낸다.
도 2a는 도 1에 도시된 메모리 셀 어레이의 등가 회로도이고, 도 2b는 도 1에 도시된 소스 라인 디스챠지 회로의 등가 회로도이다.
도 2a를 참조하면, 메모리 블록들(BLK1-BLKz) 각각은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 비트 라인들(BL) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
셀 스트링들(CSTR) 각각은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라서 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 배치될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트들에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트들에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트들에 연결될 수 있다. 하나의 워드 라인(WL)에 공통으로 연결되는 메모리 셀들(MC)은 하나의 페이지(page)를 구성할 수 있다.
비트 라인들(BL) 및 공통 소스 라인(CSL)은 메모리 블록들(BLK1-BLKz)에 공통으로 연결될 수 있다. 즉, 메모리 블록들(BLK1-BLKz)은 비트 라인들(BL) 및 공통 소스 라인(CSL)을 공유할 수 있다. 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)은 메모리 블록들(BLK1-BLKz) 각각에 개별적으로 제공될 수 있다. 공통 소스 라인(CSL)에는 소스 라인 디스챠지 회로(140)가 연결될 수 있다.
도 2b를 참조하면, 소스 라인 디스챠지 회로(140)는 공통 소스 라인(CSL)과 접지 단자(GND) 사이에 병렬 연결되는 복수의 소스 라인 디스챠지 트랜지스터들(TRSD)을 포함할 수 있다. 소스 라인 디스챠지 트랜지스터들(TRSD)은 독출 동작이나 검증 동작시에 주변 회로(도 1의 150)로부터 제공되는 소스 라인 디스챠지 제어 신호(SLD_C)에 응답하여 공통 소스 라인(CSL)을 접지 단자(GND)에 연결할 수 있고, 이에 따라 공통 소스 라인(CSL)에 연결된 비트 라인들(BL)을 프리 차지 전압에서 접지 전압 레벨로 방전시킬 수 있다.
독출 동작(또는 검증 동작)시 소스 플레이트가 접지 단자(GND)에 연결되므로, 이상적으로 소스 플레이트는 접지 레벨이 되어야 할 것이다. 그런데, 공통 소스 라인(CSL)으로 사용되는 소스 플레이트는 그 자체가 저항으로 작용하고, 독출 동작(또는 검증 동작)시 비트 라인들(BL)에서 소스 플레이트로 향하는 전류가 크기 때문에 소스 플레이트의 전위는 상승할 것이다. 이를 소스 라인 바운싱 현상이라고 한다. 결국, 소스 플레이트의 저항 때문에 독출 대상 메모리 셀(또는 검증 대상 메모리 셀)의 센싱 전류는 감소되고, 이로 인해 메모리 셀의 문턱 전압이 독출 전압(또는 검증 전압)보다 낮음에도 불구하고 프로그램된 셀로 인식될 수 있다. 이에 따라, 독출 동작인 경우에 프로그램되지 않은 메모리 셀이 프로그램된 셀로 독출되는 독출 폐일(read fail)이 발생할 수 있고, 검증 동작인 경우에 프로그램이 완료되지 않은 메모리 셀이 프로그램 완료된 셀로 인식되어 다음 프로그램 동작에서 더 이상 프로그램되지 않는 언더 프로그램(under program)이 발생할 수 있다.
소스 라인 디스챠지 트랜지스터들(TRSD)을 분산 배치하여 소스 라인 디스챠지 트랜지스터들(TRSD)과 소스 플레이트 간을 연결하는 방전 경로들을 분산시키고, 방전 경로의 저항을 낮추면 방전 효율이 개선되어 소스 라인 바운싱 현상을 억제시킬 수 있을 것이다. 그러나, 칩 사이즈 증가 없이 방전 경로의 저항을 낮추면서 소스 라인 디스챠지 트랜지스터들(TRSD)을 분산 배치하는 것은 용이하지 않다.
본 실시예들은 칩 사이즈 증가 없이 소스 라인 바운싱 현상을 억제시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 3 및 도 4를 참조하면, 반도체 메모리 장치(100)는 PUC(Peri Under Cell) 구조를 가질 수 있다. 로우 디코더(120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(140) 및 주변 회로(150) 포함하는 로직 구조체(P)가 메모리 셀 어레이(110)를 포함하는 메모리 구조체(C)의 하부에 배치될 수 있다.
로직 구조체(P)는 기판(10), 기판(10) 상에 배치된 로우 디코더(120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(140) 및 주변 회로(150)를 포함할 수 있다. 로우 디코더(120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(140) 및 주변 회로(150)는 로직 회로를 구성할 수 있다.
페이지 버퍼 회로(130)는 메모리 셀 어레이(110)와 수직 방향, 즉 제3 방향(TD)으로 중첩될 수 있다. 평면적인 관점에서 로우 디코더(120)는 메모리 셀 어레이(110)와 제1 방향(FD)으로 인접하여 배치될 수 있다. 비록, 본 실시예에서는 로우 디코더(120)가 메모리 셀 어레이(110)와 수직 방향으로 중첩되지 않는 경우를 나타내나, 이에 한정되는 것은 아니다. 로우 디코더(120)의 적어도 일부는 메모리 셀 어레이(110)와 수직 방향으로 중첩될 수도 있다.
입출력 패드들(PAD)은 외부 장치(미도시), 예컨대 인쇄회로기판(Printed circuit board)과의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 반도체 메모리 장치(100)의 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다. 입출력 패드들(PAD)의 적어도 하나는 외부로부터 제공되는 접지 전압(Vss)를 입력 받기 위한 접지 패드(PAD_Vss)를 구성할 수 있다. 주변 회로(150)는 입출력 패드들(PAD)과 제2 방향(SD)으로 인접하여 배치될 수 있다.
소스 라인 디스챠지 회로(140)는 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(150)가 배치되고 남은 여분의 공간에 배치될 수 있다. 예컨대, 소스 라인 디스챠지 회로(140)는 페이지 버퍼 회로(130)의 가장자리를 따라서 배치될 수 있다.
기판(10) 상에는 하부 절연막(22)이 형성되어 로우 디코더(120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(140) 및 주변 회로(150)를 덮을 수 있다.
메모리 구조체(C)는 소스 플레이트(11) 및 소스 플레이트(11) 상에 배치된 메모리 셀 어레이(110)를 포함할 수 있다. 소스 플레이트(11)는 폴리실리콘으로 구성될 수 있다. 소스 플레이트(11)의 하부면에는 방전 플레이트(30)가 배치되어 방전면을 제공할 수 있다. 하부 절연막(22)에 방전 경로(DP)가 마련되어 방전 플레이트(30)와 소스 라인 디스챠지 회로(140) 간을 전기적으로 연결할 수 있다.
소스 라인 디스챠지 회로(140)의 적어도 일부는 방전 플레이트(30)와 수직 방향, 즉 제3 방향(TD)으로 중첩될 수 있다. 이러한 경우, 방전 경로(DP)는 제3 방향(TD)을 따라서 제공될 수 있다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 반도체 메모리 장치의 일부분을 도시한 단면도들이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 소스 플레이트(11) 상에 배치된 수직 채널들(CH), 수직 채널들(CH)을 따라서 교대로 적층된 복수의 전극막들(40) 및 복수의 층간절연막들(42)을 포함할 수 있다.
전극막들(40)은 도 1을 참조로 하여 설명된 로우 라인들(RL)에 해당할 수 있다. 전극막들(40) 중 최하부로부터 적어도 하나의 층은 소스 선택 라인으로 이용될 수 있고, 최상부로부터 적어도 하나의 층은 드레인 선택 라인으로 이용될 수 있다. 소스 선택 라인과 드레인 선택 라인 사이의 전극막들(40)은 워드 라인들로 이용될 수 있다.
전극막들(40)은 도전 물질을 포함할 수 있다, 예를 들어, 전극막들(40)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간절연막들(42)은 실리콘 산화물을 포함할 수 있다.
수직 채널들(CH)은 전극막들(40) 및 층간절연막들(42)을 관통하여 소스 플레이트(11)에 연결될 수 있다. 자세히 도시하지 않았지만, 수직 채널들(CH) 각각은 채널층 및 게이트절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트절연층은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물 등의 단일막 또는 적층막을 포함할 수 있다. 일부 실시예에서, 게이트절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
전극막들(40)이 수직 채널들(CH)을 감싸는 부분들에는 소스 선택 트랜지스터들, 메모리 셀들, 드레인 선택 트랜지스터들이 구성될 수 있다.
메모리 셀 어레이(110)의 전극막들(40) 각각은 그것의 상부에 위치하는 다른 전극막(40)에 의해 노출되는 패드 영역을 가질 수 있다. 메모리 셀 어레이(110)는 전극막들(40)의 패드 영역들에 의해 제공되는 계단 구조(ST)를 가질 수 있다. 예를 들어, 계단 구조(ST)는 제1 방향(FD)에서 메모리 셀 어레이(110)의 가장자리에 배치될 수 있다. 계단 구조(ST)는 제1 방향(FD)을 따라 내려가는 계단 형태를 가질 수 있다. 도시하지 않았지만, 전극막들(40) 각각의 패드 영역 상에는 컨택이 배치될 수 있고, 전극막들(40) 각각은 컨택을 통해서 메모리 셀 어레이(110) 상부에 마련된 상부 배선에 전기적으로 연결될 수 있다.
메모리 셀 어레이(110)는 전극막들(40) 및 층간절연막들(42)을 관통하여 소스 플레이트(11)에 연결되는 더미 수직 채널들(DCH)을 더 포함할 수 있다. 더미 수직 채널들(DCH)은 계단 구조(ST)와 수직 채널들(CH) 사이의 영역에 배치될 수 있다.
더미 수직 채널들(DCH)이 수직 채널들(CH)을 감싸는 부분들에는 더미 소스 트랜지스터들, 더미 메모리 셀들 및 더미 드레인 트랜지스터들이 구성될 수 있다. 더미 소스 트랜지스터들, 더미 메모리 셀들 및 더미 드레인 트랜지스터들은 전기적으로 기능하지 않는 더미 소자들로, 반도체 메모리 장치(100)의 동작에 아무런 영향을 주지 않을 수 있다.
소스 플레이트(11)의 하부면에 방전 플레이트(30)가 배치될 수 있다. 방전 플레이트(30)는 로직 구조체(P)의 제4 하부 절연막(22D)과 소스 플레이트(11) 사이에 배치될 수 있다. 방전 플레이트(30)의 상부면은 소스 플레이트(11)의 하부면과 접하고, 방전 플레이트(30)의 하부면은 제4 하부 절연막(22D)의 상부면과 접할 수 있다.
방전 플레이트(30)는 평면적인 관점에서 소스 플레이트(11)의 하부면에 대응하는 사이즈를 가질 수 있다. 방전 플레이트(30)는 소스 플레이트(11)의 하부면 사이즈에 대응하는 크기를 갖는 방전면을 제공할 수 있다.
로직 구조체(P)의 제4 하부 절연막(22D) 상에 제1 상부 절연막(51A)이 마련되어 방전 플레이트(30), 소스 플레이트(11), 전극막들(40) 및 층간절연막들(42)의 측면 및 상부면을 덮고, 수직 채널들(CH) 및 더미 수직 채널들(DCH)의 측면을 덮을 수 있다. 제1 상부 절연막(51A) 상에는 제2 상부 절연막(51B)이 마련되어 수직 채널들(CH) 및 더미 수직 채널들(DCH)의 상부면을 덮을 수 있다. 제1,제2 상부 절연막(51A,51B)은 실리콘 산화물, 예를 들어 HDP(High Density Plasma) 산화물 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화물을 포함할 수 있다.
제2 상부 절연막(51B) 상에 비트 라인들(BL) 및 더미 비트 라인들(DBL)이 배치될 수 있다. 비트 라인들(BL)은 수직 채널들(CH)과 중첩하여 배치될 수 있고, 더미 비트 라인들(DBL)은 더미 수직 채널들(DCH)과 중첩하여 배치될 수 있다. 비트 라인들(BL)의 하부에는 제2 상부 절연막(51B)을 관통하는 비트 라인 컨택들(BLC)이 마련되어 비트 라인들(BL)과 수직 채널들(CH) 간을 전기적으로 연결할 수 있다. 더미 비트 라인들(DBL)의 하부에는 컨택이 마련되지 않을 수 있다. 더미 비트 라인들(DBL)은 더미 수직 채널들(DCH)과 전기적으로 연결되지 않을 수 있다.
로직 구조체(P)는 기판(10), 기판(10) 상에 배치되는 로직 회로(21), 로직 회로(21)을 덮는 하부 절연막(22), 하부 절연막(22) 내에 배치되며 로직 회로(21)에 전기적으로 연결되는 하부 배선들(23A-23C) 및 하부 컨택 플러그들(24)을 포함할 수 있다.
기판(10)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
로직 회로(21)는 수평 트랜지스터들(TRXDEC,TRPB,TRSD)을 포함할 수 있다. 수평 트랜지스터들(TRXDEC,TRPB,TRSD) 각각은 게이트(G) 및 소스/드레인(S/D)를 포함할 수 있다. 로직 회로(21)는 도 1의 로우 디코더(120), 페이지 버퍼 회로(130), 소스 라인 디스챠지 회로(140) 및 주변 회로(150)를 구성할 수 있다. 도면 부호 TRXDEC은 로우 디코더(120)를 구성하는 트랜지스터를 나타내고, 도면부호 TRPB은 페이지 버퍼 회로(130)를 구성하는 트랜지스터를 나타낸다. 그리고, 도면부호 TRSD은 소스 라인 디스챠지 회로(140)를 구성하는 소스 라인 디스챠지 트랜지스터를 나타낸다.
하부 절연막(22)은 기판(10) 상에 순차로 배치되는 제1 내지 제4 하부 절연막(22A-22D)을 포함할 수 있다. 제1 내지 제4 하부 절연막(22A-22D)은 실리콘 산화물, 예를 들어 HDP 산화물 또는 TEOS 산화물을 포함할 수 있다.
하부 배선들(23A-23C)은 제1 하부 절연막(22A) 상에 배치되는 제1 하부 배선들(23A), 제2 하부 절연막(22B) 상에 배치되는 제2 하부 배선들(23B), 제3 하부 절연막(22C) 상에 배치되는 제3 하부 배선들(23C)을 포함할 수 있다. 하부 컨택 플러그들(24)은 제1 내지 제4 하부 절연막(22A-22D)을 관통하여 로직 회로(21)와 제1 하부 배선들(23A) 사이, 서로 다른 층에 배치된 하부 배선들(23A-23C) 사이, 제3 하부 배선들(23C)과 방전 플레이트(30)를 전기적으로 연결할 수 있다. 하부 배선들(23A-23C) 및 하부 컨택 플러그들(24)은 소스 라인 디스챠지 트랜지스터(TRSD)와 방전 플레이트(30) 사이를 연결하는 방전 경로(DP)를 구성할 수 있다.
하부 배선들(23A-23C)은 메모리 구조체(C) 또는 비트 라인들(BL)의 형성 공정에서의 최대 온도(이하, '공정 임계 온도'라 함)에서 공정 불량, 예를 들면, 힐락(hillock)을 나타내지 않을 수 있는 물성을 갖는 물질로 구성될 수 있다. 다시 말해, 하부 배선들(23A-23C)은 공정 임계 온도에서 내열 특성을 갖는 도전 물질로 구성될 수 있다. 예를 들면, 하부 배선들(23A-23C)은 공정 임계 온도보다 높은 용융점을 갖는 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 하부 배선들(23A-23C)이 메모리 구조체(C)를 형성하기 이전에 형성되기 때문에 높은 용융점 및 높은 비저항을 갖는 물질이 하부 배선들(23A-23C)을 구성하는 도전 물질로 사용될 수 있다. 하부 컨택 플러그들(24)도 하부 배선들(23A-23C)과 동일한 물질로 구성될 수 있다.
한편, 비트 라인들(BL)을 구성하는 도전 물질은 하부 배선들(23A-23C)을 구성하는 도전 물질보다 낮은 비저항을 갖는 물질을 포함할 수 있다. 예를 들면, 비트 라인들(BL)을 구성하는 물질은 구리 또는 알루미늄과 같이 공정 임계 온도보다 낮은 온도에서 공정 불량을 유발할 수 있지만 낮은 비저항을 갖는 물질을 포함할 수 있다.
상술한 바와 같은 제조 공정 상의 제약으로 인하여, 하부 배선들(23A-23C)의 비저항은 비트 라인들(BL)보다 상대적으로 큰 값을 가질 수 있다. 방전 효율을 높이기 위해서는 방전 경로(DP)의 저항이 작아야 하므로 방전 경로(DP) 상의 하부 배선들(23A-23C)의 길이를 짧게 구성해야 할 것이다.
방전 플레이트(30)는 소스 플레이트(11)로 사용된 물질보다 작은 비저항을 갖는 물질로 구성될 수 있다. 방전 플레이트(30)는 금속으로 구성될 수 있다.
방전 플레이트(30)는 상기 공정 임계 온도에서 내열 특성을 갖는 도전 물질로 형성될 수 있다. 예를 들면, 방전 플레이트(30)는 공정 임계 온도보다 높은 용융점을 갖는 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 하부 배선들(23A-23C)과 마찬가지로, 방전 플레이트(30)도 메모리 구조체(C) 및 비트 라인들(BL)을 형성하기 이전에 형성되기 때문에 높은 용융점 및 높은 비저항을 갖는 물질이 방전 플레이트(30)를 구성하는 도전 물질로 사용될 수 있다.
방전 플레이트(30)는 하부 배선들(23A-23C)과 동일한 물질로 구성될 수 있다. 판 형태의 방전 플레이트(30)는 라인 형태의 하부 배선들(23A-23C)에 비해 큰 폭을 가지며, 따라서 방전 플레이트(30)가 하부 배선들(23A-23C)과 동일한 물질로 구성된 경우에도 방전 플레이트(30)의 저항은 하부 배선들(23A-23C)의 저항보다 낮게 유지될 것이다.
방전 플레이트(30)에 의해 소스 플레이트(11) 하부에 대면적의 방전면이 제공되므로 소스 라인 디스챠지 트랜지스터(TRSD)의 위치에 관계없이 방전 경로(DP) 상의 하부 배선들(23A-23C)의 길이를 짧게 구성하는 것이 가능하다. 따라서, 방전 경로(DP)의 저항을 줄일 수 있으므로 방전 경로(DP)의 저항을 줄이기 위해서 소스 라인 디스챠지 트랜지스터(TRSD)의 위치를 제한할 필요가 없다. 따라서, 로우 디코더(도 4의 120), 페이지 버퍼 회로(도 4의 130), 주변 회로(도 4의 150) 등을 배치하고 남은 여분의 공간에 소스 라인 디스챠지 회로(도 4의 140)를 배치할 수 있다.
예컨대, 로우 디코더(도 1의 120)를 구성하는 트랜지스터(TRXDEC)는 평면적 관점에서 메모리 셀 어레이(110)와 제1 방향(FD)으로 인접될 수 있고, 페이지 버퍼 회로(도 1의 130)를 구성하는 트랜지스터(TRPB)는 제3 방향(TD)에서 비트 라인들(BL)과 중첩될 수 있다. 소스 라인 디스챠지 회로(도 1의 140)를 구성하는 소스 라인 디스챠지 트랜지스터(TRSD)는 제3 방향(TD)에서 메모리 셀 어레이(110)의 계단 구조(ST)와 중첩될 수 있다. 소스 라인 디스챠지 트랜지스터(TRSD)는 계단 구조(ST)의 하부에 배치될 수 있다. 즉, 소스 라인 디스챠지 회로(도 1의 140)의 적어도 일부는 제3 방향(TD)에서 메모리 셀 어레이(110)의 계단 구조(ST)와 중첩될 수 있다.
방전 경로(DP)를 구성하는 하부 컨택 플러그들(24)은 소스 라인 디스챠지 트랜지스터(TRSD) 상에서 수직 방향, 즉 제3 방향(TD)으로 정렬될 수 있다. 방전 경로(DP)는 소스 라인 디스챠지 트랜지스터(TRSD)와 방전 플레이트(30) 사이를 잇는 수직한 라인 형태로 구성될 수 있다. 이처럼, 방전 경로(DP)를 수직한 라인 형태로 구성하면 방전 경로(DP) 상의 하부 배선들(23A-23C)의 길이가 최소가 되므로 방전 경로(DP)의 저항을 최대로 줄일 수 있다.
도 5를 참조로 하여 설명된 실시예에서는 소스 라인 디스챠지 트랜지스터(TRSD)가 계단 구조(ST)의 하부에 배치되는 경우를 나타내나, 소스 라인 디스챠지 트랜지스터(TRSD)의 위치는 이에 한정되는 것은 아니다. 예컨대, 도 6에 도시된 바와 같이 소스 라인 디스챠지 트랜지스터(TRSD)는 더미 비트 라인들(DBL)의 하부에 배치될 수 있다. 즉, 소스 라인 디스챠지 회로(도 1의 140)의 적어도 일부는 더미 비트 라인들(DBL)의 하부에 배치될 수 있다.
한편, 도 7에 도시된 바와 같이 복수의 소스 라인 디스챠지 트랜지스터들(TRSD)이 계단 구조(ST) 및 더미 비트 라인들(DBL)의 하부에 배치될 수도 있다. 즉, 소스 라인 디스챠지 회로(도 1의 140)의 적어도 일부는 계단 구조(ST) 및 더미 비트 라인들(DBL)의 하부에 배치될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이고, 도 9는 도 8에 도시된 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이고, 도 10은 도 9를 보다 구체적으로 나타낸 평면도이고, 도 11은 도 10에 도시된 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 8을 참조하면, 반도체 메모리 장치(200)는 복수의 플레인들(PLANE1-PLANE4)을 포함할 수 있다. 반도체 메모리 장치(200)는 멀티 플레인 구조(multi-plane structure)를 가질 수 있다. 도 8은 4 플레인 구조인 경우를 나타낸다.
플레인들(PLANE1-PLANE4) 각각은 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 소스 라인 디스챠지 회로(140)를 포함할 수 있다. 플레인들(PLANE1-PLANE4)은 하나의 주변 회로(150)를 공유할 수 있다.
주변 회로(150)는 플레인들(PLANE1-PLANE4) 각각에 개별적으로 소스 라인 디스챠지 제어 신호(SLD_C)를 제공할 수 있으며, 서로 다른 플레인에 포함된 소스 라인 디스챠지 회로들(140)을 개별적으로 제어할 수 있다. 플레인들(PLANE1-PLANE4)에 포함된 소스 라인 디스챠지 회로들(140)은 주변 회로(150)로부터 제공되는 소스 라인 디스챠지 제어 신호(SLD_C)에 응답하여 서로 독립적으로 동작이 제어될 수 있으며, 서로 독립적으로 소스 라인 디스챠지 동작을 수행할 수 있다.
도 9를 참조하면, 평면적 관점에서 플레인들(PLANE1-PLANE4)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 2ⅹ2 매트릭스 형태로 배치될 수 있다.
입출력 패드들(PAD)은 기판(10)의 주변부에 제1 방향(FD)을 따라서 배치될 수 있다. 주변 회로(150)는 입출력 패드들(PAD)이 위치하는 기판(10)의 주변부, 그리고 기판(10)의 중심부에 분산하여 배치될 수 있다. 이하, 설명의 편의를 위하여, 기판(10)의 주변부에 배치되는 주변 회로(150-1)를 제1 주변 회로라고 정의하고, 기판(10)의 중심부에 배치되는 주변 회로(150-2)를 제2 주변 회로라고 정의할 것이다.
제1 주변 회로(150-1)는 입출력 패드들(PAD)과 제1,제2 플레인(PLANE1, PLANE2) 사이에 배치되고, 제2 주변 회로(150-2)는 제1,제2 플레인(PLANE1, PLANE2)과 제3,제4 플레인(PLANE3, PLANE4) 사이에 배치될 수 있다.
도 9 내지 도 11을 참조하면, 소스 플레이트(11)는 플레인들(PLANE1-PLANE4) 각각에 개별적으로 제공될 수 있다. 방전 플레이트(30)는 복수의 세그먼트들(segments)로 분리되어 소스 플레이트들(11)에 각각 개별적으로 제공될 수 있다. 방전 플레이트(30)의 세그먼트들 각각은 대응하는 소스 플레이트(11)의 하부면에 배치될 수 있다. 평면적인 관점에서, 방전 플레이트(30)의 세그먼트들 각각은 대응하는 소스 플레이트(11)의 하부면과 실질적으로 동일한 크기를 가질 수 있다.
방전 플레이트(30)의 세그먼트들은 서로 다른 방전 경로(DP)를 통해서 서로 다른 소스 라인 디스챠지 트랜지스터들(TRSD)에 각각 연결될 수 있다.
도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 단면도이다.
도 12를 참조하면, 방전 플레이트(30)는 평면적인 관점에서 소스 플레이트(11)의 하부면보다 큰 사이즈를 가질 수 있다. 방전 플레이트(30)는 소스 플레이트(11)의 측면보다 돌출된 플랜지부(31)를 구비할 수 있다. 이러한 경우, 소스 플레이트(11)의 하부에 배치된 소스 라인 디스챠지 트랜지스터(TRSD)와 방전 플레이트(30) 간을 연결하는 방전 경로(DP)뿐만 아니라 방전 플레이트(30)의 플랜지부(31) 하부에 배치된 소스 라인 디스챠지 트랜지스터(TRSD)와 방전 플레이트(30) 간을 연결하는 방전 경로(DP)도 수직하게 구성할 수 있다.
본 실시예에 의하면, 보다 많은 소스 라인 디스챠지 트랜지스터(TRSD)을 수직한 방전 경로(DP)를 통해서 방전 플레이트(30)에 연결할 수 있으므로 보다 향상된 방전 효율을 제공할 수 있다.
도 13a 및 도 13b는 본 발명과 관련된 반도체 메모리 장치를 도시한 도면들이다.
구체적으로, 도 13a는 본 발명과 관련된 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 13b는 도 13a의 A-A'라인에 따른 단면도이다.
도 13a 및 도 13b를 참조하면, 방전 경로의 저항을 줄이기 위해서 방전 경로에 포함된 하부 배선들(23A-23C)의 길이를 줄이고 상부 배선(52)을 방전 경로(DP) 구성에 이용할 수 있다. 이러한 경우, 소스 라인 디스챠지 트랜지스터(TRSD)에 연결된 하부 배선(23C)과 상부 배선(52) 사이를 연결하는 제1 컨택 플러그(CP1), 그리고 상부 배선(52)과 소스 플레이트(11) 사이를 연결하는 제2 컨택 플러그(CP2)가 요구될 것이다.
그런데, 하부 배선(23C)과 상부 배선(52) 사이, 상부 배선(52)과 소스 플레이트(11) 사이에 메모리 셀 어레이(110)의 전극막들(40)이 존재하므로, 컨택 플러그들(CP1,CP2)의 배치가 가능한 영역은 한정적일 수 밖에 없다. 예를 들어, 제1 컨택 플러그(CP1)는 페이지 버퍼 회로를 구성하는 트랜지스터들(TRPB)과 비트 라인들(BL) 간을 연결하는 제3 컨택 플러그들(CP3)이 지나가는 통로를 제공하기 위해 마련된 개구부(OFC)에 배치될 수 있고, 제2 컨택 플러그(CP2)는 메모리 블록들(BLK) 사이를 분할하는 슬릿(SI)에 배치될 수 있다.
방전 경로를 구성하는 하부 배선들(23A-23C)의 길이를 최소화하기 위해서 소스 라인 디스챠지 트랜지스터들(TRSD)는 제1 컨택 플러그(CP1)이 위치하는 개구부(OFC)의 하부에 배치되어야 할 것이다. 그런데, 개구부(OFC) 하부에는 제3 컨택 플러그들(CP3)을 통해 비트 라인들(BL)에 연결되는 다수의 트랜지스터들(TRPB)이 배치되어야 하므로, 트랜지스터들(TRPB)을 피해서 소스 라인 디스챠지 트랜지스터들(TRSD)를 배치하는 것이 용이하지 않다. 따라서, 소스 라인 디스챠지 트랜지스터(TRSD)의 위치가 한정적이고, 소스 라인 디스챠지 트랜지스터(TRSD)의 개수를 충분히 확보하기 어려우므로 소스 플레이트(11)의 방전 효율이 저하될 것이다.
개구부(OFC)의 면적을 넓히면 소스 라인 디스챠지 트랜지스터들(TRSD)의 개수를 늘리어 방전 효율을 어느 정도 개선할 수는 있지만, 개구부(OFC)의 면적이 커지면 칩 사이즈가 증가하게 될 것이다. 한편, 제2 컨택 플러그(CP2)의 배치를 위해서는 슬릿(SI)의 폭을 일정 크기 이상으로 형성해야 하나, 슬릿(SI)의 폭이 커지면 칩 사이즈도 증가하게 될 것이다.
본 실시예들에 의하면, 소스 플레이트(11) 하부면에 방전 플레이트(30)를 배치하여 소스 플레이트(11) 하부에 저저항의 방전면을 구성함으로써, 메모리 셀 어레이(110) 상부의 상부 배선(52)을 사용하지 않고서도 소스 라인 디스챠지 트랜지스터와 소스 플레이트 간을 연결하는 저저항의 방전 경로를 제공할 수 있다. 따라서, 방전 경로 구성에 상부 배선을 사용하는 경우에 요구되었던 컨택 플러그들(CP1,CP2)이 필요하지 않으므로 컨택 플러그들(CP1,CP2)의 배치에 사용되었던 공간을 제거하여 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
소스 라인 디스챠지 트랜지스터(TRSD)의 위치적 제약이 완화되어 여분의 공간에 소스 라인 디스챠지 트랜지스터(TRSD)를 배치하는 것이 가능하므로 소스 라인 디스챠지 트랜지스터(TRSD)로 인한 레이아웃 면적 증가를 최소화하여 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
게다가, 소스 라인 디스챠지 트랜지스터(TRSD)의 위치적 제약이 완화되어 소스 라인 디스챠지 트랜지스터(TRSD)의 개수를 늘리는 것이 가능하므로 소스 플레이트(11)의 방전 효율이 개선되어 소스 라인 바운싱 현상을 억제시킬 수 있다.
또한, 소스 플레이트(30)의 하부에 대면적의 방전면을 제공하여 소스 플레이트(30) 전 영역에 대한 효과적인 방전이 가능하므로 메모리 셀들의 위치에 관계없이 메모리 장치에 포함된 모든 메모리 셀들에 대하여 언더 프로그램 및 독출 폐일 등의 불량을 방지할 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 15는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 소스 플레이트 상에 배치된 메모리 셀 어레이;
    상기 소스 플레이트의 하부면에 배치된 방전 플레이트;
    상기 방전 플레이트 하부의 기판 상에 배치되며 소스 라인 디스챠지 제어 신호에 응답하여 상기 방전 플레이트를 접지 노드에 전기적으로 연결하는 소스 라인 디스챠지 회로;및
    상기 방전 플레이트와 상기 소스 라인 디스챠지 회로 사이에 제공되는 방전 경로;를 포함하며,
    상기 소스 라인 디스챠지 회로는 소스 라인 디스챠지 트랜지스터를 포함하고,
    상기 방전 경로는 상기 소스 라인 디스챠지 트랜지스터와 상기 방전 플레이트를 연결하며,
    상기 방전 경로는 상기 소스 라인 디스챠지 트랜지스터의 소스 또는 드레인과 수직적으로 중첩하여 배치되고 상기 소스 라인 디스챠지 트랜지스터의 상기 소스 또는 드레인에 직접 연결되는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 방전 플레이트는 상기 소스 플레이트보다 비저항이 작은 물질로 이루어진 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 소스 플레이트는 폴리실리콘을 포함하고, 상기 방전 플레이트는 금속을 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 방전 플레이트는 평면적 관점에서 상기 소스 플레이트의 하부면에 대응하는 사이즈를 갖는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 방전 플레이트는 평면적 관점에서 상기 소스 플레이트의 하부면보다 큰 사이즈를 가지며 상기 소스 플레이트의 측면보다 돌출된 플랜지부를 구비하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서, 상기 소스 라인 디스챠지 회로는 상기 방전 플레이트와 수직 방향으로 중첩되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6 항에 있어서, 상기 방전 경로는 상기 수직 방향으로 제공되는 반도체 메모리 장치.
  8. 소스 플레이트 상에 배치된 수직 채널들 및 상기 수직 채널들을 따라서 교대로 적층된 복수의 전극막들 및 층간절연막들을 포함하는 메모리 셀 어레이;
    상기 소스 플레이트의 하부면에 배치된 방전 플레이트;
    상기 방전 플레이트 하부의 기판 상에 마련된 소스 라인 디스챠지 회로, 상기 기판과 상기 방전 플레이트 사이에 제공되며 상기 소스 라인 디스챠지 회로를 덮는 절연막을 포함하는 로직 구조체;
    상기 소스 라인 디스챠지 회로에 포함된 소스 라인 디스챠지 트랜지스터; 및
    상기 절연막에 제공되며 상기 방전 플레이트와 상기 소스 라인 디스챠지 트랜지스터 사이를 연결하며 상기 소스 라인 디스챠지 트랜지스터의 소스 또는 드레인과 수직적으로 중첩되어 배치되는 방전 경로;를 포함하며,
    상기 방전 경로는 상기 소스 라인 디스챠지 트랜지스터의 상기 소스 또는 드레인에 직접 연결되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 메모리 셀 어레이는 상기 전극막들의 패드 영역들을 노출하는 계단 구조를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 소스 라인 디스챠지 회로의 적어도 일부분은 상기 계단 구조와 수직 방향으로 중첩되는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 메모리 셀 어레이 상에 배치되며 상기 수직 채널들과 전기적으로 연결된 복수의 비트 라인들;
    상기 메모리 셀 어레이 상에 배치되며 상기 수직 채널들과 전기적으로 연결되지 않은 더미 비트 라인들;을 더 포함하며,
    상기 소스 라인 디스챠지 회로의 적어도 일부분은 상기 더미 비트 라인들과 수직 방향으로 중첩되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 방전 플레이트는 상기 비트 라인들보다 용융점이 높은 물질로 이루어진 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11 항에 있어서, 상기 더미 비트 라인들 하부에서 상기 전극막들 및 상기 층간절연막들을 관통하여 상기 소스 플레이트에 연결되는 더미 수직 채널들을 더 포함하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 방전 플레이트는 상기 소스 플레이트보다 비저항이 작은 물질로 이루어진 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제8 항에 있어서, 상기 방전 경로는 상기 절연막 내부에서 서로 다른 층에 배치되는 하부 배선들;
    상기 서로 다른 층에 배치된 하부 배선들 사이 및 최상부 하부 배선과 상기 방전 플레이트 간을 연결하는 하부 컨택 플러그들;을 포함하며,
    상기 하부 컨택 플러그들은 상기 소스 라인 디스챠지 회로 상에서 수직 방향으로 정렬되는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15 항에 있어서, 상기 방전 플레이트는 상기 하부 배선들과 동일한 물질로 이루어진 반도체 메모리 장치.
  17. 소스 플레이트 및 상기 소스 플레이트 상에 배치된 메모리 셀 어레이를 각각 포함하는 복수의 메모리 구조체들;
    상기 메모리 구조체들의 상기 소스 플레이트들의 하부면에 배치된 방전 플레이트;
    상기 방전 플레이트 하부의 기판 상에 배치된 로직 회로;
    상기 로직 회로에 포함된 복수의 소스 라인 디스챠지 트랜지스터들; 및
    상기 복수의 소스 라인 디스챠지 트랜지스터들과 상기 방전 플레이트 간을 연결하는 복수의 방전 경로들;을 포함하며,
    상기 복수의 방전 경로들 각각은 소스 라인 디스챠지 트랜지스터의 소스 또는 드레인과 수직적으로 중첩하여 배치되며 소스 라인 디스챠지 트랜지스터의 상기 소스 또는 드레인에 직접 연결되는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 방전 플레이트는 상기 소스 플레이트들에 대응하여 복수의 세그먼트들로 분리되는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18 항에 있어서, 상기 로직 회로는 상기 방전 경로들을 통해서 상기 세그먼트들에 각각 연결되며, 각각 소스 라인 디스챠지 제어 신호에 응답하여 대응하는 세그먼트를 접지 단자에 전기적으로 연결하는 복수의 소스 라인 디스챠지 회로들을 포함하되,
    상기 소스 라인 디스챠지 회로들은 서로 독립적으로 제어되는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서, 상기 방전 플레이트는 상기 소스 플레이트들보다 비저항이 작은 물질로 이루어진 반도체 메모리 장치.
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