CN111968690B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置包括：存储器单元阵列，其设置在源极板上；放电板，其设置在源极板的底表面下方；源极线放电电路，其设置在放电板下面的基板上，并且响应于源极线放电控制信号而将放电板电联接至接地节点；以及放电路径，其设置在放电板与源极线放电电路之间。

Description

半导体存储器装置
技术领域
各种实施方式通常涉及半导体存储器装置，更具体地，涉及包括源极板的半导体存储器装置。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)之类的半导体材料实现的存储器装置。半导体存储器装置通常分为在切断电源时其内存储的数据丢失的易失性存储器装置和即使在切断电源后也保持其内存储的数据的非易失性存储器装置。近来，对可以被电编程和擦除并且不需要刷新功能以规则间隔重写数据的非易失性存储器装置的需求不断增加。
在非易失性存储器装置中，当在编程操作、读取操作或验证操作期间源极板的电位不期望地升高时，发生源极线反跳现象(bouncing phenomenon)。由于源极线反跳现象引起编程不足、读取故障等，因此需要抑制源极线反跳现象。
发明内容
在实施方式中，半导体存储器装置可以包括：存储器单元阵列，其设置在源极板上；放电板，其设置在源极板的底表面上；源极线放电电路，其设置在放电板下面的基板上，并且响应于源极线放电控制信号而将放电板电联接至接地节点；以及放电路径，其设置在放电板与源极线放电电路之间。
在实施方式中，半导体存储器装置可以包括：包括设置在源极板上的垂直沟道的存储器单元阵列；沿垂直方向交替地层叠在源极板上的多个电极层和多个层间电介质层；设置在源极板的底表面上的放电板；包括设置在放电板下面的基板上的源极线放电电路的逻辑结构；设置在基板和放电板之间的多个电介质层；以及设置在多个电介质层中的放电路径。放电路径联接放电板和源极线放电电路。多个电介质层覆盖源极线放电电路。
在实施方式中，半导体存储器装置可以包括：各自包括源极板和设置在源极板上的存储器单元阵列的多个存储器结构；设置在存储器结构的源极板的底表面上的放电板；设置在放电板下面的基板上的逻辑电路；以及联接逻辑电路和放电板的多个放电路径。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的示例的框图。
图2A是图1所示的存储器单元阵列的等效电路图。
图2B是图1所示的源极线放电电路的等效电路图。
图3是例示根据本公开的实施方式的半导体存储器装置的示意性布局的截面图。
图4是例示根据本公开的实施方式的半导体存储器装置的示意性布局的顶视图。
图5至图7是例示根据本公开的实施方式的半导体存储器装置的部分的示例的截面图。
图8是例示根据本公开的实施方式的半导体存储器装置的示例的框图。
图9是例示图8所示的半导体存储器装置的示意性布局的示例的顶视图。
图10是根据本公开的实施方式的图9的详细顶视图。
图11是示意性例示根据本公开的实施方式的图10所示的半导体存储器装置的示例的截面图。
图12是例示根据本公开的实施方式的半导体存储器装置的示例的截面图。
图13A和图13B是例示根据本公开的实施方式的半导体存储器装置的示例的图。
图14是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的示例的图。
图15是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的框图。
具体实施方式
从本文中的下面的示例性实施方式的描述并参考附图，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
在描述本公开的实施方式的附图中给出的图形、维度、比率、角度、元件数量仅是示例性的，而非限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知的相关技术的详细描述可能使本公开的主旨不清楚时，将省略其详细描述。应当理解，说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应被解释为限于其后列出的手段，除非另有明确说明。在提及单数名词时使用不定冠词或定冠词(例如“一”、“一个”、“该”)时，除非另有明确说明，否则该冠词可以包括该名词的复数形式。
在本公开的实施方式中，即使在没有明确陈述的情况下，也应解释为包括误差容限。
此外，在描述本公开的组件时，可以使用如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区别开，并非暗示或暗指组件的实质、顺序、次序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术构思内，第一元件可以是第二元件。
如果组件被描述为“连接”、“联接”或“链接”到另一组件，则这可以表示组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地“连接”、“联接”或“链接”。在描述位置关系时，诸如“元件B上的元件A”、“元件B上方的元件A”、“元件B下面的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可以的。可以单独地或组合地实践各种示例性实施方式。
在下文中，以下将通过本公开的实施方式的各种示例，参照附图详细描述半导体存储器装置。
图1是例示根据本公开的实施方式的半导体存储器装置的示例的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110、行解码器(X-DEC)120、页缓冲器电路130、源极线放电电路140和外围电路(PERI电路)150。
存储器单元阵列110可以包括多个存储器块BLK1至BLKn(n是2或更大的自然数)。虽然未示出，但是存储器块BLK1至BLKn中的每一个可以包括多个单元串。每个单元串可以包括全部串联联接在一起的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。每个存储器单元可以是易失性存储器单元或可以是非易失性存储器单元。虽然下面的描述使用垂直NAND闪存装置作为半导体存储器装置100的示例，但是应当理解，本公开的技术精神不限于此。
行解码器120可以通过行线RL联接至存储器单元阵列110。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。
响应于从外围电路150提供的行地址X_A，行解码器120可以选择存储器单元阵列110中包括的存储器块BLK1至BLKn当中的任何一个。行解码器120可以向与从存储器单元阵列110中包括的存储器块BLK1至BLKn当中选择的存储器块联接的行线RL传送从外围电路150提供的操作电压X_V。
页缓冲器电路130可以通过位线BL联接至存储器单元阵列110。页缓冲器电路130可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路130可以从外围电路150接收页缓冲器控制信号PB_C，并且可以向外围电路150发送数据信号DATA以及从外围电路150接收数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C控制布置于存储器单元阵列110中的位线。例如，页缓冲器电路130可以响应于页缓冲器控制信号PB_C通过感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中存储的数据，并且可以依据检测到的数据向外围电路150发送数据信号DATA。页缓冲器电路130可以响应于页缓冲器控制信号PB_C而基于从外围电路150接收的数据信号DATA向位线BL施加信号，从而可以将数据写入存储器单元阵列110的存储器单元中。页缓冲器电路130可以在联接至由行解码器120激活的字线的存储器单元中写入数据或从联接至由行解码器120激活的字线的存储器单元中读取数据。
源极线放电电路140可以通过公共源极线CSL联接至存储器单元阵列110。源极线放电电路140可以从外围电路150接收源极线放电控制信号SLD_C。源极线放电电路140可以响应于源极线放电控制信号SLD_C而将公共源极线CSL电联接至接地端子。
外围电路150可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA以及从半导体存储器装置100外部的装置(例如，存储器控制器)接收数据DATA。基于命令信号CMD、地址信号ADD和控制信号CTRL，外围电路150可以输出用于将数据写入存储器单元阵列110中或从存储器单元阵列110读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C、源极线放电控制信号SLD_C等。外围电路150可以生成半导体存储器装置100中所需的包括操作电压X_V在内的各种电压。
在下文中，在附图中，平行于基板的顶表面并且彼此交叉的两个方向分别被定义为第一方向FD和第二方向SD，并且从基板的顶表面垂直突出的方向被定义为第三方向TD。例如，第一方向FD可以对应于字线的延伸方向，并且第二方向SD可以对应于位线的延伸方向。第一方向FD和第二方向SD可以基本上彼此垂直交叉。第三方向TD可以对应于垂直于第一方向FD和第二方向SD的方向。在以下描述中，术语“垂直”或“垂直方向”具有与第三方向TD基本相同的含义。在附图中，由箭头指示的方向和与之相反的方向表示同一方向。
图2A是图1所示的存储器单元阵列的等效电路图，并且图2B是图1所示的源极线放电电路的等效电路图。
参照图2A，存储器块BLK1至BLKn中的每一个可以包括联接在多条位线BL和一条公共源极线CSL之间的多个单元串CSTR。
位线BL可以在第二方向SD上延伸，并且可以沿第一方向FD布置。多个单元串CSTR可以平行地联接至位线BL中的每条位线。单元串CSTR可以公共地联接至一条公共源极线CSL。多个单元串CSTR可以设置在多条位线BL和一条公共源极线CSL之间。
每个单元串CSTR可以包括联接至位线BL的漏极选择晶体管DST、联接至公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在第三方向TD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以在第三方向TD上设置在位线BL和公共源极线CSL之间。漏极选择线DSL可以分别联接至对应的漏极选择晶体管DST的栅极。字线WL可以分别联接至对应的存储器单元MC的栅极。源极选择线SSL可以联接至源极选择晶体管SST的栅极。共同联接至一条字线WL的存储器单元MC可以构成一页。
位线BL和公共源极线CSL可以共同地联接至存储器块BLK1至BLKn。也就是说，存储器块BLK1至BLKn可以共享多条位线BL和一条公共源极线CSL。然而，存储器块BLK1至BLKn中的每一个可以具有其自己的漏极选择线DSL、多条字线WL和源极选择线SSL。源极线放电电路140可以联接至公共源极线CSL。
参照图2B，源极线放电电路140可以包括并联联接在公共源极线CSL和接地端子GND之间的多个源极线放电晶体管TRSD。在读取操作或验证操作中，源极线放电晶体管TRSD可以响应于从外围电路150(见图1)提供的源极线放电控制信号SLD_C，将公共源极线CSL联接至接地端子GND，并且因此，可以将联接至公共源极线CSL的位线BL从预充电电压放电到接地电压电平。
由于在读取操作或验证操作中源极板被联接至接地端子GND，因此，在理想情况下，源极板应处于接地电压电平。然而，因为用作公共源极线CSL的源极板本身就用作电阻器，并且因为在读取操作或验证操作中从位线BL流向源极板的电流较大，因此，源极板的电位可能会升高。这称为源极线反跳现象。结果，由于源极板的自电阻，读取目标存储器单元或验证目标存储器单元的感测电流会减小，并且由于这个事实，即使存储器单元的阈值电压低于读取电压或验证电压，该存储器单元也可能被识别为已编程单元。因此，在读取操作的情况下，可能发生其中未编程的存储器单元被读取为已编程单元的读取故障，而在验证操作中，可能发生其中未被完全编程的存储器单元被识别为已完全编程的单元(因此，在下一编程循环中不被编程)的编程不足。
如果通过以分布式方式设置源极线放电晶体管TRSD来分布将源极线放电晶体管TRSD和源极板彼此联接的放电路径并且降低放电路径的电阻，则可以提高放电效率，从而抑制源极线反跳现象。然而，在不增加芯片尺寸的情况下，在降低放电路径的电阻的同时，以分布式方式设置源极线放电晶体管TRSD并不容易。
本公开的实施方式可以提出一种能够在不增加芯片尺寸的情况下抑制源极线反跳现象的半导体存储器装置。
图3是例示根据本公开的实施方式的半导体存储器装置的示意性布局的截面图，并且图4是例示根据本公开的实施方式的半导体存储器装置的示意性布局的顶视图。
参照图3和图4，半导体存储器装置100可以具有PUC(单元下外围)结构。包括行解码器120、页缓冲器电路130、源极线放电电路140和外围电路150的逻辑结构P可以设置在包括存储器单元阵列110的存储器结构C下面。
逻辑结构P可以包括基板10以及设置在基板10上的行解码器120、页缓冲器电路130、源极线放电电路140和外围电路150。行解码器120、页缓冲器电路130、源极线放电电路140和外围电路150可以构成逻辑电路。
缓冲器电路130可以在垂直方向(即，第三方向TD)上与存储器单元阵列110交叠。当从顶部观看时，行解码器120可以在第一方向FD上邻近存储器单元阵列110设置。尽管本实施方式例示了行解码器120在垂直方向上与存储器单元阵列110不交叠的情况，但是要注意，本公开不限于此。行解码器120的至少一部分可以在垂直方向上与存储器单元阵列110交叠。
参照图4，作为半导体存储器装置100的用于与诸如印刷电路板之类的外部装置(未示出)电联接的外部接触的输入/输出焊盘PAD可以在半导体存储器装置100的边缘处或附近在第一方向FD上间隔开设置。输入/输出焊盘PAD中的至少一个可以构成用于接收从外部提供的接地电压(Vss)的接地焊盘PAD_Vss。外围电路150可以在第二方向SD上邻近输入/输出焊盘PAD设置。
源极线放电电路140可以在基板10上设置在行解码器120、页缓冲器电路130和外围电路150设置在基板10上之后余下的空间中。例如，在图3和图4中，源极线放电电路140可以在图4中的阴影区域中在页缓冲器电路130周围设置在基板10上。
可以在基板10上形成底部电介质层22以覆盖行解码器120、页缓冲器电路130、源极线放电电路140和外围电路150。
存储器结构C可以包括源极板11和设置在源极板11上的存储器单元阵列110。源极板11可以由多晶硅形成。放电板30可以设置在源极板11的底表面上以提供放电表面。可以在底部电介质层22中限定放电路径DP，以将放电板30和源极线放电电路140电联接。
源极线放电电路140的至少一部分可以在垂直方向(即，第三方向TD)上与放电板30交叠。在这种情况下，可以在第三方向TD上设置放电路径DP。
图5至图7是例示根据本公开的实施方式的半导体存储器装置的部分的示例的截面图。
参照图5，存储器单元阵列110可以包括设置在源极板11上的垂直沟道CH、以及在第三方向TD上交替层叠在源极板11上方的多个电极层40和多个层间电介质层42。垂直沟道CH在第三方向TD上贯穿多个电极层40和多个层间电介质层42。
电极层40可以对应于以上参照图1描述的行线RL。在电极层40当中，从最低层开始的至少一层可以构成源极选择线，而从最高层开始的至少一层可以构成漏极选择线。源极选择线和漏极选择线之间的电极层40可以构成字线。
电极层40可以包括导电材料。例如，电极层40可以包括从掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)当中选择的至少一种。层间电介质层42可以例如包括氧化硅。
垂直沟道CH可以通过电极层40和层间电介质层42联接至源极板11。虽然没有详细示出，但是每个垂直沟道CH可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且可以包括局限于一些区域中的诸如硼(B)之类的P型杂质。作为示例，沟道层可以具有完全填充至其中心的柱或实心圆柱体的形状。在另一示例中，沟道层可以具有中心区域开放的管状形状，并且掩埋电介质层可以形成在沟道层的开放的中心区域中。栅极电介质层可以具有围绕沟道层的外壁的管或圆柱壳的形状。虽然未示出，但是栅极电介质层可以包括从沟道层的外壁向内方向依次层叠的隧道电介质层、电荷储存层和阻挡层。隧道电介质层可以包括氧化硅、氧化铪、氧化铝、氧化锆或氧化钽。电荷储存层可以包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡层可以包括氧化硅、氮化硅、氧化铪、氧化铝、氧化锆和氧化钽的单层或叠层。在一些实施方式中，栅极电介质层可以具有其中顺序地层叠有氧化物层、氮化物层和氧化物层的ONO(氧化物-氮化物-氧化物)层叠结构。
因此，所公开的结构可以包括形成在电极层40围绕垂直沟道CH的区域中的存储器单元、源极选择晶体管和漏极选择晶体管。
参照图5至图7，通过交错各层的端部，存储器单元阵列110的每个电极层40可以具有被位于其上方的另一电极层40暴露出的焊盘区域。因此，存储器单元阵列110可以具有其中成对的电极层40和层间电介质层42的边缘相对于彼此成阶梯的阶梯结构ST，从而暴露出电极层40的焊盘区域。例如，阶梯结构ST可以设置在存储器单元阵列110在第一方向FD上的边缘。阶梯结构ST可以具有在第一方向FD上下降的阶梯形状。虽然未示出，但是可以在每个电极层40的焊盘区域上设置接触，并且每个电极层40可以通过接触而电联接至在存储器单元阵列110上限定的顶部布线。
存储器单元阵列110还可以包括虚设垂直沟道DCH。虚设垂直沟道DCH可以在第三方向TD上贯穿多个电极层40和多个层间电介质层42，并且可以联接至源极板11。虚设垂直沟道DCH可以设置在阶梯结构ST和垂直沟道CH之间的区域中。
可以在电极层40围绕虚设垂直沟道DCH的地方配置虚设源极晶体管、虚设存储器单元和虚设漏极晶体管。虚设源极晶体管、虚设存储器单元和虚设漏极晶体管是在电气上不起作用并且在半导体存储器装置100的操作中没有影响或作用的虚设元件。
放电板30可以设置在源极板11的底表面上或设置在源极板11下方。放电板30可以设置在逻辑结构P的第四底部电介质层22D与源极板11之间。放电板30的顶表面可以与源极板11的底表面相接触，并且放电板30的底表面可以与第四底部电介质层22D的顶表面接触。
在顶视图中，放电板30可以具有与源极板11的底表面相同的尺寸或轮廓，因此可以提供具有与源极板11的底表面面积相对应的尺寸和面积的放电表面。
第一顶部电介质层51A可以覆盖逻辑结构P和存储器单元阵列110。例如，可以在逻辑结构P的第四底部电介质层22D上限定或设置第一顶部电介质层51A以覆盖放电板30和源极板11的任何暴露出的侧表面和顶表面、电极层40和层间电介质层42的暴露部分、以及垂直沟道CH和虚设垂直沟道DCH的靠近存储器单元阵列110的顶部的任何暴露出的侧表面。可以在第一顶部电介质层51A上限定或设置第二顶部电介质层51B，以覆盖垂直沟道CH和虚设垂直沟道DCH的顶表面。第一顶部电介质层51A和第二顶部电介质层51B可以包括硅氧化物，例如，HDP(高密度等离子体)氧化物或TEOS(四乙氧基硅烷)氧化物。
位线BL和虚设位线DBL可以设置在第二顶部电介质层51B上。在顶视图中，位线BL可以设置为与垂直沟道CH交叠，并且虚设位线DBL可以设置为与虚设垂直沟道DCH交叠。可以在位线BL下方限定穿过第二顶部电介质层51B的位线接触BLC，以电联接位线BL和垂直沟道CH。可以不在虚设位线DBL下方限定任何接触。虚设位线DBL可以不与虚设垂直沟道DCH电联接。
逻辑结构P可以包括基板10、设置在基板10上的逻辑电路21、覆盖逻辑电路21的底部电介质层22A至22D、底部布线23A至23C、以及设置在底部电介质层22A至22D中并电连接至逻辑电路21的底部接触插塞24。
基板10可以包括选自包括单晶硅层、SOI(绝缘体上硅)、形成在硅锗(SiGe)层上的硅层、形成在电介质层上的单晶硅层和形成在电介质层上的多晶硅层的群组中的至少一种。
逻辑电路21可以包括平面晶体管TRXDEC、TRPB和TRSD。平面晶体管TRXDEC、TRPB和TRSD中的每一个可以包括栅极G、源极S和漏极D。逻辑电路21的元件可以配置或对应于图1的行解码器120、页缓冲器电路130、源极线放电电路140和外围电路150。例如，附图标记TRXDEC表示构成行解码器120的晶体管，并且附图标记TRPB表示构成页缓冲器电路130的晶体管。此外，附图标记TRSD表示构成源极线放电电路140的源极线放电晶体管。
底部电介质层22A至22D可以包括依次设置在基板10上的第一底部电介质层22A至第四底部电介质层22D。第一底部电介质层22A至第四底部电介质层22D可以包括硅氧化物，例如，HDP氧化物或TEOS氧化物。
底部布线23A至23C可以包括设置在第一底部电介质层22A上的第一底部布线23A、设置在第二底部电介质层22B上的第二底部布线23B、和设置在第三底部电介质层22C上的第三底部布线23C。底部接触插塞24可以穿过第一底部电介质层22A至第四底部电介质层22D，从而可以电联接逻辑电路21和第一底部布线23A，并且电联接设置在不同层处或不同层上的底部布线23A至23C，并且将第三底部布线23C电联接至放电板30。底部布线23A至23C和底部接触插塞24可以构成联接源极线放电晶体管TRSD和放电板30的放电路径DP。
底部布线23A至23C可以由具有在形成存储器结构C或位线BL的工艺中在最高温(在下文中称为“工艺临界温度”)下不表现出或抵抗工艺故障(例如，隆起物)的属性的材料形成。换句话说，底部布线23A至23C可以由在工艺临界温度处具有耐热特性的导电材料形成。例如，底部布线23A至23C可以包括诸如钨(W)之类的具有高于工艺临界温度的熔点的材料。因为在形成存储器结构C之前形成底部布线23A至23C，所以可以使用具有高熔点和高电阻率的材料作为形成底部布线23A至23C的导电材料。底部接触插塞24也可以由与底部布线23A至23C相同的材料形成。
另一方面，形成位线BL的导电材料可以包括具有比形成底部布线23A至23C的导电材料的电阻率低的电阻率的材料。例如，形成位线BL的材料可以包括具有低电阻率的诸如铜或铝之类的材料，尽管它可能会在低于工艺临界温度的温度下引起或导致工艺故障。
由于制造工艺中的上述限制，底部布线23A至23C的电阻率可以具有比位线BL的电阻率相对更大的值。为了提高放电效率，由于放电路径DP的电阻应该小，因此，放电路径DP上的底部布线23A至23C的长度应尽可能短。
放电板30可以由具有小于用作源极板11的材料的电阻率的电阻率的材料形成。放电板30可以由金属形成。
放电板30可以由在工艺临界温度下具有耐热特性的导电材料形成。例如，放电板30可以包括熔点高于工艺临界温度的材料(例如，钨(W))。因为像底部布线23A至23C一样，在形成存储器结构C和位线BL之前形成放电板30，所以可以使用具有高熔点和高电阻率的材料作为形成放电板30的导电材料。
放电板30可以由与底部布线23A至23C相同的材料形成。板状放电板30在第一方向和第二方向上的宽度和面积远大于线状底部布线23A至23C中的每条在第一方向和第二方向上的宽度和面积。因此，即使放电板30由与底部布线23A至23C相同的材料形成，放电板30的电阻也可以低于底部布线23A至23C的电阻。
由于通过放电板30在源极板11的下方设置了具有大面积的放电表面，因此，无论源极线放电晶体管TRSD的位置如何，放电路径DP上的底部布线23A至23C的长度可以被确定为短，并且可以减小放电路径DP的电阻。由于不必限制源极线放电晶体管TRSD的位置来减小放电路径DP的电阻，所以源极线放电电路可以设置在放置行解码器120(参见图4)、页缓冲器电路130(参见图4)和外围电路150(参见图4)之后余下的额外空间(参见图4中的阴影区域)中。
例如，当从顶部观看时，构成行解码器120(参见图1)的晶体管TRXDEC可以在第一方向FD上邻近存储器单元阵列110，并且构成页缓冲器电路130(参见图1)的晶体管TRPB可以在第三方向TD上与位线BL交叠。构成源极线放电电路140(参见图1)的源极线放电晶体管TRSD可以设置在阶梯结构ST下方，并且因此可以在第三方向TD上与存储器单元阵列110的阶梯结构ST交叠。换句话说，源极线放电电路140(参见图1)的至少一部分可以在第三方向TD上与存储器单元阵列110的阶梯结构ST交叠。
构成放电路径DP的底部接触插塞24可以在源极线放电晶体管TRSD上沿垂直方向(即，第三方向TD)对准。放电路径DP可以被配置为联接源极线放电晶体管TRSD和放电板30的垂直线的形式。这样，当放电路径DP被配置为垂直线的形式时，由于可以使放电路径DP上的底部布线23A至23C的长度最小化，因此可以使放电路径DP的电阻最小化。
虽然上面参照图5描述的实施方式例示了源极线放电晶体管TRSD设置在阶梯结构ST下方的情况，但是要注意，源极线放电晶体管TRSD的位置不限于此。例如，如图6所示，源极线放电晶体管TRSD可以设置在虚设位线DBL下方。即，源极线放电电路140(参见图1)的至少一部分可以设置在虚设位线DBL下方。
另一方面，如图7所示，多个源极线放电晶体管TRSD可以设置在阶梯结构ST和虚设位线DBL下方。即，源极线放电电路140(参见图1)的至少一部分可以设置在阶梯结构ST和虚设位线DBL下方。
图8是例示根据本公开的实施方式的半导体存储器装置的示例的框图。图9是例示图8所示的半导体存储器装置的示意性布局的示例的顶视图，图10是图9的详细顶视图，并且图11是示意性例示图10所示的半导体存储器装置的示例的截面图。
参照图8，半导体存储器装置200可以包括多个平面PLANE1至PLANE4。半导体存储器装置200可以具有多平面结构。图8例示了四平面结构，然而，本公开的实施方式不限于此。
平面PLANE1至PLANE4中的每个可以包括存储器单元阵列110、行解码器120、页缓冲器电路130和源极线放电电路140。平面PLANE1至PLANE4可以共享一个外围电路150。
外围电路150可以将源极线放电控制信号SLD_C单独地提供给平面PLANE1至PLANE4中的每个，并且可以单独控制在不同平面中的每个源极线放电电路140。平面PLANE1至PLANE4中所包括的源极线放电电路140的操作可以响应于从外围电路150提供的源极线放电控制信号SLD_C而彼此独立地被控制，并且可以彼此独立地执行源极线放电操作。
参照图9，当从顶部观看时，平面PLANE1至PLANE4可以在第一方向FD和第二方向SD上以2×2矩阵的形式设置在基板10上。
输入/输出焊盘PAD可以沿第一方向FD设置在基板10的外围。外围电路150可以通过分布在输入/输出焊盘PAD所位于的基板10的外围和基板10的中央部分来设置。在下文中，为了便于说明，设置在基板10的外围的外围电路150-1将被定义为第一外围电路，设置在基板10的中心部分的外围电路150-2将被定义为第二外围电路。
第一外围电路150-1可以设置在输入/输出焊盘PAD与第一平面PLANE1和第二平面PLANE2之间，并且第二外围电路150-2可以设置在第一平面PLANE1和第二平面PLANE2与第三平面PLANE3和第四平面PLANE4之间。
参照图9至图11，源极板11可以单独地设置到平面PLANE1至PLANE4中的每一个。放电板30可以被分成多个段，并且放电板30的多个段可以分别单独地设置到源极板11。放电板30的每个段可以设置在对应源极板11的底表面上或对应源极板11下方。当从顶部观看时，放电板30的每个段可以具有与对应源极板11的底表面大致相同的尺寸和面积。
放电板30的段可以分别通过不同的放电路径DP联接至不同的源极线放电晶体管TRSD。
图12是示意性地例示根据本公开的实施方式的半导体存储器装置的示例的表示的截面图。
当从顶部观看时，放电板30可以具有大于源极板11的底表面的尺寸的尺寸。参照图12，放电板30可以具有凸缘部31，该凸缘部31在第一方向上突出超过源极板11的侧面或边缘。在放电路径DP将设置在源极板11下方的源极线放电晶体管TRSD与放电板30联接的同时，另一放电路径DP将设置在放电板30的凸缘部31下方的源极线放电晶体管TRSD与放电板30联接。
根据本实施方式，可以通过垂直放电路径DP将更多数量的源极线放电晶体管TRSD联接至放电板30，并且因此，可以提供更加提高的放电效率。
图13A和图13B是例示半导体存储器装置的示例的图。
具体地，图13A是例示本公开的半导体存储器装置的一部分的顶视图，并且图13B是沿图13A的线A-A’截取的截面图。
参照图13A和图13B，为了减小放电路径DP的电阻，可以减小放电路径DP中所包括的底部布线23A至23C的长度，并且可以使用顶部布线52来配置放电路径DP。在这种情况下，在半导体存储器装置100中可以包括第一接触插塞CP1和第二接触插塞CP2，第一接触插塞CP1将联接至源极线放电晶体管TRSD的底部布线23C与顶部布线52联接，第二接触插塞CP2将顶部布线52与源极板11联接。
然而，因为存储器单元阵列110的电极层40存在于底部布线23C与顶部布线52之间以及顶部布线52与源极板11之间，所以可以设置接触插塞CP1和CP2的区域受到限制。例如，第一接触插塞CP1可以设置在开口OFC中，该开口OFC被限定为提供第三接触插塞CP3穿过的通道，该第三接触插塞CP3将构成页缓冲器电路的晶体管TRPB与位线BL联接。作为另一示例，第二接触插塞CP2可以设置在将存储器块BLK彼此分开的狭缝SI中。
为了使构成放电路径DP的底部布线23A至23C的长度最小化，源极线放电晶体管TRSD需要设置在第一接触插塞CP1所位于的开口OFC下方。然而，由于通过第三接触插塞CP3联接至位线BL的多个晶体管TRPB设置在开口OFC下方，所以避开晶体管TRPB放置源极线放电晶体管TRSD并不容易。因此，由于可以设置源极线放电晶体管TRSD的区域太小或受到限制，使得难以包括足够数量的源极线放电晶体管TRSD，所以源极板11的放电效率可能劣化。
如果开口OFC的面积增加，则源极线放电晶体管TRSD的数量可以增加，从而可以在一定程度上提高放电效率。然而，如果开口OFC的面积增加，则芯片尺寸可以增加。此外，为了设置第二接触插塞CP2，狭缝SI的宽度需要等于或大于预定尺寸。然而，如果狭缝SI的宽度增加，则芯片尺寸也可以增加。
根据本公开的实施方式，放电板30设置在源极板11的底表面上，从而在源极板11下方形成具有低电阻的放电表面。结果，即使不使用存储器单元阵列110上的顶部布线52，也可以提供联接源极线放电晶体管和源极板11的具有低电阻的放电路径。因此，由于不再需要在使用顶部布线52来配置放电路径的情况下所需的接触插塞CP1和CP2，因此可以去除设置接触插塞CP1和CP2所使用的空间，从而可以减小半导体存储器装置的尺寸。
由于减轻了源极线放电晶体管TRSD的位置限制，因此可以在额外空间中设置源极线放电晶体管TRSD，因此可以最小化由于源极线放电晶体管TRSD的存在而导致的布局面积的增加，并且因此可以减小半导体存储器装置的尺寸。
另外，由于减轻了源极线放电晶体管TRSD的位置限制，因此可以增加源极线放电晶体管TRSD的数量，所以可以提高源极板11的放电效率，从而可以抑制源极线反跳现象。
另外，由于在源极板30下方设置有大面积的放电表面，因此源极板30的整个区域可以有效地放电。结果，对于存储器装置中包括的所有存储器单元，可以防止诸如编程不足和读取故障之类的故障，而与存储器单元的位置无关。
图14是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器系统的示例的框图。
参照图14，根据实施方式的存储器系统600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置610可以由上述半导体存储器装置组成，并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。非易失性存储器装置610和存储器控制器620的组合可以被配置为存储卡或固态盘(SSD)。SRAM 621用作处理单元622的工作存储器。主机接口623包括与存储器系统600联接的主机的数据交换协议。
纠错码块624检测并纠正从非易失性存储器装置610读取的数据中所包括的错误。
存储器接口625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。
尽管在附图中未示出，但是对于实施方式所属领域的技术人员显而易见的是，根据实施方式的存储器系统600可以附加地设置有ROM，该ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可以提供为由多个闪存芯片组成的多芯片封装件。
根据如上所述的实施方式的存储器系统600可以设置为发生错误的可能性低的高可靠性储存介质。具体地，本实施方式的非易失性存储器装置可以包括在诸如最近正在积极研究的固态盘(SSD)之类的存储器系统中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强型小磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议之一与外部(例如，主机)进行通信。
图15是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算系统的示例的表示的框图。
参照图15，根据实施方式的计算系统700可以包括电联接至系统总线760的存储器系统710、微处理器720、RAM 730、用户接口740和调制解调器750(诸如基带芯片组)。在根据实施方式的计算系统700是移动装置的情况下，可以附加设置有用于提供计算系统700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算系统700可以附加设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器系统710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器系统710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于例示性目的描述了本公开的示例性实施方式，但是本领域技术人员将认识到，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换也是可以的。因此，以上并在附图中所公开的实施方式应仅在描述性意义上考虑，并非为了限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围可以结合所附权利要求书来解释，并且包括落入所附权利要求书的范围内的所有等同形式。
相关申请的交叉引用
本申请要求于2019年5月20日向韩国知识产权局提交的韩国专利申请No.10-2019-0058969的优先权，其全部内容通过引用合并于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列被设置在源极板上；
放电板，所述放电板被设置在所述源极板的底表面下方并且电联接至所述源极板；
源极线放电电路，所述源极线放电电路被设置在所述放电板下面的基板上；以及
放电路径，所述放电路径被设置在所述放电板与所述源极线放电电路之间并且将所述放电板电联接至所述源极线放电电路，
其中，所述源极线放电电路响应于来自外围电路的源极线放电控制信号而将所述放电路径电联接至接地节点。
2.根据权利要求1所述的半导体存储器装置，其中，所述放电板由电阻率比所述源极板中的材料的电阻率小的材料形成。
3.根据权利要求1所述的半导体存储器装置，其中，所述源极板包括多晶硅，并且所述放电板包括金属。
4.根据权利要求1所述的半导体存储器装置，其中，所述放电板具有与所述源极板的所述底表面的表面面积基本相似的面积。
5.根据权利要求1所述的半导体存储器装置，其中，所述放电板用凸缘部延伸超出所述源极板的所述底表面。
6.根据权利要求1所述的半导体存储器装置，其中，所述源极线放电电路在垂直方向上与所述放电板交叠。
7.根据权利要求6所述的半导体存储器装置，其中，所述放电路径沿所述垂直方向设置。
8.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括设置在源极板上的垂直沟道；
多个电极层和多个层间电介质层，所述多个电极层和所述多个层间电介质层沿垂直方向交替地层叠在所述源极板上；
放电板，所述放电板被设置在所述源极板的底表面上并且电联接至所述源极板；
逻辑结构，所述逻辑结构包括源极线放电电路和外围电路并且被设置在所述放电板下面的基板上；
多个电介质层，所述多个电介质层被设置在所述基板和所述放电板之间；以及
放电路径，所述放电路径被设置在所述多个电介质层中，
其中，所述放电路径联接所述放电板和所述源极线放电电路，并且
其中，所述多个电介质层覆盖所述源极线放电电路，
其中，所述源极线放电电路响应于来自所述外围电路的源极线放电控制信号而将所述放电路径电联接至接地节点。
9.根据权利要求8所述的半导体存储器装置，其中，所述存储器单元阵列包括使所述多个电极层中的每一个的焊盘区域暴露的阶梯结构。
10.根据权利要求9所述的半导体存储器装置，其中，所述源极线放电电路的至少一部分在垂直方向上与所述阶梯结构交叠。
11.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
多条位线，所述多条位线被设置在所述存储器单元阵列上并与所述垂直沟道电联接；以及
多条虚设位线，所述多条虚设位线被设置在所述存储器单元阵列上，
其中，所述源极线放电电路的至少一部分在所述垂直方向上与所述虚设位线交叠，并且
其中，所述多条虚设位线不电联接至所述垂直沟道。
12.根据权利要求11所述的半导体存储器装置，其中，所述放电板由第一材料形成，所述多条位线由第二材料形成，并且其中，所述第一材料比所述第二材料具有更高的熔点。
13.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
多个虚设垂直沟道，所述多个虚设垂直沟道穿过所述多条虚设位线下面的所述电极层和所述层间电介质层，其中，所述多个虚设垂直沟道联接至所述源极板。
14.根据权利要求8所述的半导体存储器装置，其中，所述放电板由第一材料形成，并且所述源极板由第三材料形成，并且其中，所述第一材料比所述第三材料具有更小的电阻率。
15.根据权利要求8所述的半导体存储器装置，
其中，所述放电路径包括：
多条底部布线，所述多条底部布线被设置在所述多个电介质层中；以及
多个底部接触插塞，所述多个底部接触插塞联接设置在所述多个电介质层中的所述底部布线并且联接最上端的底部布线与所述放电板，并且
其中，所述多个底部接触插塞在所述源极线放电电路上沿所述垂直方向对准。
16.根据权利要求15所述的半导体存储器装置，其中，所述放电板和所述底部布线由相同的材料形成。
17.一种半导体存储器装置，该半导体存储器装置包括：
多个存储器结构，所述多个存储器结构各自包括源极板和设置在所述源极板上的存储器单元阵列；
放电板，所述放电板被设置在所述存储器结构的所述源极板的底表面上，其中，所述放电板被分成与所述源极板相对应的多个段，所述多个段中的每一个电联接至对应的源极板；
逻辑电路，所述逻辑电路被设置在所述放电板下面的基板上，并且包括多个源极线放电电路和外围电路；以及
多个放电路径，所述多个放电路径将所述多个源极线放电电路联接至所述多个段，
其中，所述多个源极线放电电路中的每一个响应于来自所述外围电路的源极线放电控制信号而将对应的段电联接至接地端子。
18.根据权利要求17所述的半导体存储器装置，
其中，所述多个源极线放电电路彼此独立地被控制。
19.根据权利要求17所述的半导体存储器装置，其中，所述放电板由第一材料形成，并且所述源极板由第二材料形成，并且其中，所述第一材料比所述第二材料具有更小的电阻率。
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