CN113053802A - 半导体器件的形成方法 - Google Patents

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余振华
张维麟
王垂堂
郭庭豪
许哲玮
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Abstract

本文中阐述制造系统硅晶片(SoSW)器件及封装的系统、半导体器件及其形成方法。在硅晶片中形成多个功能管芯。使用不同的掩模组以在硅晶片中形成不同类型的功能管芯。在硅晶片之上形成在相同类型和/或不同类型的相邻管芯之间提供局部内连件的第一重布线结构。可在第一重布线层之上形成在相同类型和/或不同类型的非相邻管芯之间提供半全局内连件和/或全局内连件的第二重布线结构。可在硅晶片的与第一重布线层相对的第二侧之上形成可选的背侧重布线结构。可选的背侧重布线结构可在不同类型的功能管芯之间提供背侧内连件。

Description

半导体器件的形成方法
技术领域
本公开是涉及一种半导体器件及半导体器件的形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改善，半导体行业已经历快速增长。在很大程度上，集成密度的这种改善来自于最小特征大小(feature size)的不断地减小(例如，使半导体工艺节点向小于20nm的节点缩小)，这使得更多的组件能够集成到给定面积内。随着近来对小型化、更高速度及更大带宽、以及更低功耗及延迟的需求的增长，对更小及更具创造性的半导体管芯的封装技术的需求已增长。
随着半导体技术的进一步发展，晶片级集成及封装已成为进一步减小半导体器件的实体大小的有效替代方案。可在衬底上形成特定类型的多个功能管芯(例如，有源电路(例如逻辑电路、存储器电路、处理器电路等))。在晶片级封装(例如重构晶片)中，将不同类型的功能管芯从它们各自的衬底单体化、一起放置在载体衬底上、且一起封装成单个功能器件。也可将其他晶片处理技术(例如，系统集成电路(system-on-integrated circuit，SoIC)、集成无源器件(integrated passive device，IPD)等)与功能管芯集成，以形成功能系统器件。这种晶片级集成及封装工艺利用复杂的技术，且期望进行改善。
发明内容
本公开实施例的一种半导体器件的形成方法，包括以下步骤:在硅衬底中形成第一类型的第一半导体管芯；在所述硅衬底中形成第二类型的第二半导体管芯，所述第二类型不同于所述第一类型；在不将所述第一半导体管芯从所述第二半导体管芯单体化的情况下，在所述第一半导体管芯与所述第二半导体管芯之间形成局部内连件；以及在所述局部内连件之上形成半全局内连件。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1B示出根据一些实施例的包括多个不同类型的半导体器件的半导体晶片。
图2示出根据一些实施例在半导体晶片中形成衬底穿孔。
图3示出根据一些实施例在半导体晶片之上形成第一金属化结构。
图4示出根据一些实施例在第一金属化结构之上形成第二金属化结构。
图5示出根据一些实施例的系统晶片(system on wafer，SoW)器件。
图6示出根据一些实施例在系统晶片器件的背侧之上形成可选的背侧重布线结构。
图7示出根据一些实施例将热模块贴合到系统晶片器件。
图8示出根据一些实施例使用系统晶片器件形成系统硅晶片(system on siliconwafer，SoSW)封装。
图9A到图9C示出根据一些实施例的可使用的半导体管芯的不同布局。
[符号的说明]
100：晶片
101：半导体衬底
102：功能管芯
103：第一管芯
105：第二管芯
107：第三管芯
109：第四管芯
111：第五管芯
113：有源及无源器件/器件
115：导电插塞
117：层间电介质(inter-layer dielectric，ILD)
119：内连结构
121：金属线
123：通孔
125：低介电常数介电层
127、805：焊盘
129：中间器件/集成器件
201：衬底穿孔(TSV)
301：第一金属化结构
303：第一导电层
307：局部内连件
309：第一系列介电层/系列介电层
401：第二金属化结构
403：第二导电层
405：符号
407：半全局内连件
409：外部接触焊盘
411：第二系列介电层
500：系统硅晶片(SoSW)器件/硅晶片器件
501：第一背侧重布线线(RDL)
601：背侧重布线结构
603：第三导电层
605：第三系列介电层
607：背侧内连件
609：区段
701：热模块
703：热界面材料(TIM)
800：系统硅晶片(SoSW)封装
801：电源模块
803：连接件
807：导电连接件
809：底部填充胶
815：螺钉总成
817：螺栓
819：紧固件
821：机械支架
A-A：第一剖切线/剖切线
B-B：第二剖切线
D1：第一深度
D2：第二深度
具体实施方式
以下公开内容提供用于实施本公开的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
现在将针对特定实施例来阐述实施例，所述特定实施例以单个硅晶片及集成重布线以及集成扇出技术对不同类型的多个功能管芯进行集成，以便在紧凑及低成本的结构中提供具有高性能的系统硅晶片(SoSW)器件。然而，本文中阐述的实施例可应用于各种各样的结构及方法，且所有这样的结构及方法完全旨在包括在实施例的范围内。
现在参照图1A到图1B，示出晶片100，其中在晶片100内及晶片100之上形成有多个不同类型的功能管芯102(图1B示出图1A沿着第一剖切线A-A的剖视图)。每种类型的功能管芯102提供相异的且不同的功能，具有相异的且不同的图案大小(例如，覆盖区)、和/或具有独特的晶片位置。根据一些实施例，功能管芯102的位置可根据所述类型的管芯的功能和/或根据相邻管芯的相对位置和/或功能来布置。功能管芯102的实例包括但不仅限于以下器件：有源器件，例如数字核心(例如，数字信号处理(digital signal processing，DSP)核心)、中央处理器(central processing unit，CPU)、图形处理单元(graphic processingunit，GPU)、现场可编程门阵列(field programmable gate array，FPGA)、人工智能(artificial intelligence，AI)、加速器、输入/输出(input/output，I/O)管芯、静态随机存取存储器(static random access memory，SRAM)；以及无源器件，例如集成无源器件(integrated passive device，IPD)(例如，电感器(inductor，L)、电容器(capacitor，C)、电阻器、变压器等)、低压差(low dropout，LDO)组件、集成电压调节器(integratedvoltage regulator，IVR)组件等)。
在特定实施例中，晶片100包括五种不同类型的功能管芯102。举例来说，第一管芯103可执行第一功能(例如，数字核心)，第二管芯105可执行第二功能(例如，SRAM)，第三管芯107可执行第三功能(例如，FPGA)，第四管芯109可执行第四功能(例如，I/O接口)，且第五管芯111可执行第五功能(例如，加速器)。然而，可使用任何合适数目及任何合适类型的功能管芯102。
图1A进一步示出穿过晶片100的第一部分的第一剖切线A-A及穿过包括第一部分的整个晶片100的第二剖切线B-B。具体来说，图1A示出第一剖切线A-A切穿三个相邻管芯，所述三个相邻管芯包括第一管芯103中的一者、第二管芯105中的一者、以及第四管芯109中的一者。第二剖切线B-B切穿整行功能管芯102，所述整行功能管芯102包括被第一剖切线A-A切穿的那些管芯。第二剖切线B-B切穿七个相邻管芯，所述七个相邻管芯包括第一管芯103中的三者、第二管芯105中的两者、以及第四管芯109中的两者。根据一些实施例，第一剖切线A-A及第二剖切线B-B将参照下图来示出半导体晶片的剖视图。
另外，晶片100示出具有管芯的特定组合的特定实施例，且这些管芯被用作仅针对不同功能管芯102的不同大小以及针对功能和/或彼此的相对位置在不同管芯之间形成不同的内连件的论述目的的实例。应理解，可在任何合适的位置中布置功能管芯102中的任意者，且可在功能管芯102的任何合适的组合之间形成任何合适的内连件，这将通过下面的论述及图变得清晰。
图1B示出根据实施例的晶片100及通过第一剖切线A-A截取的横截面的放大视图。如图所示，晶片100包括半导体衬底101、第一管芯103中的一者、第二管芯105中的一者、第四管芯109中的一者、以及中间器件129。半导体衬底101可包含掺杂或未掺杂的块状硅、或者绝缘体上硅(silicon-on-insulator，SOI)衬底的有源层。一般来说，SOI衬底包含半导体材料(例如硅、锗、硅锗、SOI、绝缘体上硅锗(silicon germanium on insulator，SGOI)、或它们的组合)的层。可使用的其它衬底包括多层式衬底、梯度衬底、或混合取向衬底。
功能管芯102包括各种各样的有源及无源器件113，例如可用于为功能管芯102中的每一者产生设计的期望结构要求及功能要求的电容器、电阻器、电感器等。举例来说，可使用任何合适的方法在半导体衬底101内或在半导体衬底101上形成有源器件及无源器件。
在一些实施例中，器件113可为有源器件(例如，晶体管、二极管等)、电容器、电阻器等。在实施例中，可在功能管芯102的图案中的每一者内在半导体衬底101的前表面处形成器件113。最初，可使用用于每种类型的管芯的相异的电路掩模组以及用于针对功能管芯102的每一单独的制造工艺(例如，刻蚀、注入、镀覆等)将每种类型的功能管芯102的电路图案图案化到半导体衬底101中和/或半导体衬底101之上。每种类型的功能管芯102及每种类型的对应的掩模组可具有与其它功能管芯102及它们对应的掩模组不同的大小。然而，不同类型的功能管芯102与它们对应的掩模组可具有相同的大小。可使用对应的掩模组在晶片上的任何位置中将功能管芯102中的每一者图案化。
举例来说，在一个利用光敏材料(例如，光掩模)的代表性制造工艺中，最初将光敏材料放置成覆盖半导体衬底101的表面。一旦就位，便利用第一电路掩模来对光敏材料进行成像，且使用第一电路掩模来对用于将要被制造成第一管芯103的部分的器件113的光敏材料进行图案化，例如通过对第一管芯103中的一者的区进行成像且然后对第一管芯103中的第二个管芯的区进行成像，直到已对第一管芯103的每一区之上的光敏材料成像为止。另外，利用第二电路掩模来对用于将要被制造成第二管芯105的部分的器件113的光敏材料进行成像，利用第三电路掩模来对用于将要被制造成第三管芯107的部分的器件113的光敏材料进行成像，等等。在晶片100的制造工艺的每一阶段处，当将光敏材料图案化时，可利用不同的电路掩模来分别制造用于单独管芯的器件。这样一来，可在相同的半导体晶片100上制造所述不同的管芯中的每一者。
另外，可在不同的功能管芯102之间形成切割区(scribe region)。举例来说，通过简单地不将图案成像到不同的功能管芯102之间的区中，半导体衬底101的一部分不保留有源器件(尽管在切割区中可形成有其他器件(例如测试器件等))。这样一来，切割区充当将不同的功能管芯102彼此隔开的方式。
一旦已形成有源器件和/或无源器件，便在半导体衬底101的前表面之上形成层间电介质(inter-layer dielectric，ILD)117。ILD 117环绕且可覆盖器件113。ILD 117可包括由例如磷硅酸盐玻璃(Phospho-Silicate Glass，PSG)、硼硅酸盐玻璃(Boro-SilicateGlass，BSG)、掺杂硼的磷硅酸盐玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未掺杂的硅酸盐玻璃(undoped Silicate Glass，USG)等材料形成的一个或多个介电层。
导电插塞115延伸穿过ILD 117以电耦合及实体耦合器件113。举例来说，当器件113是晶体管时，导电插塞115可耦合晶体管的栅极与源极/漏极区。导电插塞115可由钨、钴、镍、铜、银、金、铝、类似材料、或它们的组合形成。在ILD 117及导电插塞115之上形成有内连结构119。内连结构119将器件113内连以形成功能器件(例如，集成电路)。内连结构119可例如通过在ILD 117上在介电层中形成金属化图案来形成。金属化图案包括形成在一个或多个低介电常数介电层125中的金属线121及通孔123。内连结构119的金属化图案通过导电插塞115电耦合到器件113。功能管芯102还包括焊盘127(例如铝焊盘)，外部连接通往所述焊盘127。焊盘127位于功能管芯102的有源侧上，例如位于内连结构119中和/或内连结构119上。
图1B进一步示出晶片100可还包括一个或多个中间器件129，所述一个或多个中间器件129可在功能管芯102中的相邻管芯之间形成在半导体衬底101中和/或半导体衬底101之上。中间器件129可为任何合适的有源器件(例如，二极管、晶体管、运算放大器、整流器、组合等)和/或无源器件(例如，电容器、电感器、电阻器、组合等)。举例来说，深沟槽电容器可被形成为在第一管芯103与第二管芯105之间位于半导体衬底101内的中间器件129中的一者，如图1B中所示。然而，可利用任何合适的有源器件和/或无源器件作为一个或多个中间器件129。
根据一些实施例，可使用任何合适的方法在半导体衬底101内或半导体衬底101上形成中间器件129。举例来说，可通过最初向半导体衬底101中形成一个或多个沟槽来形成深沟槽电容器。可通过任何合适的工艺(例如光刻掩模及刻蚀工艺、激光钻孔、组合等)形成沟槽。举例来说，可在内连结构119之上形成光刻胶且将光刻胶图案化，且可利用一个或多个刻蚀工艺(例如，干式刻蚀和/或湿式刻蚀)和/或激光钻孔来移除低介电常数介电层125、ILD 117及半导体衬底101中深沟槽电容器所需的那些部分。根据一些实施例，所述一个或多个沟槽被形成为具有约1μm与约15μm之间的第一深度D1。然而，可使用任何合适的深度。
一旦已形成所述一个或多个沟槽，便可通过向所述一个或多个沟槽中沉积第一导电电极材料来形成深沟槽电容器的第一电极。举例来说，可在沟槽中及内连结构119之上形成晶种层，随后对第一导电电极材料进行镀覆工艺(例如，电镀或无电镀覆)。然而，可使用任何合适的工艺。第一导电电极材料可为一层或多层导电材料，例如掺杂硅、多晶硅、铜、钨、铝合金、铜合金、类似材料、它们的组合、或另一导电材料。第一导电电极材料可被形成为具有约0.05μm与约1μm之间的厚度。然而，可使用任何合适的厚度。
一旦已形成第一电极，便可在所述一个或多个沟槽内在第一导电电极材料之上形成介电层。介电层可包含高介电常数介电材料、氧化物、氮化物等、或者它们的组合或多层，且可使用任何合适的沉积工艺(例如化学气相沉积(chemical vapor deposition，CVD)工艺)形成介电层。可使用例如合适的光刻掩模及刻蚀工艺移除介电层的多余部分。举例来说，可在介电层之上形成光刻胶且将光刻胶图案，且利用一个或多个刻蚀工艺(例如，湿式刻蚀工艺或干式刻蚀工艺)来移除介电层的多余部分。介电层可被形成为具有约1nm与约100nm之间的厚度。然而，可使用任何合适的厚度。
一旦已在第一导电电极材料之上形成介电层，便可在所述一个或多个沟槽中在介电层之上形成第二导电电极材料以形成第二电容器电极。可使用适于形成第一电容器电极的任何材料及工艺来沉积第二导电电极材料，且可将第二电容器电极形成为具有适于形成第一电容器电极的厚度。一旦形成，便可使用用于移除第一电容器电极的多余材料的相似工艺来移除第二导电电极材料的多余部分。上述用于形成深沟槽电容器的工艺仅仅是形成深沟槽电容器的一种方法，且其他方法也完全旨在包括在实施例的范围内。此外，尽管深沟槽电容器已被用作所述一个或多个中间器件129的实例，但是应理解，任何合适的有源器件和/或无源器件可被形成为所述一个或多个中间器件129。
转到图2，此图示出根据实施例在晶片100中形成衬底穿孔(through substratevia，TSV)201。可通过最初形成穿过内连结构119、ILD 117且进入半导体衬底101的开口来形成衬底穿孔201。根据一些实施例，可使用激光钻孔方法来形成开口，通过激光钻孔方法将激光朝119的期望被移除的那些部分引导。在激光钻孔方法期间，钻孔能量可处于从0.1mJ到约60mJ的范围内，且相对于晶片100的法线的钻孔角度为约0度(垂直于晶片100)到约85度。
在另一实施例中，通过最初将光刻胶(未示出)施加到内连结构119，且然后将光刻胶暴露到图案化的能量源(例如，图案化的光源)以引发化学反应，可将穿过内连结构119、ILD 117且进入到半导体衬底101中的开口图案化，由此引发光刻胶的暴露到图案化的光源的那些部分的物理改变。然后向暴露出的光刻胶施加显影剂，以根据期望的图案而定，利用物理改变且选择性地移除光刻胶的暴露部分或光刻胶的未暴露部分，且利用例如干式刻蚀工艺移除内连结构119的下伏的暴露部分、ILD 117的下伏的暴露部分及半导体衬底101的下伏的暴露部分。然而，可利用形成衬底穿孔201的开口的任何其他合适的方法。在一些实施例中，在形成开口之后执行清洁工艺，以便移除任何残留物(例如，来自激光钻孔工艺)。根据一些实施例，衬底穿孔201的开口可被形成为约10μm与约700μm之间(例如约100μm)的第二深度D2。然而，可使用任何合适的深度。
一旦已形成衬底穿孔201的开口，便可利用例如阻挡层(未示出)及导电材料填充开口。阻挡层可包含导电材料，例如氮化钛，但也可利用其他材料，例如氮化钽、钛、电介质等。阻挡层可使用化学气相沉积(CVD)工艺(例如等离子体增强型化学气相沉积(plasmaenhanced chemical vapor deposition，PECVD))形成。然而，也可使用其他工艺，例如溅镀或金属有机化学气相沉积(metal organic chemical vapor deposition，MOCVD)。阻挡层可被形成为与衬底穿孔201的开口的下伏形状轮廓一致。
导电材料可包括铜，但也可利用其他合适的材料，例如铝、合金、掺杂的多晶硅、它们的组合等。导电材料可通过对晶种层进行沉积、且然后向晶种层上电镀铜、对衬底穿孔201的开口进行填充及过量填充来形成。一旦已对衬底穿孔201的开口进行填充，便可通过例如化学机械抛光(chemical mechanical polishing，CMP)等研磨工艺移除阻挡层的多余材料及开口之外的多余导电材料，但可使用任何合适的移除工艺。可在TSV第一工艺或TSV中间工艺中形成衬底穿孔201。
另外，尽管以上关于形成衬底穿孔201的开口的说明是针对在形成内连结构119之后形成衬底穿孔201的开口来进行阐述，但是这旨在为例示的而不旨在为限制性的。相反，可在制造工艺期间的任何点处形成衬底穿孔201的开口。举例来说，可在形成内连结构119之前，或者在半导体衬底101之上形成任何合适的层之后，在半导体衬底101中形成衬底穿孔201的开口。可利用用于形成开口及导电材料的任何合适的定时，且所有这些定时完全旨在包括在实施例的范围内。
图3示出根据一些实施例形成第一金属化结构301。一旦已形成衬底穿孔201，便在内连结构119之上形成第一金属化结构301，以在不使功能管芯102从彼此单体化的情况下对功能管芯102进行内连。第一金属化结构301提供功能管芯102之间的局部内连件307、中间器件129和/或衬底穿孔201，且提供功能管芯102和/或衬底穿孔201与上覆结构的电连接。
在实施例中，第一金属化结构301包括嵌置在第一系列介电层309内的一系列第一导电层303。在实施例中，在包括功能管芯102的暴露表面及中间器件129的暴露表面的内连结构119之上形成所述系列介电层309的第一层。所述系列介电层309中的第一层可使用一种或多种材料(例如，磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等)形成。所述系列介电层309的第一层可使用例如旋转涂布工艺来放置，但可使用任何合适的方法，例如化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、这些方法的组合等。
在已形成所述系列介电层309的第一层之后，可通过移除所述系列介电层309的第一层的部分以形成通孔及沟槽的开口来制作穿过所述系列介电层309的第一层的开口(例如，通孔开口和/或沟槽开口)。可使用一种或多种合适的光刻掩模及刻蚀工艺来形成开口，但可使用任何合适的一种或多种工艺来将所述系列介电层309的第一层图案化。
另外，由于使用第一金属化结构301来对功能管芯102中的一些功能管芯102进行内连，因此多个光刻掩模可与多个暴露部一起使用，暴露部中的一些暴露部交叠，以便形成所述系列介电层309的第一层的图案。此外，为了帮助对所述多个暴露部进行集成，可将所述多个光刻掩模的图案缝合在一起，以确保从所述多个光刻掩模中的一者延伸到所述多个光刻掩模中的另一者的图案(例如，从第一管芯103之上延伸到第二管芯105之上的导电线)被充分集成。然而，可使用确保使用多个光刻掩模形成一致图案的任何合适的工艺，且所有这些工艺完全旨在包括在实施例的范围内。
一旦已形成所述系列介电层309的第一层且已将所述系列介电层309的第一层图案化，便可利用导电材料填充开口以形成第一导电层303，例如导通孔及导电沟槽。在实施例中，导电材料可为通过例如电镀工艺等沉积工艺形成的材料(例如铜)，但可使用任何合适的沉积工艺及材料来对所述系列介电层309的第一层内的开口进行填充和/或过量填充。一旦已对所述系列介电层309的第一层内的开口进行填充和/或过量填充，便可使用平坦化工艺例如(举例来说)化学机械抛光工艺来移除多余的材料。然而，可利用任何合适的平坦化工艺。
一旦已形成所述一系列第一导电层303的第一层，便在所述一系列第一导电层303的第一层之上形成所述系列介电层309的第二层。可使用用于形成所述系列介电层309的第一层的任何材料及方法来形成所述系列介电层309的第二层。
一旦已形成所述系列介电层309的第二层，便可通过对与分别用于形成所述系列介电层309的第一层及所述一系列第一导电层303的第一层的步骤相似的步骤进行重复来形成所述一系列第一导电层303的更多层及所述系列介电层309的更多层。可根据需要重复这些步骤，以便将所述一系列第一导电层303的层中的每一者电连接到所述一系列第一导电层303的下伏层，且可根据需要常常重复这些步骤，直到已形成所述一系列第一导电层303的最上层及所述系列介电层309的最上层。此外，所述一系列第一导电层303的层在本文中也可被称为金属化层(例如，第一金属化层、第二金属化层、第三金属化层等)。
在实施例中，可继续形成所述一系列第一导电层303及所述系列介电层309，直到第一金属化结构301具有期望数目的金属化层，例如两个金属化层或三个金属化层，但可利用任何合适数目的单独的金属化层。此外，第一金属化结构301在本文中也可被称为晶片100的前侧金属化层。
根据一些实施例，第一金属化结构301可包括对功能管芯102中的相邻功能管芯102与集成器件129进行电连接及功能连接的局部内连件307。举例来说，可使用一个局部内连件307将第二管芯105内连到相邻器件，例如第四管芯109或第一管芯103。局部内连件307中的每一者包括所述一系列第一导电层303中对相邻功能管芯102的焊盘127进行电连接的一组导电特征。举例来说，图3示出局部内连件307中的两者。局部内连件307中的一者包括所述一系列第一导电层303的第一金属化层及第二金属化层的一组导电特征，且将第四管芯109的焊盘127连接到第二管芯105的焊盘127。局部内连件307中的另一者包括第一金属化层的另一组导电特征且将第二管芯105的焊盘127连接到第一管芯103的焊盘127。
另外，在一些实施例中，局部内连件307可被形成为将中间器件129连接到彼此和/或将功能管芯102的焊盘127连接到中间器件129中的一者或多者。这样一来，局部内连件307可将功能管芯102中的两者或更多者电耦合到彼此且可将中间器件129中的一者或多者电耦合到功能管芯102中的一者或多者。
图4示出在第一金属化结构301之上形成第二金属化结构401。第二金属化结构401可由金属化层的堆叠形成，所述金属化层的堆叠包括嵌置在第二系列介电层411中的一系列第二导电层403。第二金属化结构401的第二导电层403及第二系列介电层411的各个层并未单独示出，而是由符号405代表。
可使用与以上针对图3阐述的第一金属化结构301相似的工艺及相似的材料形成第二金属化结构401。举例来说，可对第一介电材料进行沉积，可在第一介电材料内形成开口，且可利用导电材料填充开口以形成导通孔及导电线。可根据需要形成第二金属化结构401的更多金属化层，以便将所述一系列第二导电层403电连接到所述一系列第二导电层403的下伏层，且可根据需要常常进行重复，直到已形成第二金属化结构401的最上金属化层。第二金属化结构401可包括许多金属化层，例如十个金属化层或者更多。第二金属化结构401的金属化层在本文中可被称为第四金属化层、第五金属化层…第十三金属化层等。
可使用适于分别形成第一金属化结构301的所述一系列第一导电层303及所述系列介电层309的任何材料及工艺来形成第二金属化结构401的所述一系列第二导电层403及第二系列介电层411。用于形成所述一系列第二导电层403的导电材料可为与用于形成所述一系列第一导电层303相同的导电材料，但导电材料也可不同。根据一些实施例，所述一系列第二导电层403可被形成为厚度大于第一金属化结构301的厚度，例如厚度处于约0.3μm与约5μm之间，例如约3μm。然而，可使用任何合适的厚度。
第二金属化结构401与第一金属化结构301的部分一起提供功能管芯102、中间器件129和/或衬底穿孔201之间的半全局内连件407(semi-global interconnect)和/或全局内连件(未示出)，且提供功能管芯102和/或衬底穿孔201与上覆结构的电连接。半全局内连件407和/或全局内连件中的每一者包括所述一系列第一导电层303中的第一组导电特征及第二组导电特征，且还包括所述一系列第二导电层403中的共同连接两个功能管芯102的焊盘127和/或通过至少一个中间管芯彼此隔开的衬底穿孔201的第三组导电特征。举例来说，图4示出晶片100的俯视图中的六个半全局内连件407，且在通过剖切线A-A截取的晶片100的剖视图中示出所述六个半全局内连件407中的一者。根据一些实施例，半全局内连件407包括连接到第一管芯103的焊盘127的第一金属化结构301的第一组导电特征，第一金属化结构301的第二组导电特征连接到第四管芯109的焊盘127，且第二金属化结构401的第三组导电特征将第一组导电特征连接到第二组导电特征。这样一来，在图4中所示的实例中，半全局内连件407将第一管芯103电耦合到第四管芯109，第一管芯103通过第二管芯105与第四管芯109隔开。然而，根据其他实施例，全局内连件(未示出)可连接功能管芯102中的两者和/或位于晶片100的相对的侧上的衬底穿孔201中的两者。
根据一些实施例，可向第二金属化结构401中集成一个或多个中间器件129。所述一系列第二导电层403中的导电特征可将中间器件129中的一者或多者电耦合到彼此。这样一来，半全局内连件407和/或全局内连件可被形成为在功能管芯102中的两者之间对中间器件129中的一者或多者进行电耦合。
一旦已形成第二金属化结构401，便可在第二金属化结构401之上形成电连接到第二金属化结构401的外部接触焊盘409以提供通往功能管芯102、中间器件129和/或衬底穿孔201的外部连接。外部接触焊盘409可包含铝，但也可使用其他材料，例如铜。可使用沉积工艺(例如溅镀)形成外部接触焊盘409，以形成材料层(未示出)，且然后可通过合适的工艺(例如光刻掩模及刻蚀)移除材料层的部分，以形成外部接触焊盘409。然而，可利用任何其他合适的工艺。外部接触焊盘409可被形成为具有约0.5μm与约4μm之间(例如约1.45μm)的厚度。然而，可使用任何合适的厚度。
图5示出根据一些实施例的系统硅晶片(SoSW)器件500。图5进一步示出对半导体衬底101的背侧执行的薄化工艺，以及在衬底穿孔201之上形成第一背侧重布线线(redistribution line，RDL)501作为形成系统硅晶片器件500的中间步骤。
一旦已形成外部接触焊盘409，便可翻转晶片100且将晶片100放置在例如载体衬底(未示出)上，为进一步处理做准备。可执行半导体衬底101的薄化(例如，使用机械研磨或CMP工艺)，直到已暴露出衬底穿孔201的导电材料。以这种方式，衬底穿孔201可被形成为具有约50μm与约200μm之间(例如约100μm)的第一厚度。
一旦已暴露出衬底穿孔201，便形成第一背侧重布线线(RDL)501，其中第一背侧RDL 501可由铜、铝、镍等形成。第一背侧RDL 501电耦合到衬底穿孔201及第一金属化结构301的导电特征和/或第二金属化结构401的导电特征。根据一些实施例，形成第一背侧RDL501包括形成毯覆晶种层(例如位于钛层上的钛层及铜层)、形成图案化的光刻胶(未示出)、以及在图案化的光刻胶中在开口中对第一背侧RDL 501进行镀覆。可使用多个暴露部来暴露出光刻胶，使得第一背侧RDL 501可延伸(例如，在功能管芯102之上)，其中不同的图案被缝合在一起以形成横跨半导体衬底101延展的单个图案。这样一来，第一背侧RDL 501会提供对功能管芯102之间的信号线进行连接的布置。
图6示出根据一些实施例，在第一背侧RDL 501之上形成附加的背侧重布线层(例如，第三导电层603)以形成背侧重布线结构601。可选的背侧重布线结构601可被形成为对衬底穿孔201中的两者或更多者进行内连，以提供背侧内连件607。此外，可选的背侧重布线结构601可为例如晶片级集成扇出型(integrated fan-out，InFO)重布线层。
第三导电层603可嵌置在第三系列介电层605中形成。举例来说，第三导电层603可通过最初在第一背侧RDL 501之上形成第三系列介电层605的最底部介电层且对第一背侧RDL 501进行嵌置来形成。可使用介电材料(例如通过旋转涂布技术进行沉积且然后使用例如低温固化技术进行固化的可固化树脂或聚酰亚胺涂层(例如，聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、环氧树脂膜等)来形成最底部介电层。然而，也可使用任何介电材料来形成第三系列介电层605的最底部介电层。
一旦已形成第三系列介电层605的最底部介电层，便可在最底部介电层中形成开口，以通过开口暴露出第一背侧RDL 501。可使用上述用于在第一系列介电层309中形成开口的任何方法(例如光刻掩模及刻蚀工艺)来形成开口。然而，可利用任何合适的工艺。
一旦暴露出第一背侧RDL 501，便在第一背侧RDL 501之上形成第三导电层603且将第三导电层603电耦合到第一背侧RDL 501。在实施例中，可利用与第一背侧RDL 501相似的材料且使用相似的方法形成第三导电层603。然而，可使用任何合适的材料及方法。
可根据需要形成可选的背侧重布线结构601的更多层，以将一系列第三导电层603电连接到所述一系列第三导电层603的下伏层，且可根据需要常常进行重复，直到已形成第三重布线结构601的最上重布线层。根据一些实施例，可选的背侧重布线结构601可包括多个重布线层，例如两个或三个重布线层，但可选的背侧重布线结构601可包括甚至多于三个重布线层。可选的背侧重布线结构601的重布线层在本文中可被称为第一背侧重布线层、第二背侧重布线层…等等。
可选的背侧重布线结构601包括对衬底穿孔201进行电耦合的背侧内连件607。背侧内连件607中的每一者包括所述一系列第三导电层603中的连接第一背侧RDL 501中的两者的一组导电特征。这样一来，背侧内连件607可使用衬底穿孔201及第一背侧RDL 501连接功能管芯102中的两者。举例来说，图6示出晶片100的俯视图中的六个背侧内连件607，且在通过剖切线A-A截取的晶片100的剖视图中示出所述六个背侧内连件607中的一者。背侧内连件607可进一步将功能管芯102连接到外部接触焊盘409中的一者或多者。背侧内连件607包括连接第一背侧RDL 501中的两者的一组所述一系列第三导电层603。在图6中，连接的第一背侧RDL 501中的每一者连接到衬底穿孔201中的一者。
根据一些实施例，衬底穿孔201可通过局部内连件307和/或半全局内连件407连接到功能管芯102。在一些实施例中，衬底穿孔201可通过第一金属化结构301及第二金属化结构401连接到外部接触焊盘409。这样一来，背侧内连件607可被形成为将第一背侧RDL 501中的两者或更多者电耦合到彼此，且与衬底穿孔201、局部内连件307、半全局内连件407和/或全局内连件相结合，以根据需要将功能管芯102、中间器件129和/或外部接触焊盘409中的一者或多者电耦合到彼此。
图6进一步示出晶片100的包括系统硅晶片器件500及可选的背侧重布线结构601的区段609。区段609用虚线突出显示且将在下面针对下面的图的论述中参考。
图7示出根据一些实施例的系统硅晶片器件500及通过第二剖切线B-B截取的可选的背侧重布线结构601的剖视图。所示的系统硅晶片器件500的部分包括三个第一管芯103、两个第二管芯105、两个第四管芯109以及一个中间器件129。图7进一步示出由虚线突出显示的图6的区段609。
图7进一步示出根据一些实施例在热模块701之上贴合系统硅晶片器件500。热模块701可为散热片、散热器、冷板等。然而，可使用任何合适的传热器件。根据一些实施例，可使用例如热界面材料(thermal interface material，TIM)703(举例来说(例如)热粘合剂)将热模块701贴合到可选的背侧重布线结构601。根据一些实施例，热界面材料(TIM)703可由金属、金属膏或包含导热材料的膜形成。然而，可使用任何合适的热界面材料。
根据一些实施例，可将热界面材料(TIM)703分配或放置在可选的背侧重布线结构601的背侧上，且可将热模块701布置在可选的背侧重布线结构601之上(例如，通过拾取及放置工具)。这样一来，热模块701实体地耦合及热耦合到可选的背侧重布线结构601。一旦已贴合热模块701，便可翻转组合结构用于进一步处理，如图7中所示。
继续到图8，此图示出根据一些实施例形成系统硅晶片(SoSW)封装800。具体来说，图8示出将电源模块801、连接件803及多个螺钉总成贴合到图7的组合结构。
最初，在系统硅晶片器件500的前侧处将电源模块801及连接件803贴合到外部接触焊盘409。电源模块801及连接件803是用于通往系统硅晶片(SoSW)封装800的外部连接的接口。电源模块801及连接件803包括焊盘805(例如铝焊盘)，外部连接通往所述焊盘805。使用导电连接件807(例如焊球)将电源模块801及连接件803安装到外部接触焊盘409。
电源模块801为可在制造系统硅晶片(SoSW)封装800之后安装的模块(未示出)提供电接口及物理接口。举例来说，系统硅晶片(SoSW)封装800的用户可将模块安装在系统硅晶片(SoSW)封装800中，以形成具有系统硅晶片(SoSW)封装800的完整功能系统。被选择安装的模块类型根据期望的功能系统的类型而定。可安装在系统硅晶片(SoSW)封装800中的模块的实例包括存储器模块、电压调节器模块、电源模块、集成无源器件(integratedpassive device，IPD)模块等。
连接件803为系统硅晶片(SoSW)封装800提供通往外部系统的电接口及物理接口。举例来说，当系统硅晶片(SoSW)封装800被安装成例如数据中心等较大外部系统的部分时，可使用连接件803将系统硅晶片(SoSW)封装800耦合到外部系统。连接件803的实例包括但不仅限于用于高速串行数字接口(high-speed serial digital interface，SDI)电缆、带状电缆、柔性印刷电路等的接收器。
电源模块801及连接件803可以各种布局贴合到系统硅晶片器件500。图8中所示的布局是一个实例。根据一些实施例，将多个电源模块801中的每一者直接安装在与计算场所对应的功能管芯102上且电耦合到所述功能管芯102。在一些实施例中，围绕系统硅晶片(SoSW)封装800的周界设置多个连接件803中的每一者，从而会增加所述多个电源模块801的可用面积。根据一些实施例，连接件803从用作例如I/O接口管芯的功能管芯102在横向上偏移。在其他实施例中，连接件803直接上覆在I/O接口管芯上。当电源模块801及连接件803贴合到系统硅晶片器件500时，对导电连接件807进行回焊以将焊盘805实体地耦合及电耦合到外部接触焊盘409。
一旦贴合电源模块801及连接件803，便将底部填充胶809形成为填充电源模块801及连接件803与系统硅晶片器件500之间的间隙。根据一些实施例，可在贴合电源模块801及连接件803之后通过毛细流动工艺形成底部填充胶809。在其他实施例中，可在贴合电源模块801及连接件803之前通过合适的沉积方法形成底部填充胶809。
一旦已形成底部填充胶809，便可通过最初形成穿过系统硅晶片器件500及可选的背侧重布线结构601(如果提供的话)的螺栓孔来贴合螺钉总成815。螺栓孔可通过钻孔工艺(例如激光钻孔、机械钻孔等)形成。在一些实施例中，通过热界面材料(TIM)703和/或热模块701继续进行钻孔工艺。在其他实施例中，在贴合之前在热模块701中形成螺栓孔，且避开螺栓孔对热界面材料(TIM)703进行分配。
一旦已形成螺栓孔，便可使用螺钉总成815进一步将热模块701紧固到系统硅晶片器件500。根据一些实施例，螺钉总成815包括螺栓817、紧固件819及机械支架821。螺栓817穿过系统硅晶片器件500的螺栓孔、穿过可选的背侧重布线结构601(如果提供的话)的螺栓孔、穿过热模块701中对应的螺栓孔、且穿过机械支架821中对应的螺栓孔。将紧固件819穿到螺栓817上且将紧固件819紧固，以将系统硅晶片器件500夹在热模块701与机械支架821之间。紧固件819可为例如穿到螺栓817的螺母。紧固件819在所得系统硅晶片(SoSW)封装800的两侧处(例如，在具有热模块701的一侧(有时被称为背侧)处及具有机械支架821的一侧(有时被称为前侧)处)贴合到螺栓202。
在紧固期间，将紧固件819紧固，从而增加由热模块701及机械支架821施加到系统硅晶片器件500的机械力。机械支架821是可由具有高刚度的材料(例如金属，例如钢、钛、钴等)形成的刚性支撑件。将紧固件819紧固直到热模块701在热界面材料(TIM)703上施加期望量的压力。举例来说，将紧固件819紧固可利用处于约20N·m到约30N·m的范围内的扭矩来执行。然而，可使用任何合适的扭矩。
图9A到图9C示出根据一些其他实施例的晶片100中的功能管芯102的几种布置。尽管在图9A到图9C中示出几个实例，但是应理解，功能管芯102的不同布置的这些实例不是可形成的不同布置的穷举集合。此外，晶片100可具有任何合适数目的功能管芯102，且功能管芯102可为任何合适数目的不同类型的功能管芯102且功能管芯102可以任何合适的图案布置在晶片100中。
具体来说，图9A示出包括两种不同类型的功能管芯102的晶片100。举例来说，晶片100包括执行第一功能(例如，数字核心)的多个第一管芯103及执行第二功能(例如，I/O接口)的多个第二管芯105。第一管芯103在晶片100的中心区域内彼此相邻布置，且第二管芯105在晶片100的外围附近布置成列，且第二管芯105的列被第一管芯103隔开。
图9B示出包括三种不同类型的功能管芯102的晶片100。举例来说，晶片100包括执行第一功能(例如，数字核心)的多个第一管芯103、执行第二功能(例如，SRAM)的多个第二管芯105以及执行第三功能(例如，I/O接口)的多个第三管芯107。第一管芯103与第二管芯105以交替的方式布置在彼此相邻的列内，且第一管芯103的列与第二管芯105的列共同布置在晶片100的中心区域内。第三管芯107在晶片100的外围附近布置成行及列，且第三管芯107的行及列通过第一管芯103的列及第二管芯105的列而彼此隔开。
图9C示出包括四种不同类型的功能管芯102的晶片100。举例来说，晶片100包括执行第一功能(例如，数字核心)的多个第一管芯103、执行第二功能(例如，SRAM)的多个第二管芯105、执行第三功能(例如，FPGA)的多个第三管芯107以及执行第四功能(例如，I/O接口)的多个第四管芯109。第一管芯103与第二管芯105以交替的方式布置在彼此相邻的列内，且第一管芯103的列与第二管芯105的列共同布置在晶片100的中心区域内。第三管芯107在晶片100的外围附近布置成行，且第三管芯107的行通过第一管芯103的列及第二管芯105的列而彼此隔开。第四管芯109在晶片100的外围附近布置成列，且第四管芯109的列通过第一管芯103的列及第二管芯105的列而彼此隔开。
本文中阐述了制造系统硅晶片(SoSW)器件及封装的系统、器件及方法。根据一些实施例，在硅晶片中形成多个功能管芯，且使用不同组掩模在硅晶片中形成不同类型的功能管芯。这样一来，可在单个硅晶片中形成包括具有不同图案大小且布置在不同晶片位置中的不同类型的功能管芯的系统的功能管芯。在硅晶片之上形成第一重布线结构且在相同类型和/或不同类型的相邻管芯之间提供局部内连件。可在第一重布线层之上形成第二重布线结构，且在非相邻管芯之间提供半全局内连件和/或全局内连件。半全局内连件及全局内连件可连接相同类型和/或不同类型的管芯。也可在硅晶片的与第一重布线层相对的第二侧之上形成可选的背侧重布线结构。可选的背侧重布线结构可在相同类型或不同类型的功能管芯之间提供背侧内连件。
在同一硅晶片内形成不同类型的功能管芯，且使用局部内连件、半全局内连件、全局内连件和/或背侧重布线层内连件使得不同的通信线路在不同的管芯之间具有短的通信信道，而不需要可能降低数据传输效率的不同类型功能管芯之间的复杂的输入/输出(I/O)接口。这样一来，系统硅晶片(SoSW)以紧凑的布置及小的形状因数的封装提供高效的系统性能，且不需要额外的封装结构来构建系统功能。也可利用其他硅晶片处理技术(例如，系统集成电路(system-on-integrated circuit，SoIC)、集成无源器件(integrated passivedevice，IPD)、组合等)来进一步将功能整合到系统硅晶片封装中，而不需要使用更复杂的印刷电路板(printed circuit board，PCB)设计来提供系统功能。单个晶片上的系统功能特性可包括可为其他器件集成提供添加的系统功能及接口的更多模块(例如，电源模块集成电路(power module integrated circuit，PMIC)、连接件、组合等)。
根据实施例，一种方法包括：在硅衬底中形成第一类型的第一半导体管芯；在所述硅衬底中形成第二类型的第二半导体管芯，所述第二类型不同于所述第一类型；在不将所述第一半导体管芯从所述第二半导体管芯单体化的情况下，在所述第一半导体管芯与所述第二半导体管芯之间形成局部内连件；以及在所述局部内连件之上形成半全局内连件。在实施例中，所述方法还包括：在所述硅衬底中形成第三类型的第三半导体管芯，所述第三半导体管芯通过所述第二半导体管芯而与所述第一半导体管芯隔开，并且所述第三类型与所述第一类型不同且与所述第二类型不同。在实施例中，所述形成所述半全局内连件还包括在所述第一半导体管芯与所述第三半导体管芯之间形成所述半全局内连件。在实施例中，所述方法还包括：形成穿过所述硅衬底的衬底穿孔。在实施例中，所述形成所述第一半导体管芯包括使用第一掩模组在所述硅衬底中形成第一管芯图案；且所述形成所述第二半导体管芯包括使用与所述第一掩模组不同的第二掩模组在所述硅衬底中形成第二管芯图案。在实施例中，所述方法还包括：在所述硅衬底中形成中间器件，所述中间器件将所述第一半导体管芯与所述第二半导体管芯隔开。在实施例中，所述形成所述局部内连件包括将所述中间器件电耦合到所述第一半导体管芯。
根据另一实施例，一种方法包括：至少部分地在半导体衬底内形成第一管芯，所述第一管芯具有第一大小；至少部分地在所述半导体衬底内形成第二管芯，所述第二管芯具有与所述第一大小不同的第二大小；至少部分地在所述半导体衬底内形成第三管芯，所述第三管芯通过所述第二管芯而与所述第一管芯隔开；在所述第一管芯及所述第二管芯之上形成对所述第一管芯与所述第二管芯进行电耦合的第一组金属化层；以及在所述第一组金属化层之上形成第二组金属化层，其中所述第二组金属化层及所述第一组金属化层连接所述第三管芯与所述第一管芯。在实施例中，所述方法还包括：在所述半导体衬底中形成中间无源器件，所述中间无源器件将所述第一管芯与所述第二管芯隔开。在实施例中，所述形成所述第一组金属化层包括：将所述中间无源器件电耦合到所述第一管芯。在实施例中，所述第三管芯具有与所述第一大小及所述第二大小不同的第三大小。在实施例中，所述方法还包括：在所述半导体衬底的与所述第一金属化层相对的侧之上形成集成扇出型结构。在实施例中，所述方法还包括将散热片贴合到所述集成扇出型结构。在实施例中，所述方法还包括将电源模块连接到所述第二组金属化层。
根据再一实施例，一种半导体器件包括：多个半导体管芯，所述多个半导体管芯中的每一者至少部分地位于半导体衬底内；第一功能管芯间内连件，对所述多个半导体管芯中的第一多个半导体管芯进行电耦合，所述第一功能管芯间内连件与所述半导体衬底的第一侧相邻地定位；以及集成扇出型结构，与所述半导体衬底的和所述第一侧相对的第二侧相邻地定位，所述集成扇出型结构对所述多个半导体管芯中的第二多个半导体管芯进行电连接。在实施例中，所述半导体器件还包括中间器件，其中所述第一功能管芯间内连件将所述中间器件电耦合到所述多个半导体管芯中的所述第一多个半导体管芯。在实施例中，所述半导体器件还包括对所述集成扇出型结构与所述第一功能管芯间内连件进行电连接的衬底穿孔。在实施例中，所述半导体器件还包括位于所述第一功能管芯间内连件之上的全局内连件，所述全局内连件将所述多个半导体管芯中的第一个半导体管芯电连接到所述多个半导体管芯中的第二个半导体管芯，所述多个半导体管芯中的所述第二个半导体管芯通过所述多个半导体管芯中的至少一个附加半导体管芯而与所述多个半导体管芯中的所述第一个半导体管芯隔开。在实施例中，所述多个半导体管芯中的所述第一多个半导体管芯包括具有第一功能的第一管芯、具有第二功能的第二管芯、及具有第三功能的第三管芯，其中所述第一功能、所述第二功能及所述第三功能都彼此互不相同。在实施例中，所述第一管芯是中央处理器且所述第二管芯是图形处理单元。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下在本文中作出各种改变、代替及变更。

Claims (1)

1.一种半导体器件的形成方法，包括：
在硅衬底中形成第一类型的第一半导体管芯；
在所述硅衬底中形成第二类型的第二半导体管芯，所述第二类型不同于所述第一类型；
在不将所述第一半导体管芯从所述第二半导体管芯单体化的情况下，在所述第一半导体管芯与所述第二半导体管芯之间形成局部内连件；以及
在所述局部内连件之上形成半全局内连件。
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