JP6640780B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP6640780B2
JP6640780B2 JP2017056174A JP2017056174A JP6640780B2 JP 6640780 B2 JP6640780 B2 JP 6640780B2 JP 2017056174 A JP2017056174 A JP 2017056174A JP 2017056174 A JP2017056174 A JP 2017056174A JP 6640780 B2 JP6640780 B2 JP 6640780B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
substrates
tsv
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017056174A
Other languages
English (en)
Other versions
JP2018160519A (ja
Inventor
真也 志摩
真也 志摩
英治 高野
英治 高野
一平 久米
一平 久米
有輝 野田
有輝 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2017056174A priority Critical patent/JP6640780B2/ja
Priority to TW106122791A priority patent/TWI635544B/zh
Priority to CN201710660942.6A priority patent/CN108630596B/zh
Priority to US15/694,970 priority patent/US10211165B2/en
Publication of JP2018160519A publication Critical patent/JP2018160519A/ja
Priority to US16/241,624 priority patent/US10741505B2/en
Application granted granted Critical
Publication of JP6640780B2 publication Critical patent/JP6640780B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L23/4012—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws for stacked arrangements of a plurality of semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82031—Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Description

本発明による実施形態は、半導体装置の製造方法および半導体装置に関する。
複数の半導体チップを積層することによって、半導体装置全体の占有面積を低減する技術が開発されている。積層される半導体チップ同士は、ＴＳＶ（Through-Silicon Via）と呼ばれる貫通金属によって電気的に接続される。
このような半導体装置は、従来、ダイシングで半導体ウェハから半導体チップに個片化した後に複数の半導体チップを積層することによって製造されていた。一方、複数の半導体ウェハを積層後にまとめてダイシングすることが考えられている。しかし、積層された複数の半導体ウェハを一度にダイシングすると、積層内部の回路等がチッピングやクラック等によって損傷を受けやすいという問題があった。
米国特許第８，５６３，３４９号 米国特許第７，１９９，４４９号
半導体ウェハの損傷を抑制しつつ、複数の半導体ウェハを積層後にまとめて個片化することができる半導体装置の製造方法および半導体装置を提供する。
本実施形態による半導体装置の製造方法は、半導体素子を有する第１面と該第１面に対して反対側にある第２面とを有する第１半導体基板と、半導体素子を有する第３面と該第３面に対して反対側にある第４面とを有する第２半導体基板とを積層する。第１半導体基板の第２面からエッチングして該第２面から第１面に達する第１コンタクトホールを形成し、かつ、第１半導体基板の第２面のうち第１領域に第１溝を形成する。第１溝を被覆する第１マスク材を形成する。第１マスク材をマスクとして用いて第１コンタクトホール内に第１金属電極を形成する。第１マスク材の除去後、第１半導体基板の第１領域を切断する。
第１実施形態による半導体装置の製造方法の一例を示す断面図。 図１に続く、半導体装置の製造方法の一例を示す断面図。 図２に続く、半導体装置の製造方法の一例を示す断面図。 図３に続く、半導体装置の製造方法の一例を示す断面図。 図４に続く、半導体装置の製造方法の一例を示す断面図。 図５に続く、半導体装置の製造方法の一例を示す断面図。 図６に続く、半導体装置の製造方法の一例を示す断面図。 図７に続く、半導体装置の製造方法の一例を示す断面図。 第１溝ＴＲｂのレイアウトの例を示す平面図。 第２実施形態に従った半導体装置の製造方法の一例を示す断面図。 第３実施形態に従った半導体装置の製造方法の一例を示す断面図。 第４実施形態による半導体装置の製造方法の一例を示す断面図。 図１２に続く、半導体装置の製造方法の一例を示す断面図。 図１３に続く、半導体装置の製造方法の一例を示す断面図。 図１４に続く、半導体装置の製造方法の一例を示す断面図。 図１５に続く、半導体装置の製造方法の一例を示す断面図。 図１６に続く、半導体装置の製造方法の一例を示す断面図。 図１７に続く、半導体装置の製造方法の一例を示す断面図。 第１実施形態の変形例による半導体装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる表面またはその反対側の裏面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
（第１実施形態）
図１（Ａ）〜図８は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。図１（Ａ）〜図８では、基板１０ａおよび１０ｂの一部の断面を示す。第１実施形態では、半導体基板１０ａおよび１０ｂの両方に金属電極としてのＴＳＶを形成し、かつ、半導体基板１０ａ上に半導体基板１０ｂを積層する。半導体基板１０ａおよび１０ｂは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）等を備えた半導体基板でよい。半導体基板１０ａおよび１０ｂは、ダイシング前のウェハ状態であり、まだ半導体チップに個片化されていない。
まず、第２半導体基板としての半導体基板１０ａの第３面面Ｆ１ａ上に、図示しないＳＴＩ（Shallow Trench Isolation）を形成し、アクティブエリアを決める。半導体基板１０ａは、例えば、シリコン基板である。ＳＴＩは、例えば、シリコン酸化膜である。次に、アクティブエリアに半導体素子（図示せず）を形成する。半導体素子は、例えば、メモリセルアレイ、トランジスタ、抵抗素子、キャパシタ素子等でよい。半導体素子の形成の際に、アクティブエリアまたはＳＴＩ上には、層間絶縁膜を介して、例えば、配線構造２０ａが形成される。半導体素子および配線構造２０ａは、絶縁膜２５ａによって被覆される。次に、パッド３０ａが配線構造２０ａに接続されるように形成される。従って、アクティブエリアまたはＳＴＩ上には、導電体としての配線構造２０ａおよびパッド３０ａが形成される。配線構造２０ａおよびパッド３０ａには、タングステンやチタン等の低抵抗金属を用いる。以下、配線構造２０ａおよびパッド３０ａをまとめて導電体２０ａ、３０ａともいう。
半導体基板１０ａの第３面Ｆ１ａに半導体素子等が形成された後、半導体基板１０ａは、第３面Ｆ１ａとは反対側の第４面Ｆ２ａから研磨され、例えば、約３０μｍ以下に薄膜化されている。これにより、図１（Ａ）に示す構造が得られる。尚、図１（Ａ）では、第３面Ｆ１ａが下向きに表示されている。
図１（Ｂ）に示すように、リソグラフィ技術を用いて、第４面Ｆ２ａ上にレジスト膜ＰＲが形成される。レジスト膜ＰＲは、第４面Ｆ２ａのうちＴＳＶに用いられるコンタクトホールの形成領域以外の領域を被覆する。
次に、図２（Ａ）に示すように、レジスト膜ＰＲをマスクとして用いて、第４面Ｆ２ａから基板１０ａをＲＩＥ（Reactive Ion Etching）法でエッチングする。これにより、第４面Ｆ２ａから第３面Ｆ１ａに達するコンタクトホール（第２コンタクトホール）ＣＨａを形成する。ＴＳＶを導電体２０ａ、３０ａに接続するために、コンタクトホールＣＨａは、導電体２０ａ、３０ａが存在する領域に形成される。これにより、コンタクトホールＣＨａの底部において導電体２０ａが露出される。
レジスト膜ＰＲの除去後、図２（Ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて、コンタクトホールＣＨａの内側面、底面および半導体基板１０ａの第４面Ｆ２ａ上にスペーサ膜４０ａを形成する。スペーサ膜４０ａには、例えば、シリコン酸化膜等の絶縁膜を用いる。
次に、図３（Ａ）に示すように、スペーサ膜４０ａをＲＩＥ法でエッチバックすることによって、コンタクトホールＣＨａの底部のスペーサ膜４０ａをエッチングする。コンタクトホールＣＨａは、アスペクト比が大きいので、スペーサ膜４０ａは、第４面Ｆ２ａ上に比較的厚く形成され、コンタクトホールＣＨａの底部にはあまり形成されない。従って、スペーサ膜４０ａをエッチバックすることによって、コンタクトホールＣＨａがスペーサ膜４０ａを貫通し、導電体２０ａ、３０ａまで達する。即ち、コンタクトホールＣＨａは、導電体２０ａ、３０ａまで延長される。
次に、図３（Ｂ）に示すように、コンタクトホールＣＨａ内にバリアメタル５０ａを形成する。バリアメタル５０ａには、例えば、ＴｉまたはＣｕ等を用いる。
次に、図４（Ａ）に示すように、コンタクトホールＣＨａ内に金属電極としてのＴＳＶ６０ａの金属材料を堆積する。ＴＳＶ６０ａには、例えば、Ｃｕ等の金属材料を用いる。これにより、ＴＳＶ６０ａおよびバリアメタル５０ａを導電体２０ａ、３０ａに接続させることができる。
次に、図４（Ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ＴＳＶ６０ａを平坦化して、コンタクトホールＣＨａ内のＴＳＶ６０ａおよびバリアメタル５０ａを残置させたまま、第４面Ｆ２ａ上にあるＴＳＶ６０ａおよびバリアメタル５０ａを除去する。これにより、ＴＳＶ６０ａおよびバリアメタル５０ａが、隣接するコンタクトホールＣＨａ間において電気的に絶縁される。
次に、図４（Ｂ）に示すように、半導体基板１０ｂを半導体基板１０ａの第４面Ｆ２ａ上に積層する。第１半導体基板としての半導体基板１０ｂは、図１（Ａ）の半導体基板１０ａとほぼ同様の構成を有する。従って、半導体基板１０ｂの第１面Ｆ１ｂ上には、図示しないＳＴＩが形成され、アクティブエリアには半導体素子等（図示せず）が形成される。アクティブエリアまたはＳＴＩ上には、層間絶縁膜を介して、例えば、配線構造２０ｂが形成される。半導体素子および配線構造２０ｂは、絶縁膜２５ｂによって被覆される。パッド３０ｂは配線構造２０ｂに接続されるように形成される。従って、アクティブエリアまたはＳＴＩ上には、導電体としての配線構造２０ｂおよびパッド３０ｂが形成される。以下、配線構造２０ｂおよびパッド３０ｂをまとめて導電体２０ｂ、３０ｂともいう。
半導体基板１０ｂの第１面Ｆ１ｂに半導体素子等が形成された後、半導体基板１０ｂは、第１面Ｆ１ｂとは反対側の第２面Ｆ２ｂから研磨され、例えば、約３０μｍ以下に薄膜化されている。これにより、半導体基板１０ａと同様の構成を有する半導体基板１０ｂが形成される。
半導体基板１０ｂは、第１面Ｆ１ｂを半導体基板１０ａの第４面Ｆ２ａに向けて半導体基板１０ａ上に積層される。積層後、半導体基板１０ａおよび１０ｂは、熱圧着により、接着される。このとき、半導体基板１０ｂのバッド３０ｂが半導体基板１０ａのＴＳＶ６０ａと接触し、半導体基板１０ａと１０ｂとが電気的に接続される。
次に、図５（Ａ）に示すように、リソグラフィ技術を用いて、第２面Ｆ２ｂ上にレジスト膜ＰＲが形成される。レジスト膜ＰＲは、コンタクトホールの形成領域Ｒｃｈとダイシング領域Ｒｄｃ以外の領域を被覆する。コンタクトホールの形成領域Ｒｃｈは、半導体基板１０ｂの第２面Ｆ２ｂのうちＴＳＶに用いられるコンタクトホールを形成領域である。ダイシング領域Ｒｄｃは、積層された半導体基板１０ａおよび１０ｂを個別の半導体チップにするときに切断される領域である。
次に、図５（Ｂ）に示すように、レジスト膜ＰＲをマスクとして用いて、第２面Ｆ２ｂから半導体基板１０ｂをＲＩＥ法でエッチングする。これにより、第２面Ｆ２ｂから第１面Ｆ１ｂに達する第１コンタクトホールとしてコンタクトホールＣＨｂを形成する。ＴＳＶを導電体２０ｂ、３０ｂに接続するために、コンタクトホールＣＨｂは、導電体２０ｂ、３０ｂが存在する領域に形成される。これにより、コンタクトホールＣＨｂの底部において導電体２０ｂが露出される。また、第２面Ｆ２ｂのうち第１領域としてのダイシング領域Ｒｄｃに第１溝ＴＲｂが形成される。
第１溝ＴＲｂの開口部の面積は、コンタクトホールＣＨｂの開口部の面積よりも広いので、コンタクトホールＣＨｂよりも深く形成される。ダイシング領域Ｒｄｃは、ダイシングによって切断される領域であるので、第１溝ＴＲｂはコンタクトホールＣＨｂよりも深く形成されても構わない。寧ろ、後のダイシング工程において、ダイシングカッターＤＣが半導体基板１０ａおよび１０ｂを切断し易くなるので、第１溝ＴＲｂは深く形成されることが好ましい。一方、半導体基板１０ａおよび１０ｂは、非常に薄いため、第１溝ＴＲｂが深すぎると、ダイシング工程前にクラック等が意図せず生じるおそれがある。従って、第１溝ＴＲｂは、或る程度浅くてもよく、あるいは、ダイシング領域Ｒｄｃの全体ではなくその一部分に形成してもよい。第１溝ＴＲｂの平面レイアウトについては、後で、図９（Ａ）〜図９（Ｄ）を参照して説明する。
レジスト膜ＰＲの除去後、図２（Ｂ）〜図３（Ｂ）を参照して説明したように、スペーサ膜４０ｂ（第１絶縁膜）およびバリアメタル５０ｂを形成する。これにより、図６（Ｂ）に示すように、コンタクトホールＣＨｂの内側面、第１溝ＴＲｂの内側面および底面、並びに、半導体基板１０ｂの第２面Ｆ２ｂ上にスペーサ膜４０ｂおよびバリアメタル５０ｂを形成する。スペーサ膜４０ｂおよびバリアメタル５０ｂの材料は、それぞれスペーサ膜４０ａおよびバリアメタル５０ａの材料と同様でよい。
コンタクトホールＣＨｂおよび第１溝ＴＲｂの底面にあるスペーサ膜４０ｂは、ＲＩＥ法でエッチバックされているので、コンタクトホールＣＨｂの底面には、スペーサ膜４０ｂは無い。第１絶縁膜としてのスペーサ膜４０ｂは、コンタクトホールＣＨｂおよび第１溝ＴＲｂの各内側面にある。一方、バリアメタル５０ｂは、コンタクトホールＣＨｂおよび第１溝ＴＲの底面に設けられている。これにより、コンタクトホールＣＨｂ内において、バリアメタル５０ｂは、基板１０ｂから電気的に絶縁された状態のまま、導電体２０ｂ、３０ｂに電気的に接続される。
次に、図６（Ｂ）に示すように、リソグラフィ技術を用いて、コンタクトホールＣＨｂおよびその周辺以外の領域を第１マスク材としてのレジスト膜ＰＲで被覆する。このとき、レジスト膜ＰＲは、第１溝ＴＲｂ上にも形成され、第１溝ＴＲｂを被覆する。
次に、レジスト膜ＰＲをマスクとして用いて、コンタクトホールＣＨｂ内に第１金属電極としてのＴＳＶ６０ｂを堆積する。ＴＳＶ６０ｂの材料は、ＴＳＶ６０ａの材料と同様でよい。これにより、ＴＳＶ６０ｂを導電体２０ｂ、３０ｂに電気的に接続させることができる。
次に、図６（Ｂ）のレジスト膜ＰＲをそのままマスクとして用いて、バンプ７０ｂをめっき法でＴＳＶ６０ｂ上に形成する。バンプ７０ｂには、例えば、スズまたは銅等のめっき可能な金属材料が用いられる。レジスト膜ＰＲを除去すると、図７（Ａ）に示す構造が得られる。
次に、図７（Ｂ）に示すように、バンプ７０ｂおよびＴＳＶ６０ｂをマスクとして用いて、バリアメタル５０ｂをウェットエッチングでエッチングする。これにより、第２面Ｆ２ｂ上のバリアメタル５０ｂおよび第１溝ＴＲｂの内面のバリアメタル５０ｂは除去される。よって、隣接するＴＳＶ６０ｂおよびバンプ７０ｂは、互いに電気的に分離される。一方、バンプ７０ｂおよびＴＳＶ６０ｂの直下にあるバリアメタル５０ｂは残置されるので、各ＴＳＶ６０ｂおよびバンプ７０ｂはその下にある導電体２０ｂ、３０ｂに電気的に接続された状態を維持する。
その後、図８に示すように、基板１０ａおよび１０ｂは積層された状態でダイシングされる。このとき、ダイシングカッターＤＣは、図５（Ａ）に示す第１溝ＴＲｂ内のダイシング領域Ｒｄｃの基板１０ａおよび／または１０ｂを切断する。これにより、積層された基板１０ａおよび１０ｂは、積層された半導体チップに個片化される。積層された半導体チップは、樹脂等でパッケージされ、製品として完成する。
本実施形態によれば、ダイシング工程において、ダイシングカッターＤＣは、第１溝ＴＲｂ内を切断するので、積層された複数の基板１０ａおよび１０ｂを一度にダイシングしても、チッピングやクラック等が生じ難い。従って、基板１０ａおよび１０ｂに形成された半導体素子等が損傷することを抑制できる。即ち、複数の半導体ウェハを積層後にまとめて個片化しても、半導体ウェハの素子の損傷を抑制することができる。
また、本実施形態によれば、ダイシングカッターＤＣは、第１溝ＴＲｂ内を切断するので、第１溝ＴＲｂの内側壁にスペーサ膜４０ｂが残置される。従って、半導体チップに個片化された後、基板１０ｂの側面がスペーサ膜４０ｂで被覆される。これにより、基板１０ｂを金属汚染等から保護することができる。また、第１溝ＴＲｂを深く形成して、スペーサ膜４０ｂを基板１０ａおよび１０ｂの側面に設ければ、基板１０ａおよび１０ｂを金属汚染等から保護することができる。
図８は、第１実施形態による半導体装置の構成例を示す断面図である。上記実施形態に従った製造方法で形成された半導体装置は、図８に示すような構成を有する。
半導体装置１は、基板１０ａと、基板１０ｂと、配線構造２０ａ、２０ｂと、絶縁膜２５ａ、２５ｂと、パッド３０ａ、３０ｂと、スペーサ膜４０ａ、４０ｂと、バリアメタル５０ａ、５０ｂと、ＴＳＶ６０ａ、６０ｂと、バンプ７０ｂとを備えている。
第２半導体基板としての基板１０ａは、半導体素子を有する第３面Ｆ１ａとその反対側にある第４面Ｆ２ａとを有する。半導体素子は、基板１０ａのアクティブエリアに設けられている。配線構造２０ａは、基板１０ａの第３面Ｆ１ａ上のアクティブエリアまたはＳＴＩ上に、層間絶縁膜を介して設けられている。半導体素子および配線構造２０ａは、絶縁膜２５ａによって被覆される。パッド３０ａは、配線構造２０ａに接続されるように設けられている。従って、アクティブエリアまたはＳＴＩ上には、導電体としての配線構造２０ａおよびパッド３０ａが設けられている。
金属電極としてのＴＳＶ６０ａは、基板１０ａの第４面Ｆ２ａと第３面Ｆ１ａとの間に基板１０ａを貫通するように設けられている。ＴＳＶ６０ａは、導電体２０ａ、３０ａと基板１０ｂのパッド３０ｂとの間を電気的に接続する。
スペーサ膜４０ａおよびバリアメタル５０ａは、基板１０ａとＴＳＶ６０ａとの間に設けられている。バリアメタル５０ａは、ＴＳＶ６０ａの金属材料の拡散を抑制する。スペーサ膜４０ａは、バリアメタル５０ａと基板１０ａとの間において、ＴＳＶ６０ａと基板１０ａとの間、および、バリアメタル５０ａと基板１０ａとの間を電気的に分離している。
第１半導体基板としての基板１０ｂは、基板１０ａの上方に積層されている。基板１０ｂは、半導体素子を有する第１面Ｆ１ｂとその反対側にある第２面Ｆ２ｂとを有する。半導体素子は、基板１０ｂのアクティブエリアに設けられている。配線構造２０ｂは、基板１０ｂの第１面Ｆ１ｂ上のアクティブエリアまたはＳＴＩ上に、層間絶縁膜を介して設けられている。半導体素子および配線構造２０ｂは、絶縁膜２５ｂによって被覆される。パッド３０ｂは、配線構造２０ｂに接続されるように設けられている。従って、アクティブエリアまたはＳＴＩ上には、導電体としての配線構造２０ｂおよびパッド３０ｂが設けられている。
金属電極としてのＴＳＶ６０ｂは、基板１０ｂの第２面Ｆ２ｂと第１面Ｆ１ｂとの間に基板１０ｂを貫通するように設けられている。ＴＳＶ６０ｂは、導電体２０ｂ、３０ｂとバンプ７０ｂとの間を電気的に接続する。ＴＳＶ６０ｂは、導電体２０ｂ、３０ｂを介して基板１０ａのＴＳＶ６０ａとも電気的に接続する。
スペーサ膜４０ｂおよびバリアメタル５０ｂは、基板１０ｂとＴＳＶ６０ｂとの間に設けられている。バリアメタル５０ｂは、ＴＳＶ６０ｂの金属材料の拡散を抑制する。スペーサ膜４０ｂは、バリアメタル５０ｂと基板１０ｂとの間でＴＳＶ６０ｂおよびバリアメタル５０ｂと基板１０ｂとを電気的に分離している。
バンプ７０ｂは、ＴＳＶ６０ｂ上に設けられている。バンプ７０ｂは、他の半導体装置等と接続する場合に用いられる。
ここで、絶縁膜としてのスペーサ膜４０ｂは、基板１０ａの第１面Ｆ１ｂの外縁と第２面Ｆ２ｂの外縁との間にある第１側面Ｆ３ｂに設けられている。ダイシング工程において、ダイシングカッターＤＣがダイシング領域Ｒｄｃの第１溝ＴＲｂ内で基板１０ａおよび／または１０ｂを切断する。従って、第１溝ＴＲｂの内側面にあるスペーサ膜４０ｂは、ダイシング後も残置される。これにより、図８に示すように、スペーサ膜４０ｂは第１側面Ｆ３ｂに設けられている。
第１溝ＴＲｂの深さに依って、スペーサ膜４０ｂは、基板１０ｂの第１側面Ｆ３ｂの全体を被覆することもでき、あるいは、基板１０ｂの第１側面Ｆ３ｂの一部を被覆することもできる。また、第１溝ＴＲｂが基板１０ａに達している場合、スペーサ膜４０ｂは、基板１０ａの側面Ｆ３ａの全部または一部を被覆することもできる。
このように、スペーサ膜４０ｂが基板１０ｂの第１側面Ｆ３ｂの全体または一部あるいは、基板１０ａの側面Ｆ３ａの全部または一部を被覆することによって、基板１０ａおよび１０ｂの金属汚染等を抑制することができる。
上記実施形態では、２枚の基板１０ａおよび１０ｂについて説明したが、積層する基板の数は、３枚以上であってもよい。この場合、例えば、基板１０ａと同一の基板をｎ（ｎは２以上の整数）枚積層し、その最上段の基板上に基板１０ｂを積層すればよい。第１溝ＴＲｂの深さは、基板１０ｂの下にある複数の基板１０ａまで達してもよい。
次に、第１溝ＴＲｂの平面レイアウトについて説明する。
図９（Ａ）〜図９（Ｄ）は、第１溝ＴＲｂのレイアウトの例を示す平面図である。破線で示す領域がダイシング領域Ｒｄｃである。これらの図は、基板１０ａおよび１０ｂの表面の一部分を示している。実線の枠で示された領域が第１溝ＴＲｂである。ダイシング領域Ｒｄｃは、第２面Ｆ２ｂ上のｘ方向とｘ方向に直行するｙ方向に延伸する。ｘ方向とｙ方向との交点の角部分が半導体チップの角部分となる。
図９（Ａ）では、ダイシング領域Ｒｄｃの全体に第１溝ＴＲｂが設けられている。この場合、ダイシング工程において、ダイシングカッターが容易に基板１０ａおよび１０ｂを切断することができる。一方、ダイシング前において、基板１０ａおよび１０ｂのダイシング領域Ｒｄｃにおける機械的強度が低下するため、基板１０ａおよび１０ｂの搬送時等において、基板１０ａおよび１０ｂがクラックする場合がある。従って、第１溝ＴＲｂは、あまり深く形成することはできない。
図９（Ｂ）では、ダイシング領域Ｒｄｃの交差部分に第１溝ＴＲｂが設けられている。この交差部分以外のダイシング領域Ｒｄｃ（以下、中心部分という）には、第１溝ＴＲｂは設けられていない。ダイシング工程において、半導体チップの角部分が損傷を受けやすい。従って、ダイシング領域Ｒｄｃの交差部分に第１溝ＴＲｂを設けることによって、半導体チップの損傷を抑制することができる。一方、ダイシング領域Ｒｄｃの中心部分には、第１溝ＴＲｂは設けられていないので、ダイシング前における基板１０ａおよび１０ｂの機械的強度は、左程低下しない。従って、図９（Ｂ）に示す平面レイアウトでは、ダイシング工程における半導体チップの損傷を抑制することができ、かつ、基板１０ａおよび１０ｂの搬送時等において基板１０ａおよび１０ｂのクラックを抑制することができる。このような平面レイアウトの場合、第１溝ＴＲｂは、基板１０ａまで達するように形成しても構わない。
図９（Ｃ）では、ダイシング領域Ｒｄｃに断続的にミシン目状に第１溝ＴＲｂが設けられている。換言すると、ダイシング領域Ｒｄｃにおいて、基板１０ｂは、はしご状に残置されている。これにより、ダイシング前における基板１０ａおよび１０ｂの機械的強度は、左程低下しない。従って、図９（Ｃ）に示す平面レイアウトでは、ダイシング工程における半導体チップの損傷を抑制することができ、かつ、基板１０ａおよび１０ｂの搬送時等において基板１０ａおよび１０ｂのクラックを抑制することができる。よって、図９（Ｃ）に示すレイアウトにおいても、第１溝ＴＲｂは、基板１０ａまで達するように形成しても構わない。
図９（Ｄ）では、ダイシング領域ＲｄｃにＴＳＶ６０ｂよりも小さな第１溝ＴＲｂが多数設けられている。この場合、第１溝ＴＲｂの開口径は、ＴＳＶ６０ｂの開口径よりも小さくなるので、第１溝ＴＲｂの深さはＴＳＶ６０ｂの深さよりも浅くなる。従って、ダイシング前における基板１０ａおよび１０ｂの機械的強度は、左程低下しない。一方、第１溝ＴＲｂは多数設けられているので、ダイシング工程においてダイシングを容易にし、半導体チップの損傷を抑制することができる。
第１実施形態では、基板１０ａの第４面Ｆ２ａと基板１０ｂの第１面Ｆ１ｂとが対向するように、基板１０ａおよび１０ｂが積層されている。この場合、基板１０ａのＴＳＶ６０ａのうち第４面Ｆ２ａ側の端部は、基板１０ｂのパッド３０ｂに熱圧接されるため、バンプを必要としない。ＴＳＶ６０ａは、図３（Ｂ）〜図４（Ａ）に示すように、ダマシン法で形成される。以下、ＴＳＶ６０ａの製造方法を、“ＴＳＶのダマシン形成法”と呼ぶ。一方、基板１０ｂのＴＳＶ６０ｂのうち第２面Ｆ２ｂ側の端部は、外部の半導体装置等と接続するために、その上にバンプ７０ｂが形成される。ＴＳＶ６０ｂは、図６（Ｂ）〜図７（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて形成される。以下、ＴＳＶ６０ｂの製造方法を、“ＴＳＶのリソグラフィ形成法”と呼ぶ。
（変形例）
図１９は、変形例に従った半導体装置の製造方法を示す断面図である。
第１実施形態では、図２（Ａ）に示すコンタクトホールＣＨａの形成の際に、ダイシング領域Ｒｄｃに対応する半導体基板１０ａの部分には、溝が形成されていない。即ち、半導体基板１０ａのダイシング領域はエッチングされてはいない。
しかし、図１９に示すように、コンタクトホールＣＨａの形成の際に、半導体基板１０ａのダイシング領域Ｒｄｃに第２溝ＴＲａを形成してもよい。この場合、図２（Ａ）に示すコンタクトホールＣＨａを形成する際に、コンタクトホールＣＨａだけでなく、半導体基板１０ａの第４面Ｆ２ａからエッチングして第４面Ｆ２ａから第３面Ｆ１ａに達する第２溝ＴＲａを半導体基板１０ａのダイシング領域Ｒｄｃに形成する。
次に、図２（Ｂ）を参照して説明したように、ＣＶＤ法またはＡＬＤ法を用いて、スペーサ膜４０ａを形成する。このとき、スペーサ膜４０ａは、第２溝ＴＲａの内面も被覆する。次に、図３（Ａ）を参照して説明したように、スペーサ膜４０ａをＲＩＥ法でエッチバックする。これにより、第２溝ＴＲａの底部のスペーサ膜４０ａもエッチングされる。次に、第２溝ＴＲａを被覆するマスク材を形成する。このときマスク材は、第１コンタクトホールＣＨａを被覆していない。マスク材をマスクとして用いてコンタクトホールＣＨａ内にバリアメタル５０ａおよびＴＳＶ６０ａを形成する。
その後、マスク材を除去して、図４（Ａ）および図４（Ｂ）を参照して説明したように、半導体基板１０ａの第４面Ｆ１ａ上に半導体基板１０ｂの第１面Ｆ２ｂを向けるようにして半導体基板１０ｂを半導体基板１０ａ上に積層する。半導体基板１０ｂは、第１実施形態と同様に加工される。これにより、図１９に示す構造が得られる。
その後、基板１０ａおよび１０ｂは積層された状態でダイシングされる。このとき、ダイシングカッターＤＣは、図１９に示す第１および第２溝ＴＲｂ、ＴＲａを介してダイシング領域Ｒｄｃの基板１０ａおよび／または１０ｂを切断する。これにより、基板１０ａおよび１０ｂは、積層された半導体チップに個片化される。本変形例でも第１実施形態と同様の効果を得ることができる。
尚、積層される半導体基板の数は、２枚に限定されず、３枚以上であってもよい。この場合、半導体基板１０ｂの下に積層される複数の半導体基板は、半導体基板１０ａと同様に加工されてもよい。
（第２実施形態）
図１０（Ａ）〜図１０（Ｄ）は、第２実施形態に従った半導体装置の製造方法の一例を示す断面図である。図１０（Ａ）〜図１０（Ｄ）には、基板１０ａおよび１０ｂの全体の断面図を示す。また、図１０（Ａ）〜図１０（Ｄ）では、導電体２０ａ、３０ａ、２０ｂ、３０ｂ、スペーサ膜４０ａ、４０ｂ、および、バリアメタル５０ａ、５０ｂ等は、簡略化して示されまたは省略されている。図１１（Ａ）以降の図面についても同様である。
第２実施形態では、基板１０ａの第３面Ｆ１ａと基板１０ｂの第３面Ｆ１ｂとを対向させるように、基板１０ａおよび１０ｂが積層されている。基板１０ａの第４面Ｆ２ａおよび基板１０ｂの第２面Ｆ２ｂは、外部の半導体装置等と接続可能となっている。従って、第２実施形態では、基板１０ａおよび１０ｂのそれぞれＴＳＶ６０ａおよび６０ｂは、“ＴＳＶのリソグラフィ形成法”を用いて形成される。
例えば、図１０（Ａ）に示すように、まず、基板１０ａおよび１０ｂは、基板１０ａの第３面Ｆ１ａと基板１０ｂの第１面Ｆ１ｂとを貼り合わせて積層される。
次に、ＣＭＰ法を用いて、基板１０ｂを第２面Ｆ２ｂから研磨し、基板１０ｂを薄膜化する。その後、“ＴＳＶのリソグラフィ形成法”を用いてＴＳＶ６０ｂが形成される。従って、図１０（Ｂ）に示すように、ＴＳＶ６０ｂ上には、バンプ７０ｂが形成される。また、ダイシング領域には、第１溝ＴＲｂが形成される。尚、第１溝ＴＲｂの配置は、図示されている配置とは異なる場合がある。
次に、図１０（Ｃ）に示すように、基板１０ａおよび１０ｂを反転させて、支持基板１００上に基板１０ｂを接着剤１１０で接着する。これにより、基板１０ａの第４面Ｆ２ａが上方に向けられる。このとき、バンプ７０ｂは接着剤１１０に埋没し保護される。
次に、ＣＭＰ法を用いて、基板１０ａを第４面Ｆ２ａから研磨し、基板１０ａを薄膜化する。その後、“ＴＳＶのリソグラフィ形成法”を用いてＴＳＶ６０ａが形成される。従って、図１０（Ｄ）に示すように、ＴＳＶ６０ａ上には、バンプ７０ａが形成される。また、ダイシング領域には、第２溝ＴＲａが形成される。尚、第２溝ＴＲａの配置も、図示されている配置とは異なる場合がある。ＴＳＶ６０ａの形成方法および第２溝ＴＲａの形成方法は、それぞれＴＳＶ６０ｂおよび第１溝ＴＲｂの形成方法と同様でよい。
例えば、第２実施形態では、基板１０ａを第４面Ｆ２ａからエッチングして、第２コンタクトホールが、基板１０ａの第４面Ｆ２ａから第３面Ｆ１ａに達するように形成される。第２コンタクトホールは、図５（Ｂ）のＣＨｂに対応する。それと同時に、基板１０ａの第４面Ｆ２ａのうち第２領域としてのダイシング領域に第２溝ＴＲａが形成される。第２溝ＴＲａは、図５（Ｂ）のＴＲｂに対応する。第２溝ＴＲａの位置は、第１溝ＴＲｂの位置と対応しており、基板１０ａおよび１０ｂの積層方向をｚとすると、第２溝ＴＲａは、ｚ方向において、第１溝ＴＲｂの直上または直下にある。尚、第１および第２溝ＴＲｂ、ＴＲａの平面レイアウトは、図９（Ａ）〜図９（Ｄ）のいずれでもよい。
次に、第２溝ＴＲａを被覆し、第２コンタクトホールを露出するように第２マスク材が形成される。第２マスク材は、図６（Ａ）に示すレジスト膜ＰＲに対応する。この第２マスク材をマスクとして用いて第２コンタクトホール内に第２金属電極としてのＴＳＶ６０ａを形成する。さらに、ＴＳＶ６０ａ上にバンプ７０ｂを形成する。これにより、図１０（Ｄ）に示す構造が得られる。
その後、支持基板１００および接着剤１１０から基板１０ａおよび１０ｂが取り外され、基板１０ａおよび１０ｂは、第１および第２溝ＴＲｂ、ＴＲａにおいてダイシングされる。
このように、基板１０ａおよび１０ｂは、第３面Ｆ１ａと第１面Ｆ１ｂとを対向させるように積層させてもよい。これにより、基板１０ａおよび１０ｂの両方に、ダイシング用の第１および第２溝ＴＲｂ、ＴＲａを形成することができる。従って、第２実施形態では、ダイシングがさらに容易になる。また、第２実施形態は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図１１（Ａ）〜図１１（Ｄ）は、第３実施形態に従った半導体装置の製造方法の一例を示す断面図である。第３実施形態では、第２実施形態で示した第３面Ｆ１ａと第１面Ｆ１ｂとを対向させて積層した基板１０ａおよび１０ｂを２組積層させている。即ち、第３実施形態では、４枚の基板１０ａ＿１、１０ｂ＿１、基板１０ａ＿２、１０ｂ＿２が積層される。
図１１（Ａ）に示すように、基板１０ａ＿１の第３面Ｆ１ａ＿１と基板１０ｂ＿１の第１面Ｆ１ｂ＿１とを対向させるように、基板１０ａ＿１および１０ｂ＿１が積層される。また、基板１０ａ＿２の第３面Ｆ１ａ＿２と基板１０ｂ＿２の第１面Ｆ１ｂ＿２とを対向させるように、基板１０ａ＿２および１０ｂ＿２が積層される。
一方、図１１（Ｂ）および図１１（Ｃ）に示すように、基板１０ｂ＿１の第２面Ｆ２ｂ＿１と基板１０ｂ＿２の第２面Ｆ２ｂ＿２とが熱圧接により接着される。従って、第３実施形態では、基板１０ｂ＿１および１０ｂ＿２のそれぞれのＴＳＶ６０ｂ＿１および６０ｂ＿２は、“ＴＳＶのダマシン形成法”を用いて形成される。
基板１０ａ＿１および１０ａ＿２のそれぞれのＴＳＶ６０ａ＿１および６０ａ＿２は、外部の半導体装置等に接続可能にする。 従って、基板１０ａ＿１および１０ａ＿２のそれぞれのＴＳＶ６０ａ＿１および６０ａ＿２は、“ＴＳＶのダマシン形成法”を用いて形成される。
例えば、図１１（Ａ）に示すように、まず、基板１０ａ＿１および１０ｂ＿１は、基板１０ａ＿１の第３面Ｆ１ａ＿１と基板１０ｂ＿１の第１面Ｆ１ｂ＿１とを貼り合わせて積層される。これとは別に、基板１０ａ＿２および１０ｂ＿２は、基板１０ａ＿２の第３面Ｆ１ａ＿２と基板１０ｂ＿２の第１面Ｆ１ｂ＿２とを貼り合わせて積層される。便宜的に、基板１０ａ＿１および１０ｂ＿１を積層体ＳＴ１とし、基板１０ａ＿２および１０ｂ＿２を積層体ＳＴ２と呼ぶ。
次に、ＣＭＰ法を用いて、積層体ＳＴ１の第２面Ｆ２ｂ＿１から研磨し、基板１０ｂ＿１を薄膜化する。また、積層体ＳＴ２の第２面Ｆ２ｂ＿２から研磨し、基板１０ｂ＿２も薄膜化する。その後、“ＴＳＶのダマシン形成法”を用いてＴＳＶ６０ｂ＿１、６０ｂ＿２を形成する。従って、図１１（Ｂ）に示すように、ＴＳＶ６０ｂ＿１、６０ｂ＿２上には、バンプ７０ｂが形成されていない。また、ダイシング領域には、溝が形成されない。
次に、図１１（Ｃ）に示すように、積層体ＳＴ２を反転させて、積層体ＳＴ１上に積層する。このとき、積層体ＳＴ２の第２面Ｆ２ｂ＿２と積層体ＳＴ１の第２面Ｆ２ｂ＿１とが対向するように熱圧接される。これにより、ＴＳＶ６０ｂ＿１とＴＳＶ６０ｂ＿２とが電気的に接続される。
次に、ＣＭＰ法を用いて、積層体ＳＴ２の第４面Ｆ２ａ＿２から研磨し、基板１０ａ＿２を薄膜化する。その後、“ＴＳＶのリソグラフィ形成法”を用いてＴＳＶ６０ａ＿２が形成される。従って、図１１（Ｄ）に示すように、ＴＳＶ６０ａ＿２上には、バンプ７０ａ＿２が形成される。また、ダイシング領域には、第２溝ＴＲａ＿２が形成される。ＴＳＶ６０ａ＿２の形成方法および第２溝ＴＲａ＿２の形成方法は、それぞれ第２実施形態のＴＳＶ６０ａおよび第２溝ＴＲａの形成方法と同様でよい。
次に、図１１（Ｅ）に示すように、積層体ＳＴ１、ＳＴ２を反転させて、支持基板１００上に積層体ＳＴ１、ＳＴ２を接着剤１１０で接着する。これにより、基板１０ａ＿１の第４面Ｆ２ａ＿１が上方に向けられる。このとき、バンプ７０ａ＿２は接着剤１１０に埋没し保護される。
次に、ＣＭＰ法を用いて、第４面Ｆ２ａ＿１から研磨し、基板１０ａ＿１を薄膜化する。その後、“ＴＳＶのリソグラフィ形成法”を用いてＴＳＶ６０ａ＿１が形成される。従って、図１１（Ｆ）に示すように、ＴＳＶ６０ａ＿１上には、バンプ７０ａ＿１が形成される。また、ダイシング領域には、第２溝ＴＲａ＿１が形成される。ＴＳＶ６０ａ＿１の形成方法および第２溝ＴＲａ＿１の形成方法は、それぞれ第２実施形態のＴＳＶ６０ａおよび第２溝ＴＲａの形成方法と同様でよい。
その後、積層体ＳＴ１、ＴＲ２は、溝ＴＲａ＿１、ＴＲａ＿２においてダイシングされる。
このように、２枚の基板の第１面同士を対向させた積層体ＳＴ１、ＳＴ２をさらに積層させてもよい。第３実施形態では、基板１０ａ＿１および１０ａ＿２の両方に、ダイシング用の溝ＴＲａ＿１、ＴＲａ＿２を形成することができる。従って、第３実施形態は、第２実施形態と同様の効果を得ることができる。
尚、第３実施形態において、２組の積層体ＳＴ１、ＳＴ２について説明したが、積層する積層体の数は、３枚以上であってもよい。この場合、例えば、両面ともダマシン形成法で形成された積層体をｎ（ｎは２以上の整数）組積層し、その最上段および最下段の積層体をＳＴ１、ＳＴ２とすればよい。溝ＴＲａ＿１、ＴＲａ＿２の深さは、最上段または最下段から任意の深さに形成してよい。
（第４実施形態）
図１２（Ａ）〜図１８は、第４実施形態による半導体装置の製造方法の一例を示す断面図である。第４実施形態では、基板１０ａおよび１０ｂを積層後に、ＴＳＶ６０および第１溝ＴＲを一括で形成する点で、第１実施形態と異なる。
まず、基板１０ａおよび１０ｂが第１実施形態と同様に形成され、基板１０ａおよび１０ｂがそれぞれ薄膜化される。
次に、図１２（Ａ）に示すように、基板１０ａおよび１０ｂが熱圧着で積層される。第４実施形態では、基板１０ａの第４面Ｆ２ａと基板１０ｂの第１面Ｆ１ｂとが対向するように基板１０ａおよび１０ｂは積層される。
図１２（Ｂ）に示すように、リソグラフィ技術を用いて、第２面Ｆ２ｂ上にレジスト膜ＰＲが形成される。レジスト膜ＰＲは、第２面Ｆ２ｂのうち、ＴＳＶ用のコンタクトホールの形成領域および第１溝の形成領域以外の領域を被覆する。
次に、図１３（Ａ）に示すように、レジスト膜ＰＲをマスクとして用いて、第２面Ｆ２ｂから基板１０ａおよび１０ｂをＲＩＥ法でエッチングする。これにより、第２面Ｆ２ｂから第３面Ｆ１ａに達するコンタクトホール（第１コンタクトホール）ＣＨを形成する。これと同時に、第２面Ｆ２ｂのうち第１領域としてのダイシング領域Ｒｄｃに第１溝ＴＲが形成される。また、図１３（Ｂ）に示すように、パッド３０ｂが横方向（基板１０ａおよび１０ｂの積層方向に対して略垂直方向）へエッチングされる。これにより、パッド３０ｂは、基板１０ａおよび１０ｂの側面よりも横方向へ窪む。尚、第１溝ＴＲの平面レイアウトは、図９（Ａ）〜図９（Ｄ）のいずれでもよい。
次に、図１４（Ａ）に示すように、コンタクトホールＣＨの内側面、第１溝ＴＲの内側面および底面、並びに、半導体基板１０ｂの第２面Ｆ２ｂ上にスペーサ膜４０（第１絶縁膜）を形成する。ここで、パッド３０ｂは、コンタクトホールＣＨ内において、基板１０ａおよび１０ｂの側面から横方向へ窪んでいる。さらに、コンタクトホールＣＨは、アスペクト比が高い。よって、図１４（Ｂ）に示すように、スペーサ膜４０は、パッド３０ｂの表面に付着し難い。従って、スペーサ膜４０は、パッド３０ｂの表面にはあまり付着しないか、あるいは、形成されても非常に薄い。スペーサ膜４０ｂおよびバリアメタル５０ｂの材料は、それぞれスペーサ膜４０ａおよびバリアメタル５０ａの材料と同様でよい。
次に、スペーサ膜４０をＲＩＥ法でエッチバックすることによって、コンタクトホールＣＨの底部のスペーサ膜４０をエッチングする。このとき、パッド３０ｂの表面に付着したスペーサ膜４０も除去される。
次に、図１５（Ａ）に示すように、コンタクトホールＣＨ内にバリアメタル５０を形成する。図１５（Ｂ）に示すように、バリアメタル５０は、スペーサ膜４０と同様に、パッド３０ｂの表面にはあまり付着しないか、あるいは、非常に薄く形成される。
次に、図１６（Ａ）に示すように、リソグラフィ技術を用いて、コンタクトホールＣＨおよびその周辺以外の領域をレジスト膜ＰＲで被覆する。このとき、レジスト膜ＰＲは、第１溝ＴＲ上にも形成され、第１溝ＴＲを被覆する。
次に、レジスト膜ＰＲをマスクとして用いて、コンタクトホールＣＨ内にＴＳＶ６０を堆積する。ＴＳＶ６０は、パッド３０ｂの窪みにも入り込み、パッド３０ｂにも電気的に接続される。これにより、ＴＳＶ６０を導電体２０ｂ、３０ｂ、２０ａ、３０ａに電気的に接続させることができる。
次に、レジスト膜ＰＲをそのままマスクとして用いて、バンプ７０をめっき法でＴＳＶ６０上に形成する。レジスト膜ＰＲを除去後、バンプ７０およびＴＳＶ６０の上部をマスクとして用いて、バリアメタル５０をウェットエッチングでエッチングする。これにより、図１７に示すように第２面Ｆ２ｂ上および第１溝ＴＲの内側面および底面のバリアメタル５０は除去されるので、隣接するＴＳＶ６０およびバンプ７０は、互いに電気的に分離される。一方、バンプ７０およびＴＳＶ６０の直下にあるバリアメタル５０は残置されるので、各ＴＳＶ６０およびバンプ７０はその下にある導電体２０ｂ、３０ｂ、２０ａ、３０ａに電気的に接続された状態を維持する。
その後、基板１０ａおよび１０ｂは積層された状態でダイシングされる。このとき、ダイシングカッターＤＣは、第１溝ＴＲ内の基板１０ａ、１０ｂを切断する。これにより、図１８に示すように、積層された基板１０ａおよび１０ｂは、積層された半導体チップに個片化される。積層された半導体チップは、樹脂等でパッケージされ、製品として完成する。
第４実施形態によれば、ダイシング工程において、ダイシングカッターＤＣは、第１溝ＴＲ内を切断するので、積層された複数の基板１０ａおよび１０ｂを一度にダイシングしても、チッピングやクラック等が生じ難い。従って、第４実施形態は、第１実施形態と同様の効果を得ることができる。
また、第１溝ＴＲの内側壁にスペーサ膜４０が残置される。従って、半導体チップに個片化された後、基板１０ｂおよび１０ａの側面がスペーサ膜４０で被覆される。これにより、基板１０ｂおよび１０ａを金属汚染等から保護することができる。
尚、第４実施形態において、２枚の基板１０ａおよび１０ｂについて説明したが、積層する基板の数は、３枚以上であってもよい。この場合、例えば、同一の基板をｎ（ｎは２以上の整数）枚積層し、その最上段の基板から第１溝ＴＲを形成すればよい。第１溝ＴＲの深さは、最上段の基板から最下段の基板までの任意の位置でよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０ａ，１０ｂ 基板、２０ａ，２０ａ 配線構造、３０ａ，３０ｂ パッド、２０ａ，２０ｂ 配線構造、２５ａ，２５ｂ 絶縁膜、ＣＨａ，ＣＨｂ コンタクトホール、４０ａ，４０ｂ スペーサ膜、５０ａ，５０ｂ バリアメタル、６０ａ，６０ｂ ＴＳＶ、７０ａ，７０ｂ バンプ、ＴＲａ，ＴＲｂ 溝、Ｒｄｃ ダイシング領域

Claims (4)

  1. 半導体素子を有する第１面と該第１面に対して反対側にある第２面とを有する第１半導体基板と、半導体素子を有する第３面と該第３面に対して反対側にある第４面とを有する第２半導体基板とを積層し、
    前記第１半導体基板の前記第２面からエッチングして該第２面から前記第１面に達する第１コンタクトホールを形成し、かつ、前記第１半導体基板の前記第２面のうち第１領域に第１溝を形成し、
    前記第１溝を被覆する第１マスク材を形成し、
    前記第１マスク材をマスクとして用いて前記第１コンタクトホール内に第１金属電極を形成し、
    前記第１マスク材の除去後、前記第１半導体基板の前記第１領域を切断する、ことを具備した半導体装置の製造方法。
  2. 前記第１および第２半導体基板は、前記第１半導体基板の前記第１面と前記第２半導体基板の前記第３面とを貼り合わせて積層され、
    前記第１マスク材の除去後、
    前記第２半導体基板の前記第４面からエッチングして前記第２半導体基板の前記第４面から前記第３面に達する第２コンタクトホールを形成し、かつ、前記第２半導体基板の前記第４面のうち第２領域に第２溝を形成し、
    前記第２溝を被覆する第２マスク材を形成し、
    前記第２マスク材をマスクとして用いて前記第２コンタクトホール内に第２金属電極を形成することをさらに具備し、
    前記第２マスク材の除去後、前記第１および第２半導体基板の前記第１および第２領域を切断する、請求項１に記載の半導体装置の製造方法。
  3. 前記第１および第２半導体基板の積層前に、
    前記第２半導体基板の前記第４面からエッチングして該第４面から前記第３面に達する第２コンタクトホールを形成し、かつ、前記第２半導体基板の前記第４面のうち第２領域に第２溝を形成し、
    前記第２溝を被覆する第１マスク材を形成し、
    前記第１マスク材をマスクとして用いて前記第１コンタクトホール内に第１金属電極を形成し、
    前記第１マスク材の除去後、前記第２半導体基板の前記第４面上に前記第１半導体基板の前記第１面を接続して前記第１および第２半導体基板を積層する、ことをさらに具備する請求項１に記載の半導体装置の製造方法。
  4. 前記第１コンタクトホールは、前記第１半導体基板の前記第２面からエッチングして該第１半導体基板の前記第２面から前記第２半導体基板の前記第３面に達し、かつ、前記第１溝は、前記第１半導体基板の前記第２面のうち前記第１領域に形成される、請求項１に記載の半導体装置の製造方法。
JP2017056174A 2017-03-22 2017-03-22 半導体装置の製造方法および半導体装置 Active JP6640780B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017056174A JP6640780B2 (ja) 2017-03-22 2017-03-22 半導体装置の製造方法および半導体装置
TW106122791A TWI635544B (zh) 2017-03-22 2017-07-07 半導體裝置之製造方法及半導體裝置
CN201710660942.6A CN108630596B (zh) 2017-03-22 2017-08-04 半导体装置的制造方法及半导体装置
US15/694,970 US10211165B2 (en) 2017-03-22 2017-09-04 Method of manufacturing semiconductor device and semiconductor device
US16/241,624 US10741505B2 (en) 2017-03-22 2019-01-07 Method of manufacturing semiconductor device and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017056174A JP6640780B2 (ja) 2017-03-22 2017-03-22 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JP2018160519A JP2018160519A (ja) 2018-10-11
JP6640780B2 true JP6640780B2 (ja) 2020-02-05

Family

ID=63581158

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017056174A Active JP6640780B2 (ja) 2017-03-22 2017-03-22 半導体装置の製造方法および半導体装置

Country Status (4)

Country Link
US (2) US10211165B2 (ja)
JP (1) JP6640780B2 (ja)
CN (1) CN108630596B (ja)
TW (1) TWI635544B (ja)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
WO2018126052A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
WO2018147940A1 (en) 2017-02-09 2018-08-16 Invensas Bonding Technologies, Inc. Bonded structures
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
WO2018183739A1 (en) 2017-03-31 2018-10-04 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
CN112514059A (zh) 2018-06-12 2021-03-16 伊文萨思粘合技术公司 堆叠微电子部件的层间连接
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN112151439A (zh) * 2019-06-28 2020-12-29 长鑫存储技术有限公司 晶圆及其制作方法、半导体器件
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
KR20220120631A (ko) 2019-12-23 2022-08-30 인벤사스 본딩 테크놀로지스 인코포레이티드 결합형 구조체를 위한 전기적 리던던시
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
CN113053802A (zh) * 2019-12-27 2021-06-29 台湾积体电路制造股份有限公司 半导体器件的形成方法
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
US7453150B1 (en) * 2004-04-01 2008-11-18 Rensselaer Polytechnic Institute Three-dimensional face-to-face integration assembly
US7199449B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Wafer backside removal to complete through-holes and provide wafer singulation during the formation of a semiconductor device
TWM269570U (en) * 2004-12-24 2005-07-01 Domintech Co Ltd Improved structure of stacked chip package
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
SG135979A1 (en) * 2006-03-08 2007-10-29 Micron Technology Inc Microelectronic device assemblies including assemblies with recurved leadframes, and associated methods
US7626269B2 (en) * 2006-07-06 2009-12-01 Micron Technology, Inc. Semiconductor constructions and assemblies, and electronic systems
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
CN101766915A (zh) 2008-12-31 2010-07-07 鸿富锦精密工业（深圳）有限公司 电子玩具
HUE048827T2 (hu) * 2009-07-30 2020-08-28 Qualcomm Inc Egytokos rendszerek
US8198174B2 (en) * 2009-08-05 2012-06-12 International Business Machines Corporation Air channel interconnects for 3-D integration
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
JP5275192B2 (ja) 2009-09-28 2013-08-28 ローム株式会社 半導体装置の製造方法、半導体装置およびウエハ積層構造物
JP2012064891A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置及びその製造方法
KR101690487B1 (ko) * 2010-11-08 2016-12-28 삼성전자주식회사 반도체 장치 및 제조 방법
US8742535B2 (en) * 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
KR101712630B1 (ko) 2010-12-20 2017-03-07 삼성전자 주식회사 반도체 소자의 형성 방법
US9385009B2 (en) * 2011-09-23 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming stacked vias within interconnect structure for Fo-WLCSP
JP2013206921A (ja) 2012-03-27 2013-10-07 Olympus Corp ウェハ積層体のダイシング方法および半導体装置
WO2014196105A1 (ja) * 2013-06-03 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
JP6380946B2 (ja) * 2013-11-18 2018-08-29 ローム株式会社 半導体装置および半導体装置の製造方法
US9431321B2 (en) 2014-03-10 2016-08-30 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
TWI603447B (zh) * 2014-12-30 2017-10-21 精材科技股份有限公司 晶片封裝體及其製造方法
US20160260674A1 (en) * 2015-03-03 2016-09-08 Globalfoundries Inc. Removal of integrated circuit chips from a wafer
US9589903B2 (en) * 2015-03-16 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminate sawing-induced peeling through forming trenches
JP2016174101A (ja) * 2015-03-17 2016-09-29 株式会社東芝 半導体装置およびその製造方法
US9966360B2 (en) * 2016-07-05 2018-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and manufacturing method thereof
US10163750B2 (en) * 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation

Also Published As

Publication number Publication date
US20190139908A1 (en) 2019-05-09
US10741505B2 (en) 2020-08-11
JP2018160519A (ja) 2018-10-11
CN108630596A (zh) 2018-10-09
TWI635544B (zh) 2018-09-11
US20180277493A1 (en) 2018-09-27
US10211165B2 (en) 2019-02-19
CN108630596B (zh) 2022-01-11
TW201836022A (zh) 2018-10-01

Similar Documents

Publication Publication Date Title
JP6640780B2 (ja) 半導体装置の製造方法および半導体装置
US11923338B2 (en) Stacked integrated circuits with redistribution lines
US8034713B2 (en) Method for stacking and interconnecting integrated circuits
TWI764914B (zh) 製作基板結構的方法
JP2018148071A (ja) 記憶装置
CN111211102A (zh) 半导体装置及半导体封装
JP6034095B2 (ja) 半導体装置およびその製造方法
TWI511207B (zh) 具有底膠之積體電路封裝系統及其製造方法
JP2012142533A (ja) 集積回路装置およびその調製方法
CN110379799B (zh) 一种芯片结构、晶圆结构及其制造方法
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
US10896875B2 (en) Forming conductive plugs for memory device
JP5780165B2 (ja) 半導体装置およびその製造方法
JP4383274B2 (ja) 半導体装置および半導体ウエハの製造方法
JP2020145351A (ja) 半導体装置およびその製造方法
WO2022099949A1 (zh) 第一芯片与晶圆键合方法、芯片堆叠结构
WO2017038108A1 (ja) 半導体装置、及び半導体装置の製造方法
TWI689001B (zh) 半導體裝置
TW202240651A (zh) 半導體結構及其製造方法
US9136170B2 (en) Through silicon via (TSV) structure and process thereof
JP6662015B2 (ja) 半導体装置および半導体装置の製造方法
US20140264833A1 (en) Semiconductor package and method for fabricating the same
KR20230059653A (ko) 반도체 장치 제조 방법
TW202236515A (zh) 半導體裝置及其製造方法
JP2023521483A (ja) 半導体構造およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170606

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190311

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191129

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191226

R150 Certificate of patent or registration of utility model

Ref document number: 6640780

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150