KR20230059653A - 반도체 장치 제조 방법 - Google Patents

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KR20230059653A
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semiconductor substrate
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김진웅
김성규
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에스케이하이닉스 주식회사
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Abstract

반도체 장치 제조 방법을 제시한다. 반도체 장치 제조 방법은 반도체 기판에 라이너에 의해 감싸인 관통 비아를 형성하고, 반도체 기판을 제1리세스(recess)하고, 제1리세스된 반도체 기판을 덮으면서, 라이너의 일부 부분을 드러내는 제1확산 배리어층을 형성할 수 있다. 라이너의 일부 부분을 제거하고, 제1확산 배리어층을 제2리세스한 후, 제1확산 배리어층 상에 라이너를 덮는 제2확산 배리어층을 형성할 수 있다.

Description

반도체 장치 제조 방법{Manufacturing method for semiconductor device}
본 개시는 반도체 기술에 관한 것으로, 특히, 관통 비아(through via)를 포함한 반도체 장치 제조 방법에 관한 것이다.
반도체 장치(semiconductor device)는 다양한 전자 제품(electronic application)들을 구성하는 부품들로 사용되고 있다. 반도체 장치는 개인용 컴퓨터, 휴대폰이나 카메라 등을 구성하는 부품들로 사용될 수 있다. 반도체 장치를 제조하기 위해서 다양한 공정들이 적용되고 있다. 반도체 장치를 제조하는 공정들은, 반도체 기판 또는 반도체 웨이퍼에 도전층, 유전층 또는 절연층들을 증착하고, 이들 층들을 패터닝하여 회로 요소들(circuit components)을 형성하는 공정들을 포함할 수 있다. 반도체 장치를 제조하는 공정들은, 회로 요소들이 집적된 반도체 기판을 개별 다이들(dies)로 분리하고, 개별 다이들을 패키징(packaging)하는 공정들을 포함할 수 있다.
반도체 장치에 요구되는 집적 밀도(integration density)가 증가되면서, 3차원 반도체 장치가 개발되고 있다. 3차원 반도체 장치는 반도체 장치 상에 다른 반도체 장치를 스택(stack)한 형태로 구성될 수 있다. 3차원 반도체 장치에 좀더 작은 형태(small form factor)가 요구될 수 있다. 서로 스택된 반도체 장치들은 관통 비아(through via)들을 포함한 연결 구조(interconnection structure)로 서로 전기적 및 신호적으로 연결될 수 있다.
본 개시는 관통 비아가 반도체 기판을 실질적으로 관통한 반도체 장치를 제조하는 방법을 제시하고자 한다. 본 개시는 관통 비아와 도전성 범프(conductive bump)가 직접적으로 본딩(direct bonding)되면서, 반도체 기판들이 3차원적으로 스택된 반도체 장치를 제조하는 방법을 제시하고자 한다.
본 개시의 일 관점은, 제1반도체 기판에 라이너에 의해 감싸인 제1관통 비아를 형성하는 단계; 상기 제1반도체 기판을 제1리세스(recess)하여, 상기 라이너의 상기 제1관통 비아의 단부를 덮고 있는 제1부분을 드러내는 단계; 상기 제1리세스된 상기 제1반도체 기판을 덮으면서, 상기 라이너의 제2부분을 드러내는 제1확산 배리어층을 형성하는 단계; 상기 라이너의 상기 제2부분을 제거하는 단계; 상기 제1확산 배리어층을 제2리세스하는 단계; 및 상기 제2리세스된 상기 제1확산 배리어층 및 상기 제2부분이 제거된 상기 라이너의 상단 부분을 덮고, 상기 제1관통 비아의 상기 단부의 상면을 드러내는 제2확산 배리어층을 형성하는 단계를 포함하는 반도체 장치 제조 방법을 제시할 수 있다.
본 개시의 실시예들에 따르면, 관통 비아가 반도체 기판을 실질적으로 관통한 반도체 장치를 제조하는 방법을 제시할 수 있다. 관통 비아와 도전성 범프(conductive bump)가 직접적으로 본딩(direct bonding)되면서, 반도체 기판들이 3차원적으로 스택된 반도체 장치를 제조하는 방법을 제시할 수 있다.
도 1 내지 도 14는 일 실시예에 따른 반도체 장치 제조 방법을 보여주는 개략적인 단면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", “측면(side)”, “상부(top)”및 “하부(bottom or lower)”와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 장치는 반도체 기판 또는 복수의 반도체 기판들이 스택된 구조를 포함할 수 있다. 반도체 장치는 반도체 기판들이 스택된 구조가 패키징(packaging)된 반도체 패키지 구조를 지시할 수 있다. 반도체 기판들은 전자 부품 및 요소들이 집적된 반도체 웨이퍼, 반도체 다이 또는 반도체 칩을 지시할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 지시할 수 있다. 반도체 장치는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 장치는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 14는 일 실시예에 따른 반도체 장치 제조 방법을 보여주는 개략적인 단면도들이다.
도 1은 일 실시예에 따른 반도체 장치의 제1반도체 기판(100)에 오프닝(opening: 101)을 형성하는 공정 단계를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 제1반도체 기판(100)은 실리콘(silicon)과 같은 반도체 물질을 포함할 수 있다. 제1반도체 기판(100)은 초기의 제1표면(100B)과 제2표면(100F)를 포함하는 기판일 수 있다. 초기 제1표면(100B)과 제2표면(100F)은 서로 반대되는 표면들일 수 있다. 초기 제1표면(100B)은 제1반도체 기판(100)의 후면(backside)일 수 있고, 제2표면(100B)은 제1반도체 기판(100)의 앞면(frontside)일 수 있다. 제1반도체 기판(100)의 제2표면(100F)은 집적회로 요소(integrated circuit element: 도시되지 않음)들이 집적되는 활성면(active surface)을 포함할 수 있다. 집적회로 요소들은 디램(DRAM)이나 낸드(NAND)와 같은 메모리 소자(memory device)를 포함할 수 있다. 제1반도체 기판(100)의 초기 제1표면(100B)은 집적회로들이 집적되지 않는 표면일 수 있다.
제1반도체 기판(100)의 제2표면(100F)에 오프닝(101)을 형성할 수 있다. 오프닝(101)은 제1반도체 기판(100)의 제2표면(100F)으로부터 초기의 제1표면(100B)으로 향해 연장되는 오목한 홀(hole) 형태로 형성될 수 있다. 오목한 홀의 오프닝(101)은 제1반도체 기판(100)의 초기의 제1표면(100B)에까지 연장되지 않아, 오프닝(101)의 바닥은 제1반도체 기판(100)의 초기의 제1표면(100B)과 이격될 수 있다. 제1반도체 기판(100)의 제2표면(100F)에 식각 마스크(etch mask: 도시되지 않음)을 형성하고, 식각 마스크에 노출된 제1반도체 기판(100)의 일정 영역을 제거하여 오프닝(101)을 형성할 수 있다. 오프닝(101)을 형성하는 공정 이전에, 제1반도체 기판(100)의 제2표면(100F)에 집적회로 요소들을 집적하는 공정이 선행될 수 있다.
도 2는 일 실시예에 따른 반도체 장치의 오프닝(101)에 제1관통 비아(200)를 형성하는 공정 단계를 보여주는 개략적인 단면도이다.
도 2를 참조하면, 제1반도체 기판(100)에 형성된 오프닝(101) 내에 라이너(liner: 300)를 형성할 수 있다. 라이너(300)는 오프닝(101)의 측벽 및 바닥을 컨포멀(conformal)하게 덮도록 연장되는 층으로 형성될 수 있다. 라이너(300)는 오프닝(101)을 형상을 따라 오목한 컨케이브(concave) 형상 또는 네스트(nest) 형상을 가지면서 형성될 수 있다. 라이너(300)를 덮는 측면 배리어층(side barrier: 220)을 형성할 수 있다. 측면 배리어층(220)은 라이너(300) 또는 오프닝(101)의 형상을 따라 컨포멀하게 연장되는 층으로 형성될 수 있다. 측면 배리어층(220)은 오목한 컨케이브 형상 또는 네스트 형상을 가지면서 형성될 수 있다.
측면 배리어층(220)을 덮고, 오프닝(101)을 실질적으로 채워 매립하는 관통 비아 바디(body of through via: 210)를 형성할 수 있다. 측면 배리어층(220)은 관통 비아 바디(210)의 측면 및 상면을 덮는 층으로 형성될 수 있다. 측면 배리어층(220)은 관통 비아 바디(210)와 라이너(300) 사이의 계면을 따라 연장되는 층으로 형성될 수 있다. 라이너(300)는 제1관통 비아(200)와 제1반도체 기판(100) 사이 계면을 따라 연장되는 층으로 형성될 수 있다. 라이너(300)는 제1관통 비아(200)의 측면 배리어층(220)과 제1반도체 기판(100) 사이 계면을 따라 연장되는 층으로 형성될 수 있다. 제1관통 비아(200)는 실질적으로 라이너(300)에 의해 감싸인 형태로 형성될 수 있다.
제1관통 비아(200)는 제1반도체 기판(100)에 매립된 수직 연결 요소로 도입될 수 있다. 제1관통 비아(200)는 도전 물질을 포함할 수 있다. 제1관통 비아(200)는 관통실리콘비아(TSV: through silicon via)와 같은 수직 연결 요소로 도입될 수 있다. 제1관통 비아(200)는 알루미늄(Al)이나 도전성 폴리실리콘(conductive polycrystalline silicon)보다 전기 저항이 낮은 금속 물질인 구리(Cu)를 포함할 수 있다.
제1관통 비아(200)는 관통 비아 바디(210)와 측면 배리어층(220)을 포함하여 구성될 수 있다. 관통 비아 바디(210)는 실질적으로 구리(Cu)를 포함하는 필라(pillar) 또는 플러그(plug) 형상으로 형성될 수 있다. 측면 배리어층(220)은 관통 비아 바디(210)로부터 반도체 기판(100)쪽으로 구리 이온(Cu ion)이 확산되는 것을 감소시키거나 실질적으로 막아주는 층으로 도입될 수 있다. 측면 배리어층(220)이 구리 이온의 확산을 막아줄 수 있어, 관통 비아 바디(210)를 이루는 구리 또는 구리 이온이 제1반도체 기판(100)로 확산되어 제1반도체 기판(100)을 오염시키는 것을 감소시키거나 실질적으로 막아줄 수 있다. 측면 배리어층(220)은 구리 이온이 확산되는 것을 방지하는 확산 배리어 물질로 형성될 수 있다. 측면 배리어층(220)은 탄탈륨(Ta)층 또는 탄탈륨 질화물(TaN)층을 포함할 수 있다. 측면 배리어층(220)은 탄탈륨층 및 탄탈륨 질화물층의 이중층을 포함할 수 있다. 관통 비아 바디(210)와 탄탈륨 질화물층의 사이에 탄탈륨층이 배치될 수 있다.
라이너(300)는 측면 배리어층(220)과 제1반도체 기판(100) 사이 계면에 형성될 수 있다. 라이너(300)는 측면 배리어층(220)과 제1반도체 기판(100)을 전기적으로 격리하는 절연층으로 도입될 수 있다. 라이너(300)는 제1관통 비아(200)와 제1반도체 기판(100)를 전기적으로 격리하는 절연층으로 도입될 수 있다. 라이너(300)는 제1관통 비아(200)와 제1반도체 기판(100) 사이에 수반될 수 있는 스트레스(stress)를 완화하거나 감소시키는 버퍼층(buffer)으로 도입될 수 있다. 라이너(300)는 스트레스 버퍼로 작용할 수 있는 실리콘 산화물(SiO2)층을 포함할 수 있다. 실리콘 산화물(SiO2)층은 테트라에틸오소실리케이트(TEOS: tetraethylorthosilicate)와 같은 실리콘 산화물을 포함할 수 있다.
도 3는 일 실시예에 따른 반도체 장치의 배선층(420)을 형성하는 공정 단계를 보여주는 개략적인 단면도이다.
도 3을 참조하면, 제1반도체 기판(100)의 제2표면(100F) 아래에 다층 배선 구조층(400)을 더 형성할 수 있다. 다층 배선 구조층(400) 아래에 제2도전성 범프(conductive bump: 520) 및 제4확산 배리어층(510)을 더 형성할 수 있다. "제2" 또는 "제4"의 기재는 요소들을 구분하기 위한 기재이며, 요소들의 순서를 특정하는 기재로 해석되지 않아야 한다. 다층 배선 구조층(400)은 제1관통 비아(200)에 전기적으로 연결되는 배선층(420) 및 배선층(420)들을 절연하는 절연층(410)을 포함할 수 있다. 다층 배선 구조층(400)은 복수의 배선층(420)들을 포함할 수 있다. 배선층(420)들을 서로 다른 층위(level)에 위치하는 도전 패턴들을 포함할 수 있다. 배선층(420)들은 제1관통 비아(200)를 제2도전성 범프(520)에 전기적으로 연결할 수 있다.
제2도전성 범프(520)는 제1반도체 기판(100) 또는 제1관통 비아(200)을 외부 기기나 다른 반도체 기판과 전기적으로 접속시키는 접속 요소로 도입될 수 있다. 제4확산 배리어층(520)은 다층 배선 구조층(400)을 덮어 보호하는 패시베이션층(passivation layer)을 포함할 수 있다. 제2도전성 범프(520)는 다층 배선 구조층(400)의 배선층(420)들을 통해서, 제1반도체 기판(100)에 집적된 집적회로 요소들에 전기적으로 연결될 수도 있다. 제2도전성 범프(520)는 제1관통 비아(200) 또는 관통 비아 바디(210)을 구성하는 금속 물질과 실질적으로 동일한 금속 물질을 포함하여 구성될 수 있다. 제2도전성 범프(520)는 실질적으로 구리를 포함하여 구성될 수 있다. 제4확산 배리어층(510)은 확산 배리어 물질을 포함하여 구성될 수 있다. 확산 배리어 물질은 제2도전성 범프(520)를 구성하는 구리가 원하지 않게 제2도전성 범프(520) 외부로 확산되는 것을 실질적으로 막아줄 수 있는 실리콘 질화물(Si3N4)을 포함할 수 있다.
도 4는 일 실시예에 따른 반도체 장치의 제1반도체 기판(100)을 제1리세스(recessing: 601)하는 공정 단계를 보여주는 개략적인 단면도이다.
도 4를 참조하면, 제1반도체 기판(100)를 초기 제1표면(100B)으로부터 제1리세스(601)할 수 있다. 제1리세스에 의해서 제1반도체 기판(100)의 일부 부분이 선택적으로 제거되면서, 제1반도체 기판(100)의 두께가 감소될 수 있다. 제1반도체 기판(100)이 제1리세스(601)되면서, 제1리세스된 제1표면(100B-1)이 형성될 수 있다. 제1반도체 기판(100)은 건식 식각(dry etch) 공정으로 제1리세스(601)될 수 있다. 건식 식각 과정은 제1반도체 기판(100)을 구성할 수 있는 실리콘(Si)을 선택적으로 제거하는 과정으로 수행될 수 있다.
제1리세스(601)는 제1관통 비아(200)의 단부(200E)가 제1반도체 기판(100)의 제1리세스된 제1표면(100B-1)으로부터 돌출되도록, 제1반도체 기판(100)의 일부 부분을 제거할 수 있다. 제1관통 비아(200)의 단부(200E)는 제1반도체 기판(100)의 제1표면(100B) 또는 제1리세스된 제1표면(100B-1)에 제2표면(100F) 보다 가까이 근접하고 있는 제1관통 비아(200)의 일부 부분일 수 있다. 제1관통 비아(200)의 단부(200E)는 라이너(300)에 의해 덮인 상태로, 제1반도체 기판(100)의 제1리세스된 제1표면(100B-1)으로부터 돌출될 수 있다. 제1리세스(601)는 라이너(300)의 제1관통 비아(200)의 단부(200E)를 덮고 있는 일부 부분인 라이너의 제1부분(300S-1)을 드러내도록, 제1반도체 기판(100)의 일부 부분을 제거할 수 있다. 라이너의 제1부분(300S-1)은 제1반도체 기판(100)의 제1리세스된 제1표면(100B-1) 바깥으로 돌출된 제1관통 비아(200)의 단부(200E)의 측면 부분 및 상면 부분을 덮는 라이너(300)의 일부 부분일 수 있다.
도 4 및 도 3을 함께 참조하면, 제1리세스(601)를 수행하기 이전에, 제1반도체 기판(100)의 제1리세스(601)가 수행되는 초기 제1표면(100B-1)에 반대되는 다른 제1표면(100F)에 배선층(420), 절연층(410), 제2도전성 범프(520), 및 제4확산 배리어층(510)을 형성하는 공정 단계들을 먼저 수행할 수 있다.
도 5는 일 실시예에 따른 반도체 장치의 제1확산 배리어층(710)을 형성하는 공정 단계를 보여주는 개략적인 단면도이다.
도 5를 참조하면, 제1리세스된 제1반도체 기판(100)을 덮으면서, 라이너(300)의 제2부분(300S-2)을 드러내는 제1확산 배리어층(710)을 형성할 수 있다. 제1확산 배리어층(710)은 라이너의 제1부분(도 4의 300S-1)의 일부 부분을 덮고, 제1관통 비아(200)의 단부(200E)의 일부가 라이너의 제2부분(300S-2)에 의해 덮인 상태로 제1확산 배리어층(710)의 표면(710T-1)으로부터 돌출되도록 형성될 수 있다. 제1확산 배리어층(710)에 의해 노출되거나 드러난 라이너의 제2부분(300S-2)은 라이너의 제1부분(300S-1)의 일부 부분일 수 있다. 제1확산 배리어층(710)은 제1관통 비아(200), 관통 비아 바디(210) 또는 제2도전성 범프(520)를 구성하는 구리 또는 구리 이온이 확산되는 것을 실질적으로 막아줄 수 있는 확산 배리어 물질을 포함하여 형성될 수 있다. 제1확산 배리어층(710)은 라이너(300)를 구성하는 실리콘 산화물 보다 구리 이온의 확산을 더 견고하게 막아줄 수 있는 유전 물질을 포함하여 형성될 수 있다. 제1확산 배리어층(710)은 실리콘 질화물층을 포함하여 형성될 수 있다.
도 6 내지 도 8은 도 5의 제1확산 배리어층(710)을 형성하는 세부 공정 단계들을 보여주는 개략적인 단면도들이다.
도 6을 참조하면, 제1관통 비아(200)의 단부(200E) 상을 덮도록 연장되는 초기 제1확산 배리어층(710-1)을 제1반도체 기판(100)의 제1리세스된 제1표면(100B-1) 상에 형성할 수 있다. 제1반도체 기판(100)의 제1리세스된 제1표면(100B-1)에 실리콘 질화물을 증착하여, 라이너 제1부분(도 4의 300S-1)을 덮는 초기 제1확산 배리어층(710-1)을 형성할 수 있다.
도 6 및 도 7을 참조하면, 초기 제1확산 배리어층(710-1)을 평탄화(planarization)할 수 있다. 초기 제1확산 배리어층(710-1)을 화학기계적연마(CMP: Chemical Mechanical Polishing)함으로써, 평탄화된 제1확산 배리어층(710-2)을 형성할 수 있다. 제1관통 비아(200)의 단부(200E)를 덮고 있는 라이너(300)의 일부 부분이 드러나도록, 제1확산 배리어층(710-2)을 화학기계적연마할 수 있다. 화학기계적연마는 라이너(300)에 의해 연마 정지(stop)되도록 수행될 수 있다. 제1확산 배리어층(710-2)의 평탄화된 표면(710T-2)에 라이너(300)의 일부 부분이 드러나면, 화학기계적연마 공정이 정지되도록 평탄화 공정을 수행할 수 있다.
도 8 및 도 5를 참조하면, 평탄화된 초기 제1확산 배리어층(710-2)을 제3리세스(602)할 수 있다. 제3리세스(602) 및 제1리세스(도 4의 601)의 기재는 요소를 구분하기 위한 것이지 공정 순서를 특정하기 위한 기재로 해석되지는 않는다. 평탄화된 초기 제1확산 배리어층(710-2)을 제3리세스(602)함으로써, 라이너의 제2부분(300S-2)을 드러내는 제1확산 배리어층(710)을 형성할 수 있다.
도 9는 일 실시예에 따른 반도체 장치의 라이너(300)의 일부 부분(301)을 제거(603)하는 공정 단계를 보여주는 개략적인 단면도이다.
도 9를 함께 참조하면, 제1관통 비아(200)의 단부(200E)를 감싸는 라이너(300)의 일부 부분(301)을 제거(603)하는 공정 단계를 수행할 수 있다. 제1관통 비아(200)의 단부(200E)를 감싸는 라이너(300)의 일부 부분(301)이 제거되면서, 라이너(300)가 제1반도체 기판(100)와 제1관통 비아(220)의 사이 부분, 및 제1확산 배리어층(710)과 제1관통 비아(220)의 사이 부분으로 제한될 수 있다. 이에 따라, 제1관통 비아(220)의 단부(200E)의 측면 일부 및 상면 부분이 잔류한 라이너(300) 바깥으로 드러날 수 있다. 측면 배리어층(220)은 제1관통 비아(200)의 관통 비아 바디(210)를 덮어 감싸는 형태로 연장된 상태를 유지할 수 있다.
선택적으로 제거되는 라이너(300)의 일부 부분(301)은, 라이너(300)의 제2부분(도 5의 300S-2)을 포함할 수 있다. 도 5에 제시된 것과 같이, 라이너(300)의 제2부분(300S-2)은 제1확산 배리어층(710)의 표면(710T-1)으로부터 돌출되어 드러나 있으므로, 제거(603) 공정 단계에서 사용되는 에천트(etchant)에 노출되어 식각되면서 제거될 수 있다. 라이너(130)의 일부 부분(301) 또는 라이너(300)의 제2부분(300S-2)을 제거(603)하는 공정 단계는 습식 식각(wet etch) 공정을 포함할 수 있다. 습식 식각 공정은 라이너(300)을 구성하는 실리콘 산화물을 선택적으로 제거하는 공정으로 수행될 수 있다.
제1관통 비아(200)의 단부(200E)를 감싸는 라이너(300)의 일부 부분(301)이 습식 식각에 의해서 제거되면서, 제1확산 배리어층(710)과 제1관통 비아(200)의 단부(200E)의 측면 사이에 오목한 덴트(dent: 301D)가 수반될 수 있다. 덴트(301D)는 제1확산 배리어층(710)의 표면(710T-1)에 오목한 트렌치(trench) 형상으로 형성될 수 있다. 제1관통 비아(200)의 단부(200E)를 감싸는 라이너(300)의 일부 부분(301)을 습식 식각으로 완전히 제거하는 과정에서, 라이너(300)가 과도 식각(over etch)될 수 있다. 이에 따라, 오목한 덴트(301D)가 발생될 수 있다.
제1확산 배리어층(710) 상에 다른 물질층이나 다른 확산 배리어층을 증착하는 과정에서, 오목한 덴트(301D)에 증착하는 물질이 채워지지 못해, 보이드(void)가 발생될 수 있다. 이러한 보이드는 반도체 장치에 유해한 요인으로 작용할 수 있다. 보이드를 통해 구리의 확산이 일어날 수 있어, 보이드는 제1반도체 기판(100)을 오염시키는 원인으로 작용할 수 있다.
도 10은 일 실시예에 따른 반도체 장치의 제1확산 배리어층(710)을 제2리세스(604)하는 공정 단계를 보여주는 개략적인 단면도이다.
도 10을 참조하면, 제1확산 배리어층(710)을 제2리세스(604)할 수 있다. 제1확산 배리어층(710)을 제2리세스(604)하여, 제2리세스된 제1확산 배리어층(710R)이 제2리세스(604)되기 이전의 표면(710T-1) 보다 낮은 높이의 제2리세스된 표면(710T-3)을 가지도록 할 수 있다. 제2리세스(604)는 덴트(도 9의 301D)가 제거되도록 제1확산 배리어층(710)의 일부를 식각 제거할 수 있다. 라이너(130)의 일부 부분(도 9의 301) 또는 라이너(300)의 제2부분(도 5의 300S-2)이 제거되면서 잔류한 라이너(300)의 상단 부분(300T)이, 제1확산 배리어층(710R)의 제2리세스된 표면(710T-3)으로부터 돌출되도록, 제1확산 배리어층(710)을 제2리세스(604)할 수 있다. 이와 같이 제1확산 배리어층(710R)을 제2리세스(604)함으로써, 덴트(301D)를 제거할 수 있다.
도 11 및 도 12는 일 실시예에 따른 반도체 장치의 제2확산 배리어층(720R)을 형성하는 공정 단계들을 보여주는 개략적인 단면도들이다. 도 11은 반도체 장치의 초기의 제2확산 배리어층(720)을 형성하는 단계를 보여주고, 도 12는 도 11의 초기의 제2확산 배리어층(720)을 평탄화(605)하는 단계를 보여줄 수 있다.
도 11을 참조하면, 라이너(300)의 상단 부분(300T)를 덮고, 제1관통 비아(200)의 단부(200E)을 덮도록, 초기 제2확산 배리어층(720)을 제1확산 배리어층(710R) 상에 형성할 수 있다. 라이너(130)의 일부 부분(도 9의 301) 또는 라이너(300)의 제2부분(도 5의 300S-2)이 제거되면서, 잔류한 라이너(300)의 상단 부분(300T)은 제1확산 배리어층(710R) 상측으로 드러나고, 제1관통 비아(200)의 단부(200E)의 일부 부분 또한 드러나게 된다. 초기 제2확산 배리어층(720)은 이와 같이 드러난 라이너(300)의 상단 부분(300T), 및 제1관통 비아(200)의 단부(200E)의 드러난 부분을 덮도록 연장될 수 있다.
도 12를 참조하면, 초기 제2확산 배리어층(720)을 평탄화(605)하여, 평탄화된 제2확산 배리어층(720)을 형성할 수 있다. 평탄화(605)는 화학기계적연마(CMP) 공정으로 수행될 수 있다. 평탄화(605)는 제1관통 비아(200)의 단부(200E)의 상면(200E-T)이, 평탄화된 제2확산 배리어층(720R)의 평탄화된 표면(720T)에 드러나도록 수행될 수 있다. 평탄화(605)는 측면 배리어층(220)의 일부 부분을 제거하여 관통 비아 바디(210)의 상면이 제1관통 비아(200)의 단부(200E)의 상면(200E-T)으로 드러나도록 수행될 수 있다.
제2확산 배리어층(720R)은 라이너(300)의 상단 부분(300T)을 덮어 차단하도록 형성될 수 있다. 제2확산 배리어층(720R)은 라이너(300)의 상단 부분(300T)과 제1관통 비아(200)의 단부(200E)의 상면(200E-T) 사이를 차단하도록 연장된 형태일 수 있다. 라이너(300)의 상단 부분(300T)과 제1관통 비아(200)의 단부(200E)의 상면(200E-T)은 제2확산 배리어층(720R)에 의해서 차단되고 있으므로, 제2확산 배리어층(720R)은 제1관통 비아(200)의 단부(200E)의 상면(200E-T) 또는 관통 비아 바디(210)의 상면으로부터 구리 이온이 라이너(300)로 확산되는 것을 실질적으로 막아줄 수 있다. 이에 따라, 제1반도체 기판(100)이 구리 이온에 오염되는 것을 실질적으로 막아줄 수 있다.
제2확산 배리어층(720R)은 제1확산 배리어층(710R)과 실질적으로 동일한 확산 배리어 물질 또는 유전 물질을 포함하여 형성될 수 있다. 제2확산 배리어층(720R)은 라이너(300)를 구성하는 유전 물질과는 다른 유전 물질을 포함하여 형성될 수 있다. 라이너(300)는 실리콘 산화물을 포함하여 형성되지만, 제2확산 배리어층(720R)은 실리콘 질화물층을 포함하여 형성될 수 있다.
이제까지 도 1 내지 도 12를 참조하면서 설명한 공정 단계들에 의해서, 제1반도체 장치(10)가 구현될 수 있다. 제1반도체 장치(10)는 제1반도체 기판(200)을 실질적으로 관통하는 제1관통 비아(200)와 제1관통 비아(200)의 단부(200E)의 상면(200E-T)을 드러내는 제2확산 배리어층(720R)을 포함할 수 있다. 제1반도체 장치(10)는 제2확산 배리어층(720R)과 함께 제1확산 배리어층(710R)을 더 포함할 수 있다. 제1 및 제2확산 배리어층들(710R, 720R)의 복합층 구조는, 라이너(300)로의 구리 확산 또는 구리 이온 확산을 실질적으로 막아줄 수 있어, 제1반도체 기판(100)의 오염을 막아줄 수 있다. 이와 같이, 제1 및 제2확산 배리어층들(710R, 720R)의 복합층 구조가 구리 이온의 확산을 막아줄 수 있어, 제1관통 비아(200)의 단부(200E)의 상면(200E-T)이 제2확산 배리어층(720R)의 표면(720T)에 드러난 구조로 제1관통 비아(200)를 제1반도체 기판(100)에 형성하는 것이 가능하다. 제1 및 제2확산 배리어층들(710R, 720R)의 복합층 구조가 구리 이온의 확산을 막아줄 수 있어, 제1관통 비아(200)의 단부(200E)의 상면(200E-T)에 별도의 구조물, 예컨대, 추가의 도전성 패드(conductive pad)를 도입하는 것을 생략할 수 있다.
도 13 및 도 14는 일 실시예에 따른 반도체 장치(30)의 제1반도체 장치(10)에 제2반도체 장치(20)를 직접적으로 본딩(directly bonding)하는 공정 단계들을 보여주는 개략적인 단면도들이다.
도 13을 참조하면, 제2반도체 장치(20)를 제1반도체 장치(10)에 직접적으로 본딩하여, 제2반도체 장치(20)가 제1반도체 장치(10)에 스택(stack)된 반도체 장치(30)를 구현할 수 있다. 제2반도체 장치(20)는 제1반도체 장치(10)와 실질적으로 동일한 형태로 구성될 수 있다. 제2반도체 장치(20)는 제2반도체 기판(2100)과 제2관통 비아(2200), 제1도전성 범프(2520), 및 제3확산 배리어층(2510)을 포함하여 구성될 수 있다. 제2반도체 장치(20)의 제2반도체 기판(2100)은 제1반도체 장치(10)의 제1반도체 기판(100)과 실질적으로 동일하게 구성될 수 있다.
제2반도체 장치(20)의 제2관통 비아(2200)은 제1반도체 장치(10)의 제1관통 비아(200)와 실질적으로 동일하게 구성될 수 있다. 제2반도체 장치(20)는 제2관통 비아(2200)를 더 포함하고, 제2관통 비아(2200)는 제2반도체 기판(2100)을 실질적으로 관통할 수 있다. 제2관통 비아(2200)는 제1도전성 범프(2520)에 전기적으로 연결될 수 있다.
제2반도체 장치(20)의 제1도전성 범프(2520) 및 제3확산 배리어층(2510)은 제1반도체 장치(10)의 제2도전성 범프(도 12의 520) 및 제4확산 배리어층(510)과 실질적으로 동일하게 구성될 수 있다. 제1도전성 범프(2520)는 제2도전성 범프(520)와 실질적으로 동일한 금속 물질을 포함하여 형성될 수 있다. 이러한 금속 물질은 구리(Cu)를 포함할 수 있다. 제3확산 배리어층(2510)은 제4확산 배리어층(510)과 실질적으로 동일한 유전 물질로 형성될 수 있고, 또한, 제2확산 배리어층(720R)과 실질적으로 동일한 유전 물질로 형성될 수 있다.
제1반도체 장치(10)를 도 1 내지 도 12를 참조하여 설명한 공정 단계들로 형성하고, 제2반도체 장치(20) 또한 도 1 내지 도 12를 참조하여 설명한 공정 단계들로 형성할 수 있다. 제2반도체 기판(2100)에 제1도전성 범프(2520) 및 제3확산 배리어층(2510)을 형성하고, 제1도전성 범프(2520)를 제1반도체 장치(10)의 제1관통 비아(200)의 단부(200E)의 상면(200E-T)에 직접적으로 본딩(directly bonding)하면서, 제3확산 배리어층(2510)을 제1반도체 장치(10)의 제2확산 배리어층(720R)의 표면(720T)에 직접적으로 본딩하는 직접 본딩 공정(800)을 수행할 수 있다. 이에 따라, 도 14에 제시된 것과 같이, 제1반도체 장치(10)에 제2반도체 장치(20)가 직접적으로 본딩된 반도체 장치(30)가 형성될 수 있다.
도 14를 참조하면, 제1반도체 장치(10) 및 제2반도체 장치(20)가 웨이퍼 형태를 각각 가질 수 있어, 반도체 장치(30)는 웨이퍼 레벨(wafer level)에서 웨이퍼들이 서로 스택된 형태를 가질 수 있다. 또는, 제1반도체 장치(10) 및 제2반도체 장치(20)는 반도체 웨이퍼로부터 분리된 개별 반도체 다이 형태를 각각 가질 수 있어, 반도체 장치(30)는 반도체 다이들이 서로 스택된 형태를 가질 수 있다.
제2반도체 장치(20)는 제1반도체 장치(10)에 직접적으로 본딩될 수 있다. 제2반도체 장치(20)와 제1반도체 장치(10)는 그들 사이에 별도의 다른 본딩 부재 또는 별도의 접속 부재를 도입하지 않으면서 서로 결합될 수 있다. 솔더 볼(solder ball) 또는 솔더 범프(soler bump)와 같은 접속 부재는 제2반도체 장치(20)와 제1반도체 장치(10) 사이에 개입되지 않을 수 있다. 별도의 유기 접착층은 제2반도체 장치(20)와 제1반도체 장치(10) 사이에 개입되지 않을 수 있다. 제2반도체 장치(20)와 제1반도체 장치(10)는 서로 마주보는 표면들이 서로 접촉되고 밀착되면서 서로 본딩될 수 있다. 제1반도체 장치(10)에 제2반도체 장치(20)가 직접적으로 본딩된 본딩면(bonded interface)에는, 별도의 접착 물질(adhesive material)이나 언더필 물질(underfill material)이 도입되지 않을 수 있다. 이와 같이 제1 및 제2반도체 장치들(10, 20)을 직접 본딩하는 것은 반도체 장치들(10, 20)을 하이브리드 본딩(hybrid bonding)하는 것을 지시할 수도 있다.
반도체 장치(30)에서, 제1반도체 장치(10)의 제2확산 배리어층(720R)의 표면(720T)의 일부 부분은 제2반도체 장치(20)의 제1도전성 범프(2520)와 접촉될 수 있다. 제1도전성 범프(2520)의 폭이 제1관통 비아(200)의 폭 보다 넓거나 또는 제1도전성 범프(2520)가 제1관통 비아(200)와 일정 부분 오정렬(misalignment)되면, 제1도전성 범프(2520)의 일부 부분이 제2확산 배리어층(720R)의 표면(720T)의 일부 부분에 중첩되면서 서로 접촉할 수 있다. 제2확산 배리어층(720R)은 구리 또는 구리 이온의 확산을 막아주는 확산 배리어 물질로 형성되고 있어, 제1도전성 범프(2520)의 일부 부분이 제2확산 배리어층(720R)의 표면(720T)에 접촉하고 있어도, 제2확산 배리어층(720R) 내로 구리 또는 구리 이온의 확산되기는 실질적으로 어렵다. 제2확산 배리어층(720R)이 제1도전성 범프(2520)로부터의 구리 또는 구리 이온의 확산을 실질적으로 막아주고 있으므로, 제1도전성 범프(2520)로부터 제1반도체 장치(10) 내로 구리 또는 구리 이온이 확산되는 것은 실질적으로 차단될 수 있다. 제2확산 배리어층(720R)이 라이너의 제2부분(도 5의 300S-2)이 제거된 라이너(300)의 상단 부분(300T)을 덮어 제1도전성 범프(2520)으로부터 차단하고 있으므로, 제1도전성 범프(2520)로부터 라이너(300)로 구리 이온의 확산되는 것은 실질적으로 제2확산 배리어층(720R)에 의해서 차단될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10, 20, 30: 반도체 장치,
100, 2100: 반도체 기판,
200, 2200: 관통 비아,
300: 라이너,
510, 710R, 720R, 2520: 확산 배리어층,
520, 2520: 도전성 범프.

Claims (20)

  1. 제1반도체 기판에 라이너에 의해 감싸인 제1관통 비아를 형성하는 단계;
    상기 제1반도체 기판을 제1리세스(recess)하여, 상기 라이너의 상기 제1관통 비아의 단부를 덮고 있는 제1부분을 드러내는 단계;
    상기 제1리세스된 상기 제1반도체 기판을 덮으면서, 상기 라이너의 제2부분을 드러내는 제1확산 배리어층을 형성하는 단계;
    상기 라이너의 상기 제2부분을 제거하는 단계;
    상기 제1확산 배리어층을 제2리세스하는 단계; 및
    상기 제2리세스된 상기 제1확산 배리어층 및 상기 제2부분이 제거된 상기 라이너의 상단 부분을 덮고, 상기 제1관통 비아의 상기 단부의 상면을 드러내는 제2확산 배리어층을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    제2반도체 기판에 제1도전성 범프 및 제3확산 배리어층을 형성하는 단계; 및
    상기 제1도전성 범프를 상기 제1관통 비아의 상기 단부의 상기 상면에 직접적으로 본딩(directly bonding)하면서, 상기 제3확산 배리어층을 상기 제2확산 배리어층에 직접적으로 본딩하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 제2확산 배리어층은
    상기 제1도전성 범프로부터 상기 제2부분이 제거된 상기 라이너의 상단 부분으로의 구리 이온의 확산을 차단하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 제1도전성 범프는
    상기 제1관통 비아와 실질적으로 동일한 금속 물질을 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    상기 금속 물질은
    구리를 포함하는 반도체 장치 제조 방법.
  6. 제2항에 있어서,
    상기 제3확산 배리어층은
    상기 제2확산 배리어층과 실질적으로 동일한 유전 물질을 포함하는 반도체 장치 제조 방법.
  7. 제2항에 있어서,
    상기 제2반도체 기판을 실질적으로 관통하고,
    상기 제1도전성 범프에 전기적으로 연결되는 제2관통 비아를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제1리세스는
    상기 제1관통 비아의 단부가 상기 라이너의 상기 제1부분에 의해 덮인 상태로 상기 제1반도체 기판의 상기 제1리세스된 표면으로부터 돌출되도록 수행되는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1확산 배리어층을 형성하는 단계는
    상기 제1관통 비아의 상기 단부 상을 덮도록 연장되는 초기 제1확산 배리어층을 상기 제1반도체 기판의 상기 제1리세스된 표면 상에 형성하는 단계;
    상기 초기 제1확산 배리어층을 평탄화하는 단계; 및
    상기 평탄화된 상기 초기 제1확산 배리어층을 제3리세스하는 단계를 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 제1확산 배리어층은
    상기 라이너의 상기 제1부분의 일부 부분을 덮고,
    상기 제1관통 비아의 단부의 일부가 상기 라이너의 상기 제2부분에 의해 덮인 상태로 상기 제1확산 배리어층의 표면으로부터 돌출되도록 형성되는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 라이너의 상기 제2부분을 제거하는 단계는
    상기 제1관통 비아의 상기 단부와 상기 제1확산 배리어층 사이에 오목한 덴트(dent)를 수반하는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 제1확산 배리어층을 상기 제2리세스하는 단계는
    상기 덴트가 제거되도록 상기 제1확산 배리어층의 일부를 식각 제거하는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 제1확산 배리어층을 상기 제2리세스하는 단계는
    상기 제2부분이 제거된 상기 라이너의 상기 상단 부분이
    상기 제1확산 배리어층의 상기 제2리세스된 표면으로부터 돌출되도록 수행되는 반도체 장치 제조 방법.
  14. 제1항에 있어서,
    상기 제2확산 배리어층을 형성하는 단계는
    상기 라이너의 상기 제2부분이 제거된 상기 제1관통 비아의 상기 단부를 덮도록 연장되는 초기 제2확산 배리어층을 형성하는 단계; 및
    상기 제1관통 비아의 상기 단부의 상면이 드러나도록 상기 초기 제2확산 배리어층을 평탄화하는 단계를 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 제1관통 비아는
    구리(Cu)를 포함하는 관통 비아 바디; 및
    상기 관통 비아 바디를 덮는 측면 배리어층(side barrier)을 포함하고,
    상기 초기 제2확산 배리어층을 평탄화하는 단계는
    상기 측면 배리어층의 일부 부분을 제거하여 상기 관통 비아 바디의 상면이 드러내도록 수행되는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 측면 배리어층은
    탄탈륨(Ta)층 또는 탄탈륨 질화물(TaN)층을 포함하는 반도체 장치 제조 방법.
  17. 제1항에 있어서,
    상기 제2확산 배리어층은
    실리콘 질화물(Si3N4)을 포함하는 반도체 장치 제조 방법.
  18. 제1항에 있어서,
    상기 제2확산 배리어층은
    상기 제1확산 배리어층과 실질적으로 동일한 유전 물질을 포함하는 반도체 장치 제조 방법.
  19. 제1항에 있어서,
    상기 제1리세스를 수행하기 이전에,
    상기 제1반도체 기판의 상기 제1리세스가 수행되는 표면에 반대되는 다른 표면에 상기 제1관통 비아에 전기적으로 연결되는 배선층을 형성하는 단계; 및
    상기 배선층에 전기적으로 연결되는 제2도전성 범프를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  20. 제1항에 있어서,
    상기 라이너는
    상기 제2확산 배리어층과 다른 유전 물질을 포함하고,
    상기 다른 유전 물질은 실리콘 산화물(SiO2)을 포함하는 반도체 장치 제조 방법.
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