TWI807331B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI807331B
TWI807331B TW110119919A TW110119919A TWI807331B TW I807331 B TWI807331 B TW I807331B TW 110119919 A TW110119919 A TW 110119919A TW 110119919 A TW110119919 A TW 110119919A TW I807331 B TWI807331 B TW I807331B
Authority
TW
Taiwan
Prior art keywords
bonding
layer
semiconductor
semiconductor wafer
stack
Prior art date
Application number
TW110119919A
Other languages
English (en)
Other versions
TW202240651A (zh
Inventor
高敏峰
楊敦年
劉人誠
林杏芝
李政勳
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202240651A publication Critical patent/TW202240651A/zh
Application granted granted Critical
Publication of TWI807331B publication Critical patent/TWI807331B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05007—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/32146—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體結構及其製造方法。半導體結構包括頂層、底層及中間層。底層包括在第一半導體基板上方的第一內連線結構及在第一內連線結構上方的第一正面接合結構。中間層介於頂層與底層之間並與其電性耦合。中間層包括在第二半導體基板上方的第二內連線結構、介於頂層與第二內連線結構之間的第二正面接合結構及介於第二半導體基板與第一正面接合結構之間的背面接合結構。第二正面接合結構的接合特徵包括與第二內連線結構接觸的第一接合通孔、在第一接合通孔上方的第一接合接點及在第一接合接點的底部與第一接合通孔的頂部之間的阻障層介面。

Description

半導體結構及其製造方法
本發明的實施例是有關於一種半導體結構及其製造方法，更具體而言，是有關於一種包括三維積體電路晶粒堆疊的半導體結構及其製造方法。
由於各種零組件(例如電晶體、二極體、電阻器、電容器等)的積集度不斷在提高，半導體產業正經歷快速發展。積集度的提高多半歸功於最小特徵尺寸的不斷縮減，這樣的發展使得固定區域中所能積集的零組件數量增加了。然而，由於製程上的限制，持續縮減最小特徵尺寸變得越來越困難。為了進一步提高電路密度，半導體產業一直在研究具有多個彼此堆疊並接合的積體電路(integrated circuit，IC)晶粒的三維(three-dimensional，3D)IC。隨著越來越多的IC晶粒接合在一起，用來形成可靠半導體結構的堆疊及接合技術正面臨製造上的挑戰。
根據一些實施例，一種半導體結構包括頂層、底層及中間層。底層包括在第一半導體基板上方的第一內連線結構以及在第一內連線結構上方的第一正面接合結構。中間層插設在頂層與底層之間並電性耦合至頂層及底層。中間層包括在第二半導體基板上方的第二內連線結構、插設在頂層與第二內連線結構之間的第二正面接合結構以及插設在第二半導體基板與底層的第一正面接合結構之間的背面接合結構。第二正面接合結構的第一接合特徵包括與第二內連線結構接觸的第一接合通孔、在第一接合通孔上方的第一接合接點以及位於第一接合接點的底部與第一接合通孔的頂部之間的阻障層介面。
根據一些實施例，一種半導體結構包括第一堆疊以及在第一堆疊下方並電性耦合至第一堆疊的第二堆疊。第二堆疊包括第一層及第二層，其中第二層插設在第一堆疊與第一層之間並電性耦合至第一堆疊及第一層。第一層包括在第一半導體基板上方的第一內連線結構。第二層包括在第二半導體基板上方的第二內連線結構以及延伸穿過第二半導體基板的第一貫通基板通孔。第一貫通基板通孔包括第一端及第二端，其中第一端接合至第一層的第一內連線結構的第一金屬圖案，而第二端落在第二內連線結構的第二金屬圖案上。
根據一些實施例，一種半導體結構的製造方法包括至少以下步驟。提供第一半導體晶圓，其中第一半導體晶圓包括在第一半導體基板上方的背面接合結構、在第一半導體基板下方的第 一內連線結構以及連接至第一內連線結構的內連線層的接合通孔。將第二半導體晶圓接合至第一半導體晶圓以形成接合晶圓，其中第二半導體晶圓包括第二半導體基板、接合至第一半導體晶圓的背面接合結構的第一正面接合結構以及插設在第二半導體基板與第一正面接合結構之間的第二內連線結構。對接合晶圓進行修整。在進行去除之後，在第一半導體晶圓的接合通孔上形成接合接點，以形成第一半導體晶圓的第二正面接合結構。
10、20、30、40、45:半導體結構
10D、20D、30D、40D、45D:晶粒堆疊
10R:重分佈結構
10RD:鈍化層
10RL:導電圖案
10RV:導電通孔
10T:導電端子
45E、123E:側壁
45L:凸緣
50:臨時載體
51:臨時黏著層
101、201、201’:半導體基板
101B、201B:背面
101B’:薄化後的背面
101F、201F:正面
101H、101H’、TH4、TH5:厚度
101IW、1061IW:內側壁
102、202:半導體元件
103:隔離區域
104、204、204’:內連線結構
105、205:背面貫通基板通孔
105A:第一部分
105AS:漸縮側壁
105B:第二部分
105BS1:上側壁
105BS2:下側壁
105M、106M、1071M、1072M、1073M、2042M、2071M、2072M、2073M、3071M、3072M、3073M、5071M、5072M、5072M’、5073M、TMS:主表面
105MW、105NW、1072BW、TMW、TMW1、TMW2:橫向尺寸
106、1042、2042:介電層
107:背面接合結構
207、207’、307、507:正面接合結構
1000:方法
1041、2041:內連線層
1061、2071A、3071A:第一介電子層
1062、2071B、3071B:第二介電子層
1071、1071’、2071、3071、5071:接合介電層
1071A:介電子層
1071B、2071D、3071D:接合膜
1072、2072、3072、5072、5072’:接合特徵
1072BS:底表面
1073、2073、3073、5073:虛設特徵
1101、1102、1103、1201~1202、1301、1302、1303:步驟
2071C、3071C:第三介電子層
2072C、3072B、3072C:接合接點
3072VT:頂表面
A、B、C、D、E:虛線框
BB4、BB41:背面接合表面
BI、BI12、BI34、BI45、BI451:接合介面
BM、CB、VB:阻障材料
BMI:阻障材料介面
BV0、V0:金屬通孔
CC、VC:導電材料
DM:介電材料
EP:邊緣部分
FB5、FB51:正面接合表面
M0、TM:金屬圖案
SL:犧牲層
SP1:半導體封裝件
SP11:第一封裝組件
SP12:第二封裝組件
SP13:外部端子
T123、T123’:第一堆疊
T12’、T451’、T45’:經修整的晶圓
T1’、T2’、T3’、T4、T42、T5、T51:半導體晶圓
T21、T3、T31、T41:層
T42’、T4’、T51’、T5’:修整後的半導體晶圓
T45、T445、T450、T451:第二堆疊
VO1、VO2:開口
VO3、VO4:溝槽
圖1A~1J是示出根據一些實施例的包括正面至背面接合介面的半導體結構的製造方法中各個階段的剖面示意圖。
圖2A是示出根據一些實施例的在圖1E中描繪的虛線框A的放大剖面示意圖。
圖2B是示出根據一些實施例的在圖1F中描繪的虛線框B的放大剖面示意圖。
圖2C是示出根據一些實施例的在圖1I中描繪的虛線框C的放大剖面示意圖。
圖3是示出根據一些實施例的包括正面至背面接合介面的半導體結構的剖面示意圖。
圖4A~4D是示出根據一些實施例的包括正面至背面接合介面的半導體結構的製造方法中各個階段的剖面示意圖。
圖5A是示出根據一些實施例的在圖4B中描繪的虛線框D的放大剖面示意圖。
圖5B~5C是示出根據一些實施例的在圖4B中描繪的虛線框D中的變化的放大剖面示意圖。
圖6A~6D是示出根據一些實施例的包括正面至正面接合介面的半導體結構的製造方法中各個階段的剖面示意圖。
圖7是示出根據一些實施例的在圖6A中描繪的虛線框E的放大剖面示意圖。
圖8A~8B是示出根據一些實施例的包括正面至正面接合介面的半導體結構的製造方法中各個階段的剖面示意圖。
圖9是示出根據一些實施例的半導體結構的應用的剖面示意圖。
圖10是示出根據一些實施例的用於製造半導體結構的方法的流程圖。
以下揭露內容提供諸多不同的實施例或實例，用於實施本揭露的不同特徵。下文闡述構件及排列的具體實例以簡化本揭露。當然，這些僅為範例，其目的不在於限制本揭露範圍。舉例而言，在以下說明中第一特徵形成於第二特徵「之上」或形成於第二特徵「上」，可包括第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括第一特徵與第二特徵之間形成有額外特徵使得 所述第一特徵與所述第二特徵不直接接觸的實施例。另外，本揭露可在各個範例中重複使用元件編號及/或字母。這樣的重複是為了簡化及清晰描述本揭露，而非用以限定各種實施例及/或配置之間的關係。
此外，為了方便說明，本文中可能使用例如「位於...之下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」等空間相對性用語來描述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對性用語亦涵蓋裝置在使用或操作中的不同定向。設備可以具有其他定向(旋轉90度或處於其他定向)，其所使用的空間相對性描述語亦可用同樣的方式解讀。
本揭露也可以包括其他特徵及製程。舉例來說，可以包括測試結構以輔助3D封裝或3DIC設備的驗證測試。舉例來說，測試結構可以包括形成在重分佈層中或基板上的測試墊，測試墊可以用來測試3D封裝或3DIC，使用探針及/或探針卡等。驗證測試可以在中間結構以及最終結構上進行。另外，本文中所揭露的結構及方法可以與結合了已知良好晶粒的中間驗證的測試方法合併使用，以提高良率並降低成本。
圖1A~1J是示出根據一些實施例的包括正面至背面接合介面的半導體結構的製造方法中各個階段的剖面示意圖，圖2A是示出根據一些實施例的在圖1E中描繪的虛線框A的放大剖面示意圖，圖2B是示出根據一些實施例的在圖1F中描繪的虛線框B的 放大剖面示意圖，圖2C是示出根據一些實施例的圖1I中描繪的虛線框C的放大剖面示意圖。應該理解的是，以下所描述的在晶圓級執行的製程步驟僅是示例，其目的並不在於限制本揭露的範圍。
參照圖1A，提供半導體晶圓T4”。在一些實施例中，半導體晶圓T4”包括具有正面101F及背面101B的半導體基板101。半導體基板101的材料可以是(或包括)元素型半導體(例如晶體、多晶或非晶結構中的矽或鍺等)、化合物半導體(例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等)、合金半導體(例如矽鍺(SiGe)、磷化砷鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)等)、上述材料的組合或其他合適的材料。在一些實施例中，半導體基板101包括多層半導體、絕緣層覆半導體(semiconductor-on-insulator，SOI)(例如絕緣層覆矽或絕緣層覆鍺)等。
在一些實施例中，可以將多個半導體元件102(例如電晶體、二極體、電阻器、電容器等)佈置在半導體基板101的正面101F。半導體元件102可以使用前段製程(front-end of line，FEOL)製造技術來形成。另外，可以在半導體基板101的正面101F形成多個隔離區域103，用以將相鄰區域彼此電性隔離。隔離區域103可以是或可以包括介電材料(例如氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃、上述材料的組合等)。在一些實施例 中，隔離區域103被稱為淺溝渠隔離區(shallow trench isolator，STI)。應該理解的是，半導體元件102及隔離區域103僅是示例，半導體元件102及隔離區域103的位置及數量並不構成對本揭露範圍的限制。作為另一種選擇，隔離區域103可被省略。
繼續參照圖1A，內連線結構104設置在半導體基板101的正面101F上。內連線結構104可以使用後段製程(back-end of line，BEOL)製造技術來形成，並且可以電性耦合至半導體元件102。舉例來說，層間介電(inter-layer dielectric，ILD)層可以形成在正面101F上，用以覆蓋半導體元件102。另外，包括金屬圖案及通孔的任意數量的金屬間介電(inter-metal dielectric，IMD)層可以形成在層間介電層上。在一些實施例中，內連線結構104包括嵌入在介電層1042中的多個內連線層1041。介電層1042可以包括氧化物、極低k介電材料、低k介電材料等中的一種或多種。內連線層1041可以包括導電材料，例如銅、鋁、鎢、上述材料的組合等。內連線層1041可以包括交替地堆疊在介電層1042中的多個金屬圖案(例如接墊及接線)及金屬通孔。在一些實施例中，內連線層1041包括嵌入在介電層1042中並緊鄰金屬圖案設置的虛設金屬圖案(未示出)。
在一些實施例中，金屬圖案的尺寸可以隨著與半導體基板101的距離增加而增大。舉例來說，在底層(例如靠近半導體基板101)的金屬圖案M0比在頂層(例如遠離半導體基板101)的金屬圖案TM薄。金屬通孔的尺寸也可以隨著與半導體基板101 的距離增加而增大。在一些實施例中，位於相同層的一些金屬通孔具有不同的尺寸。舉例來說，形成在金屬圖案M0上的金屬通孔BV0的尺寸大於形成在相同層上的金屬通孔V0的尺寸。作為另一種選擇，金屬通孔(BV0及V0)可具有相似尺寸。金屬通孔BV0及下方的金屬圖案M0可以對應於隔離區域103，用以連接隨後形成的貫通基板通孔。金屬通孔可以具有漸縮的形狀，並且沿著從正面101F延伸到背面101B的厚度方向逐漸變窄。作為另一種選擇，金屬通孔可以具有大體上垂直的側壁。
仍然參照圖1A，根據一些實施例，多個接合通孔3072V可以形成在內連線層1041的最上層的金屬圖案TM上。在一些實施例中，接合通孔3072V是被在介電層1042上方的第一介電子層3071A所覆蓋。各個接合通孔3072V可以包括導電材料VC及作為導電材料VC底襯的阻障材料VB。阻障材料VB可以使導電材料VC與第一介電子層3071A分離。在一些實施例中，第一介電子層3071A的材料類似於下方的介電層1042。在一些實施例中，第一介電子層3071A的材料可以包括氧化物材料(例如氧化矽)、氮化物材料(例如氮化矽)、其他合適的材料(例如碳化矽、氮氧化矽等)等。導電材料VC可以包括銅或銅合金，但是也可以使用其他合適的導電材料，例如鋁、金、銀、上述材料的組合等作為替代。阻障材料VB可以具有導電性，並且位於金屬圖案TM與上方的導電材料VC之間以及位於導電材料VC與第一介電子層3071A之間。舉例來說，阻障材料VB包括但不限於鉭(Ta)、氮 化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、氮化鋁(AlN)、上述材料的組合等。
繼續參照圖1A中的放大圖，接合通孔3072V的形成可以包括至少以下步驟。舉例來說，可以使用微影蝕刻製程或其他合適的技術將多個通孔開口VO1形成在第一介電子層3071A中，用以暴露出金屬圖案TM的至少一部分使其可以被接觸。接下來，可以將阻障材料VB形成在第一介電子層3071A的定義出各個開口VO1的內側壁上，並且將阻障材料VB形成在被通孔開口VO1可接觸地暴露出來的金屬圖案TM的部分上，用來作為通孔開口VO1的底襯。隨後，可以在阻障材料VB上形成導電材料VC，用以填充通孔開口VO1。在一些實施例中，可以將晶種材料(未示出)沉積在阻障材料VB上，用以輔助導電材料VC的形成。隨後，可以使用例如化學機械研磨(chemical-mechanical polishing，CMP)製程、蝕刻製程或任何合適的技術來去除通孔開口VO1以外的導電材料VC及下方的阻障材料VB。應該注意的是，為了方便說明，其他附圖中省略了接合通孔3072V的阻障材料及晶種材料。
在一些實施例中，接合通孔3072V是接合特徵的一部分，而覆蓋接合通孔3072V的第一介電子層3071A是接合介電層的一部分(例如參照圖1I)。作為另一種選擇，可以不在這個階段形成接合通孔3072V，而是在將半導體晶圓T4”接合至另一個晶圓之後才形成接合通孔3072V。在形成接合通孔3072V之後，可以在第一介電子層3071A上形成介電材料DM，用以覆蓋接合通 孔3072V。介電材料DM可以是單層或包括多個子層。在一些實施例中，介電材料DM包括多個子層，這些子層在隨後的製程中會被形成為接合介電層。應該注意的是，本文所示的介電材料DM僅是示例，介電材料DM的子層數量並不構成對本揭露範圍的限制。在這個階段，可以將接合通孔3072V埋設在介電材料(例如DM及3071A)中。在一些實施例中，可以將犧牲層SL形成在介電材料DM上作為保護，犧牲層SL可以在隨後的製程中移除。犧牲層SL可以由包括氮氧化矽、氮化矽等的聚合物製成。作為另一種選擇，可以省略犧牲層SL及/或介電材料DM。
參照圖1B，同時繼續參照圖1A，可以將半導體晶圓T4”貼附至臨時載體50，並且可以薄化半導體基板101。在一些實施例中，在將半導體晶圓T4”貼附至臨時載體50之後，內連線結構104面向臨時載體50，而半導體基板101的背面101B朝上以進行背面處理。臨時載體50的材料可以包括玻璃、金屬、陶瓷、矽、塑料、上述材料的組合、上述材料的多層或可以在後續製程中為半導體晶圓T4”提供結構支撐的其他合適材料。在一些實施例中，將半導體晶圓T4”貼附至臨時載體50的步驟包括將犧牲層SL接合至形成在臨時載體50上的臨時黏著層51。臨時黏著層51可以是或可以包括聚合物層、紫外線固化層及/或其他合適的臨時黏著劑。作為另一種選擇，可以省略臨時黏著層51。
在一些實施例中，在將半導體晶圓T4”接合至臨時載體50之後，針對半導體基板101的背面101B進行薄化製程(例如 CMP、研磨、蝕刻、上述製程的組合及/或其他適用的製程)。在一些實施例中，半導體基板101的厚度從700μm以上的厚度101H減小到大約0.5μm至10μm之間的範圍內的厚度101H’。半導體基板101的薄化可以用於減小隨後形成的與內連線層1041電性連接的貫通基板通孔的長度，從而提高性能。
參照圖1C，可以形成多個背面貫通基板通孔(back-side through substrate via，BTSV)105，用以電性耦合至內連線結構104。在一些實施例中，背面貫通基板通孔105落在直接連接至金屬通孔BV0的金屬圖案M0上。在一些實施例中，背面貫通基板通孔105的形成包括形成晶種材料層(例如TiN/Cu、TaN/Cu等)，然後鍍覆導電材料層(例如銅、鋁、合金、上述材料的組合等)在晶種材料層上。在正面101F形成有隔離區域103的一些實施例中，每個背面貫通基板通孔105穿透半導體基板101並且穿過其中一個隔離區域103，以進一步延伸到介電層1042中並落在金屬圖案M0上。應該理解的是，取決於電路設計，背面貫通基板通孔105可以物理地連接至在任何層上的金屬圖案，背面貫通基板通孔105亦可採用其他配置。
在一些實施例中，在形成背面貫通基板通孔105之前，可在半導體基板101薄化後的背面101B’上形成介電層106，用以橫向覆蓋隨後形成的背面貫通基板通孔105。舉例來說，將第一介電子層1061沉積在薄化後的背面101B’上，然後可以將第二介電子層1062形成在第一介電子層1061上，其中第一介電子層1061 及第二介電子層1062是使用不同絕緣材料製成。舉例來說，第一介電子層1061可以包括氧化鋁、氧化鈦、氧化鉭、氧化鉿、氧化鋯等，而第二介電子層1062可以包括氧化矽、氮化矽、碳化矽、氮氧化矽及/或其他合適的材料。應該注意的是，這裡僅示出介電層106的兩個子層作為示例，介電層106可以是單層或包括兩個以上的子層。
在一些實施例中，第二介電子層1062的一部分沿著下方的第一介電子層1061的內側壁1061IW延伸至半導體基板101的各個貫通孔，用以將隨後形成的背面貫通基板通孔105與半導體基板101分離。第二介電子層1062覆蓋半導體基板101的內側壁101IW的部分可以作為介電阻障襯層，用以防止隨後形成的背面貫通基板通孔105的導電材料(例如銅)擴散到半導體基板101中。
繼續參照圖1C，各個背面貫通基板通孔105的至少一部分可以被介電層106暴露出來，使其可以被接觸。舉例來說，背面貫通基板通孔105的主表面105M與介電層106的主表面106M(例如第二介電子層1062的頂表面)大體上齊平。各個背面貫通基板通孔105的主表面105M的橫向尺寸(例如寬度或直徑)105MW可以在大約0.05μm至大約10μm的範圍內。橫向尺寸105MW可以大於連接至金屬圖案的底表面的橫向尺寸105NW。在一些實施例中，各個背面貫通基板通孔105包括第一部分105A及連接到第一部分105A的第二部分105B，其中第一部分105A從半 導體基板101的薄化後的背面101B’突出，而第二介電子層1062則插設在第二部分105B與半導體基板101之間。
在一些實施例中，第一部分105A具有漸縮側壁105AS，使得第一部分105A的橫向尺寸(例如寬度或直徑)從介電層106到減小半導體基板101的薄化後的背面101B’。在一些實施例中，第一部分105A的橫向尺寸由從主表面105M的橫向尺寸105MW到虛擬表面的橫向尺寸的斜率向內漸縮，其中所述虛擬表面位於薄化後的背面101B’所在的平面上。在一些實施例中，從剖視圖來看，漸縮側壁105AS具有連續的彎曲形狀。作為另一種選擇，從剖視圖來看，第一部分105A的漸縮側壁105AS具有但不限於幾何多邊形狀。第二部分105B可以具有連接到漸縮側壁105AS的上側壁105BS1以及連接到上側壁105BS1的下側壁105BS2。在一些實施例中，第二介電子層1062覆蓋上側壁105BS1的部分比第二介電子層1062覆蓋下側壁105BS2的部分厚。舉例來說，第二部分105B的上部(例如對應於上側壁105BS1)的橫向尺寸大體上小於第二部分105B的下部(例如對應於下側壁105BS2)的橫向尺寸，其中下部的橫向尺寸大體上小於第一部分105A的橫向尺寸105MW。應該注意的是，為了方便說明，背面貫通基板通孔105有所簡化，並且其他附圖中省略了第二介電子層1062插設在背面貫通基板通孔105及半導體基板101之間的部分。
參照圖1D，可以在介電層106及背面貫通基板通孔105上形成背面接合結構107。舉例來說，背面接合結構107包括接合 介電層1071及被接合介電層1071橫向覆蓋的多個接合特徵1072，其中接合特徵1072與背面貫通基板通孔105物理及電性接觸。接合介電層1071可以包括單一介電材料或包括不止一個介電子層。舉例來說，可以在介電層106上形成介電子層1071A，並且在介電子層1071A上形成接合膜1071B。介電子層1071A及接合膜1071B的材料可以是或可以包括氧化矽、氮氧化矽、氮化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、上述材料的組合及/或任何合適的介電材料。在一些實施例中，介電子層1071A及接合膜1071B是由不同的材料製成。應該注意的是，這裡示出包括兩個子層的接合介電層1071作為示例，子層的數量並不構成對本揭露範圍的限制。
背面接合結構107的接合特徵1072可以透過任何合適的形成製程(例如微影蝕刻、鑲嵌等)來形成，並且可以使用合適的導電材料，例如銅、鋁、金屬合金、上述材料的組合等來形成。在一些實施例中，接合特徵1072的形成涉及單鑲嵌製程，其中一次形成一個金屬層。舉例來說，可以使用圖案化罩幕層(未示出，例如光阻)在接合介電層1071中形成多個孔，其中圖案化罩幕層是形成在接合介電層1071上並且具有定義出孔的開口。接下來，可以使用導電材料填充接合介電層1071的孔，然後執行平坦化製程(例如CMP、研磨、蝕刻等)來將接合介電層1071的主表面 1071M上的過量材料去除，以形成接合特徵1072。
在一些實施例中，接合特徵1072的主表面1072M被接合介電層1071暴露出來，使其可以被接觸，而且接合特徵1072的主表面1072M可以與接合介電層1071的主表面1071M(例如接合膜1071B的頂表面)大體上齊平。在一些實施例中，各個接合特徵1072具有從接合膜1071B到介電子層1071A在厚度方向上傾斜的側壁。作為另一種選擇，接合特徵1072具有大體上垂直的側壁。在一些實施例中，各個接合特徵1072具有被接合膜1071B橫向覆蓋的頂部以及被介電子層1071A橫向覆蓋的底部。
繼續參照圖1D，接合特徵1072藉由背面貫通基板通孔105及內連線結構104電性耦合至半導體元件102。舉例來說，各個接合特徵1072的底表面1072BS可以與對應的背面貫通基板通孔105的主表面105M物理接觸。在一些實施例中，各個接合特徵1072的底表面1072BS是設置在對應的背面貫通基板通孔105的主表面105M內。接合特徵1072與下方的背面貫通基板通孔105的接觸面積可以等於接合特徵1072的底表面1072BS的表面積。舉例來說，各個接合特徵1072的底表面1072BS的橫向尺寸(例如寬度或直徑)1072BW小於對應的背面貫通基板通孔105的主表面105M的橫向尺寸105MW。在一些實施例中，未連接至接合特徵1072的各個背面貫通基板通孔105的主表面105M的外圍可以被介電子層1071A物理地覆蓋。作為另一種選擇，接合特徵1072的橫向尺寸1072BW可以大體上等於或大於對應的背面貫通基板 通孔105的橫向尺寸105MW。
仍然參照圖1D，背面接合結構107包括多個虛設特徵1073，設置在介電層106上並且被接合介電層1071橫向覆蓋。虛設特徵1073可以不具有電性功能，並且可以是電性浮置的。舉例來說，各個虛設特徵1073包括被接合膜1071B橫向覆蓋的頂部、被介電子層1071A橫向覆蓋的底部以及物理地連接至第二介電子層1062的底表面。虛設特徵1073可以由導電材料，例如銅、鋁、金屬合金、上述材料的組合等來製成。在一些實施例中，虛設特徵1073及接合特徵1072是由相同材料製成，並且可以在同一步驟中形成。虛設特徵1073的配置可以減輕與負載效應(loading effect)相關的不利影響，從而提高接合特徵1072的臨界尺寸的均勻性。舉例來說，虛設特徵1073可以提高整個背面接合結構107的金屬密度及圖案規則性。
虛設特徵1073的主表面1073M可以被接合介電層1071暴露出來，使其可以被接觸，而且虛設特徵1073的主表面1073M與接合介電層1071的主表面1071M及接合特徵1072的主表面1072M大體上齊平。在一些實施例中，虛設特徵1073有助於與另一個半導體晶圓(例如T5”)接合的製程。這些主表面(例如1071M、1072M及1073M)可以被共同地視為半導體晶圓T4”的背面接合表面BB4。作為另一種選擇，可以省略虛設特徵1073。另外，也可以針對本揭露的實施例的背面接合結構107進行多種變化及/或修改。
參照圖1E，提供半導體晶圓T5”，用以接合至半導體晶圓T4”。舉例來說，半導體晶圓T5”包括在正面201F上形成有半導體元件202的半導體基板201、形成在半導體基板201的正面201F上並且電性耦合至半導體元件202的內連線結構204以及形成在內連線結構204上的正面接合結構207。半導體晶圓T5”可以(或可以不)包括形成在半導體基板201的正面201F的隔離區域(未標記)。半導體晶圓T5”的部分組件(例如半導體基板201、半導體元件202及內連線結構204)可以類似於半導體晶圓T4”的組件(例如半導體基板101、半導體元件102及內連線結構104)。為了簡潔起見，將不再重複描述這些組件。
在一些實施例中，正面接合結構207是形成在金屬圖案TM的主表面TMS及介電層2042的主表面2042M上。正面接合結構207可以包括接合介電層2071及被接合介電層2071橫向覆蓋的多個接合特徵2072。接合介電層2071可以包括形成在內連線結構204的介電層2042上的第一介電子層2071A。第二介電子層2071B、第三介電子層2071C及接合膜2071D可以依序地形成在第一介電子層2071A上。在一些實施例中，第二介電子層2071B包括具有與第一介電子層2071A及第三介電子層2071C不同性質的介電材料，例如氮化物或氮氧化物。在這種情況下，第二介電子層2071B可以作為蝕刻停止層。在一些實施例中，接合膜2071D具有與半導體晶圓T4”的接合膜1071B類似的材料。應該注意的是，這裡僅示出接合介電層2071的四個子層作為示例，接合介電 層2071可以是單層或具有任意數量的子層。
繼續參照圖1E，正面接合結構207的各個接合特徵2072可以包括接合通孔2072V及連接至接合通孔2072V的接合接點2072C。在一些實施例中，接合特徵2072的主表面2072M被接合介電層2071暴露出來，使其可以被接觸，而且接合特徵2072的主表面2072M可以與接合介電層2071的主表面2071M大體上齊平。接合通孔2072V可以在內連線層2041的最外層與金屬圖案TM電性接觸及物理接觸。在一些實施例中，與半導體晶圓T5”的接合特徵2072相比，半導體晶圓T4”的各個接合特徵1072僅具有與對應的背面貫通基板通孔105直接接觸的接合接點，並且省略了接合通孔。
繼續參照圖1E，同時參照圖2A，接合特徵2072的形成可以涉及雙鑲嵌製程(例如先形成通孔的雙鑲嵌製程或先形成溝槽的雙鑲嵌製程)。舉例來說，可以在內連線結構204上依序形成多個介電材料，然後使用兩個圖案化罩幕層(未示出，例如光阻)來去除部分的介電材料，其中一個圖案化罩幕層具有定義出通孔的開口，而另一個圖案化罩幕層具有定義出溝槽的開口，上述溝槽分別與個別通孔連通。舉例來說，可以在第一介電子層2071A中形成通孔開口VO2，並且在第二介電子層2071B、第三介電子層2071C及接合膜2071D的堆疊中形成溝槽VO3。接下來，將阻障材料BM(例如類似於圖1A中描述的阻障材料VB)形成在定義出個別通孔開口及溝槽的介電材料的內側壁上，並且將阻障材 料BM形成在被通孔開口及溝槽可接觸地暴露出來的金屬圖案TM的部分上。接下來，可以在阻障材料BM上沉積導電材料CM(例如類似於圖1A中描述的導電材料CC)，用以填充通孔開口及溝槽。可以選擇性地沉積晶種材料(未示出)在阻障材料BM上，用以輔助導電材料CM的形成。隨後，可以使用例如CMP、蝕刻或任何合適的技術來去除溝槽以外的導電材料CM及下方的阻障材料BM。應該注意的是，為了方便說明，其他附圖中省略了阻障材料及晶種材料。
在一些實施例中，可以藉由相同的步驟並使用相同的材料來形成接合通孔2072V及上方的接合接點2072C。因此，在接合通孔2072V的頂表面與接合接點2072C的底表面之間可能沒有形成可見的介面。在一些實施例中，接合通孔2072V具有漸縮側壁。舉例來說，接合通孔2072V從正面201F到背面201B在厚度方向上漸縮。在一些實施例中，各個接合特徵2072的接合接點2072C具有大於對應的接合通孔2072V的尺寸。接合接點2072C可以具有沿著與接合通孔2072V相同的方向傾斜的漸縮側壁。作為另一種選擇，接合通孔2072V及/或接合接點2072C可具有大體上垂直的側壁。
仍然參照圖1E，正面接合結構207可以包括多個虛設特徵2073，虛設特徵2073不具有電性功能，並且可以電性浮置在半導體晶圓T5”中。在一些實施例中，虛設特徵2073在形成接合特徵2072的接合接點2072C的相同步驟中形成，並且可以具有與接 合接點2072C的截面輪廓相似的截面輪廓。虛設特徵2073的主表面2073M可以與接合介電層2071的主表面2071M及接合特徵2072的主表面2072M大體上齊平。這些主表面(例如2071M、2072M及2073M)可以被共同地視為半導體晶圓T5”的正面接合表面FB5。
參照圖1F，同時參照圖2B所示的放大圖，可以使用接合製程將半導體晶圓T4”及半導體晶圓T5”垂直地耦合在一起以形成接合晶圓T45”。如圖2B的放大圖所示，接合特徵2072與接合特徵1072之間的差異包括：接合特徵2072具有接合通孔2072V，而接合特徵1072不具有接合通孔。藉由省略接合特徵1072中的接合通孔，可以減少用於形成接合特徵的圖案化罩幕層的數量，並且可以簡化製程。
在一些實施例中，為了促進接合製程，可以應用表面準備步驟(例如去除製程、活化製程、清潔製程等)來準備半導體晶圓T5”的正面接合表面FB5及半導體晶圓T4”的背面接合表面BB4。應該理解的是，接合表面應盡可能清潔，從而在兩個晶圓之間形成高品質的接合。在一些實施例中，表面準備步驟是用於去除金屬特徵(例如1072、1073、2072及2073)上的一部分或全部氧化物材料。在表面準備步驟之後，可以將半導體晶圓T5”的正面接合結構207的正面接合表面FB5接合到半導體晶圓T4”的背面接合結構107的背面接合表面BB4。
可以藉由將半導體晶圓T5”的接合特徵2072與半導體晶 圓T4”的接合特徵1072對準的方式來實現接合。半導體晶圓T5”的虛設特徵2073及接合介電層2071可以分別與半導體晶圓T4”的虛設特徵1073及接合介電層1071進行對準。應該理解的是，製程偏差可能造成晶圓對準上的偏移。在對準之後，可以將半導體晶圓T5”放置在半導體晶圓T4”上並與半導體晶圓T4”直接接觸。當接合介電層2071的主表面2071M與接合介電層1071的主表面1071M物理接觸時，這些接合介電層(1071及2071)被預先接合。在預先接合之後，接合特徵2072及虛設特徵2073可以分別與對應的接合特徵1072及對應的虛設特徵1073物理接觸。
在一些實施例中，在預先接合半導體晶圓(T4”及T5”)之後，可以進行用於介電接合及金屬接合的處理，以在接合介面BI45處形成鍵結。這些鍵結可以包括介電質對介電質鍵結(例如氧化物對氧化物鍵結)及金屬對金屬鍵結(例如銅對銅鍵結)。在一些實施例中，也可以在接合介面BI45處形成金屬對介電質鍵結(例如銅對氧化物鍵結)。在進行半導體晶圓(T4”及T5”)的接合之後，接合特徵(1072及2072)可以在接合晶圓T45”中提供垂直及電性連接。虛設特徵(1073及2073)接合在一起，並且可以電性浮置在接合晶圓T45”中。
參照圖1G及圖1H，可以去除臨時載體50、臨時黏著層51及犧牲層SL，而且也可以去除接合晶圓T45”的邊緣部分EP。舉例來說，可以藉由任何合適的方法(例如研磨、蝕刻、剝離、上述方法的組合等)將臨時載體50、臨時黏著層51及犧牲層SL 從半導體晶圓T4”中去除，從而暴露出半導體晶圓T4”的介電材料DM，使其可以被接觸。在一些實施例中，可以將接合晶圓T45”上下翻轉以進行去除製程，而半導體晶圓T5”可以在這些製程中提供支撐。由於半導體晶圓T4”的半導體基板101已經經過薄化處理，因此半導體晶圓T5”的厚度TH5可以比半導體晶圓T4”的厚度TH4厚。在一些實施例中，半導體晶圓T5”的厚度TH5在約500μm至約900μm的範圍內，而半導體晶圓T4”的厚度TH4在約0.5μm至約10μm的範圍內。
繼續參照圖1H，可以使用修整製程(trimming process)來去除接合晶圓T45”的邊緣部分EP，以形成包括修整後的半導體晶圓T4’及修整後的半導體晶圓T5’的經修整的晶圓T45’。在一些實施例中，修整製程是在去除臨時載體50、臨時黏著層51及犧牲層SL的相同步驟中執行。修整製程可以利用合適的手段(例如蝕刻、雷射光束、切割刀具等)來去除邊緣部分EP。修整邊緣部分EP的原因之一是為了去除缺陷區域。舉例來說，在接合(及/或薄化)之後，在晶圓邊緣處可能會發生缺陷(例如碎裂、破裂、脫層等)，而這些缺陷可能導致隨後的製程效率低下或引起良率問題。這些缺陷可以藉由執行修整製程以去除晶圓邊緣來進行處理。
在一些實施例中，在去除接合晶圓T45”的邊緣部分EP之後，經修整的晶圓T45’沿著被修整且連續的側壁45E具有凸緣45L。凸緣45L可以包括修整後的半導體晶圓T5’的半導體基板201的底緣。取決於修整深度，凸緣45L可包括在半導體基板201上 方的材料。作為另一種選擇，可以去除接合晶圓的所有邊緣部分，使得經修整的晶圓不具有凸緣。應該理解的是，修整深度及修整寬度可以根據要求進行調整，並不構成對本揭露範圍的限制。
參照圖1I及圖2C的放大圖，可以形成修整後的半導體晶圓T4’的正面接合結構307，用來進一步耦合至另一個結構。舉例來說，可以在接合通孔3072V上形成接合接點3072C，以形成被接合介電層3071橫向覆蓋的接合特徵3072。在一些實施例中，由於已經形成了接合通孔3072V，所以接合接點3072C的形成涉及單鑲嵌製程。舉例來說，可以去除部分的介電材料DM以形成多個溝槽VO4，這些溝槽VO4暴露出接合通孔3072V的頂表面3072VT，使其可以被接觸。各個溝槽還可以暴露出圍繞接合通孔3072V的頂表面3072VT的第一介電子層3071，使其可以被接觸。在一些實施例中，可以藉由形成具有定義出溝槽VO4的開口的圖案化罩幕層(未示出，例如光阻)、蝕刻介電材料DM以及去除圖案化罩幕層來形成溝槽VO4。
應該理解的是，當形成具有定義出溝槽VO4的開口的圖案化罩幕層時，可以進行旋塗製程，以在經修整的晶圓T45’上沉積一層罩幕材料。旋塗製程可能對罩幕材料的沉積層產生離心力，這可能導致沉積的罩幕材料以隆起(hump)的形式在圍繞經修整的晶圓T45’周圍的修整邊緣附近積聚。如果進行雙鑲嵌製程在經修整的晶圓上形成接合特徵，則需要具有不同開口的兩個圖案化罩幕層，其中這些開口定義出溝槽及通孔，因此，應當進行 至少兩次旋塗製程以形成兩層罩幕材料。這可能導致必須進一步處理沉積有罩幕材料層的經修整的晶圓T45’周緣，以便去除所述的隆起。在本實施例中，已經在先前階段形成了接合通孔3072V，因此，在此階段，可以使用單鑲嵌製程在經修整的晶圓T45’上形成接合特徵3072的接合接點3072C。在單鑲嵌製程中，可以進行一次旋塗製程以沉積罩幕材料層。與雙鑲嵌製程相比，在進行單鑲嵌製程期間所形成的隆起的厚度減小或是可以忽略不計，因此不需要進行額外的製程來去除隆起。藉此，可以簡化製程並且縮短製造時間。
繼續參照圖1I及圖2C，在介電材料DM包括多個子層的一些實施例中，在介電材料DM中形成溝槽VO4之後，形成接合介電層3071的第二介電子層3071B、第三介電子層3071C及接合膜3071D。舉例來說，在形成圖案化罩幕層之前，可以在介電材料DM上依序沉積額外的介電材料(例如接合膜3071D的材料及/或第三介電子層3071C的材料)，然後在額外的介電材料上形成圖案化罩幕層，隨後，對額外的介電材料及下方的介電材料DM進行蝕刻。在一些實施例中，第二介電子層3071B包括具有與第一介電子層3071A及第三介電子層3071C不同性質的介電材料，例如氮化物或氮氧化物。在這種情況下，第二介電子層3071B可以作為蝕刻停止層。在一些實施例中，接合膜3071D具有與背面接合結構107的接合膜1071B類似的材料。
仍然參照圖2C的放大圖，在形成溝槽VO4之後，可以 沉積阻障材料CB作為溝槽VO4的底襯。舉例來說，將阻障材料CB形成在介電堆疊的定義出各個溝槽VO4的內側壁上，並且將阻障材料CB形成在被溝槽VO4可接觸地暴露出來的對應接合通孔3072V的頂表面3072VT上。接下來，可以沉積導電材料CC以填充每個溝槽VO4。阻障材料CB及導電材料CC可以與接合通孔3072V的阻障材料VB及導電材料VC相同或相似。在一些實施例中，可以將晶種材料(未示出)沉積在阻障材料CB上，用以輔助導電材料CC的形成。隨後，可以去除溝槽VO4以外的導電材料CC及阻障材料CB以形成接合接點3072C。應該注意的是，為了方便說明，其他附圖中省略了阻障材料及晶種材料。如圖2C所示，由於接合通孔3072V及上方的接合接點3072B是在分開的兩個步驟中形成，所以阻障材料介面BMI在接合通孔3072V的頂部及接合接點3072B的底部之間。
繼續參照圖1I，正面接合結構307可以包括被接合介電層3071覆蓋的多個虛設特徵3073。舉例來說，虛設特徵3073不具有電性功能並且可以是電性浮置的。在一些實施例中，虛設特徵3073在形成接合特徵3072的接合接點3072C的相同步驟期間形成，並且可以具有與接合接點3072C的截面輪廓相似的截面輪廓。虛設特徵3073的主表面3073M可以與接合介電層3071的主表面3071M及接合特徵3072的主表面3072M大體上齊平。這些主表面(例如3071M、3072M及3073M)可以被共同地視為修整後的半導體晶圓T4’的背面接合表面BB4。
參照圖1J，並且繼續參照圖1I，提供包括晶粒堆疊10D的半導體結構10。舉例來說，晶粒堆疊10D包括彼此堆疊且彼此電性耦合的第一堆疊T123及第二堆疊T45。在一些實施例中，第一堆疊T123包括至少兩層，並且在相鄰的層之間形成接合介面BI。應該注意的是，第一堆疊T123中所包含的層的數量及接合介面BI的數量並不構成限制。第一堆疊T123中的接合介面BI可以類似於第二堆疊T45的接合介面BI45，或者可以類似於本揭露中其他地方描述的其他接合介面。應該注意的是，關於第一堆疊T123的細節並未在圖1J中示出，但是可以在與圖6D有關的實施例說明中找到。舉例來說，圖6D所示的第一堆疊T123的層T3的背面接合結構107接合到正面接合結構307以形成接合介面BI34。作為另一種選擇，第一堆疊T123可以本揭露中其他地方描述的其他晶粒堆疊(例如圖8B中所示的T123’)代替。
在一些實施例中，第一堆疊T123及第二堆疊T45是被分別製造，然後接合在一起。舉例來說，第二堆疊T45是藉由切割圖1I所示的經修整的晶圓T45’來形成。在一些實施例中，在形成正面接合結構307之後，可將圖1I中所得的結構耦合至另一個結構(例如圖6C中所示的複合結構，具有接合結構的另一個半導體晶圓等)。舉例來說，可將修整後的半導體晶圓T4’的正面接合結構307接合至另一個接合結構(例如本揭露中其他地方描述的背面接合結構或正面接合結構)以形成接合介面BI34。接下來，可以在接合晶圓堆疊上方依序形成重分佈結構10R及導電端子 10T，以進行進一步的電性連接。
繼續參照圖1I~1J，重分佈結構10R可以包括鈍化層10RD及形成在鈍化層10RD中的多個導電通孔10RV及導電圖案10RL。舉例來說，鈍化層10RD是形成在最頂層，其中修整後的半導體晶圓T5’是作為最底層。最頂層可以包括至少一垂直連接(例如圖8B所示的背面貫通基板通孔205)，用於將晶粒堆疊耦合至重分佈結構10R(例如導電通孔10RV及導電圖案10RL)。在一些實施例中，位於最頂層的導電圖案10RL的至少一部分可以被鈍化層10RD暴露出來，使其可被接觸，而導電端子10T可形成在導電圖案10RL的這些部分上以透過重分佈結構10R電性耦合至下方的晶粒堆疊。導電端子10T可以是或可以包括微凸塊、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、化學鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)形成的凸塊等。
之後，可以進行單體化製程以切穿重分佈結構及下方的堆疊，從而形成多個半導體結構10。如圖1J所示，半導體結構10的第二堆疊T45包括層T4及接合到層T4的層T5且在兩者之間形成有接合介面BI45。由於層T5的正面接合結構207及層T4的背面接合結構107接合在一起，因此它們之間的接合介面BI45可以被視為正面至背面接合介面。如稍後將在本揭露中描述，可以對實施例做出多種變化及/或修改。
圖3是示出根據一些實施例的包括正面至背面接合介面 的半導體結構的剖面示意圖。圖3所示的半導體結構20可以類似於圖1J所示的半導體結構10，並且可以用與形成半導體結構10類似的方式來形成半導體結構20。應該注意的是，以下將使用相同/相似的元件符號來標記相同/相似的部件。另外，為了簡化說明，以下不重覆描述相同/相似的部件。
參照圖3，同時參照圖1J，半導體結構20包括晶粒堆疊20D、設置在晶粒堆疊20D上的重分佈結構10R以及設置在重分佈結構10R上並透過重分佈結構10R電性耦合至晶粒堆疊20D的導電端子10T。晶粒堆疊20D包括第一堆疊T123及第二堆疊T445。應該理解的是，第一堆疊T123可以本揭露中其他地方描述的晶粒堆疊代替。第二堆疊T445可以類似於圖1J中所示的第二堆疊T45，但第二堆疊T445還包括插設在層T4及層T5之間的至少一個附加層T41。應該注意的是，層T41的數量取決於製程及產品要求，並不構成對本揭露範圍的限制。
在一些實施例中，第二堆疊T445的形成包括至少以下步驟。在將半導體晶圓接合到半導體晶圓T4”之後(例如類似於圖1F中描述的製程)，可以將半導體晶圓的半導體基板薄化，然後可以在薄化後的半導體基板101中形成背面貫通基板通孔105(例如類似於圖1B~1C中所描述的製程)。接下來，可以在薄化後的半導體基板及背面貫通基板通孔105上形成背面接合結構107(例如類似於圖1D中描述的製程)。在一些實施例中，在形成背面接合結構107之後，可以將額外的半導體晶圓接合至背面接合結構107。 如果有需要，上述步驟可以執行數次。隨後，去除掉臨時載體，並修整接合的晶圓(如圖1G~1H所示)，然後可以形成正面接合結構307(例如類似於圖1I中所描述的製程)以產出所得的結構。下列製程(例如接合至另一個晶圓堆疊、形成重分佈結構10R及導電端子10T以及單體化)可類似於圖1J中描述的製程。
圖4A~4D是示出根據一些實施例的包括正面至背面接合介面的半導體結構的製造方法中各個階段的剖面示意圖，圖5A是示出根據一些實施例的在圖4B中描繪的虛線框D的放大剖面示意圖，圖5B~5C是示出根據一些實施例的在圖4B中描繪的虛線框D中的變化的放大剖面示意圖。除非另有說明，實施例中的組件與相同的組件基本上相同，在前面的段落描述的實施例中，使用相同的元件符號標記。
參照圖4A，分別準備半導體晶圓T51”及半導體晶圓T42”以進行接合。半導體晶圓T42”可以設置在臨時載體50上，半導體晶圓T42”的形成可以類似於圖1A~1C中描述的製程。在一些實施例中，半導體晶圓T42”並不具有形成在金屬圖案TM上的接合通孔3072V。儘管根據一些實施例，接合通孔3072V可以在這個階段形成，以在隨後的製程中形成正面接合結構。在省略了接合通孔3072V的一些實施例中，半導體晶圓T42”的金屬圖案TM可以作為接合特徵。另外，可以在金屬圖案TM旁邊形成(或者不形成)多個虛設特徵。半導體晶圓T42”的接合通孔3072V及虛設特徵以虛線示出，以表示它們可能存在也可能不存在。在一 些實施例中，在這個階段，金屬圖案TM(及虛設特徵，如果存在的話)被埋設在介電層中以進行保護，其中覆蓋金屬圖案TM的介電層可以在隨後的接合製程中作為接合介電層。
在一些實施例中，與圖1D所示的結構相比，半導體晶圓T42”不具有形成在半導體基板101上方的背面接合結構(例如圖1D所示的107)。在這種情況下，背面貫通基板通孔105可以作為半導體晶圓T42”的接合特徵。在一些實施例中，在半導體基板101上方的介電層106可以作為用於背面接合的接合介電層。舉例來說，在第一介電子層1061上方的第二介電子層1062是接合膜(例如圖1D中描述的1071B)。另外，可以選擇性地在介電層106中形成多個虛設特徵(未示出)，以進行隨後的接合製程。背面貫通基板通孔105的主表面105M及介電層106的主表面106M大體上是齊平的，可以作為半導體晶圓T42”的背面接合表面BB41。
半導體晶圓T51”可以類似於圖1E中的半導體晶圓T5”。在一些實施例中，半導體晶圓T51”包括位於內連線層2041最外層的金屬圖案TM(例如導電接墊)，其中金屬圖案TM可以作為正面接合結構507的接合特徵5072。形成在金屬圖案TM旁邊的虛設金屬圖案可以作為正面接合結構507的虛設特徵5073。作為另一種選擇，也可以省略虛設特徵5073。在一些實施例中，可以在內連線結構204的介電層2042上形成正面接合結構507的接合介電層5071，以橫向覆蓋接合特徵5072及虛設特徵5073。接合介電層5071可以是或可以包括如圖1E中所描述的接合膜。 在一些實施例中，接合介電層5071包括一個以上的子層，以覆蓋虛設特徵5073及接合特徵5072的整個側壁。在一些實施例中，接合特徵5072的主表面5072M被接合介電層5071暴露出來，使其可以被接觸，而且接合特徵5072的主表面5072M可以與接合介電層5071的主表面5071M大體上齊平。虛設特徵5073的主表面5073M可以與接合介電層5071的主表面5071M及接合特徵5072的主表面5072M大體上齊平。這些主表面(例如5071M、5072M及5073M)可以被共同地視為半導體晶圓T51”的正面接合表面FB51。
參照圖4B，半導體晶圓T51”可以接合至半導體晶圓T42”以形成接合晶圓T451”。舉例來說，可以將半導體晶圓T51的正面接合表面FB51接合至半導體晶圓T42”的背面接合表面BB4。位於接合介面BI451的鍵結可以包括介電質對介電質鍵結(例如氧化物對氧化物鍵結)及金屬對金屬鍵結(例如銅對銅鍵結)。在一些實施例中，還可以在接合介面BI451形成金屬對介電質鍵結(例如銅對氧化物鍵結)。接合製程可以類似於圖1F中描述的製程，因此，為了簡潔起見，將不再重複描述該製程的細節。在接合之後，各個背面貫通基板通孔105包括一端落在金屬圖案M0上，以及相對的一端接合至金屬圖案TM(即接合特徵5072)。
繼續參照圖4B，同時參照圖5A~5C的放大圖，半導體晶圓T51”的金屬圖案TM與半導體晶圓T42”的各個背面貫通基板通孔105直接接觸，其中金屬圖案TM及背面貫通基板通孔105 作為接合特徵，以在接合晶圓T451”中提供垂直及電性連接。如圖5A所示，接合特徵5072的主表面5072M的橫向尺寸(例如寬度或直徑)TMW大於背面貫通基板通孔105的主表面105M的橫向尺寸105MW。在這種情況下，接合介面BI451處的接合特徵(5072及105)的接觸面積等於背面貫通基板通孔105的主表面105M的表面積。另外，可以進行多種變化及/或修改。
如圖5B所示，接合特徵5072’的主表面5072M’的橫向尺寸TMW1小於背面貫通基板通孔105的主表面105M的橫向尺寸105MW。在這種情況下，接合介面BI451處的接合特徵的接觸面積等於接合特徵5072’的主表面5072M’的表面積。作為另一種選擇，如圖5C所示，接合特徵5072”的主表面5072M”的橫向尺寸TMW2大體上等於背面貫通基板通孔105的主表面105M的橫向尺寸105MW。在這種情況下，接合介面BI451處的接合特徵的接觸面積等於接合特徵5072”的主表面5072M”的表面積及背面貫通基板通孔105的主表面105M的表面積。
參照圖4C，同時繼續參照圖4B，可以去除臨時載體50及冗餘的介電材料，並且可以修整接合晶圓的邊緣部分EP以形成經修整的晶圓T451’。經修整的晶圓T451’可以包括修整後的半導體晶圓T42’及修整後的半導體晶圓T51’。修整後的半導體晶圓T42’的金屬圖案TM可以被接合介電層1071’暴露出來，使其可以被接觸。舉例來說，在移除臨時載體50及冗餘的介電材料的過程中，覆蓋金屬圖案TM(以及虛設金屬圖案，如果存在的話)的介 電材料也可以被移除/平坦化，直到金屬圖案TM被暴露出來以進行接合。在接合通孔3072V是在先前階段形成在金屬圖案TM上的一些實施例中，可以將正面接合結構(例如307)形成在修整後的半導體晶圓T42’上，以用於進一步連接。在一些實施例中，修整製程是在同一個步驟中執行，以形成半導體基板201的凸緣45L。臨時載體50及冗餘的介電材料的去除可以類似於圖1G中描述的製程，而修整製程可以類似於圖1H中描述的製程。
參照圖4D，提供包括晶粒堆疊30D的半導體結構30。舉例來說，晶粒堆疊30D包括接合至第二堆疊T451的第一堆疊T123’。第一堆疊T123’可以類似於圖8B中所示的第一堆疊T123’，或者可以用本揭露中其他地方描述的其他晶粒堆疊代替。第二堆疊T451可以包括透過單體化經修整的晶圓T451’而形成的層(T42及T51)。半導體結構30的形成製程可以類似於圖1J中描述的半導體結構10的形成製程。舉例來說，可以將經修整的晶圓T451’接合至另一個晶圓堆疊，並且隨後形成重分佈結構10R及導電端子10T。之後，進行單體化製程以形成多個半導體結構30。另外，可以對本揭露的實施例做出多種變化及/或修改。舉例來說，第二堆疊T451包括兩個以上的層，其中可以將附加層(例如圖1J中的層T42、層T4或其他地方描述的其他層)堆疊並接合到層T42上。另外，也可以根據產品要求進行其他配置。
圖6A~6D是示出根據一些實施例的包括正面至正面接合介面的半導體結構的製造方法中各個階段的剖面示意圖，圖7是 示出根據一些實施例的在圖6A中描繪的虛線框E的放大剖面示意圖。除非另有說明，在所有附圖中，相同的元件符號將用來表示相同的元件。
參照圖6A，兩個半導體晶圓(T1’及T2’)以正面至正面的方式接合在一起。舉例來說，各個半導體晶圓(T1’及T2’)包括形成在半導體基板201’上的內連線結構204’及形成在內連線結構204’上的正面接合結構207’。半導體基板201’、內連線結構204’及正面接合結構207’可以類似於在圖1E中描述的半導體晶圓T5的半導體基板201、內連線結構204及正面接合結構207。在接合製程中，可以將半導體晶圓(T1’及T2’)的正面接合結構207’對準並接合在一起，其中上述接合製程可以類似於圖1F中描述的製程。儘管根據其他實施例，其中一個半導體晶圓可以貼附至臨時載體上，但是在接合製程中用於支撐的臨時載體可能不是必要的。
繼續參照圖6A，同時參照圖7，在圖7的放大圖中的接合特徵2072類似於圖2A中所示的接合特徵2072，因此，為了簡潔起見，將不再重複描述其細節。如圖7所示，將分別位於半導體晶圓(T1’及T2’)中的接合介電層2071接合在一起，並且可以在接合介面BI12處形成介電質對介電質鍵結(例如氧化物對氧化物鍵結)。接合特徵2072垂直接合在一起以形成金屬對金屬鍵結(例如銅對銅鍵結)，並提供半導體晶圓(T1’及T2’)之間的電性連接。接合的虛設特徵2073可以是電性浮置的。
參照圖6B，可以使半導體晶圓T2’的半導體基板201’薄 化，然後可以在薄化後的半導體基板201’中形成背面貫通基板通孔105。隨後，可以在薄化後的半導體基板201’上形成包括被接合介電層1071橫向覆蓋的接合特徵1072及虛設特徵1073的背面接合結構107。背面貫通基板通孔105及背面接合結構107的背面薄化製程及形成製程可以類似於圖1B~1D中描述的製程，因此，為了簡潔起見，此處將省略詳細描述。在一些實施例中，在接合之後，進行修整製程(例如類似於圖1H中描述的製程)以去除邊緣部分EP。在進行修整之後，可以在經修整的晶圓T12’上形成背面接合結構107。
參照圖6C，可以將額外的半導體晶圓T3’堆疊在半導體晶圓T2’上並接合至半導體晶圓T2’。在一些實施例中，半導體晶圓T3’是以正面至背面的方式接合到半導體晶圓T2’。舉例來說，可以將半導體晶圓T3’的正面接合結構207接合至半導體晶圓T2’的背面接合結構107，上述接合製程可以類似於圖1F中描述的製程。虛線框B中的放大圖可以參照與圖2B有關的描述，這裡不再重複描述其細節。在一些實施例中，半導體晶圓T3’更包括形成在半導體基板201’上方的背面接合結構107，用於接合至另一個半導體晶圓(例如T3’)或晶圓堆疊(例如在圖1I中示出的經修整的晶圓T45’或在圖4C中示出的經修整的晶圓T451’)。在一些實施例中，一開始是提供沒有修整邊緣的半導體晶圓T3’，在將半導體晶圓T3’接合至經修整的晶圓T12’的半導體晶圓T2’之後，可以修整半導體晶圓T3’以形成修整後的連續的側壁123E。在一些實 施例中，可以在進行修整之後形成半導體晶圓T3’的背面接合結構107。作為另一種選擇，可以省略半導體晶圓T3’。
參照圖6D，同時繼續參照圖6C，提供包括晶粒堆疊40D的半導體結構40。晶粒堆疊40D可以包括第一堆疊T123及耦合至第一堆疊T123的第二堆疊T450。第二堆疊T450可以是圖1J所示的第二堆疊T45，或者可以被圖3所示的第二堆疊T445或圖4D所示的第二堆疊T451代替。應該理解的是，這裡僅示出包括三層(T1、T2及T3)的第一堆疊T123作為示例，第一堆疊中所包括的層的數量並不構成對本揭露範圍的限制。舉例來說，在形成如圖6C所示的晶圓堆疊之後，可以將此晶圓堆疊與另一個晶圓堆疊(例如圖1I所示的經修整的晶圓T45’或圖4C所示的經修整的晶圓T451’)以正面至背面(或背面至正面)的方式接合。接下來，可以在半導體晶圓T1’的半導體基板中形成背面貫通基板通孔205。背面貫通基板通孔205的形成可以類似於圖1C中描述的背面貫通基板通孔105。另外，重分佈結構10R及導電端子10T可以依序地形成在半導體晶圓T1’上方，其中導電端子10T是透過重分佈結構10R電性連接至背面貫通基板通孔205。之後，可以進行單體化製程，以形成多個半導體結構40。
圖8A~8B是示出根據一些實施例的包括正面至正面接合介面的半導體結構的製造方法中各個階段的剖面示意圖。圖8A~8B所示的製造方法可以類似於圖6A~6D所示的製造方法。除非另有說明，在所有附圖中，相同的元件符號將用來表示相同的 元件。
參照圖8A，將半導體晶圓(T1’及T2’)接合在一起，並且在半導體晶圓T2’的薄化後的半導體基板201’中形成背面貫通基板通孔105。與圖6B所示的接合晶圓相比，背面接合結構107並未形成在半導體晶圓T2’的薄化後的半導體基板201’上，而且在本實施例中可以被省略。舉例來說，可以將作為半導體晶圓T2’的接合特徵的背面貫通基板通孔105直接接合至半導體晶圓T3’的正面接合結構507的接合特徵5072，其中位於內連線層2041的最頂層的金屬圖案TM(例如導電接墊)可以作為接合特徵。另外，可以將半導體晶圓T2’的介電層106接合至半導體晶圓T3’的正面接合結構507的接合介電層5071。半導體晶圓T3”的虛設特徵5073可以選擇性地形成在接合介電層5071中。
關於上述接合的細節可以在與圖4A~4B有關的實施例描述中找到。虛線框D中的放大圖可以參照與圖5A有關的描述(或者可以用圖5B或圖5C所示的結構代替)，因此不再贅述。半導體晶圓T3”可以包括形成在薄化後的半導體晶圓201’中的背面貫通基板通孔105，類似地，半導體晶圓T3”的背面貫通基板通孔105可以作為用於接合至另一個半導體晶圓(例如T3”)或晶圓堆疊(例如圖4C所示的T451’)的接合特徵。作為另一種選擇，可以省略半導體晶圓T3”。
參照圖8B，提供包括晶粒堆疊45D的半導體結構45。包括第一堆疊T123’及第二堆疊T450的晶粒堆疊45D可以類似於圖 6D中所示的晶粒堆疊40D，不過第一堆疊T123’包括層T21的背面貫通基板通孔105，而作為接合特徵的層T31的金屬圖案TM則是物理地接合在一起。應該理解的是，這裡僅示出包括三層(T1、T21及T31)的第一堆疊T123’作為示例，第一堆疊T123’中所包括的層的數量並不構成對本揭露範圍的限制。
圖9是示出根據一些實施例的半導體結構的應用的剖面示意圖。參照圖9，提供半導體封裝件SP1，其包括第一封裝組件SP11及設置在第一封裝組件SP11上方的第二封裝組件SP12。第一封裝組件SP11可以是或可以包括中介物、封裝基板、印刷配線板、印刷電路板(printed circuit board，PCB)及/或能夠承載積體電路的其他載體。安裝在第一封裝組件SP11上的第二封裝組件SP12可以是或可以包括邏輯晶粒、記憶體晶粒、上述的組合等。第二封裝組件SP12可以類似於圖1J、3、4D及6D中描述的任何一種半導體結構。在一些實施例中，可以並排設置不止一個半導體結構(例如上述半導體結構的任何組合)，並透過多個外部端子SP13將這些半導體結構電性耦合至第一封裝組件SP11。在一些實施例中，外部端子SP13可以是上述的導電端子10T。作為另一種選擇，外部端子SP13可以是尺寸大於導電端子10T的端子(例如C4凸塊、焊球或BGA球等)，並且可以在外部端子SP13上進行回焊製程以將第二封裝組件SP12耦合至第一封裝組件SP11。
上述半導體結構可以是積體扇出型封裝(Integrated-Fan-Out package)、基板上晶圓上晶片封裝 (Chip-On-Wafer-On-Substrate package)、晶圓上晶片封裝(Chip-On-Wafer package)等，或是其一部分。舉例來說，第二封裝組件SP12是積體扇出型封裝，其包括由模製層(未示出)包封的至少一個半導體結構(例如上述半導體結構的任何一種或任何組合)。第二封裝組件SP12可以進一步包括形成在模製層及半導體結構上的扇出型重分佈結構(未示出)，其中扇出型重分佈結構可以透過導電端子10T電性耦合至半導體結構。第二封裝組件SP12的外部端子SP13可以形成在扇出型重分佈結構上，以提供第一封裝組件SP11及半導體結構之間的垂直及電性連接。另外，可以使用其他封裝技術來形成半導體封裝件SP1。半導體封裝件SP1可以是用於諸如計算機(例如高性能計算機)、與人工智慧系統一起使用的計算設備、無線通訊設備、電腦相關周邊設備、娛樂設備等的電子系統的一部分。應該注意的是，上述也適用於其他電子應用。
圖10是示出根據一些實施例的用於製造半導體結構的方法的流程圖。應該理解的是，儘管以下將方法1000描述為一系列的步驟，這些步驟的順序不應該解讀為本揭露範圍的限制。舉例來說，某些步驟可以用不同的順序進行及/或與本文中所繪示及/或描述的步驟不同的其他步驟同時發生。此外，實現本文中所描述的一個或多個面向或實施例可能不需要所有的步驟。另外，本文中所描述的一個或多個步驟可以在一個或多個單獨的動作及/或階段進行。
參照圖10，在步驟1101中，將第四半導體晶圓與第五半導體晶圓以正面至背面的方式接合在一起。舉例來說，將第五半導體晶圓的正面接合結構接合至第四半導體晶圓的背面接合結構。圖1A~1F(或圖4A~4B)示出了對應於步驟1101的一些實施例。在步驟1102中，在接合第四半導體晶圓與第五半導體晶圓之後，修整接合的晶圓以去除邊緣部分。舉例來說，圖1G~1H(或圖4C)示出了對應於步驟1102的一些實施例。在步驟1103中，在修整接合的晶圓之後，在晶圓堆疊的第四半導體晶圓上形成正面接合結構以進行進一步連接。舉例來說，圖1I示出了對應於步驟1102的一些實施例。在一些實施例中，可以省略步驟1103。由於步驟1103不是必須的，因此在圖10中以虛線描繪步驟1103。
在步驟1201~1202，將第一半導體晶圓與第二半導體晶圓以正面至正面的方式接合在一起。舉例來說，接合第一半導體晶圓與第二半導體晶圓的正面接合結構以形成晶圓堆疊。在一些實施例中，在進行接合之後，可以進行修整製程以去除接合晶圓的邊緣部分。圖6A~6B示出了對應於步驟1101的一些實施例。接下來，以正面至背面的方式將第三半導體晶圓接合至第二半導體晶圓。圖6C(或圖8A)示出了對應於步驟1102的一些實施例。在一些實施例中，可以省略第三半導體晶圓。
在步驟1301、1302及1303中，將第三半導體晶圓與第四半導體晶圓以正面至背面的方式接合在一起。舉例來說，將第三半導體晶圓的背面接合結構及第四半導體晶圓的正面接合結構 接合，以使兩個晶圓堆疊耦合在一起，其中第五半導體晶圓可以是接合晶圓堆疊中最底層的晶圓，而第一半導體晶圓可以是接合晶圓堆疊中最頂層的晶圓，以進行進一步的電性連接。接下來，在第一半導體晶圓上形成外部連接。舉例來說，可以將背面貫通基板通孔205、重分佈結構10R及導電端子10T(例如圖8B所示)形成在第一半導體晶圓的背面上。之後，進行單體化步驟以切穿重分佈結構10R及下方的接合晶圓堆疊，從而形成多個半導體結構(例如圖1J、3、4D、6D及8B)。舉例來說，半導體結構可以用於形成如圖9所示的半導體封裝件。
根據一些實施例，半導體結構包括頂層、底層及中間層。底層包括在第一半導體基板上方的第一內連線結構以及在第一內連線結構上方的第一正面接合結構。中間層插設在頂層與底層之間並電性耦合至頂層及底層。中間層包括在第二半導體基板上方的第二內連線結構、插設在頂層與第二內連線結構之間的第二正面接合結構以及插設在第二半導體基板與底層的第一正面接合結構之間的背面接合結構。第二正面接合結構的第一接合特徵包括與第二內連線結構接觸的第一接合通孔、在第一接合通孔上方的第一接合接點以及位於第一接合接點的底部與第一接合通孔的頂部之間的阻障層介面。
在一些實施例中，中間層更包括第一貫通基板通孔，第一貫通基板通孔延伸穿過所述第二半導體基板，所述第一貫通基板通孔包括第一表面及第二表面，所述第一表面連接至所述背面 接合結構，所述第二表面連接至所述第二內連線結構，其中所述第一表面比所述第二表面寬。在一些實施例中，所述底層的所述第一正面接合結構包括第二接合特徵，所述第二接合特徵包括第二接合通孔及第二接合接點，其中所述第二接合通孔與所述第一內連線結構接觸，所述第二接合接點在所述第二接合通孔上方，所述中間層的所述背面接合結構包括第三接合接點，所述第三接合接點與所述中間層的第一貫通基板通孔及所述底層的所述第二接合接點直接接觸。在一些實施例中，連接至所述中間層的所述第一貫通基板通孔的表面的所述中間層的所述背面接合結構的所述第三接合接點的表面具有第一橫向尺寸，所述第一橫向尺寸小於所述中間層的所述第一貫通基板通孔的所述表面的第二橫向尺寸。在一些實施例中，所述底層的所述第一正面接合結構包括第一虛設特徵，所述中間層的所述背面接合結構包括第二虛設特徵，所述第二虛設特徵接合至所述底層的所述第一虛設特徵並且為電性浮置。在一些實施例中，所述底層的所述第一正面接合結構及所述中間層的所述背面接合結構的接合介面包括金屬對金屬鍵結及介電質對介電質鍵結。在一些實施例中，所述頂層包括第三內連線結構、第三正面接合結構及第二貫通基板通孔，第三內連線結構於第三半導體基板下方，第三正面接合結構在所述第三內連線結構下方並面向所述中間層，第二貫通基板通孔延伸穿過所述第三半導體基板以耦合至所述第三內連線結構，其中從所述第三半導體基板突出的所述第二貫通基板通孔的一部分在剖視圖 中包括彎曲側壁。
根據一些實施例，半導體結構包括第一堆疊以及在第一堆疊下方並電性耦合至第一堆疊的第二堆疊。第二堆疊包括第一層及第二層，其中第二層插設在第一堆疊與第一層之間並電性耦合至第一堆疊及第一層。第一層包括在第一半導體基板上方的第一內連線結構。第二層包括在第二半導體基板上方的第二內連線結構以及延伸穿過第二半導體基板的第一貫通基板通孔。第一貫通基板通孔包括第一端及第二端，其中第一端接合至第一層的第一內連線結構的第一金屬圖案，而第二端落在第二內連線結構的第二金屬圖案上。
在一些實施例中，所述第一層的所述第一金屬圖案的第一橫向尺寸大於所述第二層的所述第一貫通基板通孔的所述第一端的第二橫向尺寸。在一些實施例中，所述第一層更包括第一接合介電層，第一接合介電層橫向覆蓋所述第一內連線結構的所述第一金屬圖案，其中所述第一接合介電層的主表面及所述第一金屬圖案的主表面大體上齊平。在一些實施例中，所述第二層更包括第二接合介電層，第二接合介電層在所述第二半導體基板下方並橫向覆蓋從所述第二半導體基板突出的所述第一貫通基板通孔的一部分，其中所述第二接合介電層的主表面及所述第一貫通基板通孔的所述第一端的主表面大體上齊平。在一些實施例中，所述第一貫通基板通孔的所述部分包括漸縮側壁，所述漸縮側壁在剖視圖中具有彎曲形狀。在一些實施例中，所述第一層及所述第 二層的接合介面包括金屬對金屬鍵結及介電質對介電質鍵結。在一些實施例中，所述第一堆疊包括中間層及最外層，中間層包括設置在所述第二堆疊之上的第三半導體基板、在所述第三半導體基板上方的第三內連線結構以及在所述第三內連線結構上方的第一正面接合結構，最外層包括在所述中間層的所述第一正面接合結構上方並接合至所述中間層的所述第一正面接合結構的第二正面接合結構、在所述第二正面接合結構上方的第四內連線結構以及在所述第四內連線結構上方的第四半導體基板。
根據一些實施例，半導體結構的製造方法包括至少以下步驟。提供第一半導體晶圓，其中第一半導體晶圓包括在第一半導體基板上方的背面接合結構、在第一半導體基板下方的第一內連線結構以及連接至第一內連線結構的內連線層的接合通孔。將第二半導體晶圓接合至第一半導體晶圓以形成接合晶圓，其中第二半導體晶圓包括第二半導體基板、接合至第一半導體晶圓的背面接合結構的第一正面接合結構以及插設在第二半導體基板與第一正面接合結構之間的第二內連線結構。對接合晶圓進行修整。在進行去除之後，在第一半導體晶圓的接合通孔上形成接合接點，以形成第一半導體晶圓的第二正面接合結構。
在一些實施例中，提供所述第一半導體晶圓的步驟包括薄化所述第一半導體基板，然後在所述第一半導體基板中形成貫通基板通孔，以電性耦合至所述第一內連線結構；在位於所述第一半導體基板上方的接合介電材料中形成孔，以形成接合介電 層，所述接合介電層暴露出所述貫通基板通孔的至少一部分，使其可以被接觸；以及在所述接合介電層的所述孔中形成導電材料，以在所述貫通基板通孔上形成所述背面接合結構的接合特徵。在一些實施例中，將所述第二半導體晶圓接合至所述第一半導體晶圓的步驟包括在所述第二半導體晶圓的所述第一正面接合結構及所述第一半導體晶圓的所述背面接合結構的接合介面形成介電質對介電質鍵結及金屬對金屬鍵結。在一些實施例中，在所述接合通孔上形成所述接合接點的步驟包括：在所述第一內連線結構上方形成具有開口的接合介電層，其中所述開口暴露出所述接合通孔，使其可以被接觸；形成阻障材料，作為所述開口的底襯並接觸所述接合通孔的被暴露出的表面；以及在所述阻障材料上形成導電材料，以填充所述開口。在一些實施例中，製造方法更包括在進行接合之前，將所述第一半導體晶圓貼附至臨時載體，其中在進行修整的過程中將所述臨時載體去除。在一些實施例中，製造方法更包括將晶圓堆疊接合至所述第一半導體晶圓的所述第二正面接合結構以及進行單體化步驟以形成半導體結構。
以上概略描述了幾個實施例的特徵，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的各個面向。所屬技術領域中具有通常知識者應該理解的是，他們可以使用本揭露內容作為設計或修改其他製程及結構的基礎，以實現與本文說明的實施例相同的目的及/或達成相同的優點。所屬技術領域中具有通常知識者應該知道，等效的構成並不脫離本揭露的精神和範圍，因 此在不背離本揭露的精神和範圍的情況下，可以進行各種改變、替換及變更。
10:半導體結構
10D:晶粒堆疊
10R:重分佈結構
10RD:鈍化層
10RL:導電圖案
10RV:導電通孔
10T:導電端子
107:背面接合結構
207、307:正面接合結構
BI、BI34、BI45:接合介面
T123:第一堆疊
T4、T5:層
T45:第二堆疊

Claims (10)

  1. 一種半導體結構，包括：頂層；底層，包括第一內連線結構及第一正面接合結構，其中所述第一內連線結構在第一半導體基板上方，所述第一正面接合結構在所述第一內連線結構上方；以及中間層，插設在所述頂層與所述底層之間並電性耦合至所述頂層及所述底層，其中所述中間層包括：第二內連線結構，在第二半導體基板上方；第二正面接合結構，插設在所述頂層與所述第二內連線結構之間，其中所述第二正面接合結構的第一接合特徵包括與所述第二內連線結構接觸的第一接合通孔、在所述第一接合通孔上方的第一接合接點以及位於所述第一接合接點的底部與所述第一接合通孔的頂部之間的阻障層介面；以及背面接合結構，插設在所述第二半導體基板與所述底層的所述第一正面接合結構之間。
  2. 如請求項1所述的半導體結構，其中：所述底層的所述第一正面接合結構包括第二接合特徵，所述第二接合特徵包括第二接合通孔及第二接合接點，其中所述第二接合通孔與所述第一內連線結構接觸，所述第二接合接點在所述第二接合通孔上方；以及所述中間層的所述背面接合結構包括第三接合接點，所述第 三接合接點與所述中間層的第一貫通基板通孔及所述底層的所述第二接合接點直接接觸。
  3. 如請求項1所述的半導體結構，其中：所述底層的所述第一正面接合結構包括第一虛設特徵；以及所述中間層的所述背面接合結構包括第二虛設特徵，所述第二虛設特徵接合至所述底層的所述第一虛設特徵並且為電性浮置。
  4. 如請求項1所述的半導體結構，其中所述底層的所述第一正面接合結構及所述中間層的所述背面接合結構的接合介面包括金屬對金屬鍵結及介電質對介電質鍵結。
  5. 如請求項1所述的半導體結構，其中所述頂層包括：第三內連線結構，於第三半導體基板下方；第三正面接合結構，在所述第三內連線結構下方並面向所述中間層；以及第二貫通基板通孔，延伸穿過所述第三半導體基板以耦合至所述第三內連線結構，其中從所述第三半導體基板突出的所述第二貫通基板通孔的一部分在剖視圖中包括彎曲側壁。
  6. 一種半導體結構，包括：第一堆疊及第二堆疊，所述第二堆疊在所述第一堆疊下方並電性耦合至所述第一堆疊，所述第二堆疊包括：第一層，包括第一內連線結構，所述第一內連線結構在第一半導體基板上方；以及 第二層，插設在所述第一堆疊與所述第一層之間並電性耦合至所述第一堆疊及所述第一層，所述第二層包括：第二內連線結構，在一第二半導體基板上方；以及第一貫通基板通孔，延伸穿過所述第二半導體基板，所述第一貫通基板通孔包括第一端及第二端，所述第一端接合至所述第一層的所述第一內連線結構的第一金屬圖案，所述第二端落在所述第二內連線結構的一第二金屬圖案上。
  7. 如請求項6所述的半導體結構，其中所述第一層更包括：第一接合介電層，橫向覆蓋所述第一內連線結構的所述第一金屬圖案，其中所述第一接合介電層的主表面及所述第一金屬圖案的主表面大體上齊平。
  8. 如請求項6所述的半導體結構，其中所述第二層更包括：第二接合介電層，在所述第二半導體基板下方並橫向覆蓋從所述第二半導體基板突出的所述第一貫通基板通孔的一部分，其中所述第二接合介電層的主表面及所述第一貫通基板通孔的所述第一端的主表面大體上齊平。
  9. 一種半導體結構的製造方法，包括：提供第一半導體晶圓，其中所述第一半導體晶圓包括在第一半導體基板上方的背面接合結構、在所述第一半導體基板下方的 第一內連線結構以及連接至所述第一內連線結構的內連線層的接合通孔；將第二半導體晶圓接合至所述第一半導體晶圓，以形成接合晶圓，其中所述第二半導體晶圓包括第二半導體基板、接合至所述第一半導體晶圓的所述背面接合結構的第一正面接合結構以及插設在所述第二半導體基板與所述第一正面接合結構之間的第二內連線結構；修整所述接合晶圓；以及在進行修整之後，在所述第一半導體晶圓的所述接合通孔上形成接合接點，以形成所述第一半導體晶圓的第二正面接合結構。
  10. 如請求項9所述的半導體結構的製造方法，更包括：在進行接合之前，將所述第一半導體晶圓貼附至臨時載體，其中在進行修整的過程中將所述臨時載體去除。
TW110119919A 2021-04-09 2021-06-02 半導體結構及其製造方法 TWI807331B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/226,081 US11756920B2 (en) 2021-04-09 2021-04-09 Semiconductor structure and manufacturing method thereof
US17/226,081 2021-04-09

Publications (2)

Publication Number Publication Date
TW202240651A TW202240651A (zh) 2022-10-16
TWI807331B true TWI807331B (zh) 2023-07-01

Family

ID=82668155

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110119919A TWI807331B (zh) 2021-04-09 2021-06-02 半導體結構及其製造方法

Country Status (3)

Country Link
US (2) US11756920B2 (zh)
CN (1) CN114883281A (zh)
TW (1) TWI807331B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11776895B2 (en) * 2021-05-06 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
CN115565984A (zh) * 2021-07-01 2023-01-03 长鑫存储技术有限公司 一种半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190363079A1 (en) * 2018-05-25 2019-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
CN110379790A (zh) * 2019-07-25 2019-10-25 武汉新芯集成电路制造有限公司 一种晶圆结构及其制造方法、芯片结构

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190363079A1 (en) * 2018-05-25 2019-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits

Also Published As

Publication number Publication date
US20230361075A1 (en) 2023-11-09
US11756920B2 (en) 2023-09-12
TW202240651A (zh) 2022-10-16
US20220328447A1 (en) 2022-10-13
CN114883281A (zh) 2022-08-09

Similar Documents

Publication Publication Date Title
TWI685936B (zh) 半導體裝置及其形成方法
CN110970407B (zh) 集成电路封装件和方法
TWI752339B (zh) 半導體結構及其製造方法
KR102114454B1 (ko) 반도체 디바이스 패키지 및 방법
US11916012B2 (en) Manufacturing method of semiconductor structure
KR102453507B1 (ko) 반도체 die 패키지 및 제조 방법
TW202101728A (zh) 半導體結構及其製造方法
US20080079152A1 (en) Semiconductor wafer and method of manufacturing the same and method of manufacturing semiconductor device
TW202114111A (zh) 封裝
TWI711145B (zh) 封裝結構及其製造方法
TW202046464A (zh) 積體電路封裝及其形成方法
TW202046479A (zh) 積體電路封裝及其製作方法
US20230361075A1 (en) Semiconductor structure and manufacturing method thereof
TW202117952A (zh) 半導體封裝件及製造方法
KR20220102542A (ko) 반도체 패키지 및 반도체 패키지 제조 방법
US11810793B2 (en) Semiconductor packages and methods of forming same
US20210335627A1 (en) Backside interconnect for integrated circuit package interposer
TW202209589A (zh) 半導體晶粒封裝與製造方法
US20230420330A1 (en) Semiconductor Packages and Methods of Forming the Same
US20230260915A1 (en) Semiconductor structure and method of making same
TW202145389A (zh) 半導體裝置與結構及其製造方法
TW202406084A (zh) 半導體封裝及其形成方法