CN115565984A - 一种半导体结构及其形成方法 - Google Patents

一种半导体结构及其形成方法 Download PDF

Info

Publication number
CN115565984A
CN115565984A CN202110746139.0A CN202110746139A CN115565984A CN 115565984 A CN115565984 A CN 115565984A CN 202110746139 A CN202110746139 A CN 202110746139A CN 115565984 A CN115565984 A CN 115565984A
Authority
CN
China
Prior art keywords
metal layer
groove
bonding
opening
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110746139.0A
Other languages
English (en)
Inventor
庄凌艺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110746139.0A priority Critical patent/CN115565984A/zh
Priority to PCT/CN2021/113329 priority patent/WO2023272903A1/zh
Priority to US17/650,796 priority patent/US11973045B2/en
Publication of CN115565984A publication Critical patent/CN115565984A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4827—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05013—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H01L2224/05015—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05562—On the entire exposed surface of the internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/05576—Plural external layers being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05609—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05613—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05616—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8081—Soldering or alloying involving forming an intermetallic compound at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例提供了一种半导体结构，包括：第一衬底，所述第一衬底的表面具有第一开口；第一键合结构，位于所述第一开口内；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括与所述第一开口的底面接触的第一表面以及与所述第一表面相对的第二表面，所述第二表面上具有第一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的区域构成第二凹槽，所述第二金属层形成于所述第一凹槽和所述第二凹槽内，所述第二金属层从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表面。

Description

一种半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
三维集成电路可以提高封装密度、电路工作速度及实现新型多功能器件及 电路系统，目前各半导体厂商都在致力于研究三维集成电路。
在三维集成电路中，会涉及晶圆与晶圆之间的键合，现有技术中晶圆与晶 圆之间的键合主要通过铜-铜键合来实现。
然而，现有技术中的铜-铜键合容易失效，且键合性能还有待提升。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一 种半导体结构及其形成方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半导体结构，包括：第一衬底，所述第一衬底的 表面具有第一开口；
第一键合结构，位于所述第一开口内；所述第一键合结构包括第一金属层 和熔点小于所述第一金属层的第二金属层，所述第一金属层包括与所述第一开 口的底面接触的第一表面以及与所述第一表面相对的第二表面，所述第二表面 上具有第一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的区 域构成第二凹槽，所述第二金属层形成于所述第一凹槽和所述第二凹槽内，所 述第二金属层从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表 面。
上述方案中，所述第一金属层还包括位于所述第一凹槽下方的第三凹槽， 所述第一凹槽在所述第一表面的投影落入所述第三凹槽在所述第一表面的投影 内，且所述第三凹槽内形成有所述第二金属层。
上述方案中，所述半导体结构还包括：第一导电通孔，位于所述第一衬底 内，所述第一导电通孔与所述第一键合结构连接，所述第一导电通孔和所述第 一凹槽在垂直于所述第一表面方向上的投影重合。
上述方案中，所述第一凹槽穿透所述第一金属层，位于所述第一凹槽内的 所述第二金属层与所述第一导电通孔直接连接。
上述方案中，所述第一金属层包括铜或钨中的至少一种材料，所述第二金 属层包括铋、镉、锡、铅、镝、铟中的至少一种材料。
上述方案中，所述第一键合结构的所述键合用表面的形状包括圆形、椭圆 形、或矩形。
上述方案中，所述第一凹槽的开口形状包括圆形或矩形；所述第一金属层 的所述第二表面的外轮廓形状包括圆形或矩形。
上述方案中，所述半导体结构还包括：第二衬底，所述第二衬底的表面具 有第二开口；
第二键合结构，位于所述第二开口内，用于与所述第一键合结构键合连接。
上述方案中，所述第二键合结构包括与所述第一金属层材料相同第三金属 层，所述第三金属层包括与所述第二开口的底面接触的第一表面以及与所述第 一表面相对的第二表面。
上述方案中，所述第三金属层的所述第二表面构成所述第二键合结构的键 合用表面，所述第三金属层的所述第二表面呈内凹状且与所述第一键合结构的 键合用表面键合连接。
上述方案中，所述第二键合结构还包括与所述第二金属层材料相同第四金 属层；
所述第三金属层的所述第二表面具有第四凹槽，所述第二开口未被所述第 三金属层和所述第四凹槽占据的区域构成第五凹槽，所述第四金属层位于所述 第四凹槽和所述第五凹槽内，所述第四金属层从所述第五凹槽暴露的表面构成 所述第二键合结构的键合用表面。
上述方案中，所述第一键合结构的键合用表面与所述第二键合结构的键合 用表面具有相同的形状和面积。
上述方案中，所述第四金属层并未完全填充所述第五凹槽，所述第四金属 层从所述第五凹槽暴露的表面与所述第二衬底的所述表面之间的距离在1-5nm 之间。
本发明实施例提供了一种半导体结构的形成方法，包括：提供第一衬底， 所述第一衬底的表面形成有第一开口；
在所述第一开口内形成第一键合结构，所述第一键合结构包括第一金属层 和熔点小于所述第一金属层的第二金属层；形成所述第一键合结构包括：在所 述第一开口内形成第一金属层，所述第一金属层包括与所述第一开口的底面接 触的第一表面以及与所述第一表面相对的第二表面；在所述第二表面上形成第 一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的区域构成第 二凹槽；在所述第一凹槽和所述第二凹槽内形成第二金属层，所述第二金属层 从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表面。
上述方案中，形成所述第一键合结构还包括：在所述第一金属层的所述的 第一凹槽下方形成第三凹槽，所述第一凹槽在所述第一表面的投影落入所述第 三凹槽在所述第一表面的投影内，且所述第三凹槽内形成有所述第二金属层。
上述方案中，所述方法还包括：在所述第一衬底内形成第一导电通孔，所 述第一导电通孔和所述第一凹槽在垂直于所述第一表面方向上的投影重合。
上述方案中，所述方法还包括：提供第二衬底，所述第二衬底的表面上形 成有第二开口；在所述第二开口内形成第二键合结构；将所述第二键合结构与 所述第一键合结构键合连接。
上述方案中，形成所述第二键合结构，包括：形成第三金属层，所述第三 金属层的材料与所述第一金属层的材料相同，所述第三金属层包括与所述第二 开口的底面接触的第一表面和与所述第一表面相对设置的第二表面。
上述方案中，形成所述第二键合结构还包括：在所述第三金属层的所述第 二表面形成第四凹槽，所述第二开口未被所述第三金属层和所述第四凹槽占据 的区域构成第五凹槽；在所述第四凹槽和所述第五凹槽内形成第四金属层，所 述第四金属层的材料与所述第二金属层的材料相同，所述第四金属层从所述第 五凹槽暴露的表面构成所述第二键合结构的键合用表面。
本发明实施例提供的半导体结构及其形成方法，其中，所述半导体结构包 括：第一衬底，所述第一衬底的表面具有第一开口；第一键合结构，位于所述 第一开口内；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的 第二金属层，所述第一金属层包括与所述第一开口的底面接触的第一表面以及 与所述第一表面相对的第二表面，所述第二表面上具有第一凹槽，所述第一开 口未被所述第一金属层填充的部分构成第二凹槽，所述第二金属层形成于所述 第一凹槽和所述第二凹槽内，所述第二金属层从所述第二凹槽暴露的表面构成 所述第一键合结构的键合用表面。所述第一键合结构在与其他键合结构键合连 接时，所述第二金属层在较低的温度下熔融软化，所述第一金属层受热膨胀将所述第二金属层推向所述其他键合结构，可以实现较低温度下的键合连接。此 外，处于熔融状态的第二金属层可以更好的填充所述第一键合结构和所述其他 键合结构之间的空隙，降低了键合时对键合表面的平整度要求。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描 述中变得明显，或通过本发明的实践了解到。
附图说明
图1为相关技术中提供的半导体结构的示意图；
图2为本发明实施例提供的半导体结构的示意图；
图3a-3d为图2沿虚线A-A’的剖视图；
图4为本发明实施例提供的第一凹槽穿透第一金属层的示意图；
图5为本发明实施例提供的第一金属层内具有第三凹槽的示意图；
图6为本发明实施例提供的具有第二衬底的半导体结构的示意图；
图7为本发明实施例提供的第三金属层具有内凹状的第二表面的示意图；
图8为本发明实施例提供的半导体结构的形成方法的流程框图；
图9a-9j为本发明实施例提供的半导体结构的形成方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中 显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明， 而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能 够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的 技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理 解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多 个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于 本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特 征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。 自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦 合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦 合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接 在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时， 则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描 述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应 当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与 另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。 而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一 元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所 示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取 向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如 果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下” 元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面” 和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它 取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。 在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非 上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书 中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排 除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添 加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1为相关技术提供的半导体结构的示意图，如图所示，所述半导体结构 包括第一衬底11，形成在所述第一衬底11内的第一键合结构12，形成在所述 第一衬底11内且与所述第一键合结构12连接的第一导电通孔13，第二衬底21， 形成在所述第二衬底21内的第二键合结构22，形成在所述第二衬底21内且与 所述第二键合结构22连接的第二导电通孔23。其中，所述第一键合结构12的 材料是铜，所述第二键合结构22的材料也是铜，所述第一键合结构12和所述 第二键合结构22构成铜-铜键合。
然而，铜-铜键合需要在400℃高温条件下进行相互键合，键合温度较高， 限制了许多材料工艺的选择以及可能造成元件特性偏移的缺点。此外，铜-铜键 合对表面平整度要求较高，增加了工艺制作难度。
基于此，提出了本发明实施例的以下技术方案。
本发明实施例提供了一种半导体结构，包括：第一衬底，所述第一衬底的 表面具有第一开口；第一键合结构，位于所述第一开口内；所述第一键合结构 包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包 括与所述第一开口的底面接触的第一表面以及与所述第一表面相对的第二表 面，所述第二表面上具有第一凹槽，所述第一开口未被所述第一金属层和所述 第一凹槽占据的区域构成第二凹槽，所述第二金属层形成于所述第一凹槽和所 述第二凹槽内，所述第二金属层从所述第二凹槽暴露的表面构成所述第一键合 结构的键合用表面。
本发明实施例提供的第一键合结构包括熔点较低的第二金属层，与仅包括 第一金属层的其他键合结构相比，本发明实施例提供的第一键合结构可以在更 低温度下进行键合。同时，所述第一键合结构在键合时，所述处于熔融状态的 第二金属层可以更好的填充所述第一键合结构和所述其他键合结构之间的空 隙，降低了键合时对键合表面的平整度要求。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对 本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明， 示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限 制本发明的保护范围。
图2为本发明实施例提供的半导体结构的示意图，如图所示，所述半导体 结构包括第一衬底11，所述第一衬底11的表面具有第一开口11c；第一键合结 构12，形成在所述第一开口11c内；所述第一键合结构12包括第一金属层121 和第二金属层122，所述第二金属层122的熔点小于所述第一金属层121，所述 第一金属层121包括与所述第一开口11c的底面接触的第一表面121a以及与所 述第一表面121a相对的第二表面121b，所述第二表面121b上具有第一凹槽 121c，所述第一开口11c未被所述第一金属层121和所述第一凹槽121c占据的 区域构成第二凹槽11d，所述第二金属层122形成于所述第一凹槽121c和所述第二凹槽11d内，所述第二金属层122从所述第二凹槽11d暴露的表面构成所 述第一键合结构12的键合用表面。
需要明确的是，所述第一键合结构12的键合用表面是指所述第一键合结构 12在键合时与其他键合结构键合连接的表面。在一实施例中，所述第一键合结 构12的键合用表面的形状包括但不限于圆形、椭圆形、或矩形。
所述第一衬底11的材料可以是硅、锗、氮化镓、砷化镓、磷化铟(InP)， 绝缘体上硅(SOI)、绝缘体上锗(GeOI)等，但不限于此，还可以是其他可以 作为衬底的材料。
在一实施例中，所述第一金属层121包括但不限于铜或钨中的至少一种材 料。
在一实施例中，所述第二金属层122包括但不限于铋、镉、锡、铅、镝、 铟中的至少一种材料。
在一实施例中，所述半导体结构还包括：第一导电通孔13，位于所述第一 衬底11内，所述第一导电通孔13与所述第一键合结构12连接，所述第一导电 通孔13和所述第一凹槽121c在垂直于所述第一表面121a方向上的投影重合。 换言之，所述第一导电通孔13与所述第一表面121a平行的截面和所述第一凹 槽121c与所述第一表面121a平行的截面具有相同的形状和尺寸。如此，可以 增大键合时所述第一导电通孔13对熔融态的所述第二金属层122的热膨胀推 力，提高键合可靠性。
在一具体的实施例中，所述第一导电通孔13和所述第一凹槽121c呈圆柱 状，所述第一凹槽121c的直径与所述第一导电通孔13的直径相同。
所述第一导电通孔13包括但不限于硅通孔(TSV)，所述第一导电通孔13 用于传递电信号。
在一具体实施例中，所述第一导电通孔13的材料与所述第一金属层121 的材料的相同。
在一具体实施例中，所述第一导电通孔13的材料包括但不限于铜。
图3a-3d是图2沿虚线A-A’的剖视图，如图所示，所述第一凹槽121c的开 口形状包括圆形或矩形；所述第一金属层121的所述第二表面121b的外轮廓形 状包括圆形或矩形。
在一具体的实施例中，所述第一凹槽121c的开口形状呈矩形，所述第一金 属层121的所述第二表面121b的外轮廓形状呈矩形，如图3a所示。
在一具体的实施例中，所述第一凹槽121c的开口形状呈圆形，所述第一金 属层121的所述第二表面121b的外轮廓形状呈矩形，如图3b所示。
在一具体的实施例中，所述第一凹槽121c的开口形状呈矩形，所述第一金 属层121的所述第二表面121b的外轮廓形状呈圆形，如图3c所示。
在一具体的实施例中，所述第一凹槽121c的开口形状呈圆形，所述第一金 属层121的所述第二表面121b的外轮廓形状呈圆形，如图3d所示。
在一实施例中，所述第一凹槽121c穿透所述第一金属层121，位于所述第 一凹槽121c内的所述第二金属层122与所述第一导电通孔13直接连接，如图 4所示。
在一实施例中，所述第一金属层121还包括位于所述第一凹槽121c下方的 第三凹槽121d，所述第一凹槽121c在所述第一表面121a的投影落入所述第三 凹槽在所述第一表面的投影内，且所述第三凹槽121d内形成有所述第二金属层 122，如图5所示。所述第一键合结构12与其他键合结构键合时，所述第三凹 槽121d的存在可以增加熔融状态下所述第二金属层122推向所述其他键合结构 的流速，确保所述第二金属层122与其他键合结构充分接触，提高了键合成功 率，降低了键合时对键合表面的平整度要求。
参见图6，在一实施例中，所述半导体结构还包括第二衬底21，所述第二 衬底21的表面具有第二开口21c；第二键合结构22，位于所述第二开口21c内， 用于与所述第一键合结构12键合连接。
所述第二键合结构22包括第三金属层221，所述第三金属层221的材料与 所述第一金属层121的材料相同；所述第三金属层221包括与所述第二开口21c 的底面接触的第一表面221a以及与所述第一表面221a相对的第二表面221b。
在一实施例中，所述第二键合结构22还包括与所述第二金属层122材料相 同第四金属层222；
所述第三金属层221的第二表面221b具有第四凹槽221c，所述第二开口 21c未被所述第三金属层221和所述第四凹槽221c占据的区域构成第五凹槽 21d，所述第四金属层222位于所述第四凹槽221c和所述第五凹槽21d内，所 述第四金属层222从所述第五凹槽21d暴露的表面构成所述第二键合结构22 的键合用表面。
需要明确的是，所述第二键合结构22的键合用表面是指所述第二键合结构 22在键合时与其他键合结构键合连接的表面。在一实施例中，所述第一键合结 构12的键合用表面与所述第二键合结构22的键合用表面具有相同的形状和面 积。但不限于此，在其他的实施例中，所述第二键合结构22的键合用表面的形 状和大小和所述第一键合结构12的键合用表面的形状和大小也可以不同。
在一实施例中，所述第四金属层222并未完全填充所述第五凹槽21d，所 述第四金属层222从所述第五凹槽21d暴露的表面与所述第二衬底21的所述表 面之间的距离在1-5nm之间。所述距离的存在可以容许所述第三金属层221在 键合时的体积膨胀，提高键合的可靠性。
在一实施例中，所述第二金属层122并未完全填充所述第二凹槽11d，所 述第二金属层122从所述第二凹槽11d暴露的表面与所述第一衬底11的所述表 面之间的距离在1-5nm之间。所述距离的存在可以容许所述第一金属层121在 键合时的体积膨胀，提高键合的可靠性。
在一实施例中，所述半导体结构还包括：第二导电通孔23，形成于所述第 二衬底21内，所述第二导电通孔23与所述第二键合结构22连接。
在一具体的实施例中，所述第二导电通孔23和所述第四凹槽221c在垂直 于所述第三金属层221的所述第一表面221a的方向上的投影重合。如此，可以 增大键合时所述第二导电通孔23对熔融态的所述第四金属层222的热膨胀推 力，提高键合可靠性。
参见图7，在一实施例中，所述第三金属层221的所述第二表面221b呈内 凹状。在一具体的实施例中，所述内凹状包括但不限于球形的内凹状。
所述第三金属层221在与所述第一键合结构12键合时，所述第一金属层 121和/或所述第一导电通孔13受热膨胀，推动熔融的所述第二金属层122与所 述第三金属层221的第二表面221b融合形成金属间化合物，增加了键合强度。 同时，由于熔融状态下的第二金属层122具有流动性，其会将所述内凹形成的 空间填满，不会因为键合用表面呈内凹状而影响键合的可靠性。
为了保证键合的可靠性，所述内凹的深度不宜过大；在一些实施例中，所 述内凹的最大深度值在1-5nm之间。
本发明实施例还提供了一种半导体结构的形成方法，如图8所示，所述方 法包括以下步骤：
步骤801、提供第一衬底，所述第一衬底的表面形成有第一开口；
步骤802、在所述第一开口内形成第一键合结构，所述第一键合结构包括 第一金属层和熔点小于所述第一金属层的第二金属层；形成所述第一键合结构 包括：在所述第一开口内形成第一金属层，所述第一金属层包括与所述第一开 口的底面接触的第一表面以及与所述第一表面相对的第二表面；在所述第二表 面上形成第一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的 区域构成第二凹槽；在所述第一凹槽和所述第二凹槽内形成第二金属层，所述 第二金属层从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表面。
下面，结合图9a-9j对本发明实施例的半导体结构的形成方法再做进一步详 细的说明。
首先，执行步骤801，提供第一衬底11，所述第一衬底11的表面形成有第 一开口11c，如图9a所示。
所述第一衬底11的材料可以是硅、锗、氮化镓、砷化镓、磷化铟(InP)， 绝缘体上硅(SOI)、绝缘体上锗(GeOI)等，但不限于此，还可以是其他可以 作为衬底的材料。
其次，执行步骤802，在所述第一开口11c内形成第一键合结构12，所述 第一键合结构12包括第一金属层121和熔点小于所述第一金属层121的第二金 属层122，如图9b-9d所示。
参见图9b，在所述第一开口11c内形成第一金属层121，所述第一金属层 121包括与所述第一开口11c的底面接触的第一表面121a以及与所述第一表面 121a相对的第二表面121b。
参见图9c，在所述第一金属层121的所述第二表面121b上形成第一凹槽121c，所述第一开口11c未被所述第一金属层121和所述第一凹槽121c占据的 区域构成第二凹槽11d。
参见图9d，在所述第一凹槽121c和所述第二凹槽11d内形成第二金属层 122，所述第二金属层122从所述第二凹槽11d暴露的表面构成所述第一键合结 构12的键合用表面。
在一实施例中，形成所述第一键合结构12还包括：在所述第一金属层121 的所述的第一凹槽121c才下方形成第三凹槽121d，所述第一凹槽121c在所述 第一表面121a的投影落入所述第三凹槽121d在所述第一表面121a的投影内， 且所述第三凹槽121d内形成有所述第二金属层122，如图9e所示。
在一实施例中，所述半导体结构的形成方法还包括：在所述第一衬底11内 形成第一导电通孔13，所述第一导电通孔13和所述第一凹槽121c在垂直于所 述第一表面121a方向上的投影重合，如图9f所示。
如图9g-9j所示，在一实施例中，所述半导体结构的形成方法还包括：提 供第二衬底21，所述第二衬底21的表面上形成有第二开口21c；在所述第二开 口21c内形成第二键合结构22；将所述第二键合结构22与所述第一键合结构 12键合连接。
参见图9g，提供第二衬底21，所述第二衬底21的表面上形成有第二开口 21c。
所述第二衬底21的材料可以是硅、锗、氮化镓、砷化镓、磷化铟(InP)， 绝缘体上硅(SOI)、绝缘体上锗(GeOI)等，但不限于此，还可以是其他可以 作为衬底的材料。
在一实施例中，所述第二衬底21与所述第一衬底11的材料相同。但不限 于此，所述第二衬底21与所述第一衬底11的材料也可以不同。
在一实施例中，形成所述第二键合结构22包括：形成第三金属层221，所 述第三金属层221的材料与所述第一金属层121的材料相同，所述第三金属层 221包括与所述第二开口21c的底面接触的第一表面221a和与所述第一表面 221a相对设置的第二表面221b。在一具体的实施例中，所述第三金属层221基 本填充所述第二开口21c，所述第二表面221b构成所述第二键合结构22的键 合用表面。在一更具体的实施例中，所述第二表面221b呈内凹状，如图9h所 示。
在一实施例中，所述第二键合结构22还包括形成在所述第三金属层221 上的第四金属层222，参见图9i。
在该实施例中，形成所述第二键合结构22包括：在所述第三金属层221 的所述第二表面221b形成第四凹槽221c，所述第二开口21c未被所述第三金 属层221和所述第四凹槽221c占据的区域构成第五凹槽21d；在所述第四凹槽 221c和所述第五凹槽21d内形成第四金属层222，所述第四金属层222的材料 与所述第二金属层122的材料相同，所述第四金属层222从所述第五凹槽21d 暴露的表面构成所述第二键合结构22的键合用表面。
在一实施例中，所述半导体结构的形成方法还包括：在所述第二衬底21 内形成第二导电通孔23，所述第二导电通孔23与所述第二键合结构22连接。
在所述第二键合结构22完成后，将所述第二键合结构22与所述第一键合 结构12键合连接。
在一实施例中，将所述第二键合结构22与所述第一键合结构12键合连接， 包括：将所述第四金属层222的从所述第五凹槽21d暴露的表面与所述第二金 属层122的从所述第二凹槽11d暴露的表面键合连接，所述参见图9j。
在一实施例中，将所述第二键合结构22与所述第一键合结构12键合连接， 包括：将所述第三金属层221的所述第二表面221b与所述第二金属层122的从 所述第二凹槽11d暴露的表面键合连接。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范 围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应 包含在本发明的保护范围之内。

Claims (19)

1.一种半导体结构，其特征在于，包括：第一衬底，所述第一衬底的表面具有第一开口；
第一键合结构，位于所述第一开口内；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括与所述第一开口的底面接触的第一表面以及与所述第一表面相对的第二表面，所述第二表面上具有第一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的区域构成第二凹槽，所述第二金属层形成于所述第一凹槽和所述第二凹槽内，所述第二金属层从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表面。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一金属层还包括位于所述第一凹槽下方的第三凹槽，所述第一凹槽在所述第一表面的投影落入所述第三凹槽在所述第一表面的投影内，且所述第三凹槽内形成有所述第二金属层。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一导电通孔，位于所述第一衬底内，所述第一导电通孔与所述第一键合结构连接，所述第一导电通孔和所述第一凹槽在垂直于所述第一表面方向上的投影重合。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一凹槽穿透所述第一金属层，位于所述第一凹槽内的所述第二金属层与所述第一导电通孔直接连接。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一金属层包括铜或钨中的至少一种材料，所述第二金属层包括铋、镉、锡、铅、镝、铟中的至少一种材料。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一键合结构的所述键合用表面的形状包括圆形、椭圆形、或矩形。
7.根据权利要求1所述的半导体结构，其特征在于，所述第一凹槽的开口形状包括圆形或矩形；所述第一金属层的所述第二表面的外轮廓形状包括圆形或矩形。
8.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二衬底，所述第二衬底的表面具有第二开口；
第二键合结构，位于所述第二开口内，用于与所述第一键合结构键合连接。
9.根据权利要求8所述的半导体结构，其特征在于，所述第二键合结构包括与所述第一金属层材料相同第三金属层，所述第三金属层包括与所述第二开口的底面接触的第一表面以及与所述第一表面相对的第二表面。
10.根据权利要求9所述的半导体结构，其特征在于，所述第三金属层的所述第二表面构成所述第二键合结构的键合用表面，所述第三金属层的所述第二表面呈内凹状且与所述第一键合结构的键合用表面键合连接。
11.根据权利要求9所述的半导体结构，其特征在于，所述第二键合结构还包括与所述第二金属层材料相同第四金属层；
所述第三金属层的所述第二表面具有第四凹槽，所述第二开口未被所述第三金属层和所述第四凹槽占据的区域构成第五凹槽，所述第四金属层位于所述第四凹槽和所述第五凹槽内，所述第四金属层从所述第五凹槽暴露的表面构成所述第二键合结构的键合用表面。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一键合结构的键合用表面与所述第二键合结构的键合用表面具有相同的形状和面积。
13.根据权利要求11所述的半导体结构，其特征在于，所述第四金属层并未完全填充所述第五凹槽，所述第四金属层从所述第五凹槽暴露的表面与所述第二衬底的所述表面之间的距离在1-5nm之间。
14.一种半导体结构的形成方法，其特征在于，包括：提供第一衬底，所述第一衬底的表面形成有第一开口；
在所述第一开口内形成第一键合结构，所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层；形成所述第一键合结构包括：在所述第一开口内形成第一金属层，所述第一金属层包括与所述第一开口的底面接触的第一表面以及与所述第一表面相对的第二表面；在所述第二表面上形成第一凹槽，所述第一开口未被所述第一金属层和所述第一凹槽占据的区域构成第二凹槽；在所述第一凹槽和所述第二凹槽内形成第二金属层，所述第二金属层从所述第二凹槽暴露的表面构成所述第一键合结构的键合用表面。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一键合结构还包括：在所述第一金属层的所述第一凹槽下方形成第三凹槽，所述第一凹槽在所述第一表面的投影落入所述第三凹槽在所述第一表面的投影内，且所述第三凹槽内形成有所述第二金属层。
16.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述方法还包括：在所述第一衬底内形成第一导电通孔，所述第一导电通孔和所述第一凹槽在垂直于所述第一表面方向上的投影重合。
17.根据权利要求14所述的半导体结构的形成方法，其特征在于，所述方法还包括：提供第二衬底，所述第二衬底的表面上形成有第二开口；在所述第二开口内形成第二键合结构；将所述第二键合结构与所述第一键合结构键合连接。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第二键合结构，包括：形成第三金属层，所述第三金属层的材料与所述第一金属层的材料相同，所述第三金属层包括与所述第二开口的底面接触的第一表面和与所述第一表面相对设置的第二表面。
19.根据权利要求18所述的半导体结构的形成方法，其特征在于，形成所述第二键合结构还包括：在所述第三金属层的所述第二表面形成第四凹槽，所述第二开口未被所述第三金属层和所述第四凹槽占据的区域构成第五凹槽；在所述第四凹槽和所述第五凹槽内形成第四金属层，所述第四金属层的材料与所述第二金属层的材料相同，所述第四金属层从所述第五凹槽暴露的表面构成所述第二键合结构的键合用表面。
CN202110746139.0A 2021-07-01 2021-07-01 一种半导体结构及其形成方法 Pending CN115565984A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110746139.0A CN115565984A (zh) 2021-07-01 2021-07-01 一种半导体结构及其形成方法
PCT/CN2021/113329 WO2023272903A1 (zh) 2021-07-01 2021-08-18 一种半导体结构及其形成方法
US17/650,796 US11973045B2 (en) 2021-07-01 2022-02-11 Semiconductor structure and method for forming same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110746139.0A CN115565984A (zh) 2021-07-01 2021-07-01 一种半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN115565984A true CN115565984A (zh) 2023-01-03

Family

ID=84692417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110746139.0A Pending CN115565984A (zh) 2021-07-01 2021-07-01 一种半导体结构及其形成方法

Country Status (3)

Country Link
US (1) US11973045B2 (zh)
CN (1) CN115565984A (zh)
WO (1) WO2023272903A1 (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745987A (en) * 1995-10-20 1998-05-05 Lucent Technologies Inc. Method for bonding circuit boards to pallets
US6376353B1 (en) * 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
US6667225B2 (en) * 2001-12-17 2003-12-23 Intel Corporation Wafer-bonding using solder and method of making the same
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8809123B2 (en) * 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
CN105280509B (zh) 2015-09-10 2018-04-27 武汉新芯集成电路制造有限公司 一种基于低熔点铜共晶金属的晶圆混合键合方法
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
CN111477603B (zh) * 2019-01-23 2023-02-28 联华电子股份有限公司 三维集成电路及其制造方法
US11444039B2 (en) * 2020-05-29 2022-09-13 Sandisk Technologies Llc Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
TWI725927B (zh) * 2020-11-09 2021-04-21 黃順斌 低溫混合接合結構及其製造方法
US11424215B2 (en) * 2020-11-10 2022-08-23 Sandisk Technologies Llc Bonded assembly formed by hybrid wafer bonding using selectively deposited metal liners
US11756920B2 (en) * 2021-04-09 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
US11973045B2 (en) 2024-04-30
WO2023272903A1 (zh) 2023-01-05
US20230005867A1 (en) 2023-01-05

Similar Documents

Publication Publication Date Title
US6667225B2 (en) Wafer-bonding using solder and method of making the same
US10153252B2 (en) Wafer to wafer structure and method of fabricating the same
US6238951B1 (en) Process for producing a sealing and mechanical strength ring between a substrate and a chip hybridized by bumps on the substrate
US3373481A (en) Method of electrically interconnecting conductors
US7446028B2 (en) Multi-component integrated circuit contacts
JP3186941B2 (ja) 半導体チップおよびマルチチップ半導体モジュール
US20090079071A1 (en) Stress relief structures for silicon interposers
US8274153B2 (en) Electronic component built-in wiring substrate
TW417232B (en) Semiconductor device and process for producing the same
CN101939832A (zh) 热机械的倒焊芯片的模片焊接
CN108428679A (zh) 具有热导柱的集成电路封装
EP1659092B1 (en) Method for fabricating an electrode in a packaging substrate
CN203085525U (zh) 可用于堆叠的集成电路
US20210272921A1 (en) Methods for forming elements for microelectronic components, related conductive elements, and microelectronic components, assemblies and electronic systems incorporating such conductive elements
US8030200B2 (en) Method for fabricating a semiconductor package
US6489180B1 (en) Flip-chip packaging process utilizing no-flow underfill technique
US7514340B2 (en) Composite integrated device and methods for forming thereof
TWI699840B (zh) 形成扇出互連結構與互連結構的方法
US20230352467A1 (en) Packaging structure and packaging method
CN115565984A (zh) 一种半导体结构及其形成方法
US20230307372A1 (en) Multichip interconnect package fine jet underfill
JP2002368159A (ja) 半導体装置およびその製造方法
CN115565983A (zh) 一种半导体结构及其形成方法
US7663219B2 (en) Semiconductor device and method of manufacturing the same
CN1996564A (zh) 封装方法及其结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination