CN115565983A - 一种半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体结构，包括：第一衬底，以及形成在所述第一衬底内的第一键合结构和第一导电通孔；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括相对设置的第一表面和第二表面，所述第一金属层的所述第一表面具有第一凹槽，所述第二金属层位于所述第一凹槽内；所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。

Description

一种半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
三维集成电路可以提高封装密度、电路工作速度及实现新型多功能器件及电路系统，目前各半导体厂商都在致力于研究三维集成电路。
在三维集成电路中，会涉及晶圆与晶圆之间的键合，现有技术中晶圆与晶圆之间的键合主要通过铜-铜键合来实现。
然而，现有技术中的铜-铜键合容易失效，且键合性能还有待提升。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种半导体结构及其形成方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种半导体结构，包括：第一衬底，以及形成在所述第一衬底内的第一键合结构和第一导电通孔；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括相对设置的第一表面和第二表面，所述第一金属层的所述第一表面具有第一凹槽，所述第二金属层位于所述第一凹槽内；所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
上述方案中，所述第二金属层的厚度小于所述第一凹槽的深度。
上述方案中，所述第二金属层的厚度小于1μm。
上述方案中，所述第二金属层包括铋、镉、锡、铅、镝、铟中的至少一种材料。
上述方案中，所述第一金属层包括铜或钨中的至少一种材料。
上述方案中，所述第一键合结构的键合用表面的形状包括圆形、椭圆形、或矩形。
上述方案中，所述半导体结构还包括第二衬底，以及形成在所述第二衬底内的第二键合结构；所述第二键合结构与所述第一键合结构键合连接。
上述方案中，所述第一键合结构的键合用表面和所述第二键合结构的键合用表面在垂直方向上的投影重合。
上述方案中，所述第二键合结构包括与所述第一金属层材料相同第三金属层，所述第三金属层包括相对设置的第一表面和第二表面，所述第三金属层的所述第一表面与所述第一键合结构键合连接。
上述方案中，所述半导体结构还包括第二导电通孔，所述第二导电通孔形成于所述第二衬底内，且所述第二导电通孔与所述第三金属层的所述第二表面接触连接。
上述方案中，所述第二键合结构包括与所述第二金属层材料相同第四金属层；所述第三金属层的所述第一表面具有第二凹槽，所述第四金属层位于所述第二凹槽内。
上述方案中，所述第二导电通孔和所述第二凹槽在垂直于所述第三金属层的所述第一表面的方向上的投影重合。
上述方案中，所述第三金属层的所述第一表面呈内凹状，所述内凹的最大深度值在1-5nm之间。
上述方案中，所述第三金属层的所述第一表面呈外凸状，所述外凸的最大高度值在1-5nm之间。
上述方案中，所述第一键合结构的键合用表面向所述第一衬底缩进1-5nm，以容纳所述第三金属层的所述呈外凸状的所述第一表面。
本发明实施例还一种半导体结构的形成方法，包括：提供第一衬底；在所述第一衬底内形成第一键合结构和第一导电通孔；
所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述形成第一键合结构包括：形成所述第一金属层，所述第一金属层包括相对设置的第一表面和第二表面；在所述第一金属层的所述第一表面上形成第一凹槽；在所述第一凹槽内形成所述第二金属层；
所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
上述方案中，所述方法还包括：提供第二衬底；在所述第二衬底内形成第二键合结构；将所述第二键合结构与所述第一键合结构键合连接。
上述方案中，形成所述第二键合结构，包括：形成第三金属层，所述第三金属层的材料与所述第一金属层的材料相同，所述第三金属层包括相对设置的第一表面和第二表面。
上述方案中，将所述第二键合结构与所述第一键合结构键合连接，包括：
将所述第三金属层的所述第一表面与所述第一键合结构的键合用表面键合连接。
上述方案中，所述方法还包括：在所述第二衬底内形成第二导电通孔，所述第二导电通孔与所述第三金属层的所述第二表面接触连接。
上述方案中，形成所述第二键合结构，还包括：在所述第三金属层的所述第一表面上形成第二凹槽，在所述第二凹槽内形成第四金属层，所述第四金属层的材料与所述第二金属层的材料相同。
本发明实施例提供的半导体结构及其形成方法，其中，所述半导体结构包括：第一衬底，以及形成在所述第一衬底内的第一键合结构和第一导电通孔；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括相对设置的第一表面和第二表面，所述第一金属层的所述第一表面具有第一凹槽，所述第二金属层位于所述第一凹槽内；所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。所述第一键合结构包括熔点较低的第二金属层，与仅包括第一金属层的其他键合结构相比，所述第一键合结构可以在更低温度下进行键合。同时，所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合，在键合时，所述第一导电通孔受热膨胀，会推动所述第一凹槽内所述第二金属层与其他键合结构融合形成金属间化合物，从而即使所述第一键合结构与所述其他键合结构之间存在微小间隙，所述第一键合结构与所述其他键合结构之间也能顺利融合，降低了键合时对键合表面的平整度要求。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为相关技术中提供的半导体结构的示意图；
图2为本发明实施例提供的半导体结构的示意图；
图3为本发明实施例提供的第二金属层上方具有空隙的示意图；
图4为本发明实施例提供的第一键合结构和第二键合结构键合的示意图；
图5为本发明实施例提供的第三金属层具有内凹状的第一表面的示意图；
图6为本发明实施例提供的第三金属层具有外凸状的第一表面的示意图；
图7为本发明实施例提供的半导体结构的形成方法的流程框图；
图8a-8g为本发明实施例提供的半导体结构的形成方法的工艺流程图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1为相关技术提供的半导体结构的示意图，如图所示，所述半导体结构包括第一衬底11，形成在所述第一衬底11内的第一键合结构12，形成在所述第一衬底11内且与所述第一键合结构12连接的第一导电通孔13，第二衬底21，形成在所述第二衬底21内的第二键合结构22，形成在所述第二衬底21内且与所述第二键合结构22连接的第二导电通孔23。其中，所述第一键合结构12的材料是铜，所述第二键合结构22的材料也是铜，所述第一键合结构12和所述第二键合结构22构成铜-铜键合。
然而，铜-铜键合需要在400℃高温条件下进行相互键合，键合温度较高，限制了许多材料工艺的选择以及可能造成元件特性偏移的缺点。此外，铜-铜键合对表面平整度要求较高，增加了工艺制作难度。
基于此，提出了本发明实施例的以下技术方案。
本发明实施例提供了一种半导体结构，包括：第一衬底，以及形成在所述第一衬底内的第一键合结构和第一导电通孔；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括相对设置的第一表面和第二表面，所述第一金属层的所述第一表面具有第一凹槽，所述第二金属层位于所述第一凹槽内；所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
本发明实施例提供的第一键合结构包括熔点较低的第二金属层，与仅包括第一金属层的其他键合结构相比，本发明实施例提供的第一键合结构可以在更低温度下进行键合。同时，所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合，在键合时，所述第一导电通孔受热膨胀，会推动所述第一凹槽内所述第二金属层与其他键合结构融合形成金属间化合物，从而即使所述第一键合结构与所述其他键合结构之间存在微小间隙，所述第一键合结构与所述其他键合结构之间也能顺利融合，降低了键合时对键合表面的平整度要求。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。
图2为本发明实施例提供的半导体结构的示意图，如图所示，所述半导体结构包括第一衬底11，以及形成在所述第一衬底11内的第一键合结构12和第一导电通孔13；所述第一键合结构12包括第一金属层121和第二金属层122，所述第二金属层122的熔点小于所述第一金属层121，所述第一金属层121包括相对设置的第一表面121a和第二表面121b，所述第一表面121a包括第一凹槽121c，所述第二金属层122位于所述第一凹槽121c内；所述第一导电通孔13与所述第一金属层121的所述第二表面121b接触连接，所述第一导电通孔13和所述第一凹槽121c在垂直于所述第一金属层121的所述第一表面121a的方向上的投影重合。
需要说明的是，所述第一导电通孔13和所述第一凹槽121c在垂直于所述第一金属层121的所述第一表面121a的方向上的投影重合，即所述第一导电通孔13与所述第一表面121a平行的截面和所述第一凹槽121c与所述第一表面121a平行的截面具有相同的形状和尺寸。如此，可以增大键合时所述第一导电通孔13对熔融态的所述第二金属层122的热膨胀推力，提高键合可靠性。
在一具体的实施例中，所述第一导电通孔13和所述第一凹槽121c呈圆柱状，所述第一凹槽121c的直径与所述第一导电通孔13的直径相同。
所述第一导电通孔13包括但不限于硅通孔(TSV)，所述第一导电通孔13用于传递电信号。
在一具体实施例中，所述第一导电通孔13的材料与所述第一金属层121的材料的相同。
在一具体实施例中，所述第一导电通孔13的材料包括但不限于铜。所述第一衬底11的材料可以是硅、锗、氮化镓、砷化镓、磷化铟(InP)，绝缘体上硅(SOI)、绝缘体上锗(GeOI)等，但不限于此，还可以是其他可以作为衬底的材料。
所述第一导电通孔13包括但不限于硅通孔(TSV)，所述第一导电通孔13用于传递电信号。
在一实施例中，所述第一金属层121包括但不限于铜或钨中的至少一种材料。
在一实施例中，所述第二金属层122包括但不限于铋、镉、锡、铅、镝、铟中的至少一种材料。
所述第二金属层122可以完全填充第一凹槽121c，也可以部分填充所述第一凹槽121c。如图3所示，在一实施例中，所述第二金属层122的厚度小于所述第一凹槽121c的深度，换言之，所述第二金属层122并未完全填充所述第一凹槽121c。如此，在所述第一凹槽121c的顶部留下未被所述第二金属层122填充的空隙，可以防止所述第一导电通孔13在膨胀时，将所述第二金属层122从所述第一凹槽121c挤出至所述第一金属层121的所述第一表面121a上。
可以理解的是，所述第二金属层的厚度并非越厚越好，在一些具体的实施例的中，所述第二金属层122的厚度应小于1μm，如0.8μm。
需要明确的是，所述第一键合结构12的键合用表面是指所述第一键合结构12在键合时与其他键合结构键合连接的表面。可以理解的，所述键合用表面包括所述第一金属层的所述第一表面121a以及所述第二金属层从所述第一凹槽121c暴露的表面。在一实施例中，所述第一键合结构12的键合用表面的形状包括但不限于圆形、椭圆形、或矩形。
在一实施例中，所述半导体结构还包括第二衬底21，以及形成所述第二衬底21内的第二键合结构22，所述第二键合结构22与所述第一键合结构12键合连接，如图4所示。
需要明确的是，所述第二键合结构22的键合用表面是指所述第二键合结构22在键合时与其他键合结构键合连接的表面。在一实施例中，所述第二键合结构22的键合用表面和所述第一键合结构12的键合用表面在垂直方向上的投影重合。换句话说，所述第二键合结构22的键合用表面的形状和大小与所述第一键合结构12的键合用表面的形状和大小相同。但不限于此，在其他的实施例中，所述第二键合结构22的键合用表面的形状和大小和所述第一键合结构12的键合用表面的形状和大小也可以不同。
所述第二键合结构22包括第三金属层221，所述第三金属层221的材料与所述第一金属层121的材料相同；所述第三金属层221包括相对设置的第一表面221a和第二表面221b，所述第三金属层221的所述第一表面221a与所述第一键合结构12键合连接。
在一实施例中，所述半导体结构还包括第二导电通孔23，所述第二导电通孔23形成于所述第二衬底21内，且所述第二导电通孔23与所述第三金属层221的所述第二表面221b接触连接。
在一实施例中，所述第二键合结构22包括第四金属层222，所述第四金属层222的材料与所述第二金属层122的材料相同。所述第三金属层221的所述第一表面221a具有第二凹槽221c，所述第四金属层222位于所述第二凹槽221c内。
在一具体的实施例中，所述第二导电通孔23和所述第二凹槽221c在垂直于所述第三金属层221的所述第一表面221a的方向上的投影重合。如此，在键合时，所述第二导电通孔23受热膨胀，会推动所述第四金属层222与第一键合结构12形成金属间化合物，提高键合强度。
在一实施例中，所述第三金属层221的所述第一表面221a呈内凹状，如图5所示。在一具体的实施例中，所述内凹状包括但不限于球形的内凹状。
所述第三金属层221在与所述第一键合结构12键合时，所述第一导电通孔13受热膨胀，推动熔融的所述第二金属层122与所述第三金属层221的第一表面221a融合形成金属间化合物，增加了键合强度。同时，由于熔融状态下的第二金属层122具有流动性，其会将所述内凹形成的空间填满，不会因为键合用表面呈内凹状而影响键合的可靠性。
为了保证键合的可靠性，所述内凹的深度不宜过大；在一些实施例中，所述内凹的最大深度值在1-5nm之间。
在一实施例中，所述第三金属层221的所述第一表面221a呈外凸状，如图6所示。在一具体的实施例中，所述外凸状包括但不限于球形的外凸状。
相应的，与所述第三金属层221键合连接的所述第一键合结构12的键合用表面应向所述第一衬底内部缩进1-5nm，以容纳所述第三金属层221的所述呈外凸状的所述第一表面221a。
综上可知，由于低熔点金属的化合效应以及金属的热膨胀效应，所述第三金属层221的所述第一表面221a内凹或者外凸都能顺利与所述第一键合结构12键合连接，降低了键合时对键合表面的平整度要求。
本发明实施例还提供了一种半导体结构的形成方法，如图7所示，所述方法包括以下步骤：
步骤701、提供第一衬底；
步骤702、在所述第一衬底内形成第一键合结构和第一导电通孔；所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述形成第一键合结构包括：形成所述第一金属层，所述第一金属层包括相对设置的第一表面和第二表面；在所述第一金属层的所述第一表面上形成第一凹槽；在所述第一凹槽内形成所述第二金属层；所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
下面，结合图8a-8g对本发明实施例的半导体结构的形成方法再做进一步详细的说明。
首先，执行步骤701，提供第一衬底11，如图8a所示。
所述第一衬底11的材料可以是硅、锗、氮化镓、砷化镓、磷化铟(InP)，绝缘体上硅(SOI)、绝缘体上锗(GeOI)等，但不限于此，还可以是其他可以作为衬底的材料。
其次，执行步骤702，在所述第一衬底11内形成第一键合结构12和第一导电通孔13，如图8b-8d所示。所述第一键合结构12包括第一金属层121和熔点小于所述第一金属层121的第二金属层122，所述第一金属层121包括相对设置的第一表面121a和第二表面121b，所述第一金属层121的所述第一表面121a上形成有第一凹槽121c，所述第二金属层122形成在所述第一凹槽121c内；所述第一导电通孔13与所述第一金属层121的所述第二表面121b接触连接，且所述第一导电通孔13和所述第一凹槽121c在垂直于所述第一金属层121的所述第一表面121a的方向上的投影重合。
图8b-8d示出了第一键合结构12及第一导电通孔13的形成过程，需要明确的是，这仅是一种示例，还可以采用其他方法步骤来形成所述第一键合结构12及第一导电通孔13。
参见图8b，在所述第一衬底11内形成第一金属层121，所述第一金属层121包括相对设置的第一表面121a和第二表面121b，所述第一表面121a从所述第一衬底11被暴露，用于后续键合。
参见图8c，在所述第一表面121a上形成第一凹槽121c，在所述第一凹槽121c内形成第二金属层122。所述第一金属层121和所述第二金属层122构成第一键合结构12。
在一实施例中，所述第二金属层122的从所述第一凹槽121c暴露的表面与所述第一表面121a齐平。
在一实施例中，所述第二金属层122的从所述第一凹槽121c暴露的表面与所述第一表面121a相比朝所述第一衬底11的内部缩进一定距离，换句话说，所述第二金属层122的厚度小于所述第一凹槽121c的深度。如此，可以防止所述第一导电通孔13在膨胀时，将所述第二金属层122从所述第一凹槽121c挤出至所述第一金属层121的所述第一表面121a上。
参见图8d，在所述第一衬底11内形成第一导电通孔13，所述第一导电通孔13与所述第二表面121b接触连接，且所述第一导电通孔13和所述第一凹槽121c在垂直于所述第一金属层121的所述第一表面121a的方向上的投影重合。如此，在键合时，所述第一导电通孔13受热膨胀，会推动所述第二金属层122与其他键合结构形成金属间化合物，提高键合强度。具体的，所述第一导电通孔13包括但不限于硅通孔(TSV)。
在一实施例中，所述半导体结构的形成方法还包括提供第二衬底21；在所述第二衬底21内形成第二键合结构22；将所述第二键合结构22与所述第一键合结构12键合连接。如图8e-8g所示。
参见图8e，提供第二衬底21，所述第二衬底21的材料与所述第一衬底11的材料可以相同，也可以不同。
参见图8f，在所述第二衬底21内形成第二键合结构22。在一实施例中，形成所述第二键合结构22包括：形成第三金属层221，所述第三金属层221的材料与所述第一金属层121的材料相同，所述第三金属层221包括相对设置的第一表面221a和第二表面221b。
在一实施例中，所述方法还包括在所述第二衬底21内形成第二导电通孔23，所述第二导电通孔23与所述第三金属层221的所述第二表面221b接触连接。
在一实施例中，形成所述第二键合结构22，还包括：在所述第三金属层221的所述第一表面221a上形成第二凹槽221c，在所述第二凹槽221c内形成第四金属层222，所述第四金属层222的材料与所述第二金属层122的材料相同。
参见图8g，将所述第二键合结构22与所述第一键合结构12键合连接。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (21)

1.一种半导体结构，其特征在于，包括：第一衬底，以及形成在所述第一衬底内的第一键合结构和第一导电通孔；
所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述第一金属层包括相对设置的第一表面和第二表面，所述第一金属层的所述第一表面具有第一凹槽，所述第二金属层位于所述第一凹槽内；
所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层的厚度小于所述第一凹槽的深度。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层的厚度小于1μm。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层包括铋、镉、锡、铅、镝、铟中的至少一种材料。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一金属层包括铜或钨中的至少一种材料。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一键合结构的键合用表面的形状包括圆形、椭圆形、或矩形。
7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括第二衬底，以及形成在所述第二衬底内的第二键合结构；所述第二键合结构与所述第一键合结构键合连接。
8.根据权利要求7所述的半导体结构，其特征在于，所述第一键合结构的键合用表面和所述第二键合结构的键合用表面的形状和面积相同。
9.根据权利要求7所述的半导体结构，其特征在于，所述第二键合结构包括与所述第一金属层材料相同第三金属层，所述第三金属层包括相对设置的第一表面和第二表面，所述第三金属层的所述第一表面与所述第一键合结构键合连接。
10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括第二导电通孔，所述第二导电通孔形成于所述第二衬底内，且所述第二导电通孔与所述第三金属层的所述第二表面接触连接。
11.根据权利要求9所述的半导体结构，其特征在于，所述第二键合结构包括与所述第二金属层材料相同第四金属层；所述第三金属层的所述第一表面具有第二凹槽，所述第四金属层位于所述第二凹槽内。
12.根据权利要求11所述的半导体结构，其特征在于，所述第二导电通孔和所述第二凹槽在垂直于所述第三金属层的所述第一表面的方向上的投影重合。
13.根据权利要求9所述的半导体结构，其特征在于，所述第三金属层的所述第一表面呈内凹状，所述内凹的最大深度值在1-5nm之间。
14.根据权利要求9所述的半导体结构，其特征在于，所述第三金属层的所述第一表面呈外凸状，所述外凸的最大高度值在1-5nm之间。
15.根据权利要求14所述的半导体结构，其特征在于，所述第一键合结构的键合用表面向所述第一衬底缩进1-5nm，以容纳所述第三金属层的所述呈外凸状的所述第一表面。
16.一种半导体结构的形成方法，其特征在于，包括：提供第一衬底；在所述第一衬底内形成第一键合结构和第一导电通孔；
所述第一键合结构包括第一金属层和熔点小于所述第一金属层的第二金属层，所述形成第一键合结构包括：形成所述第一金属层，所述第一金属层包括相对设置的第一表面和第二表面；在所述第一金属层的所述第一表面上形成第一凹槽；在所述第一凹槽内形成所述第二金属层；
所述第一导电通孔与所述第一金属层的所述第二表面接触连接，且所述第一导电通孔和所述第一凹槽在垂直于所述第一金属层的所述第一表面的方向上的投影重合。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述方法还包括：提供第二衬底；在所述第二衬底内形成第二键合结构；将所述第二键合结构与所述第一键合结构键合连接。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第二键合结构，包括：形成第三金属层，所述第三金属层的材料与所述第一金属层的材料相同，所述第三金属层包括相对设置的第一表面和第二表面。
19.根据权利要求18所述的半导体结构的形成方法，其特征在于，将所述第二键合结构与所述第一键合结构键合连接，包括：
将所述第三金属层的所述第一表面与所述第一键合结构的键合用表面键合连接。
20.根据权利要求18所述的半导体结构的形成方法，其特征在于，所述方法还包括：在所述第二衬底内形成第二导电通孔，所述第二导电通孔与所述第三金属层的所述第二表面接触连接。
21.根据权利要求18所述的半导体结构的形成方法，其特征在于，形成所述第二键合结构，还包括：在所述第三金属层的所述第一表面上形成第二凹槽，在所述第二凹槽内形成第四金属层，所述第四金属层的材料与所述第二金属层的材料相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558009B1 (ko) * 2004-01-12 2006-03-06 삼성전자주식회사 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자
CN109755142B (zh) * 2019-01-02 2021-02-23 长江存储科技有限责任公司 键合结构及其形成方法
CN111244057B (zh) * 2020-02-12 2021-01-22 武汉新芯集成电路制造有限公司 一种键合结构及其制造方法
CN112201574B (zh) * 2020-09-29 2023-11-24 武汉新芯集成电路制造有限公司 多层晶圆键合方法
CN112635299A (zh) * 2020-12-17 2021-04-09 武汉新芯集成电路制造有限公司 低温沉积方法、半导体器件的键合方法和芯片

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