CN220324455U - 半导体封装结构 - Google Patents

Abstract

本申请提出一种半导体封装结构，该半导体封装结构的一个实施方式包括：沿垂直方向从上往下依次间隔设置的第一芯片、第二芯片以及第三芯片；连接件，凸出于所述第一芯片、所述第二芯片以及所述第三芯片的表面，并且位于所述第一芯片、所述第二芯片以及所述第三芯片之间；缓冲件，衔接所述连接件，并用于减缓延垂直方向的作用力；保护层，填充在所述第一芯片、所述第二芯片以及所述第三芯片间并与所述连接件接触。本申请通过在芯片上设置凸出于芯片表面的连接件增大芯片间的间距，解决芯片之间间距不足使得填充材料难以流入的问题；进而在连接件上形成缓冲件，利用缓冲件的特性进行连接件之间的对接，提高接合良率。

Description

半导体封装结构

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体封装结构。

背景技术

现有方案中，高带宽内存(HBM)可以利用热压键合(TCB)搭配非导电薄膜(NCF)堆叠制作，此制程昂贵且产能较低。

因此，进一步发展出先以焊球堆叠多个芯片，再于芯片间填充底部填充材料(underfill)或模封材料(Molding compound)的技术，然而焊球的电性较差。

因此，进一步改为将电性较佳的铜直接对接，但又需要考虑结合面的平整度，以及上下芯片间距过小而难以使得底部填充材料(underfill)或模封材料(Molding compound)流入的问题。

实用新型内容

本申请提出一种半导体封装结构。

第一方面，本申请提出一种半导体封装结构，包括：沿垂直方向从上往下依次间隔设置的第一芯片、第二芯片以及第三芯片；连接件，凸出于上述第一芯片、上述第二芯片以及上述第三芯片的表面，并且位于上述第一芯片、上述第二芯片以及上述第三芯片之间；缓冲件，衔接上述连接件，并用于减缓延垂直方向的作用力；保护层，填充在上述第一芯片、上述第二芯片以及上述第三芯片间并与上述连接件接触。

在一些可选的实施方式中，上述缓冲件形成有孔洞。

在一些可选的实施方式中，上述缓冲件的密度小于上述连接件。

在一些可选的实施方式中，上述第二芯片包括接触上述连接件的通孔。

在一些可选的实施方式中，上述缓冲件以及上述连接件为相同材料。

在一些可选的实施方式中，上述连接件以及上述缓冲件的材料为铜。

在一些可选的实施方式中，上述第一芯片、上述第二芯片以及上述第三芯片的侧面实质齐平。

在一些可选的实施方式中，上述缓冲件的末端呈弯折状。

在一些可选的实施方式中，上述连接件的高度小于上述缓冲件的高度。

在一些可选的实施方式中，上述保护层包覆上述第一芯片、上述第二芯片以及上述第三芯片的侧面。

在一些可选的实施方式中，上述第一芯片与上述第二芯片的间距，大于上述第二芯片与上述第三芯片的间距。

在一些可选的实施方式中，上述第一芯片与上述第二芯片的间距不大于20μm，上述第二芯片与上述第三芯片的间距不小于15μm。

在一些可选的实施方式中，上述连接件包括：第一连接件，凸出设置于上述第一芯片的朝向上述第二芯片的表面；第二连接件，凸出设置于上述第二芯片的朝向上述第一芯片的表面；上述第一连接件与上述第二连接件之间的间距，小于上述第一连接件与上述第二连接件之间的上述缓冲件的长度。

为解决芯片之间间距不足使得填充材料难以流入的问题，本申请提出一种半导体封装结构，通过在芯片上设置凸出于芯片表面的连接件增大芯片间的间距，解决芯片之间间距不足使得填充材料难以流入的问题；进而在连接件上形成缓冲件，利用缓冲件的特性进行连接件之间的对接，提高接合良率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请的半导体封装结构的一个实施例1a的纵向截面结构示意图；

图2是根据本申请的半导体封装结构的一个实施例1a的一种芯片键合方式的纵向截面结构示意图；

图3是根据本申请的半导体封装结构的一个实施例1a的另一种芯片键合方式的纵向截面结构示意图；

图4是图1的局部放大示意图；

图5是根据本申请的半导体封装结构的另一个实施例2a的纵向截面结构示意图；

图6-12是根据本申请的半导体封装结构的一个实施例的制造步骤的示意图。

附图标记/符号说明：

10-第一芯片；11-第二芯片；12-第三芯片；13-第四芯片；14-连接件；141-第一连接件；142-第二连接件；143-第三连接件；144-第四连接件；145-第五连接件；146-第六连接件；15-缓冲件；16-第一通孔；17-第二通孔；18-保护层；19-孔洞；20-第三通孔。

具体实施方式

下面结合附图和实施例对说明本申请的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本申请所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。

应容易理解，本申请中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。

此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90°或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。

本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。

本文中使用的术语“基板(substrate)”是指在其上添加后续材料层的材料。基板本身可以被图案化。添加到基板顶部的材料可以被图案化或可以保持未图案化。此外，基板可以包括各种各样的半导体材料，诸如硅、碳化硅、氮化镓、锗、砷化镓、磷化铟等。可替选地，基板可以由非导电材料制成，诸如玻璃、塑料或蓝宝石晶片等。进一步可替选地，基板可以具有在其中形成的半导体装置或电路。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本申请可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本申请所能产生的功效及所能达成的目的下，均应仍落在本申请所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本申请可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本申请可实施的范畴。

还需要说明的是，本申请的实施例对应的纵向截面可以为对应前视图方向截面，横向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

参考图1，图1是根据本申请的半导体封装结构的一个实施例1a的纵向截面结构示意图。

如图1所示，该半导体封装结构1a包括沿垂直方面从上往下依次间隔设置的多个芯片，如第一芯片10、第二芯片11、第三芯片12以及第四芯片13；该半导体封装结构1a还包括连接件14，凸出于第一芯片10、第二芯片11、第三芯片12以及第四芯片13的表面，并且位于第一芯片10、第二芯片11、第三芯片12以及第四芯片13之间；该半导体封装结构1a还包括缓冲件15，衔接连接件14，并用于减缓延垂直方向的作用力；该半导体封装结构1a还包括保护层18，填充在第一芯片10、第二芯片11、第三芯片12以及第四芯片13间并与连接件14接触。

这里，第一芯片10、第二芯片11、第三芯片12以及第四芯片13可以是各种类型的裸芯片(即，Die)，本申请对此不做具体限定。例如，可以为逻辑芯片、存储芯片、微机电系统(MEMS，Micro-Electro-Mechanical System)芯片、射频芯片等。

这里，连接件14可以是任意可以实现芯片之间进行导电的组件，例如，该连接件14可以为柱状金属件，例如铜柱(Copper Pillar)、银柱等。

这里，缓冲件15可以是具有连接功能并可以起到减缓作用力的组件，包括但不限于纳米线，根据组成材料的不同，纳米线还可以包括金属纳米线(如：Ni，Pt，Au等)，半导体纳米线(如：InP，Si，GaN等)。

在一些可选的实施方式中，多个芯片可以以热压键合的方式进行堆叠，再通过高温烘烤进行铜扩散，使得连接件14与缓冲件15完成铜铜对接，由于缓冲件15为非致密结构，接合之后相连的连接件14之间的缓冲件15间会形成细微孔洞。

基于缓冲件15为非致密结构，并且在高温烘烤后与连接件14扩散形成细微孔洞，使得该缓冲件15的密度小于连接件14的密度。

在一些可选的实施方式中，连接件14包括第一连接件141，凸出设置于第一芯片10朝向第二芯片11的表面；第二连接件142，凸出设置于第二芯片11朝向第一芯片10的表面；第三连接件143，凸出设置于第二芯片11朝向第三芯片12的表面；第四连接件144，凸出设置于第三芯片12朝向第二芯片11的表面；第五连接件145，凸出设置于第三芯片12朝向第四芯片13的表面；第六连接件146，凸出设置于第四芯片13朝向第三芯片12的表面。第一连接件141至第六连接件146的表面，可以分别设有缓冲件15。

在一些可选的实施方式中，芯片之间进行接合时，在压力作用下，缓冲件15的前端会发生弯折，使得相连接的两个连接件之间的距离小于它们之间的缓冲件15的长度。示例性的，第一连接件141与第二连接件142之间的间距，小于第一连接件141与第二连接件142之间的缓冲件15的长度；第三连接件143与第四连接件144之间的间距，小于第三连接件143与第四连接件144之间的缓冲件15的长度；第五连接件145与第六连接件146之间的间距，小于第五连接件145与第六连接件146之间的缓冲件15的长度。

参考图2，图2是根据本申请的半导体封装结构的一个实施例1a的一种芯片键合方式的纵向截面结构示意图。

如图2所示，第一连接件141朝向第二连接件142的表面以及第二连接件142朝向第一连接件141的表面均设置有缓冲件15，进而在后续步骤中将与该第一连接件141以及第二连接件142接触的芯片进行结合的过程中，通过两端的缓冲件15实现芯片之间的接合，并且保证在接合后可以使得填充材可以顺利的流入。

参考图3，图3是根据本申请的半导体封装结构的一个实施例1a的另一种芯片键合方式的纵向截面结构示意图，图3所示的芯片键合方式类似于图2所示的芯片键合方式，不同之处在于：

图3所示的第二连接件142不具有缓冲件15，在后续步骤中通过第一连接件141上的缓冲件15直接与第二连接件142朝向第一连接件141的表面进行接触，实现接合。

继续参考图1，在一些可选的实施方式中，第二芯片11还包括接触第二连接件142以及第三连接件143的第一通孔16，第三芯片12还包括接触第四连接件144以及第五连接件145的第二通孔17，进而通过第一通孔16以及第二通孔17实现第一芯片10、第二芯片11、第三芯片12以及第四芯片13之间的电性互连以及信号的传递等。

在一些可选的实施方式中，缓冲件15以及连接件14可以为相同材料；例如该缓冲件15以及连接件14的材料可以为铜。

在一些可选的实施方式中，第一芯片10、第二芯片11、第三芯片12以及第四芯片13的侧面实质齐平。

在一些可选的实施方式中，缓冲件15的末端呈弯折状，进而增加缓冲件15之间的扩散面积，提高芯片之间互连的稳定性，并且，通过弯折缓冲件15起到减少芯片之间反作用力的效果。

此外，在使用纳米线作为缓冲件15的情况下，可以利用纳米线的魔鬼粘(即魔术贴)特性，增强芯片之间互连的稳定性。

在一些可选的实施方式中，连接件14的高度小于缓冲件15的高度，例如：缓冲件15的高度可以为10μm左右，且缓冲件15中每个单元(即，每根纳米线)的直径不大于1μm，而连接件14的高度可以为3μm左右。

在一些可选的实施方式中，在实现芯片之间的对接之后，对接的两个连接件14之间的间距约为8μm-10μm左右，且不会大于缓冲件15的高度。

在一些可选的实施方式中，在多个芯片进行堆叠放置的情况下，由于压力的作用，从下往上芯片之间的间距会逐渐增大。示例性的，第二芯片11与第一芯片10之间的间距大于第三芯片12与第二芯片11之间的间距，而第三芯片12与第二芯片11之间的间距大于第四芯片13与第三芯片12之间的间距。

在一些可选的实施方式中，对接之后芯片的间距大于15μm，例如芯片之间的间距可以为15μm-20μm，以此，可以保证填充材能够顺利流入。其中，这里的填充材可以为底部填充胶(underfill)、模封材料等，本申请对此不作任何限定。

在一些可选的实施方式中，第一芯片10与第二芯片11之间的间距不大于20μm，第二芯片11与第三芯片12之间的间距，以及第三芯片12与第四芯片13之间的间距不小于15μm，进而保证了填充材可以顺利的流入，形成保护层18。

在一些可选的实施方式中，该半导体封装结构1a还包括保护层18，该保护层18包覆第一芯片10、第二芯片11、第三芯片12以及第四芯片13的侧面，进而在受热固化后，提高芯片接合后的机械结构强度。该保护层18可以由各种模封材料(Molding Compound)形成。

参考图4，图4是图1的局部放大图。

如图4所示，在通过缓冲件15实现第一连接件141以及第二连接件142的连接之后，因缓冲件15为非致密结构，所以会形成多个孔洞19。

参考图5，图5是根据本申请的半导体封装结构的另一个实施例2a的纵向截面结构示意图。图5所示的半导体封装结构2a类似于图1所示的半导体封装结构1a，不同之处在于：

图5所示的第四芯片13具有接触第六连接件146的第三通孔20，进而在后续步骤中使得该第三通孔20可以与其他连接件进行接触，实现与其他芯片或其它装置(例如基板)的堆叠，保证芯片之间或芯片与基板之间的信号连接。

参考图6至图12，图6至图12是根据本申请的电子元件的一个实施例的制造步骤的示意图。

参考图6，图6是提供第一芯片10，并在第一芯片10的表面设置凸出的第一连接件141，并在第一连接件141的表面设置缓冲件15。缓冲件15包括但不限于为纳米线。

参考图7，图7是在图6的基础上提供第二芯片11，并在第二芯片11朝向第一芯片10的表面设置凸出的第二连接件142，并在第二连接件142的表面设置缓冲件15。

参考图8，图8是在图7的基础上提供第三芯片12以及第四芯片13，同时在第三芯片12以及第四芯片13的表面设置有连接件14，以及设置在连接件14上的缓冲件15。以及，将第一芯片10、第二芯片11、第三芯片12以及第四芯片13依次进行堆叠，形成一堆叠结构。

参考图9，接下来，可以对该堆叠结构进行退火处理，退火处理的过程包括先升温，保持一定时间后，以适宜的速度冷却。其中，升温可以让各芯片之间的缓冲件15，例如第一芯片10的缓冲件15与第二芯片11的缓冲件15，加速扩散接合。可选的，在退火处理过程中，可以对堆叠结构施加一定的压力，以促进各个芯片之间的缓冲件15的接合。

参考图10，多个芯片之间的连接件14已通过缓冲件15之间的扩散完成接合，实现芯片之间的堆叠互连。

参考图11，图11是在图10的基础上，例如通过点胶工艺，形成填充于多个芯片之间、包覆各个连接件14和缓冲件15的保护层18，提高芯片接合后的机械结构强度。这里，保护层18包括但不限于为底部填充料(UF，Under fill)。

参考图12，在形成保护层18后，可进一步通过熟化(Cure)制程，让保护层18有足够的结构强度，同时让缓冲件15更进一步的扩散接合。其中，熟化制程包括加温烘烤。

尽管已参考本申请的特定实施例描述并说明本申请，但这些描述和说明并不限制本申请。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本申请的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本申请中的技术再现与实际实施之间可能存在区别。可存在未特定说明的本申请的其它实施例。应将说明书和图示视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本申请的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本申请的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本申请。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

沿垂直方向从上往下依次间隔设置的第一芯片、第二芯片以及第三芯片；

连接件，凸出于所述第一芯片、所述第二芯片以及所述第三芯片的表面，并且位于所述第一芯片、所述第二芯片以及所述第三芯片之间；

缓冲件，衔接所述连接件，并用于减缓延垂直方向的作用力；

保护层，填充在所述第一芯片、所述第二芯片以及所述第三芯片间并与所述连接件接触。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述缓冲件形成有孔洞。

3.根据权利要求1所述的半导体封装结构，其特征在于，所述缓冲件的密度小于所述连接件。

4.根据权利要求1所述的半导体封装结构，其特征在于，所述第二芯片包括接触所述连接件的通孔。

5.根据权利要求1所述的半导体封装结构，其特征在于，所述缓冲件以及所述连接件为相同材料。

6.根据权利要求5所述的半导体封装结构，其特征在于，所述连接件以及所述缓冲件的材料为铜。

7.根据权利要求1所述的半导体封装结构，其特征在于，所述缓冲件的末端呈弯折状。

8.根据权利要求1所述的半导体封装结构，其特征在于，所述连接件的高度小于所述缓冲件的高度。

9.根据权利要求1所述的半导体封装结构，其特征在于，

所述第一芯片与所述第二芯片的间距，大于所述第二芯片与所述第三芯片的间距。

10.根据权利要求9所述的半导体封装结构，其特征在于，所述连接件包括：

第一连接件，凸出设置于所述第一芯片朝向所述第二芯片的表面；

第二连接件，凸出设置于所述第二芯片朝向所述第一芯片的表面；

所述第一连接件与所述第二连接件之间的间距，小于所述第一连接件与所述第二连接件之间的所述缓冲件的长度。