KR102114454B1 - 반도체 디바이스 패키지 및 방법 - Google Patents

반도체 디바이스 패키지 및 방법 Download PDF

Info

Publication number
KR102114454B1
KR102114454B1 KR1020180118949A KR20180118949A KR102114454B1 KR 102114454 B1 KR102114454 B1 KR 102114454B1 KR 1020180118949 A KR1020180118949 A KR 1020180118949A KR 20180118949 A KR20180118949 A KR 20180118949A KR 102114454 B1 KR102114454 B1 KR 102114454B1
Authority
KR
South Korea
Prior art keywords
die
bonding
integrated circuit
dummy
carrier substrate
Prior art date
Application number
KR1020180118949A
Other languages
English (en)
Other versions
KR20200002557A (ko
Inventor
첸-화 유
숭-펭 예
밍-화 첸
시엔-웨이 첸
휘-웬 류
칭-핀 유안
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200002557A publication Critical patent/KR20200002557A/ko
Application granted granted Critical
Publication of KR102114454B1 publication Critical patent/KR102114454B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1141—Manufacturing methods by blanket deposition of the material of the bump connector in liquid form
    • H01L2224/11424—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
    • H01L2224/11436—Lamination of a preform, e.g. foil, sheet or layer
    • H01L2224/1144—Lamination of a preform, e.g. foil, sheet or layer by transfer printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444—Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/11452—Chemical vapour deposition [CVD], e.g. laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8013—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/80132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

실시예에서, 방법은, 디바이스 스택을 형성하도록 복수의 제1 다이들을 적층하는 단계; 디바이스 스택의 최상단 다이의 테스팅 패드를 드러내는 단계; 최상단 다이의 테스팅 패드를 사용해 디바이스 스택을 테스팅하는 단계; 및 디바이스 스택을 테스팅한 후에, 최상단 다이 내에 본딩 패드를 형성하는 단계를 포함하고, 본딩 패드는 테스팅 패드와는 상이하다.

Description

반도체 디바이스 패키지 및 방법{SEMICONDUCTOR DEVICE PACKAGE AND METHOD}
집적 회로(integrated circuit; IC)의 개발 이래로, 반도체 산업은 다양한 전자 부품들(즉, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 계속적인 개선으로 인해 지속적인 급속 성장을 경험하였다. 보통, 집적 밀도의 이들 개선은 최소 피처(feature) 크기의 반복적인 감축으로부터 비롯되었으며, 이는 주어진 구역 내에 더 많은 부품이 집적되게 한다.
이들 집적 개선은, 집적된 부품에 의해 점유되는 구역이 기본적으로 반도체 웨이퍼의 표면 상에 있다는 점에서, 기본적으로 그 본질 상 2차원(2D)이다. 집적 회로의 증가된 밀도 및 면적에서의 대응하는 감소는 집적 회로 칩을 기판 상에 직접 본딩하는 능력을 일반적으로 능가하였다. 볼 접촉 면적을 칩의 면적으로부터 인터포저의 더 큰 면적에 재분배하기 위해 인터포저가 사용되었다. 또한, 인터포저는 다수의 칩들을 포함하는 3차원(3D) 패키지를 허용하였다. 3D 양상을 통합하기 위해 다른 패키지가 또한 개발되었다.
본 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 디바이스의 단면도이다.
도 2a 내지 2l은 일부 실시예들에 따라 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 도면들이다.
도 3은 일부 실시예들에 따른 더미 디바이스의 단면도이다.
도 4a 내지 4d는 다양한 실시예들에 따른 정렬 마크의 평면도이다.
도 5a 내지 5j는 일부 실시예들에 따라 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 도면들이다.
도 6a 및 도 6b는 다양한 실시예들에 따른 디바이스 패키지의 변형들을 예증한다.
도 7a 내지 7c는 다양한 실시예들에 따른, 상이한 제조 스테이지들에서의 디바이스 스택을 도시하는 하향식 뷰이다.
도 8a 내지 8c는 일부 실시예에 따른, 디바이스 패키지의 층의 평면도이다.
도 9a 내지 9h는 일부 실시예에 따른, 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 도면들이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예시는 본 개시 내용을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
일부 실시예에 따라, 디바이스 스택은 캐리어 기판 상에 형성된다. 디바이스 스택은 예를 들면, 다수의 메모리 다이들을 포함하는 메모리 큐브일 수 있다. 그런 다음, 디바이스 스택이 캐리어 기판으로부터 제거되고, 전용 테스팅 패드를 사용해 테스팅된다. 단지 알려진 양호한 디바이스 스택만이 후속 처리를 위해 사용되는데, 이는 제조 수율을 증가시킬 수 있다. 또한, 일부 실시예에서, 더미 디바이스는 디바이스 스택의 층에 추가된다. 더미 디바이스는 디바이스 스택의 열 소산(thermal dissipation)을 개선할 수 있다. 마지막으로, 일부 실시예에서, 더미 디바이스는 정렬 마크를 포함한다. 정렬을 위해 더미 디바이스를 사용함으로써, 정렬 마크가 디바이스 스택의 다이로부터 생략될 수 있는데, 이는 다이의 이용가능한 루팅(routing) 면적을 증가시킬 수 있다.
도 1은 일부 실시예들에 따른 집적 회로 디바이스(50)의 단면도이다. 집적 회로 디바이스(50)는 논리 다이(예컨대, 중앙 프로세싱 유닛(central processing unit; CPU), 그래픽 프로세싱 유닛(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 마이크로제어기 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로-전기 기계적 시스템(micro-electro mechanical system; MEMS) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프론트 엔드 다이(예컨대, 아날로그 프론트 엔드(analog front-end; AFE) 다이) 등, 또는 이것들의 조합일 수 있다. 집적 회로 디바이스(50)는, 복수의 집적 회로 디바이스들(50)을 형성하도록 후속 단계에서 싱귤레이팅되는 상이한 디바이스 영역들을 포함할 수 있는, 웨이퍼(미도시됨) 내에 형성될 수 있다. 집적 회로 디바이스(50)는 후속 처리에서 디바이스 패키지를 형성하도록 적층될 것이다. 집적 회로 디바이스(50)는, 기판(52), 전도성 비아(54), 상호접속 구조물(56), 테스팅 패드(58), 유전체층(60), 본딩 패드(62), 및 전도성 비아(64)를 포함한다.
기판(52)은 벌크형 반도체 기판, 반도체-온-인슐레이터(SOI) 기판, 다층 반도체 기판 등을 포함할 수 있다. 기판(52)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 기판(52)은 도핑될 수도 있거나 도핑되지 않을 수도 있다. 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은, 디바이스(미도시됨)는, 기판(52)의 활성 표면(예를 들면, 위쪽으로 향하는 표면) 내에 그리고/또는 그 상에 형성될 수 있다.
전도성 비아(54)는 기판(52)의 활성 표면으로부터 기판(52) 내로 연장되도록 형성될 수 있다. 일부 실시예에서, 전도성 비아(54)는, 초기에 형성될 때, 기판(52)의 후면(예를 들면, 아래쪽으로 향하는, 활성 표면에 반대쪽인 표면)으로 연장되지 않는다. 전도성 비아(54)는, 기판(52)이 실리콘 기판일 때, 관통-기판 비아 또는 관통-실리콘 비아(through-silicon via; TSV)라고 또한 때때로 지칭된다. 전도성 비아(54)는 예를 들면, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 기판(52) 내에 리세스를 형성함으로써 형성될 수 있다. 얇은 유전체 물질은 예를 들면, 산화 기술을 사용함으로써 리세스 내에 형성될 수 있다. 얇은 배리어층은 기판(52)의 활성 표면 위에 그리고 개구 내에, 예를 들면, CVD, ALD, PVD, 열 산화, 이들의 조합 등에 의해 컨포멀하게 퇴적될 수 있다. 배리어층은 예를 들면, 티타늄 질화물, 티타늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 텅스텐 질화물, 이들의 조합 등과 같은, 산화물, 질화물, 또는 산질화물로부터 형성될 수 있다. 전도성 물질은 배리어층 위에 그리고 개구 내에 퇴적될 수 있다. 전도성 물질은 전기 화학 도금 공정, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 물질의 예시는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 전도성 물질 및 배리어층의 과잉 부분은 예를 들면, 화학-기계적 폴리싱(chemical-mechanical polish; CMP)에 의해 기판(52)의 활성 표면으로부터 제거된다. 전도성 비아(54)는, 전도성 물질과 기판(52) 사이에 배리어층을 가진, 배리어층과 전도성 물질을 공동으로 포함한다.
하나 이상의 유전체층(들)과 각각의 금속화 패턴(들)을 갖는 상호접속 구조물(56)은 전도성 비아(54) 위에 기판(52)의 활성 표면 상에 형성된다. 유전체층(들)은 상호-금속화 유전체(inter-metallization dielectric; IMD) 층들일 수 있다. IMD층은, 스피닝, 화학적 기상 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 화학 기상 퇴적(high-density plasma chemical vapor deposition; HDP-CVD) 등과 같은, 종래 기술에서 알려진 임의의 적절한 방법에 의해, 예를 들면, USG(undoped silicate glass, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합물 등과 같은, 로우-k 유전체 물질로 형성될 수 있다. 유전체층(들)의 금속화(metallization) 패턴(들)은 예를 들면, 비아 및/또는 트레이스에 의해, 기판(52)의 디바이스들 사이에 전기적 신호를 라우팅할 수 있고, 커패시터, 저항기, 인덕터 등과 같은, 다양한 전기적 디바이스들을 또한 포함할 수 있다. 또한, 전도성 비아(54)는 금속화 패턴에 전기적으로 접속된다. 금속화 패턴(들)은 구리, 알루미늄 등, 또는 이들 물질들의 조합과 같은, 전도성 물질로부터 형성될 수 있다. 다양한 디바이스들과 금속화 패턴들은 하나 이상의 기능을 수행하도록 상호접속될 수도 있다. 기능은 메모리 구조물, 처리 구조물, 센서, 증폭기, 전력 배선, 입출력 회로 등을 포함할 수 있다. 추가적으로, 전도성 필라(pillar) 또는 콘택 패드와 같은, 커넥터는, 회로와 디바이스로의 외부 전기적 접속을 제공하도록 상호접속 구조물(56) 내에 그리고/또는 그 상에 형성된다. 상기 예시는 예증 목적만을 위해 제공되고, 다른 실시예는 더 적거나 추가적인 요소를 활용할 수 있다. 다른 회로는 주어진 응용에 대해 적절하게 사용될 수 있다.
테스팅 패드(58)는 상호접속 구조물(56) 내에 그리고/또는 그 상에 형성된 커넥터들의 서브세트이다. 테스팅 패드(58)는 디바이스 테스팅을 위한 후속 단계에서 사용되고, 집적 회로 디바이스(50)의 정상 동작 동안에 전기적으로 접속되거나 활성적이지 않다. 일부 실시예에서, 테스팅 패드(58)는 상호접속 구조물(56) 내의 금속화 패턴(들)의 전도성 물질보다 더 낮은 비용의 전도성 물질(예를 들면, 알루미늄)로 형성된다.
유전체층(60)은 테스팅 패드(58)를 덮고, 상호접속 구조물(56) 위에 있다. 유전체층(60)은 실리콘 질화물, 실리콘 산화물 등과 같은, 포토 패턴불가능(non-photo-patternable) 유전체 물질의 하나 이상의 층을 포함한다. 일부 실시예에서, 유전체층(60)은 본딩을 위해 후속적으로 사용되고, 실리콘 산화물과 같은 산화물층일 수 있다. 유전체층(60)은 CVD, PVD, ALD, 스핀-온 코팅 공정, 이들의 조합 등을 사용해 형성될 수 있다.
본딩 패드(62)는 유전체층(60) 내에 형성되고, 전도성 비아(64)에 의해 상호접속 구조물(56)에 물리적으로 그리고 전기적으로 결합된다. 본딩 패드(62)와 전도성 비아(64)는, 구리, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 이들 물질들의 합금과 같은, 금속 또는 금속 합금을 포함하는 금속성 물질일 수 있는, 전도성 물질을 포함한다. 일부 실시예에서, 본딩 패드(62)와 전도성 비아(64)는 이중 다마신 공정을 사용해 형성된다. 이러한 공정의 예시로서, 본딩 패드(62)와 전도성 비아(64)를 위한 개구는 유전체층(60) 내에 형성될 수 있고, 얇은 시드층은 개구 내에 퇴적되며, 전도겅 물질은 예를 들면, 시드층으로부터의 ECP, 또는 무전해 도금을 사용해 개구 내에 충전된다. CMP와 같은, 평탄화 공정은 본딩 패드(62)와 유전체층(60)의 상단 표면이 수평이 되게 수행될 수 있다. 일부 실시예에서, 본딩 패드(62)와 테스팅 패드(58)는 상이한 전도성 물질들로부터 형성된다.
도 2a 내지 2l은 일부 실시예들에 따라 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 단면도들이다. 이하에서 더 자세히 논의되는 바와 같이, 도 2a 내지 2l은, 예를 들면, 도 1에 예증된 집적 회로 디바이스(50)와 같은, 그리고 실시예에서 메모리 다이일 수 있는, 다수의 제1 집적 회로 디바이스들을 적층함으로써 디바이스 스택(102)이 형성되는 공정을 예증한다. 디바이스 스택(102)은 하향식 (또는 역전) 방식으로 형성되며, 제1 집적 회로 디바이스(50)의 최상단 디바이스는 페이스-다운(face-down)식으로 캐리어 부착되고, 디바이스 스택(102)의 하부층은 최상단 디바이스에 후속적으로 부착된다. 디바이스 스택(102)은 알려진 불량한 다이 스택의 후속 처리를 감소시키거나 방지하도록 형성 후에 테스팅된다.
후속적으로, 디바이스 스택(102)은 제1 디바이스 패키지(100)(예를 들면 도 2i를 참조)를 형성하도록 제2 집적 회로 디바이스(120)(예를 들면 도 2i를 참조)에 부착된다. 제2 집적 회로 디바이스(120)는 집적 회로 다이(50)와 유사한 구조물을 가질 수 있고, 실시예에서 논리 다이일 수 있다. 실시예가 다른 3DIC 패키지에 적용될 수 있음이 인식되어야 하지만, 실시예에서, 제1 디바이스 패키지(100)는 칩 온 웨이퍼(chip-on-wafer; CoW) 패키지이다, 그런 다음, 제2 디바이스 패키지(150)(예를 들면, 도 2l을 참조)는 제1 디바이스 패키지(100)를 기판에 실장(mounting)함으로써 형성된다. 실시예가 다른 3DIC 패키지에 적용될 수 있음이 인식되어야 하지만, 실시예에서, 제2 디바이스 패키지(150)는 칩 온 웨이퍼 온 기판(chip-on-wafer-on-substrate; CoWoS) 패키지이다.
이제 도 2a를 참조하면, 본딩층(106)은 제1 캐리어 기판(104) 상에 퇴적되고, 최상단 집적 회로 디바이스(50A)는 본딩층(106)에 부착된다. 제1 캐리어 기판(104)은 유리 캐리어 기판, 세라믹 캐리어 기판, 실리콘 웨이퍼 등일 수 있다. 다수의 디바이스 패키지들은 제1 캐리어 기판(104) 상에 동시에 형성될 수 있다. 본딩층(106)은 최상단 집적 회로 디바이스(50A)를 제1 캐리어 기판(104)에 부착하기 위해 사용된다. 일부 실시예에서, 제1 캐리어 기판(104)은 실리콘 웨이퍼이다. 이러한 실시예에서, 본딩층(106)은, 실리콘 산화물 또는 실리콘 질화물과 같은, 실리콘 함유 유전체 물질을 포함하고, CVD, PVD, 스핀 코팅 등을 사용해 형성될 수 있다. 유전체 물질은 산화물 대 산화물 본딩과 같은, 본딩을 위해 사용될 수 있으며, 최상단 집적 회로 디바이스(50A)의 유전체층(60)은 본딩층(106)에 본딩된다. 일부 실시예에서, 제1 캐리어 기판(104)은 유리이다. 이러한 실시예에서, 본딩층(106)은, 광 대 열 변환(light-to-heat-conversion; LTHC) 릴리스(release) 코팅, 자외선(UV) 접착제 등과 같은, 릴리스층을 포함한다. 릴리스층은 접착제일 수 있고, 최상단 집적 회로 디바이스(50A)를 제1 캐리어 기판(104)에 접착시키기 위해 사용될 수 있다. 최상단 집적 회로 디바이스(50A)는 자신이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 디바이스 스택(102)을 형성하기 위해 사용된다.
본딩 패드(62)와 전도성 비아(64)가 제1 캐리어 기판(104)에 접착되기 전에 형성되지 않을 수 있다는 것을 제외하고는, 최상단 집적 회로 디바이스(50A)는 도 2a를 참조해 위에서 논의된 집적 회로 디바이스(50)와 유사할 수 있다. 하기에서 더 논의되는 바와 같이, 디바이스 스택(102)은 형성 후에 테스팅된다. 최상단 집적 회로 디바이스(50A)가 디바이스 스택(102)의 최상단층에 있기 때문에, 최상단 집적 회로 디바이스(50A)의 테스팅 패드(58)는 디바이스 테스팅을 위해 사용될 것이다. 최상단 집적 회로 디바이스(50A)의 본딩 패드(62)와 전도성 비아(64)는, 테스팅 동안 본딩 패드(62)에 대한 손상을 방지하도록, 테스팅 후에 형성될 수 있다.
도 2b에서, 최상단 밀봉재(110A)는 최상단 집적 회로 디바이스(50A) 주위에 그리고 제1 캐리어 기판(104) 위에 형성된다. 최상단 밀봉재(110A)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 전사(transfer) 몰딩 등에 의해 도포될 수 있다. 최상단 밀봉재(110A)는 최상단 집적 회로 디바이스(50A) 및 제1 캐리어 기판(104) 위에 형성될 수 있어서, 이들이 매립되거나 덮인다. 그런 다음, 최상단 밀봉재(130)가 경화된다. 최상단 밀봉재(110A)와 최상단 집적 회로 디바이스(50A)는, 최상단 집적 회로 디바이스(50A)의 전도성 비아(54)를 노출시키는, 예를 들면, CMP에 의해 박형화(thinning)된다. 박형화 후에, 최상단 밀봉재(110A)와 전도성 비아(54)의 표면들은 최상단 집적 회로 디바이스(50A)의 후면과 수평이다.
도 2c에서, 중간 집적 회로 디바이스(50B)는 최상단 집적 회로 디바이스(50A)에 부착된다. 특히, 중간 집적 회로 디바이스(50B)의 활성 표면은 최상단 집적 회로 디바이스(50A)의 후면에 부착된다. 최상단 집적 회로 디바이스(50A)와는 달리, 중간 집적 회로 디바이스(50B)는 최상단 집적 뢰로 디바이스(50A)으로의 접착시에 본딩 패드(62)와 전도성 비아(64)를 포함한다. 층간 집적 회로 디바이스(50B)는 자신이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 디바이스 스택(102)을 형성하기 위해 사용된다.
일부 실시예에서, 집적 회로 디바이스(50A 및 50B)는 하이브리드 본딩에 의해 부착된다. 본딩을 수행하기 전에, 표면 처리가 집적 회로 디바이스(50A 및 50B)에 대해 수행될 수 있다. 표면 처리는 플라즈마 처리 공정일 수 있고, 플라즈마를 생성하기 위해 사용되는 공정 가스는, 수소(H2)와 아르곤(Ar)를 포함하는 제1 가스, H2와 질소(N2)를 포함하는 제2 가스, 또는 H2와 헬륨(He)을 포함하는 제3 가스를 포함하는, 수소-함유 가스일 수 있다. 처리를 통해, 유전체층(60)의 표면에서 OH 기(groups)의 수가 증가한다. 다음으로, 사전 본딩 공정이 수행될 수 있으며, 집적 회로 디바이스(50A 및 50B)가 정렬된다. 집적 회로 디바이스(50A 및 50B)는 최상단 집적 회로 디바이스(50A)의 기판(52)과 중간 집적 회로 디바이스(50B)의 유전체층(60) 사이에 약한 접합(bond)을 형성하도록 함께 서로에 대해 눌려진다. 사전 본딩 공정 후에, 집적 회로 디바이스(50A 및 50B)는 약한 접합을 강화하고 융합 접합을 형성하도록 어닐링된다. 어닐링 동안에, OH 접합 중 H가 제거됨(outgassed)으로써, 집적 회로 디바이스들(50A 및 50B) 사이에 Si-O-Si 접합을 형성하며, 이에 따라 접합을 강화한다. 하이브리드 본딩 동안에, 최상단 집적 회로 디바이스(50A)의 전도성 비아(54)와 중간 집적 회로 디바이스(50B)의 본딩 패드(62) 사이에 직접 금속 대 금속 본딩이 또한 발생한다. 따라서, 산출되는 접합은, Si-O-Si 접합과 금속 대 금속 직접 접합을 포함하는 하이브리드 접합이다.
도 2d에서, 중간 밀봉재(110B)는 중간 집적 회로 디바이스(50B) 주위에 그리고 제1 캐리어 기판(104) 위에 형성된다. 중간 밀봉재(110B)는 최상단 밀봉재(110A)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 중간 밀봉재(110B)는 최상단 밀봉재(110A)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다.
도 2e에서, 위에서 설명된 단계는, 최하단 밀봉재(110C)에 의해 둘러싸인 최하단 집적 회로 디바이스(50C)를 디바이스 스택(102)이 포함할 때까지 반복된다. 최하단 집적 회로 디바이스(50C)는 박형화되지 않을 수 있어서, 최하단 집적 회로 디바이스(50C)의 전도성 비아(54)가 전기적으로 절연된 채로 남아 있다. 최하단 집적 회로 디바이스(50C)는 자신이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 디바이스 스택(102)을 형성하기 위해 사용된다.
디바이스 스택(102)이 임의의 수의 층들을 포함할 수 있음을 인식해야 한다. 도시된 실시예에서, 디바이스 스택(102)은 3개의 층들을 포함한다. 또 다른 실시예에서, 디바이스 스택(102)은 2개 또는 3개보다 많은 층들을 포함한다.
도 2f에서, 디바이스 스택(102)은 제1 캐리어 기판(104)으로부터 제거되고, 뒤집히며(flipped), 제2 캐리어 기판(112)에 부착된다. 제1 캐리어 기판(104)이 실리콘 웨이퍼이고, 본딩층(106)이 유전체층인 실시예에서, 이 제거는 실리콘 웨이퍼 및 유전체층을 에칭하거나 그라인딩함으로써 달성될 수 있다. 제1 캐리어 기판(104)이 유리이고 본딩층(106)이 릴리스층인 실시예에서, 제거는, 릴리스층이 광의 열 하에서 분해되고 유리가 디본딩(debond)되도록, 릴리스층 상에 레이저 광 또는 UV 광과 같은 광을 투사함으로써 달성될 수 있다. 제2 캐리어 기판(112)은 실리콘 웨이퍼일 수 있고, 디바이스 스택(102)은 본딩층(114)을 사용해 산화물 대 산화물 본딩과 같은, 본딩에 의해 제2 캐리어 기판(112)에 부착될 수 있다. 본딩층(114)은 실리콘 산화물과 같은, 융합 본딩과 호환되는 산화물일 수 있다. 본딩층(114)은 예를 들면, 최하단 집적 회로 디바이스(50C)에 대해서와 같이, 디바이스 스택(102)의 후면에 포포될 수 있거나, 예를 들면, CVD 등에 의해 제2 캐리어 기판(112)의 표면 위에 도포될 수 있다.
도 2g에서, 디바이스 스택(102)은 프로브(116)의 사용해 의해 테스팅된다. 최하단 집적 회로 디바이스(50C)의 테스팅패드(58)는 개구(118)를 형성하도록 최하단 집적 회로 디바이스(50C)의 유전체층(60)을 패터닝함으로써 노출된다. 유전체층(60)은 적절한 포토리소그래피 및 에칭 방법을 사용해 패터닝될 수 있다. 일부 실시예에서, 포토레지스트 물질(도시되지 않음)은 유전체층(60) 위에 형성된다. 후속적으로, 포토레지스트 물질은 포토레지스트 물질의 일부분을 제거하도록 후속적으로 조사되고(노출되고) 현상된다. 후속적으로, 유전체층(60)의 노출된 부분은 개구(118)를 형성하도록, 예를 들면, 적절한 에칭 공정을 사용해 제거된다. 그런 다음, 프로브(116)는 개구(118)에 의해 노출되는 테스팅 패드(58)에 물리적으로 그리고 전기적으로 접속된다. 테스팅 패드(58)는 디바이스 스택(102)를 테스팅하기 위해 사용되어, 단지 알려진 양호한 디바이스 스택만이 추가적인 처리를 위해 사용된다. 테스팅은 다양한 집적 회로 디바이스들의 기능의 테스팅을 포함할 수 있고, 집적 회로 디바이스의 설계에 기초해 예상될 수 있는 알려진 개방 또는 단락 회로에 대한 테스팅을 포함할 수 있다. 테스팅 동안에, 디바이스 스택(102)의 모든 집적 회로 디바이스는 데이지 체인 방식으로 테스팅될 수 있다.
도 2h에서, 프로브(116)가 제거되고, 개구(118)가 채워진다. 개구(118)는 개구(118) 내에 유전체층(60)의 더 많은 유전체 물질을 형성(예를 들면, 퇴적)하고, 개구(118)의 외부의 과잉 유전체 물질을 제거하도록 CMP와 같은, 평탄화를 수행함으로써 충전될 수 있다. 그런 다음, 본딩 패드(62)와 전도성 비아(64)는 위에서 설명된 기술을 사용해 최하단 집적 회로 디바이스(50C)의 유전체층(60) 내에 형성된다. 주목할만하게, 본딩 패드(62)는 테스팅 패드(58)와는 상이하다. 테스팅 패드(58)는, 테스팅이 종료된 후에 최하단 집적 회로 디바이스(50C) 내에 사용되지 않은채로 남아있을 수 있다.
도 2i에서, 제2 집적 회로 디바이스(120)가 디바이스 스택(102)에 부착됨으로써, 제1 디바이스 패키지(100)를 형성한다. 제2 집적 회로 디바이스(120)는 집적 회로 디바이스(50A, 50B, 및 50C)와는 상이한 기능을 수행할 수 있다. 예를 들면, 집적 회로 디바이스(50A, 50B, 및 50C)는 메모리 디바이스일 수 있고, 제2 집적 회로 디바이스(120)는 논리 디바이스(예를 들면, 중앙 처리 유닛(central processing unit; CPU), 그래픽 처리 유닛(graphics processing unit; GPU), 시스템 온 칩(system-on-a-chip; SoC), 마이크로제어기 등)일 수 있다. 제2 집적 회로 디바이스(120)는 최하단 집적 회로 디바이스(50C)의 유전체층(60)과 본딩 패드(62)를 사용해 하이브리드 본딩에 의해 최하단 집적 회로 디바이스(50C)에 부착될 수 있다. 밀봉재(121)는 제2 집적 회로 디바이스(120) 주위에 그리고 디바이스 스택(102) 위에 형성된다. 밀봉재(121)는 최상단 밀봉재(110A)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 밀봉재(121)는 최상단 밀봉재(110A)를 형성하기 위한 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다.
도 2j에서, 제1 디바이스 패키지(100)는 프로브(122)의 사용해 의해 테스팅된다. 제1 디바이스 패키지(100)는 제2 집적 회로 디바이스(120)의 테스팅 패드(58)을 사용해 테스팅된다. 제2 집적 회로 디바이스(120)의 테스팅 패드(58)를 노출시키는 개구(124)가 형성될 수 있고, 제2 집적 회로 디바이스(120)는 디바이스 스택(102)을 테스팅하기 위한 방법과 유사한 방법을 사용해 테스팅될 수 있다. 테스팅은 제1 디바이스 패키지(100)의 집적 회로 디바이스의 기능의 테스팅을 포함할 수 있거나, 집적 회로 디바이스의 설계에 기초해 예상될 수 있는 알려진 개방 또는 단락 회로에 대한 테스팅을 포함할 수 있다.
도 2k에서, 프로브(122)가 제거되고, 개구(124)가 채워진다. 개구(124)는 개구(118)을 충전하기 위한 방법과 유사한 방법을 사용해 충전될 수 있다. 그런 다음, 범프(126)가 제2 집적 회로 디바이스(120) 상에 형성되고 전도성 커넥터(128)가 범프(126) 상에 형성된다.
범프(126)는, 금속 필라, 제어형 붕괴 칩 접속(controlled collapse chip connection; C4) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold) 기술에 의해 형성된 범프, 볼 그리드 어레이(ball grid array; BGA) 범프들 일 수 있다. 실시예에서, 범프(126)는 C4 범프이다. 범프(126)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 범프(126)는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에서, 금속 캡층(미도시됨)은 범프(126)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들 물질의 조합을 포함할 수 있고, 도금 공정에 의해 형성될 수 있다.
전도성 커넥터(128)는 예를 들면, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들 물질의 조합과 같은, 전도성 물질로부터 형성될 수 있다. 일부 실시예에서, 전도성 커넥터(128)는 증발, 전기 도금, 프린팅, 솔더 전사(transfer), 볼 배치(ball placement) 등과 같은, 방법을 통해 초기에 솔더층을 형성함으로써 형성된다. 솔더층이 이 구조물 상에 형성되었으면, 전도성 커넥터(128)를 원하는 범프 형상으로 성형하기 위하여 리플로우(reflow)가 수행될 수 있다. 일부 실시예에서, 범프(126)와 전도성 커넥터(128) 둘 다는 솔더일 수 있다.
제1 디바이스 패키지(100)의 형성이 종료되면, 제1 디바이스 패키지(100)는 동일 캐리어 웨이퍼 상에 형성되는 인접 디바이스 패키지로부터 싱귤레이팅된다. 싱귤레이션은 예를 들면, 쏘잉 또는 레이저 절단에 의해 수행될 수 있다. 일부 실시예에서, 제2 캐리어 기판(112)은 싱귤레이션 후에 남아 있다. 이하에서 더 논의되는 바와 같이, 제2 캐리어 기판(112)은 제1 디바이스 패키지(100)의 열 소산을 도울 수 있다. 일부 실시예에서, 제2 캐리어 기판(112)이 제거되고, 옵션으로, 냉각 시스템과 같은, 다른 구조물이 부착될 수 있다. 도시된 실시예에서, 최상단 집적 회로 디바이스(50A)의 전도성 비아(54)는 제1 디바이스 패키지(100) 내에 전기적으로 격리된다. 이러한 전도성 비아(54)는 사용되지 않을 수 있어서, 동일한 다이가 디바이스 스택(102) 내에 적층을 위해 사용될 수 있다.
도 2l에서, 제2 디바이스 패키지(150)는 제1 디바이스 패키지(100)를 패키지 기판(152)에 실장함으로써 형성된다. 패키지 기판(152)은 실리콘, 게르마늄, 다이아몬드 등과 같은 반도체 물질로 제조될 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 비화물, 인듐 인화물, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이 물질들의 조합 등과 같은 복합 물질들이 또한 사용될 수 있다. 또한, 패키지 기판(152)은 SOI 기판일 수 있다. 일반적으로, SOI 기판은 예컨대, 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 하나의 대안적인 실시예에서, 패키지 기판(152)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 하나의 예시적인 코어 물질은 FR4와 같은 유리 섬유 수지이다. 코어 물질을 위한 대체재는 BT(bismaleimide-triazine) 수지, 또는 대안적으로 다른 PCB 물질 또는 막을 포함한다. ABF 또는 다른 라미네이트와 같은 빌드 업(build up) 막이 패키지 기판(152)을 위해 사용될 수 있다.
패키지 기판(152)은 능동 및 수동 디바이스들을 포함할 수 있다(미도시됨). 트랜지스터, 커패시터, 저항기, 이들의 조합들 등과 같은 매우 다양한 디바이스들이 제2 디바이스 패키지(150)를 위한 설계의 구조적 및 기능적 요건들을 생성하기 위해 사용될 수 있다. 디바이스는 임의의 적절한 방법을 사용해서 형성될 수 있다.
패키지 기판(152)은 금속화층과 비아(미도시됨)와, 금속화층과 비아 위의 본드 패드(154)를 또한 포함할 수 있다. 금속화층은 능동 및 수동 디바이스 위에 형성될 수 있고, 기능 회로를 형성하기 위해 다양한 디바이스들을 접속시키기 위해 설계된다. 금속화층은 유전체(예컨대, 로우-k 유전 물질)와 전도성 물질(예컨대, 구리)의 교번층들과 전도성 물질의 층들을 상호접속하는 비아를 사용해 형성될 수 있고, 임의의 적절한 공정(예컨대, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일부 실시예에서, 패키지 기판(152)은 능동 및 수동 장치들을 실질적으로 포함하지 않는다.
일부 실시예에서, 전도성 커넥터(128)는 제1 디바이스 패키지(100)를 본드 패드(152)에 부착시키기 위해 리플로우됨으로써, 제2 집적 회로 디바이스(120)를 패키지 기판(152)에 본딩한다. 전도성 커넥터(128)는, 패키지 기판(152) 내의 금속화층을 포함해서, 패키지 기판(152)을 제1 디바이스 패키지(100)에 전기적으로 그리고/또는 물리적으로 결합시킨다. 일부 실시예에서, 수동 디바이스(예컨대, 표면 실장 디바이스(surface mount devices; SMD), 예증되지 않음)는 패키지 기판(152) 상에 실장되기 전에 제2 디바이스 패키지(150)(예컨대, 본드 패드(154)에 본딩됨)에 부착될 수 있다. 이러한 실시예에서, 수동 디바이스는 전도성 커넥터(128)와 동일한, 제2 디바이스 패키지(150)의 표면에 본딩될 수 있다.
전도성 커넥터(128)는, 제2 디바이스 패키지(150)가 패키지 기판(152)에 부착된 후에 남아 있는 에폭시 플럭스의 에폭시 부분 중 적어도 일부를 사용해 그 자신이 리플로우되기 전에 그 자신 상에 형성된 에폭시 플럭스(미도시됨)를 가질 수 있다. 이 남아있는 에폭시 부분은 응력을 감소시키기 위한 언더필로서 작용하고, 전도성 커넥터(128)를 리플로우하는 것으로부터 초래되는 접속부(joint)를 보호할 수 있다.
언더필(미도시됨)은 전도성 커넥터(128)를 둘러싸는, 제2 집적 회로 디바이스(120)와 패키지 기판(152) 사이에 형성될 수 있다. 언더필은, 제1 디바이스 패키지(100)가 부착된 후에 모세관 플로우 공정에 의해 형성될 수 있거나, 제1 디바이스 패키지(100)가 부착되기 전에 적절한 퇴적 방법에 의해 형성될 수 있다.
도 3은 일부 실시예에 따른 더미 디바이스(300)의 단면도이다. 더미 디바이스(300)는 전기적 기능을 수행하지 않으며, 그 내부에 형성된 어떠한 능동 또는 수동 디바이스도 갖지 않는다. 오히려, (예를 들면, 도 5a 내지 5j의 실시예와 도 9a 내지 9h의 실시예에 대해) 이하에서 더 논의되는 바와 같이, 더미 디바이스(300)는 산출되는 패키지의 열 소산을 개선하도록 실시예의 디바이스 패키지(예를 들면, 디바이스 패키지(550 및 950, 이하 내용을 참조)와 함께 포함될 수 있다. 더미 디바이스(300)는 기판(302), 격리막(304), 에칭 정지층(306), 금속 간 유전체(inter-metal dielectric; IMD) 층(308), 정렬 마크(310), 및 본딩막(312)을 포함한다.
격리막(304)은 기판(302) 상에 형성된다. 기판(302)은 기판(52)의 후보 물질로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 기판(302)은 기판(52)을 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 격리막(304)은 정렬 마크(310)를 전기적으로 격리하는 것을 돕는다. 격리 막(304)은 실리콘 탄화물, 실리콘 질화물 등과 같은, 유전체 물질로부터 형성될 수 있고, CVD, PVD 등에 의해 형성될 수 있다. 실시예에서, 격리막(304)은 약 5 kÅ보다 작은 두께로 형성된다.
에칭 정지층(306)은 격리막(304) 상에 형성된다. 에칭 정지층(306)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소-질화물 등으로부터 형성될 수 있다. 에칭 정지층(306)은 화학적 기상 퇴적(chemical vapor deposition; CVD), 물리적 기상 퇴적(physical vapor deposition; PVD), 원자층 퇴적(atomic layer deposition; ALD), 스핀 온 유전체 공정 등 또는 이들의 조합에 의해 형성될 수 있다. 실시예에서, 에칭 정지층(306)은 약 500 Å 내지 약 2 kÅ의 두께로 형성된다.
IMD층(308)은 에칭 정지층(306) 위에 형성된다. IMD층(308)은 약 3.0보다 낮은 k 값을 갖는 로우 k 유전체 물질로부터 형성된 층일 수 있다. IMD층(308)은 2.5보다 낮은 k 값을 갖는 극저-k(extra-low-k; ELK) 유전체 물질로부터 형성될 수 있다. 일부 실시예에서, IMD층(308)은 블랙 다이아몬드(Applied Materials사의 등록 상표명), 산소 함유 및/또는 탄소 함유 로우-k 유전체 물질, 수소 실세스퀴녹산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스퀴녹산(MethylSilsesQuioxane: MSQ) 등으로부터 형성될 수 있다. IMD층(308)은 다공성 물질일 수 있다. IMD층(308)은 또한, 실리콘 질화물, 실리콘 산화물 등과 같은, 유전체 물질로부터 유래할 수 있다. 실시예에서, IMD층(308)은 약 2 kÅ 내지 약 8 kÅ 의 두께로 형성된다. 일부 실시예에서, 에칭 정지층(306)과 IMD층(308)의 물질은, 에칭 정지층(306)과 IMD층(308) 사이에 높은 에칭 선택도를 달성하도록 선택되고, 이에 따라, 에칭 정지층(306)은 후속 처리 단계에서 IMD층(308)의 에칭을 정지시키기 위해 사용될 수 있다.
정렬 마크(310)가 IMD층(308) 내에 형성되고, 에칭 정지층(306)과 격리막(304)을 관통해 연장될 수 있다. 정렬 마크(310)는 단일 다마신 공정을 사용해 형성될 수 있다. 정렬 마크(310)를 형성하기 위한 예시로서, 개구(미도시됨)는 에칭 공정에 의해 IMD층(308) 내에 형성된다. 에칭 공정은 IMD층(308)의 물질을 제거할 수 있고, 에칭 정지층(306)의 물질을 제거하지 않을 수 있다. 일단 에칭 정지층(306)이 노출되면, 에칭 정지층(306)을 관통해 개구를 연장하도록 상이한 에칭 공정이 수행될 수 있다. 개구는 또한 적어도 부분적으로 격리막(304) 내로 연장될 수 있다. 하나 이상의 확산 배리어층(미도시됨)이 개구 내에 옵션으로 형성되고, 그런 다음, 전도성 물질이, 존재하는 경우, 확산 배리어층 위에 형성된다. 확산 배리어층은 TaN, Ta, TiN, Ti, CoW 등으로부터 형성될 수 있고, ALD 등과 같은, 퇴적 공정에 의해 개구 내에 형성될 수 있다. 전도성 물질은 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수 있고, 전기 화학 도금 공정, CVD, ALD, PVD 등 또는 이들의 조합에 의해 개구 내에 확산 배리어층 위에 형성될 수 있다. 실시예에서, 전도성 물질은 구리이고, 확산 배리어층은, 구리가 IMD층(308) 내로 확산되는 것을 방지하는 얇은 배리어층이다. 확산 배리어층과 전도성 물질의 형성 후에, 확산 배리어층과 전도성 물질의 과잉이 예를 들면, CMP와 같은, 평탄화 공정에 의해 제거될 수 있다.
본딩막(312)은 정렬 마크(310)와 IMD층(308) 상에 형성된다. 본딩막(312)은 후속 단계에서 산화물 대 산화물 본딩과 같은, 본딩을 위해 사용되고, 반도체 기판과의 산화물 대 산화물 접합을 형성하기 위해 사용될 수 있는 물질로부터 형성된다. 실시예에서, 본딩막(312)은 실리콘 산화물과 같은, 산화물로부터 형성되고, CVD, PVD, ALD, 스핀-온 코팅 공정, 이들의 조합 등을 사용해 형성될 수 있다. 실시예에서, 본딩막(312)은 약 0.8 μm 내지 약 2 μm의 두께로 형성된다.
도 4a 내지 4d는 다양한 실시예들에 따른 정렬 마크(310)의 평면도이다. 도시된 바와 같이, 정렬 마크(310)는 평면도로 다양한 형상들을 갖도록 형성될 수 있다. 예를 들면, 정렬 마크(310)는 닫혀진 정사각형(도 4a 참조), 원형(도 4b를 참조), 십자가 형상(도 4c 참조), 또는 열린 정사각형(도 4d 참조)을 가질 수 있다. 다른 형상이 또한 사용될 수 있음을 인식해야 한다.
도 5a 내지 5j는 일부 실시예들에 따라 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 단면도들이다. 도 5a 내지 5j에서, 디바이스 스택(502)은 다수의 더미 디바이스들(예를 들면, 도 3 및 4을 참조해 위에서 설명된 더미 디바이스(300))과 제1 집적 회로 디바이스들(예를 들면, 도 1을 참조해 위에서 설명된 집적 회로 디바이스(50))을 적층함으로써 형성된다. 디바이스 스택(502)은 형성 후에 테스팅된다. 그런 다음, 후속적인 디바이스 패키지는 디바이스 스택(502)으로 형성된다. 더미 디바이스(300)으로 디바이스 스택(502)을 형성하는 것은 산출되는 디바이스 패키지의 열 소산으로 도울 수 있다. 또한, 더미 디바이스(300) 내의 정렬 마크(310)는 후속 처리에서 디바이스 적층 정밀도를 개선할 수 있다. 실시예가 다른 3DIC 패키지에 적용될 수 있음을 인식해야 하지만, 디바이스 패키지는 CoW 또는 CoWoS 패키지일 수 있다.
먼저 도 5a를 참조하면, 다수의 최상단 집적 회로 디바이스(50A)와 더미 디바이스(300A)가 제1 캐리어 기판(508)에 부착된다. 일부 실시예에서, 최상단 집적 회로 디바이스(50A)에는 제1 캐리어 기판(508)으로의 접착시에 본딩 패드가 없다. 최상단 집적 회로 디바이스(50A)는 자신이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 디바이스 스택(502)을 형성하기 위해 사용된다.
제1 캐리어 기판(508)은 실리콘 웨이퍼 등으로부터 형성될 수 있고, 정렬 마크(510)는 실리콘 웨이퍼 내에 또는 그 위에 형성된다. 정렬 마크(510)는 더미 디바이스(300A)의 정렬 마크(310)와 유사한 방식으로 형성될 수 있다.
최상단 집적 회로 디바이스(50A)와 더미 디바이스(300A)는 제1 캐리어 기판(508) 상에 페이스 다운 방식으로 배치되고, 각각 유전체층(60)과 본딩막(312)과의 산화물 대 산화물 본딩과 같은 본딩을 사용해 접착된다. 이 배치는 예를 들면 픽 앤드 플레이스 공정(pick-and-place process)에 의한 것일 수 있다. 배치 동안에, 더미 디바이스(300A)의 정렬 마크(310)는, 픽 앤 플레이스 공정 동안에 더 정밀한 배치를 허용할 수 있는, 제1 캐리어 기판(508)의 정렬 마크(510)와 정렬된다. 최상단 집적 회로 디바이스(50A)의 코너는 픽 앤드 플레이스 동안에 정렬될 수 있다. 일부 실시예에서, 집적 회로 디바이스(50A)는 더미 디바이스(300A) 전에 배치된다. 일부 실시예에서, 더미 디바이스(300A)는 집적 회로 디바이스(50A) 전에 배치된다. 정렬 마크(310)가 어떻게 사용될 수 있는지에 대한 세부 사항은 이하에서 더 자세히 논의될 것이다.
도 5b에서, 최상단 밀봉재(514A)는 최상 집적 회로 디바이스(50A) 주위에, 더미 디바이스(300A) 주위에, 그리고 제1 캐리어 기판(508) 위에 형성된다. 최상단 밀봉재(514A)는 최상단 밀봉재(110A)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2b 참조), 다른 물질을 포함할 수 있다. 최상단 밀봉재(514A)는 최상단 밀봉재(110A)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 최상단 밀봉재(514A), 최상단 집적 회로 디바이스(50A), 및 더미 디바이스(300A)는 예를 들면, CMP에 의해 박형화됨으로써, 최상단 집적 회로 디바이스(50A)의 전도성 비아(54)를 노출시킨다.
도 5c에서, 위에서 설명된 단계들은 디바이스 스택(502)의 추가적인 층을 형성하도록 반복된다. 중간 집적 회로 디바이스(50B)와 더미 디바이스(300B)는 최상단 집적 회로 디바이스(50A)와 더미 디바이스(300A)에 부착된다. 마찬가지로, 최하단 집적 회로 디바이스(50C)와 더미 디바이스(300C)는 중간 집적 회로 디바이스(50B)와 더미 디바이스(300B)에 부착된다. 중간 집적 회로 디바이스(50B)와 최하단 집적 회로 디바이스(50C)는 접착시에 본딩 패드(62)를 포함한다. 이와 같이, 각 층의 집적 회로 디바이스는 하이브리드 본딩에 의해 하부층에 부착된다. 집적 회로 디바이스 각각은, 자신이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 디바이스 스택(502)을 형성하기 위해 사용된다.
디바이스 스택(502)이 임의의 수의 층들을 포함할 수 있음을 인식해야 한다. 도시된 실시예에서, 디바이스 스택(502)은 4개의 층들(예를 들면, 최상단 집적 회로 디바이스(50A)와 더미 디바이스(300A); 중간 집적 회로 디바이스(50B)와 더미 디바이스(300B) 중 2개의 층들; 및 최하단 집적 회로 디바이스(50C)와 더미 디바이스(300C))을 포함한다. 또 다른 실시예에서, 디바이스 스택(502)은, 5개의 층들 또는 2개의 층들과 같은, 더 크거나 더 작은 수의 층들을 포함한다.
도 5d에서, 제2 캐리어 기판(516)은 본딩층(518)을 사용하는 산화물 대 산화물 본딩과 같은, 본딩에 의해 디바이스 스택(502)에 부착된다. 제2 캐리어 기판(516)은 실리콘 웨이퍼 등으로부터 형성될 수 있고, 정렬 마크(520)는 실리콘 웨이퍼 내에 또는 그 위에 형성된다. 정렬 마크(520)는 더미 디바이스(300A)의 정렬 마크(310)와 유사한 방식으로 형성될 수 있다. 제2 캐리어 기판(516)의 정렬 마크(520)는 더미 디바이스(300A, 300B, 및 300C)의 정렬 마크(310)와 정렬되어, 제2 캐리어 기판(516)이 보다 정밀하게 배치될 수 있다. 본딩층(518)은 본딩층(114)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 본딩층(518)은 본딩층(114)을 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나(도 2f를 참조), 다른 방법에 의해 형성될 수 있다. 실시예에서, 본딩층(518)은 실리콘 산화물과 같은, 산화물 대 산화물 본딩과 호환되는 산화물이다.
도 5e에서, 디바이스 스택(502)은 제1 캐리어 기판(508)으로부터 제거되고, 뒤집힌다(flipped). 제1 캐리어 기판(508)이 실리콘 웨이퍼이고, 본딩층(518)이 유전체층인 실시예에서, 제거는 실리콘 웨이퍼 및 유전체층을 에칭하거나 그라인딩함으로써 달성될 수 있다. 그런 다음, 디바이스 스택(502)이 테스팅되어, 단지 알려진 양호한 디바이스 스택만이 추가적인 처리를 위해 사용된다. 디바이스 스택(102)과 유사하게, 최상단 집적 회로 디바이스(50A)는, 테스팅을 위해 사용되는, 테스팅 패드(미도시됨)을 포함할 수 있다. 테스팅 패드는 테스팅을 위해 노출될 수 있고, 그런 다음, 테스팅 패드가 전기적으로 격리되도록 테스팅 후에 덮일 수 있다. 테스팅 패드는 본딩 패드(62)와는 상이한 물질로부터 형성될 수 있다.
도 5f에서, 본딩 패드(62)는 최상단 집적 회로 디바이스(50A)의 유전체층(60) 내에 형성된다. 본딩 패드(62)는 테스팅 후에 이중 다마신 공정에 의해 형성될 수 있다. 주목할만하게, 본딩 패드(62)는 테스팅 패드(58)(도 5f에서는 도시되지 않지만 위에서 도 1에서 도시됨)와는 상이하다.
도 5g에서, 제2 집적 회로 디바이스(522)는 최상단 집적 회로 디바이스(50A)의 본딩 패드(62)와 하이브리드 본딩에 의해 디바이스 스택(502)에 부착됨으로써, 제1 디바이스 패키지(500)를 형성한다. 제2 집적 회로 디바이스(120)는 집적 회로 디바이스(50A, 50B, 및 50C)와는 상이한 기능을 수행할 수 있다. 부착되기 전에, 제2 집적 회로 디바이스(522)가 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 제1 디바이스 패키지(500)를 형성하기 위해 사용된다.
밀봉재(524)는 제2 집적 회로 디바이스(522) 주위에 형성된다. 밀봉재(524)는 최상단 밀봉재(110A)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2b 참조), 다른 물질을 포함할 수 있다. 밀봉재(524)는 최상단 밀봉재(110A)를 형성하기 위한 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 밀봉재(524)와 제2 집적 회로 디바이스(522)는 예를 들면, CMP에 의해 박형화되어, 수평의 표면을 가진다.
도 5h에서, 제2 집적 회로 디바이스(522)의 유전체층(60) 내에 개구가 형성되고 개구 내에 범프(526)가 형성된다. 범프(526)는 범프(126)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2k 참조), 다른 물질을 포함할 수 있다. 범프(526)는 범프(126)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다.
그런 다음, 전도성 커넥터(528)가 범프(526) 상에 형성된다. 전도성 커넥터(528)는 전도성 커넥터(128)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2k 참조), 다른 물질을 포함할 수 있다. 전도성 커넥터(528)는 전도성 커넥터(128)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 그런 다음, 제1 디바이스 패키지(500)는 전도성 커넥터(528)를 사용해 프로브에 의해 테스팅될 수 있어서, 단지 알려진 양호한 디바이스만이 추가적인 처리를 위해 사용된다.
도 5i에서, 제1 디바이스 패키지(500)는 인접한 디바이스 패키지들로부터 싱귤레이팅된다. 싱귤레이션은 예를 들면 스크라이브 라인(530)을 따라서 쏘잉하거나 레이저 절단함으로써 수행될 수 있다. 도시되지는 않지만, 제2 캐리어 기판(516)의 정렬 마크(520)가 스크라이브 라인(530)을 따라 배치될 수 있음이 인식되어야 한다. 따라서, 싱귤레이션 공정은 정렬 마크(520)의 일부가 절단되거나 제거되는 것을 초래할 수 있어서, 제1 디바이스 패키지(500) 내의 제2 캐리어 기판(516)의 일부분이 정렬 마크(529)의 단편(fragment) 또는 일부분을 가진다.
도 5j에서, 제2 디바이스 패키지(550)는 제1 디바이스 패키지(500)를 패키지 기판(552)에 실장함으로써 형성된다. 패키지 기판(552)은 패키지 기판(152)과 유사할 수 있다(도 2l을 참조). 패키지 기판(552)은 금속화층과 비아(미도시됨)와, 금속화층 및 비아 위의 본드 패드(554)를 포함할 수 있다. 제1 디바이스 패키지(500)의 전도성 커넥터(528)는 제2 디바이스 패키지(55)를 형성하도록 패키지 기판(552)의 본드 패드(554)에 결합된다.
더미 디바이스들(300A, 300B, 및 300C)은 제2 집적 회로 디바이스(522)와 제2 캐리어 기판(516) 사이에 열 통로(thermal pathway)를 형성할 수 있다. 이에 따라, 산출되는 제2 디바이스 패키지(550)의 열 소산이 개선될 수 있다. 또한, 더미 디바이스들(300A, 300B, 및 300C) 내에 정렬 마크(310)를 형성함으로써, 정렬 마크는 집적 회로 디바이스들(50A, 50B, 및 50C)로부터 생략될 수 있다. 따라서, 다양한 집적 회로 디바이스들 내의 이용가능한 라우팅 면적이 증가될 수 있다.
도 6a 및 도 6b는 다양한 실시예들에 따른 제2 디바이스 패키지(550)의 변형들을 예증한다. 제1 변형(예를 들면, 도 6a)에서, 더미 디바이스가 생략될 수 있다. 이와 같이, 단지 제2 캐리어 기판(516)만이 제2 디바이스 패키지(550) 내의 정렬 마크(520)를 포함한다. 형성 동안에, 제2 캐리어 기판(516)의 정렬 마크(520)는 제1 캐리어 기판(508)의 정렬 마크(510)(도 5d를 참조)와 정렬될 수 있다. 제2 변형(예를 들면, 도 6b)에서, 더미 디바이스(300)와 정렬 마크(310)가 생략될 수 있다. 예증된 변형은 더 낮은 제조 비용을 가질 수 있다.
도 7a 내지 7c는 다양한 실시예들에 따른, 상이한 제조 스테이지들에서의 디바이스 스택(502)을 도시하는 하향식 뷰이다. 도시된 예시에서, 도 7a는 최상단 집적 회로 디바이스(50A)(도 5a에 도시됨)의 배치에 대응할 수 있고, 도 7b는 최상단 더미 디바이스(300A)(도 5a에 도시됨)의 배치에 대응할 수 있으며, 도 7c는 중간 집적 회로 디바이스(50B)와 더미 디바이스(300B)(도 5c에 도시됨)의 배치에 대응할 수 있다. 정렬 마크들(310 및 510)의 사용이 예증된다. 도 7a에서, 집적 회로 디바이스(50)의 제1 층이 제1 캐리어 기판(508) 위에 배치된다. 제1 캐리어 기판(508)의 정렬 마크(510)가 집적 회로 디바이스들(50) 사이에 배치된다. 도 7b에서, 더미 디바이스들(300)의 제1 층이 집적 회로 디바이스들(50) 사이에 제1 캐리어 기판(508) 위에 배치된다. 더미 디바이스(300)의 제1 층의 정렬 마크(310)는 정렬 마크(510)의 제1 서브세트(510A)와 정렬된다. 도 7c에서, 집적 회로 디바이스(50)와 더미 디바이스(300)의 제2 층이 제1 층 상에 배치된다. 더미 디바이스(300)의 제2 층의 정렬 마크(310)는 정렬 마크(510)의 제2 서브세트(510B)와 정렬된다. 더미 디바이스(300)의 물질은 정렬 마크(310)를 정렬하기 위해 사용되는 광에 투명하다. 또한, 정렬 마크들(510)의 제1 서브세트(510A)과 제2 서브세트(510B)는 상이한 형상들을 가질 수 있다(예를 들면, 도 4a 내지 4d를 참조). 예를 들면, 제1 층의 더미 디바이스(300)는 제1 형상을 갖는 하부의 정렬 마크(510)와 정렬될 수 있고, 제2 층의 더미 디바이스(300)는 제2 형상을 갖는 하부의 정렬 마크(510)와 정렬될 수 있다. 또한, 더미 디바이스(300)의 일부는, 더미 디바이스(300)가 정렬 동안에 적절히 회전되는 것을 보장하도록, 다수의 측방향으로 오프셋된 정렬 마크(310)(도 7c를 참조함)를 가질 수 있다. 또한, 상이한 층들 내의 더미 디바이스(300)의 정렬 마크(310)는 평면 또는 하향식 뷰에서 중첩되지 않는다.
도 8a 내지 8c는 일부 실시예에 따른, 제1 디바이스 패키지(500)(도 5a 내지 5i를 참조)의 층들 중 하나의 층의 평면도이다. 더미 디바이스(300)의 레이아웃은 집적 회로 디바이스(50)에 대해 도시된다. 더미 디바이스(300)는 다수의 방식들로 배치될 수 있고, 다수의 형상들을 가질 수 있다. 일부 실시예(예를 들면, 도 8a를 참조함)에서, 더미 디바이스(300A)는 집적 회로 디바이스(50)의 두 개의 에지들을 따라 배치된다. 일부 실시예에서(예를 들면, 도 8b를 참조함), 더미 디바이스(300)는 집적 회로 디바이스(50)의 4개의 에지들을 따라 배치된다. 일부 실시예에서(예를 들면, 도 8c를 참조함), 단일 더미 디바이스(300)는 집적 회로 디바이스(50)를 둘러싼다. 다른 더미 디바이스 레이아웃이 또한 가능하다.
도 9a 내지 9h는 일부 실시예들에 따라 디바이스 패키지를 형성하기 위한 공정 동안의 중간 단계들의 다양한 단면도들이다. 도 9a 내지 9h에서, 디바이스 스택(902)는 제2 집적 회로 디바이스 상에 다수의 더미 디바이스들과 제2 집적 회로 디바이스를 적층함으로써 형성된다. 제1 집적 회로 디바이스는 집적 회로 디바이스(50)(도 1을 참조함)와 유사한 구조물을 가질 수 있고, 실시예에서 메모리 다이일 수 있다. 제2 집적 회로 디바이스는 집적 회로 디바이스(50)(도 1을 참조함)와 유사한 구조물을 가질 수 있고, 실시예에서 논리 다이일 수 있다. 더미 디바이스는 더미 디바이스(300)와 유사한 구조물을 가질 수 있다(도 3을 참조함). 디바이스 스택(902)은 형성 후에 테스팅된다.
도 9a에서, 제1 집적 회로 디바이스(904)는 제1 캐리어 기판(906)에 부착된다. 제1 캐리어 기판(906)은 실리콘 웨이퍼 등으로부터 형성될 수 있고, 정렬 마크(908)는 실리콘 웨이퍼 내에 또는 그 위에 형성된다. 정렬 마크(908)는 더미 디바이스(300)의 정렬 마크(310)(도 3을 참조함)와 유사한 방식으로 형성될 수 있다. 제1 집적 회로 디바이스(904)는 제1 캐리어 기판(906) 상에 배치되고, 제1 집적 회로 디바이스(904)의 유전체층(60)을 사용해 산화물 대 산화물 본딩과 같은 본딩에 의해 부착될 수 있다. 제1 집적 회로 디바이스들(904)은, 자신들이 부착되기 전에 테스팅될 수 있어서, 단지 알려진 양호한 다이만이 처리를 위해 사용된다.
도 9b에서, 제1 밀봉재(912)는 제1 집적 회로 디바이스(904) 주위에 형성된다. 제1 밀봉재(912)는 최상단 밀봉재(110A)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2b 참조), 다른 물질을 포함할 수 있다. 제1 밀봉재(912)는 최상단 밀봉재(110A)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 제1 밀봉재(912)와 제1 집적 회로 디바이스(904)는 예를 들면, CMP에 의해 박형화되어, 제1 집적 회로 디바이스(904)의 전도성 비아(54)를 노출시킨다.
도 9c에서, 디바이스 스택(902)은 제1 집적 회로 디바이스(904) 상에 형성된다. 디바이스 스택(902)은 집적 회로 디바이스(50A-50D), 더미 디바이스(300A-300D, 및 밀봉재(918A-918D)의 다수의 층들을 포함한다. 집적 회로 디바이스(50D)와 더미 디바이스(300D)의 최하단 층은 평탄화되지 않을 수 있어서, 집적 회로 디바이스(50D)의 전도성 비아(54)가 절연된 채로 남아 있다. 각 층은 예를 들면, 산화물 대 산화물 본딩과 같은 본딩을 사용해 부착될 수 있다. 배치 동안에, 더미 디바이스(300A-300D)의 정렬 마크(310)는 제1 캐리어 기판(906)의 정렬 마크(908)와 정렬된다.
도 9d에서, 제2 캐리어 기판(920)은 유전체층(922)을 사용하는 산화물 대 산화물 본딩과 같은 본딩에 의해 디바이스 스택(902)에 부착된다. 제2 캐리어 기판(920)은 제2 캐리어 기판(112)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 제2 캐리어 기판(920)은, 배치 동안에 집적 회로 디바이스(50A 내지 50D)의 정렬 마크(310)와 정렬되는, 정렬 마크(924)를 포함한다.
도 9e에서, 제1 캐리어 기판(906)은 제1 집적 회로 디바이스(904)로부터 제거된다. 제1 캐리어 기판(906)이 실리콘 웨이퍼인 실시예에서, 실리콘 웨이퍼와 유전체층을 에칭하거나 그라인딩함으로써 제거가 달성될 수 있다.
도 9f에서, 제1 집적 회로 디바이스(904)의 유전체층(60) 내에 개구가 형성되고 개구 내에 범프(926)가 형성된다. 범프(926)는 범프(126)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나(도 2k 참조), 다른 물질을 포함할 수 있다. 범프(926)는 범프(126)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다.
그런 다음, 전도성 커넥터(928)가 범프(926) 상에 형성된다. 전도성 커넥터(928)는 전도성 커넥터(128)의 후보 물질들로부터 선택된 물질로부터 형성될 수 있거나, 다른 물질을 포함할 수 있다. 전도성 커넥터(928)는 전도성 커넥터(128)를 형성하는 후보 방법들로부터 선택된 방법에 의해 형성될 수 있거나, 다른 방법에 의해 형성될 수 있다. 그런 다음, 제1 디바이스 패키지(900)는 전도성 커넥터(928)를 사용해 프로브에 의해 테스팅될 수 있어서, 단지 알려진 양호한 디바이스만이 추가적인 처리를 위해 사용된다.
도 9g에서, 제1 디바이스 패키지(900)는 인접한 디바이스 패키지들로부터 싱귤레이팅된다. 싱귤레이션은 예를 들면 스크라이브 라인(930)을 따라서 쏘잉하거나 레이저 절단함으로써 수행될 수 있다. 제2 캐리어 기판(920)의 정렬 마크(924)가 스크라이브 라인(930)을 따라 배치될 수 있다. 따라서, 싱귤레이션 공정은 정렬 마크(924)의 일부가 절단되거나 제거되는 것을 초래할 수 있어서, 제1 디바이스 패키지(900) 내의 제2 캐리어 기판(920)의 일부분이 정렬 마크(529)의 단편 또는 일부분을 가진다.
도 9h에서, 제2 디바이스 패키지(950)는 제1 디바이스 패키지(900)을 패키지 기판(952)에 실장함으로써 형성된다. 패키지 기판(952)은 패키지 기판(152)(도 2l을 참조함)과 유사할 수 있다. 패키지 기판(952)은 금속화층과 비아(미도시됨)와, 금속화층 및 비아 위의 본드 패드(954)를 포함할 수 있다. 전도성 커넥터(928)는, 제2 디바이스 패키지(950)를 형성하도록 패키지 기판(952)의 본드 패드(954)에 결합된다.
실시예는 이점을 달성할 수 있다. 추가적인 처리 전에 디바이스 스택(예를 들면, 메모리 큐브)을 테스팅함으로써, 알려진 양호한 큐브가 처리를 위해 사용될 수 있어서 디바이스 패키지 수율을 증가시킨다. 또한, 디바이스 패키지 내의 더미 디바이스의 사용은 산출되는 디바이스 패키지의 열 성능을 개선할 수 있다. 마지막으로, 더미 디바이스 내의 정렬 마크를 배치시키는 것은 정렬 마크가 메모리 큐브 내의 디바이스로부터 생략되는 것을 허용하는 데, 이는 메모리 큐브 내의 디바이스의 라우팅 면적을 증가시킬 수 있다.
실시예에서, 방법은, 디바이스 스택을 형성하도록 복수의 제1 다이들을 적층하는 단계; 디바이스 스택의 최상단 다이의 테스팅 패드를 드러내는 단계; 최상단 다이의 테스팅 패드를 사용해 디바이스 스택을 테스팅하는 단계; 및 디바이스 스택을 테스팅한 후에, 최상단 다이 내에 본딩 패드를 형성하는 단계를 포함하고, 본딩 패드는 테스팅 패드와는 다르다.
일부 실시예에서, 본 방법은, 디바이스 스택을 테스팅한 후에, 최상단 다이의 테스팅 패드를 덮는다. 본 방법의 일부 실시예에서, 복수의 제1 다이들을 적층하는 단계는, 최상단 다이를 제1 캐리어 기판에 본딩하는 단계 - 본딩 동안에, 최상단 다이는 테스팅 패드 위에 유전체층을 포함하고, 본딩 패드를 갖지 않음 -; 및 최상 다이 위에 최하단 다이를 적층하는 단계를 포함하고, 적층 동안에, 최하단 다이는 본딩 패드와, 본딩 패드 위의 유전체층을 포함한다. 본 방법의 일부 실시예에서, 최상단 다이를 제1 캐리어 기판에 본딩하는 단계는, 최상단 다이의 유전체층을 갖는 산화물 대 산화물 본드를 형성하는 단계와, 최상단 다이 위에 최하단 다이를 적층하는 단계는, 최하단 다이의 본딩 패드와 유전체층과의 혼성 본딩을 수행하는 단계를 포함한다. 본 방법의 일부 실시예에서, 복수의 제1 다이들을 적층하는 단계는, 최상단 밀봉층으로 최상단 다이를 캡슐화하는 단계; 및 최상단 다이를 캡슐화는 단계 후에, 최하단 밀봉층으로 최하단 다이를 캡슐화하는 단계를 더 포함한다. 본 방법의 일부 실시예에서, 복수의 제1 다이들을 적층하는 단계는, 최상단 밀봉층으로 최상단 더미 디바이스를 캡슐화하는 단계; 및 최상단 더미 디바이스를 캡슐화하는 단계 후에, 최하단 밀봉층으로 최하단 더미 디바이스를 캡슐화하는 단계를 더 포함한다. 일부 실시예에서, 본 방법은, 최상단 더미 디바이스와 최하단 더미 디바이스르 내에 정렬 마크를 형성하는 단계를 더 포함한다. 일부 실시예에서, 본 방법은, 제1 캐리어 기판 내에 정렬 마크를 형성하는 단계; 및 최상단 더미 디바이스와 최하단 더미 디바이스의 정렬 마크를 상기 제1 캐리어 기판의 정렬 마크로 정렬하는 단계를 더 포함한다. 일부 실시예에서, 본 방법은, 디바이스 스택의 최하단 다이를 제2 캐리어 기판에 본딩하는 단계; 및 제1 캐리어 기판으로부터 디바이스 스택을 제거하는 단계를 더 포함한다. 일부 실시예에서, 본 방법은, 본딩 패드를 사용해 제2 다이를 디바이스 스택의 최상단 다이에 본딩하는 단계를 더 포함한다.
실시예에서, 방법은, 제1 다이를 제1 캐리어 기판에 본딩하는 단계; 디바이스 스택을 형성하도록 제1 다이 상에 복수의 제2 다이들과 복수의 더미 다이들을 적층하는 단계; 제2 캐리어 기판을 디바이스 스택의 복수의 제2 다이들과 복수의 더미 디바이스들에 본딩하는 단계; 제1 다이로부터 제1 캐리어 기판을 제거하는 단계; 제1 다이 상에 전도성 범프를 형성하는 단계; 제1 다이의 전도성 범프를 사용해 제1 다이와 디바이스 스택을 테스팅하는 단계; 및 제1 디바이스 패키지를 형성하도록 제2 캐리어 기판과 더미 디바이스의 일부분을 싱귤레이팅하는 단계를 포함한다.
본 방법의 일부 실시예에서, 제1 캐리어 기판은 제1 정렬 마크를 포함하고, 더미 디바이스는 제2 정렬 마크를 포함하며, 방법은, 제1 다이 상의 더미 디바이스를 적층할 때, 제1 캐리어 기판의 제1 정렬 마크로 복수의 더미 디바이스들의 제2 정렬 마크를 정렬하는 단계를 더 포함한다. 본 방법의 일부 실시예에서, 제2 캐리어 기판은 제3 정렬 마크를 포함하고, 방법은, 제2 캐리어 기판을 더미 디바이스에 본딩할 때, 복수의 더미 디바이스들의 제2 정렬 마크로 제2 캐리어 기판의 제3 정렬 마크를 정렬하는 단계를 더 포함한다. 본 방법의 일부 실시예에서, 제2 정렬 마크의 제1 서브세트는 제1 형상을 가지고, 제2 정렬 마크의 제2 서브세트는 제2 형상을 가지며, 정렬 마크의 제1 서브세트와 제2 서브세트는 디바이스 스택의 상이한 층들 내에 배치된다. 본 방법의 일부 실시예에서, 더미 디바이스의 일부분을 싱귤레이팅하는 단계는 싱귤레이션 동안 제2 정렬 마크를 절단하는 단계를 포함한다. 일부 실시예에서, 본 방법은, 정렬 마크의 사용 없이 제1 캐리어 기판 위에 제1 다이와 제2 다이를 정렬하는 단계를 더 포함한다.
실시예에서, 디바이스는, 제1 기능을 갖는 제1 다이; 제1 다이 상의, 복수의 층들을 포함하는 디바이스 스택; 및 디바이스 스택 상의, 정렬 마크를 포함하는 제1 기판을 포함하고, 층들 각각은, 제2 기능을 갖는 제2 다이; 제2 다이에 인접하고 정렬 마크를 포함하는 더미 다이; 및 더미 디바이스와 제2 다이 사이에 배치된 밀봉재를 포함한다.
디바이스의 일부 실시예에서, 층들 각각의 더미 디바이스는 정렬 마크를 포함한다. 디바이스의 일부 실시예에서, 층들 중 상이한 층들 내의 정렬 마크는 상이한 형상들을 갖는다. 디바이스의 일부 실시예에서, 층들 각각 내의 더미 디바이스의 정렬 마크는 평면도에서 중첩되지 않는다.
전술된 설명은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
디바이스 스택을 형성하도록 복수의 제1 다이들을 적층하는 단계;
상기 디바이스 스택의 최상단 다이의 테스팅 패드를 드러내는 단계;
상기 최상단 다이의 테스팅 패드를 사용해 상기 디바이스 스택을 테스팅하는 단계; 및
상기 디바이스 스택을 테스팅한 후에, 상기 최상단 다이 내에 본딩 패드를 형성하는 단계
를 포함하고,
상기 본딩 패드는 상기 테스팅 패드와는 상이한 것인, 방법.
실시예 2. 실시예 1에 있어서,
상기 디바이스 스택을 테스팅한 후에, 상기 최상단 다이의 테스팅 패드를 덮는 단계를 더 포함하는, 방법.
실시예 3. 실시예 1에 있어서,
상기 복수의 제1 다이들을 적층하는 단계는,
상기 최상단 다이를 제1 캐리어 기판에 본딩하는 단계 - 상기 본딩하는 단계 동안에, 상기 최상단 다이는 상기 테스팅 패드 위에 유전체층을 포함하고, 상기 본딩 패드를 갖지 않음 -; 및
상기 최상 다이 위에 최하단 다이를 적층하는 단계
를 포함하고,
상기 적층하는 단계 동안에, 상기 최하단 다이는 본딩 패드와, 상기 본딩 패드 위의 유전체층을 포함하는 것인, 방법.
실시예 4. 실시예 3에 있어서,
상기 최상단 다이를 제1 캐리어 기판에 본딩하는 단계는, 상기 최상단 다이의 유전체층을 갖는 산화물 대 산화물(oxide-to-oxide) 접합(bond)을 형성하는 단계와, 상기 최상단 다이 위에 상기 최하단 다이를 적층하는 단계는, 상기 최하단 다이의 본딩 패드와 유전체층과의 혼성 본딩을 수행하는 단계를 포함하는 것인, 방법.
실시예 5. 실시예 3에 있어서,
상기 복수의 제1 다이들을 적층하는 단계는,
최상단 밀봉층(encapsulant layer)으로 상기 최상단 다이를 캡슐화하는 단계; 및
상기 최상단 다이를 캡슐화는 단계 후에, 최하단 밀봉층으로 상기 최하단 다이를 캡슐화하는 단계
를 더 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 복수의 제1 다이들을 적층하는 단계는,
상기 최상단 밀봉층으로 최상단 더미(dummy) 디바이스를 캡슐화하는 단계; 및
상기 최상단 더미 디바이스를 캡슐화하는 단계 후에, 상기 최하단 밀봉층으로 최하단 더미 디바이스를 캡슐화하는 단계
를 더 포함하는 것인, 방법.
실시예 7. 실시예 6에 있어서,
상기 최상단 더미 디바이스와 상기 최하단 더미 디바이스 내에 정렬 마크를 형성하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 7에 있어서,
상기 제1 캐리어 기판 내에 정렬 마크를 형성하는 단계; 및
상기 최상단 더미 디바이스와 상기 최하단 더미 디바이스의 정렬 마크를 상기 제1 캐리어 기판의 정렬 마크로 정렬하는 단계
를 더 포함하는, 방법.
실시예 9. 실시예 3에 있어서,
상기 디바이스 스택의 상기 최하단 다이를 제2 캐리어 기판에 본딩하는 단계; 및
상기 제1 캐리어 기판으로부터 상기 디바이스 스택을 제거하는 단계
를 더 포함하는, 방법.
실시예 10. 실시예 1에 있어서,
상기 본딩 패드를 사용해 제2 다이를 상기 디바이스 스택의 상기 최상단 다이에 본딩하는 단계를 더 포함하는, 방법.
실시예 11. 방법에 있어서,
제1 다이를 제1 캐리어 기판에 본딩하는 단계;
디바이스 스택을 형성하도록 상기 제1 다이 상에 복수의 제2 다이들과 복수의 더미 다이들을 적층하는 단계;
제2 캐리어 기판을, 상기 디바이스 스택의 상기 복수의 제2 다이들과 상기 복수의 더미 디바이스들에 본딩하는 단계;
상기 제1 다이로부터 상기 제1 캐리어 기판을 제거하는 단계;
상기 제1 다이 상에 전도성 범프를 형성하는 단계;
상기 제1 다이의 상기 전도성 범프를 사용해 상기 제1 다이와 상기 디바이스 스택을 테스팅하는 단계; 및
제1 디바이스 패키지를 형성하도록 상기 제2 캐리어 기판과 상기 더미 디바이스의 일부분을 싱귤레이팅(singulating)하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 캐리어 기판은 제1 정렬 마크를 포함하고, 상기 더미 디바이스는 제2 정렬 마크를 포함하며,
상기 방법은, 상기 제1 다이 상의 상기 더미 디바이스를 적층할 때, 상기 제1 캐리어 기판의 상기 제1 정렬 마크로 상기 복수의 더미 디바이스들의 상기 제2 정렬 마크를 정렬하는 단계를 더 포함하는 것인, 방법.
실시예 13. 실시예 12에 있어서,
상기 제2 캐리어 기판은 제3 정렬 마크를 포함하고,
상기 방법은, 상기 제2 캐리어 기판을 상기 더미 디바이스에 본딩할 때, 상기 복수의 더미 디바이스들의 상기 제2 정렬 마크로 상기 제2 캐리어 기판의 상기 제3 정렬 마크를 정렬하는 단계를 더 포함하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 제2 정렬 마크의 제1 서브세트는 제1 형상을 가지고, 상기 제2 정렬 마크의 제2 서브세트는 제2 형상을 가지며, 상기 정렬 마크의 상기 제1 서브세트와 상기 제2 서브세트는 상기 디바이스 스택의 상이한 층들 내에 배치되는 것인, 방법.
실시예 15. 실시예 12에 있어서,
상기 더미 디바이스의 일부분을 싱귤레이팅하는 단계는 싱귤레이션 동안 상기 제2 정렬 마크를 절단하는 단계를 포함하는 것인, 방법.
실시예 16. 실시예 11에 있어서,
정렬 마크의 사용 없이 상기 제1 캐리어 기판 위에 상기 제1 다이와 상기 제2 다이를 정렬하는 단계를 더 포함하는, 방법.
실시예 17. 디바이스에 있어서,
제1 기능을 갖는 제1 다이;
상기 제1 다이 상의, 복수의 층들을 포함하는 디바이스 스택; 및
상기 디바이스 스택 상의, 정렬 마크를 포함하는 제1 기판
을 포함하고,
상기 층들 각각은,
제2 기능을 갖는 제2 다이;
상기 제2 다이에 인접하고 정렬 마크를 포함하는 더미 디바이스; 및
상기 더미 디바이스와 상기 제2 다이 사이에 배치된 밀봉재
를 포함하는 것인, 디바이스.
실시예 18. 실시예 17에 있어서,
상기 층들 각각의 더미 디바이스는 정렬 마크를 포함하는 것인, 디바이스.
실시예 19. 실시예 18에 있어서,
상기 층들 중 상이한 층들 내의 정렬 마크는 상이한 형상들을 갖는 것인, 디바이스.
실시예 20. 실시예 17에 있어서,
상기 층들 각각 내의 더미 디바이스의 정렬 마크는 평면도에서 중첩되지 않는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    디바이스 스택을 형성하도록 복수의 제1 다이들을 적층하는 단계;
    상기 디바이스 스택의 최상단 다이의 테스팅 패드를 드러내는 단계;
    상기 최상단 다이의 테스팅 패드를 사용해 상기 디바이스 스택을 테스팅하는 단계; 및
    상기 디바이스 스택을 테스팅한 후에, 상기 최상단 다이 내에 본딩 패드를 형성하는 단계
    를 포함하고,
    상기 본딩 패드는 상기 테스팅 패드와는 상이한 것인, 방법.
  2. 제1항에 있어서,
    상기 복수의 제1 다이들을 적층하는 단계는,
    상기 최상단 다이를 제1 캐리어 기판에 본딩하는 단계 - 상기 본딩하는 단계 동안에, 상기 최상단 다이는 상기 테스팅 패드 위에 유전체층을 포함하고, 상기 본딩 패드를 갖지 않음 -; 및
    상기 최상단 다이 위에 최하단 다이를 적층하는 단계
    를 포함하고,
    상기 적층하는 단계 동안에, 상기 최하단 다이는 본딩 패드와, 상기 본딩 패드 위의 유전체층을 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 최상단 다이를 제1 캐리어 기판에 본딩하는 단계는, 상기 최상단 다이의 유전체층을 갖는 산화물 대 산화물(oxide-to-oxide) 접합(bond)을 형성하는 단계를 포함하고,
    상기 최상단 다이 위에 상기 최하단 다이를 적층하는 단계는, 상기 최하단 다이의 본딩 패드와 유전체층과의 혼성 본딩을 수행하는 단계를 포함하는 것인, 방법.
  4. 제2항에 있어서,
    상기 복수의 제1 다이들을 적층하는 단계는,
    최상단 밀봉층(encapsulant layer)으로 상기 최상단 다이를 캡슐화하는 단계; 및
    상기 최상단 다이를 캡슐화는 단계 후에, 최하단 밀봉층으로 상기 최하단 다이를 캡슐화하는 단계
    를 더 포함하는 것인, 방법.
  5. 제4항에 있어서,
    상기 복수의 제1 다이들을 적층하는 단계는,
    상기 최상단 밀봉층으로 최상단 더미(dummy) 디바이스를 캡슐화하는 단계; 및
    상기 최상단 더미 디바이스를 캡슐화하는 단계 후에, 상기 최하단 밀봉층으로 최하단 더미 디바이스를 캡슐화하는 단계
    를 더 포함하는 것인, 방법.
  6. 제5항에 있어서,
    상기 최상단 더미 디바이스와 상기 최하단 더미 디바이스 내에 정렬 마크를 형성하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서,
    상기 제1 캐리어 기판 내에 정렬 마크를 형성하는 단계; 및
    상기 최상단 더미 디바이스와 상기 최하단 더미 디바이스의 정렬 마크를 상기 제1 캐리어 기판의 정렬 마크로 정렬하는 단계
    를 더 포함하는, 방법.
  8. 제2항에 있어서,
    상기 디바이스 스택의 상기 최하단 다이를 제2 캐리어 기판에 본딩하는 단계; 및
    상기 제1 캐리어 기판으로부터 상기 디바이스 스택을 제거하는 단계
    를 더 포함하는, 방법.
  9. 방법에 있어서,
    제1 다이를 제1 캐리어 기판에 본딩하는 단계;
    디바이스 스택을 형성하도록 상기 제1 다이 상에 복수의 제2 다이들과 복수의 더미 디바이스들을 적층하는 단계;
    제2 캐리어 기판을, 상기 디바이스 스택의 상기 복수의 제2 다이들과 상기 복수의 더미 디바이스들에 본딩하는 단계;
    상기 제1 다이로부터 상기 제1 캐리어 기판을 제거하는 단계;
    상기 제1 다이 상에 전도성 범프를 형성하는 단계;
    상기 제1 다이의 상기 전도성 범프를 사용해 상기 제1 다이와 상기 디바이스 스택을 테스팅하는 단계; 및
    제1 디바이스 패키지를 형성하도록 상기 제2 캐리어 기판과 상기 더미 디바이스들의 일부분을 싱귤레이팅(singulating)하는 단계
    를 포함하는, 방법.
  10. 디바이스에 있어서,
    제1 기능을 갖는 제1 다이;
    상기 제1 다이 상의, 복수의 층들을 포함하는 디바이스 스택; 및
    상기 디바이스 스택 상의, 정렬 마크를 포함하는 제1 기판
    을 포함하고,
    상기 층들 각각은,
    제2 기능을 갖는 제2 다이;
    상기 제2 다이에 인접하고 정렬 마크를 포함하는 더미 디바이스; 및
    상기 더미 디바이스와 상기 제2 다이 사이에 배치된 밀봉재
    를 포함하는 것인, 디바이스.
KR1020180118949A 2018-06-29 2018-10-05 반도체 디바이스 패키지 및 방법 KR102114454B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/023,504 2018-06-29
US16/023,504 US10672674B2 (en) 2018-06-29 2018-06-29 Method of forming semiconductor device package having testing pads on a topmost die

Publications (2)

Publication Number Publication Date
KR20200002557A KR20200002557A (ko) 2020-01-08
KR102114454B1 true KR102114454B1 (ko) 2020-05-25

Family

ID=67550696

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180118949A KR102114454B1 (ko) 2018-06-29 2018-10-05 반도체 디바이스 패키지 및 방법

Country Status (5)

Country Link
US (4) US10672674B2 (ko)
KR (1) KR102114454B1 (ko)
CN (1) CN110660783B (ko)
DE (1) DE102018116729B3 (ko)
TW (1) TWI697056B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023229976A1 (en) * 2022-05-23 2023-11-30 Adeia Semiconductor Bonding Technologies Inc. Testing elements for bonded structures

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109285825B (zh) * 2017-07-21 2021-02-05 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US11469214B2 (en) * 2018-12-22 2022-10-11 Xcelsis Corporation Stacked architecture for three-dimensional NAND
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
US11315789B2 (en) * 2019-04-24 2022-04-26 Tokyo Electron Limited Method and structure for low density silicon oxide for fusion bonding and debonding
US11101240B2 (en) * 2019-06-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation bonding film for semiconductor packages and methods of forming the same
US11257791B2 (en) * 2019-08-28 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked die structure and method of fabricating the same
CN110697648B (zh) * 2019-10-16 2022-03-04 中电国基南方集团有限公司 一种mems层叠器件微波端口实现的工艺方法
US11239203B2 (en) 2019-11-01 2022-02-01 Xilinx, Inc. Multi-chip stacked devices
US11502072B2 (en) 2020-04-16 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11605597B2 (en) * 2020-04-17 2023-03-14 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR20220030685A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
CN112420530B (zh) * 2020-11-27 2021-07-20 上海易卜半导体有限公司 封装件及其形成方法
US11908836B2 (en) * 2021-01-13 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method of manufacturing semiconductor package
US11728327B2 (en) 2021-02-12 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11848246B2 (en) * 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US11862599B2 (en) 2021-03-26 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding to alignment marks with dummy alignment marks
US20220320045A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including power management die in a stack and methods of forming the same
US20230051863A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic
US11942451B2 (en) * 2021-08-30 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
WO2023104092A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Packaging method and packaging structure of multi-layer stacked memory
CN116798986A (zh) * 2022-03-14 2023-09-22 长鑫存储技术有限公司 半导体结构及存储器
US20230343606A1 (en) * 2022-04-22 2023-10-26 Tokyo Electron Limited Method for forming semiconductor packages using dielectric alignment marks and laser liftoff process

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180158749A1 (en) 2016-12-05 2018-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structure for Heat Dissipation

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229401B (en) 2003-02-19 2005-03-11 Via Tech Inc A wafer lever test and bump process and a chip structure with test pad
US20070126085A1 (en) 2005-12-02 2007-06-07 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
KR20100109241A (ko) 2009-03-31 2010-10-08 삼성전자주식회사 칩 적층 패키지 및 그 제조방법
EP2460180B1 (en) 2009-07-30 2020-02-19 QUALCOMM Incorporated System-in packages
SG189154A1 (en) * 2010-09-28 2013-05-31 Advanced Inquiry Systems Inc Wafer testing systems and associated methods of use and manufacture
US10204879B2 (en) 2011-01-21 2019-02-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
JP2012255704A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8803316B2 (en) 2011-12-06 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. TSV structures and methods for forming the same
KR101332858B1 (ko) * 2012-03-09 2013-11-22 앰코 테크놀로지 코리아 주식회사 멀티 스택 다이의 정렬 인식 장치
JP5696076B2 (ja) * 2012-03-21 2015-04-08 株式会社東芝 半導体装置の検査装置及び半導体装置の検査方法
TW201340283A (zh) * 2012-03-23 2013-10-01 Chipmos Technologies Inc 晶圓結構、晶片結構以及堆疊型晶片結構
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US10115663B2 (en) * 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
JP2015046569A (ja) 2013-07-31 2015-03-12 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US20150279431A1 (en) 2014-04-01 2015-10-01 Micron Technology, Inc. Stacked semiconductor die assemblies with partitioned logic and associated systems and methods
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
KR20170070434A (ko) * 2015-12-14 2017-06-22 삼성전자주식회사 반도체 장치의 테스트 구조, 테스트 시스템 및 반도체 장치의 웨이퍼 레벨 테스트 방법
US10153222B2 (en) 2016-11-14 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US20190287872A1 (en) * 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180158749A1 (en) 2016-12-05 2018-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structure for Heat Dissipation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023229976A1 (en) * 2022-05-23 2023-11-30 Adeia Semiconductor Bonding Technologies Inc. Testing elements for bonded structures

Also Published As

Publication number Publication date
CN110660783B (zh) 2021-11-09
CN110660783A (zh) 2020-01-07
TW202002099A (zh) 2020-01-01
US20230352352A1 (en) 2023-11-02
TWI697056B (zh) 2020-06-21
US10672674B2 (en) 2020-06-02
DE102018116729B3 (de) 2019-08-29
US12020997B2 (en) 2024-06-25
US20200006164A1 (en) 2020-01-02
US20200294870A1 (en) 2020-09-17
US11309223B2 (en) 2022-04-19
US20220238398A1 (en) 2022-07-28
KR20200002557A (ko) 2020-01-08
US11721598B2 (en) 2023-08-08

Similar Documents

Publication Publication Date Title
KR102114454B1 (ko) 반도체 디바이스 패키지 및 방법
CN113540059B (zh) 封装的半导体器件及其形成方法
CN110970407B (zh) 集成电路封装件和方法
KR102453507B1 (ko) 반도체 die 패키지 및 제조 방법
CN113140475A (zh) 存储器封装件及其形成方法
US12015013B2 (en) Die stack structure, semiconductor structure and method of fabricating the same
US11705343B2 (en) Integrated circuit package and method of forming thereof
US11735576B2 (en) Integrated circuit package and method
US11955433B2 (en) Package-on-package device
TW202238890A (zh) 半導體封裝及其製造方法
US20240021554A1 (en) Integrated circuit package and method of forming thereof
US20240234400A1 (en) Integrated circuit packages and methods of forming the same
TWI758129B (zh) 半導體封裝
US20230065941A1 (en) Semiconductor package and method of manufacturing the same
TW202407904A (zh) 積體電路封裝及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant