JP2012255704A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2012255704A
JP2012255704A JP2011128541A JP2011128541A JP2012255704A JP 2012255704 A JP2012255704 A JP 2012255704A JP 2011128541 A JP2011128541 A JP 2011128541A JP 2011128541 A JP2011128541 A JP 2011128541A JP 2012255704 A JP2012255704 A JP 2012255704A
Authority
JP
Japan
Prior art keywords
test
semiconductor
pad
buffer
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011128541A
Other languages
English (en)
Inventor
Toru Ishikawa
透 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2011128541A priority Critical patent/JP2012255704A/ja
Priority to TW103137645A priority patent/TW201507087A/zh
Priority to TW101118555A priority patent/TW201301472A/zh
Priority to EP12170813A priority patent/EP2533277A2/en
Priority to US13/491,000 priority patent/US8780647B2/en
Priority to KR1020120061020A priority patent/KR20120136302A/ko
Priority to CN2012101891269A priority patent/CN102820283A/zh
Publication of JP2012255704A publication Critical patent/JP2012255704A/ja
Priority to US14/288,428 priority patent/US9230619B2/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】複数の半導体チップが積層された構造を有する半導体装置において、パンプ電極ＢＰ＿０に接触せずに、かつ、貫通電極ＴＳＶ＿０の負荷容量を増やさずにテストできる半導体装置１０を提供する。
【解決手段】積層された複数の半導体チップ２１〜２４のそれぞれが、バンプ電極ＢＰ＿０と、テストパッドＰＡＤ＿０と、テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファＴＤ＿０と、テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部ＢＣとを含む。
【選択図】図５

Description

本発明は、半導体装置に関する。特に、メモリデバイスなどの同一の機能を有する複数の半導体チップが積層されている構造を有する半導体装置に関する。
特許文献１には、複数の半導体チップを互いに積層し、貫通電極で接続した半導体装置において、それぞれの半導体チップを積層する前の段階でテストするためのパッド１２０を備える半導体装置について開示されている。
特開２００９−１０３９０号公報
以下の分析は、本発明によって与えられたものである。
複数の半導体チップを互いに積層した積層型半導体装置には、複数のメモリチップが積層されたメモリチップ積層体をさらに別のメモリコントローラチップに積層したメモリシステムなど、互いに異なる種類の半導体チップを積層するものが存在する。このような積層型のメモリシステムの製造においては、メモリチップ積層体部分とメモリコントローラ部分とを、互いに異なる製造者が製造することも可能である。このような場合、まず、メモリチップ積層体部分（図３の１０ａ）と、メモリコントローラ部分（図３の１０ｂ）を別々に製造して、それぞれの部分をテストして良品であることを確認してから全体を組み立てることにより、全体の信頼性を向上させる必要がある。
しかしながら、メモリチップ積層体とメモリコントローラとを接続するためにメモリチップ積層体に形成されたバンプ電極に直接コンタクト（テスターのプローブを直接当てる）した場合、バンプ電極に針跡等の傷が残り、この傷が、メモリチップ積層体とメモリコントローラとを積層して接続する際に、接続不良を引き起こす恐れがあった。
バンプ電極に直接コンタクトをせずにメモリチップ積層体をテストするために、例えば、特許文献１に記載されているような積層前のメモリチップをテスト（ウェハテスト）する際に使用するテストパッドを、バンプ電極に接続しておき、積層後にこのテストパッドにコンタクトすることでメモリチップ積層体をテストする方法も考えられる。しかしながら、この方法では、バンプ電極のピン容量にテストパッドのパッド容量が重畳してしまうという問題があった。
本発明の第１の視点によれば、積層された複数のメモリデバイスのそれぞれが、バンプ電極と、テストパッドと、当該テストパッドから供給される信号を受け取り前記バンプ電極に供給するテストバッファと、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部とを含む、半導体装置が提供される。
本発明の第２の視点によれば、複数のバンプ電極と、前記複数のバンプ電極にそれぞれ対応して設けられた複数のテストパッドと、前記複数のバンプ電極にそれぞれ対応して設けられ、活性状態に制御されたときに、前記複数のバンプ電極とそれぞれ対応する前記複数のテストパッドとを接続する複数のテストバッファと、前記テストバッファの活性状態と非活性状態とを制御する制御信号を前記複数のテストバッファに供給するバッファ制御部と、をそれぞれ具備し、互いに同一機能を有する複数の半導体チップを備え、前記各半導体チップの複数のバンプ電極は、それぞれ各半導体チップ間で共通配線により対応するバンプ電極同士接続され、前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御する半導体装置が提供される。
本発明の各視点によれば、複数の半導体チップ間で共通配線により互いに接続されたバンプ電極にテストバッファを介してテストパッドを接続することにより、バンプ電極に外部から直接接触することなく、かつ、テストバッファを介することにより、共通配線の負荷容量を大きく増やさずに、共通配線により互いに接続された複数の半導体チップをテストすることができる。
特に、複数の半導体チップのバンプ電極が貫通電極により互いに接続されたメモリチップ積層体である場合には、外部からプローブ等によりバンプ電極に直接接触することなく、かつ、貫通電極配線の負荷容量を大きく増やすことなく、テストすることができる。
本発明の第１の実施形態による半導体装置全体の構造を説明するための模式的な断面図である。 第１の実施形態における配線構造を説明するためのブロック図である。 第１の実施形態において、メモリチップ積層体部分をメモリコントローラ部分と合体して半導体装置１０を製造する工程図である。 第１の実施形態における半導体チップのブロック図である。 第１の実施形態において、複数の半導体チップを積層した状態のブロック図である。 第１の実施形態の変形例における半導体チップのブロック図である。 第１の実施形態の変形例において、複数の半導体チップを積層した状態のブロック図である。 第２の実施形態における半導体チップのブロック図である。 第２の実施形態において、複数の半導体チップを積層した状態のブロック図である。 第３の実施形態における配線構造を説明するためのブロック図である。
本発明の各実施形態について詳細に説明する前に、本発明の実施形態の概要について説明する。なお、概要の説明に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
本発明の一実施形態の半導体装置は、図１〜図１０に示すように、積層された複数のメモリデバイスのそれぞれ（２１〜２４）が、バンプ電極（ＢＰ＿０〜ＢＰ＿Ｎ）と、テストパッド（ＰＡＤ＿０〜ＰＡＤ＿Ｎ）と、当該テストパッドから供給される信号を受け取りバンプ電極に供給するテストバッファ（ＴＤ＿０〜ＴＤ＿Ｎ）と、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部ＢＣとを含む。
すなわち、バッファ制御部ＢＣによりテストバッファを制御することにより、バンブ電極とテストパッドを接続することができる。バッファ制御部ＢＣには、各実施形態に示すように様々なバリエーションが考えられる。
以下により具体的な実施の形態について、図面を参照して詳しく説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態による半導体装置１０全体の構造を説明するための模式的な断面図である。
図１に示すように、本実施形態による半導体装置１０は、４つのメモリデバイス２１〜２４と１つのメモリコントローラ３０を有しており、これらが積層された構造を有している。メモリデバイス２１〜２４及びメモリコントローラ３０は、それぞれシリコン基板を用いた１チップの半導体デバイスである。メモリデバイス２１〜２４は互いに同じ回路構成を有しており、特に限定されるものではないが、本実施形態ではいずれも汎用ＤＲＡＭチップである。したがって、そのアクセス方法は規格によって定められている。
ここで、汎用ＤＲＡＭとは、外部端子を介して外部とのインターフェースを行う回路か
らなるいわゆる「フロントエンド部」と、複数のメモリセルアレイ及びそれらへのアクセ
スを行う回路からなるいわゆる「バックエンド部」の両者を含むＤＲＡＭであり、特に限
定されるものではないが、例えばＤＤＲ３（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ３）型のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などが該当する。
メモリデバイス２１〜２４には、いずれもシリコン基板を貫通する多数の貫通電極ＴＳ
Ｖ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）が設けられており、これによって上下に隣接するチップが電気的に接続されている。また、メモリコントローラ３０にも多数の貫通電極ＴＳＶが設けられており、これによってインターポーザ４０の表面４１に設けられた配線と電気的に接続されている。インターポーザ４０上に積層されたメモリコントローラ３０及びメモリデバイス２１〜２４は、封止樹脂５０によって覆われ、これにより各チップが物理的に保護される。
インターポーザ４０は樹脂からなる回路基板であり、その裏面４２（表面４１の反対面の第２の表面）には複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザ４０は、半導体装置１０全体の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザ４０の表面４１に形成された電極をスルーホール電極によって裏面４２に引き出し、裏面４２に設けられた再配線層によって、外部端子ＳＢのピッチを拡大している。すなわち、各外部端子ＳＢ間のピッチは、貫通電極ＴＳＶ間のピッチより広い間隔で設けられている。図１に示す外部端子ＳＢの数は例示であり、実際にはより多数の外部端子が設けられている。
図２は、本実施形態による半導体装置１０の配線構造を説明するためのブロック図である。
図２に示すように、４つのメモリデバイス２１〜２４は、メモリコントローラ３０に対
して共通接続されている。より具体的には、メモリコントローラ３０に設けられたクロッ
ク端子３０ａ、アドレス端子３０ｂ、コマンド端子３０ｃ及びデータ端子３０ｄは、メモ
リデバイス２１〜２４に設けられたクロック端子２０ａ、アドレス端子２０ｂ、コマンド
端子２０ｃ及びデータ端子２０ｄにそれぞれ共通接続されている。これにより、メモリコ
ントローラ３０から出力される外部クロック信号ＣＬＫ、アドレス信号ＡＤＤ及びコマン
ドＣＭＤは、４つのメモリデバイス２１〜２４に共通に供給されることになる。また、各
メモリデバイス２１〜２４から出力されるリードデータＤＱは、共通のデータバスを介し
てメモリコントローラ３０に入力され、逆に、メモリコントローラ３０から出力されるラ
イトデータＤＱは、共通のデータバスを介してメモリデバイス２１〜２４に入力される。
特に限定されるものではないが、本実施形態では、各チップに１２８個のデータ端子が設
けられており、これにより一度に１２８ビットのリードデータ又はライトデータを転送することができる。
メモリコントローラ３０がいずれのメモリデバイス２１〜２４を選択するかは、チップ
選択信号（チップセレクト信号）を用いて行う。チップセレクト信号は、メモリデバイス２１〜２４ごとに個別に設けられた配線を用いて各メモリデバイス２１〜２４に供給すればよい。一方、共通の配線を介してチップセレクト信号をメモリデバイス２１〜２４に供給する場合には、各メモリデバイス２１〜２４にチップアドレスを割り当て、チップセレクト信号の値とチップアドレスとが一致するメモリデバイスを選択すればよい。
図３は、第１の実施形態において、メモリチップ積層体１０ａ部分をメモリコントローラ部分１０ｂと合体して半導体装置１０を製造する工程を説明する工程図である。半導体装置１０を製造する際に、同じ回路構成を有するメモリデバイス２１〜２４は図３のメモリチップ積層体１０ａに示すように、先にバンプ電極を互いに位置合わせを行って、メモリデバイス２１〜２４をメモリチップ積層体１０ａとして組み立てておく。さらに、メモリチップ積層体１０ａは、メモリデバイス２１〜２４が積層された状態で各メモリデバイス２１〜２４が正常に動作することをテストにより確認してから、メモリコントローラ３０やインターポーザ４１と合体する。
図３では、メモリコントローラ３０のみを先にインターポーザ４０に組み込んでメモリコントローラ部分１０ｂとしてから、メモリチップ積層体１０ａのバンプ電極ＢＥ１とメモリコントローラ部分１０ｂのバンプ電極ＢＥ２とを位置合わせして、メモリチップ積層体１０ａとメモリコントローラ部分１０ｂとを合体して組み立て、最後に全体を封止樹脂５０で樹脂封止して図１の半導体装置１０として完成させている。しかし、半導体装置１０全体の製造を完成させる前に、メモリチップ積層体１０ａ部分を、単独でテストできることが可能であれば、メモリチップ積層体１０ａとメモリコントローラ３０とインターポーザ４０とから完成された半導体装置１０を製造する工程は任意の工程を採用することが可能である。
実施形態１によれば、先に、メモリチップ積層体１０ａを組み立てて、メモリチップ積層体１０ａに含まれる各メモリデバイス２１〜２４の機能が正常に動作することをテストにより確認している。その後で、メモリチップ積層体１０ａ以外のメモリコントローラ部分１０ｂとメモリチップ積層体１０ａとを組み立てて半導体装置１０を完成させている。従って、最終段階の組み立ての段階で、メモリチップ積層体１０ａに不良が発生する可能性は低く、結果として高い信頼性の半導体装置１０を製造することができる。
ここで、メモリチップ積層体１０ａのみを半完成品の状態でテストするときに問題となるのが、バンプ電極ＢＥ１に対するテスト時のプロービングである。メモリチップ積層体１０ａには、まだ外部端子ＳＢは設けられていないので、テスト装置等からバンプ電極に対してプロービングを行い、バンプ電極ＢＥ１をテスト装置等に接続してテストを行う必要があると考えられる。
しかし、メモリチップ積層体１０ａの表面に形成されているバンプ電極ＢＥ１は、最終的に半導体装置１０の外部端子となるＳＢと比べると狭ピッチであり、バンプ電極１個の大きさも小さい。従って、バンブ電極ＢＥ１にテスト装置等から直接プロービングしてテストしたのでは、バンプ電極にプロービングの際の針跡等の傷が残り、この傷が、メモリチップ積層体１０ａとメモリコントローラ３０とを積層して接続する際に接続不良を引き起こすおそれがあった。
また、バンブ電極に直接コンタクトをせずにメモリチップ積層体をテストするために、バンプ電極に直接接続されたテストパッドを設け、バンプ電極に代えて、テストパッドに対してテスト装置等からプロービングしてメモリチップ積層体をテストすることも考えられる。しかし、テストパッドをバンプ電極に直接つなげたのでは、バンブ電極の負荷容量が増加してしまい、半導体装置１０として完成した後の高速動作の観点からは好ましくない。
そこで、実施形態１では、テストバッファを介してテストパッドとバンプ電極を接続し、バンプ電極には、直接外部からプロービングしなくとも、バンプ電極の負荷容量の増加を最小限に抑えてメモリチップ積層体１０ａをテストできるようにしている。この具体的な回路構成を以下に説明する。
図４は、第１の実施形態における半導体チップ内部のブロック図である。また、図５は、図４の半導体チップをメモリチップ積層体１０ａの状態に組み立てたときのブロック図である。なおすでに説明したように、半導体チップは互いに同じ回路構成を有するメモリデバイス２１〜２４である。図４に示すように、メモリデバイス２１〜２４は、入出力回路部６０、アクセス制御回路７１、および、メモリセルアレイ７２を含む。アクセス制御回路７１は、入出力回路部６０を介して外部から供給されるコマンドに応じて、メモリセルアレイ７２の書き込みおよび読み出し動作を制御する。入出力回路部６０は、複数の入力回路６１と出力回路６２とを含み、外部から供給されるコマンド信号、アドレス信号、クロック信号、および、書き込みデータを受け取り、これらをアクセス制御回路７１に供給し、アクセス制御回路７１から供給された読み出しデータを受け取り、これを外部に出力する。
バンプ電極ＢＰ＿０〜ＢＰ＿Ｎ（Ｎの値は２以上の整数）は、通常動作時には、メモリデバイス２１〜２４が外部（メモリコントローラ等）と信号のやり取りをするメモリデバイス２１〜２４の外部端子として機能するものである。即ち、メモリデバイス２１〜２４は、通常動作時に、これらのバンプ電極を介して外部から供給される信号に基づいて動作し、また、これらのバンプ電極を介して外部に信号を出力する。バンプ電極ＢＰ＿０〜ＢＰ＿Ｎには、例えば、図２に示すクロック端子２０ａ、アドレス端子２０ｂ、コマンド端子２０ｃ、データ端子２０ｄに対応するものが含まれる。また、バンプ電極ＢＰ＿０〜ＢＰ＿Ｎの他にリセット信号の入力端子としてバンプ電極ＢＰ＿ＲＳＴＢが設けられている。また、図５に示すとおり、これらのバンプ電極ＢＰ＿０〜ＢＰ＿Ｎ、ＢＰ＿ＲＳＴＢは、積層した各メモリデバイス２１〜２４を貫通する貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎ、ＴＳＶ＿ＲＳＴＢにより各メモリデバイス２１〜２４に共通に接続されている。
テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎは、テスト動作時に、外部（テスト装置等）と信号のやり取りをするメモリデバイスの外部端子として機能するものである。即ち、メモリ積層体１０ａに組み立てられたときにテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎが表面に露出するメモリデバイス２１（図５参照）は、テスト動作時に、これらのテストパッドを介して外部から供給される信号に基づいて動作し、また、これらのバンプ電極を介して外部に信号を出力する。なお、メモリデバイス２２〜２４についても、メモリデバイス２１と互いに同じ回路構成のメモリデバイスを用いるため、テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎが存在するが、メモリデバイス２２〜２４のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎ（および、テストパッドＰＡＤ＿ＳＥＴＢ、ＰＡＤ＿ＲＳＴＢ）は、実質的な動作には寄与しない。
テストバッファＴＤ＿０〜ＴＤ＿Ｎは、テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎと、バンプ電極ＢＰ＿０〜ＢＰ＿Ｎと入出力回路部６０との間のノードとの間に接続される。ここで、テストバッファは、図４のＴＤ＿０のように入力バッファ（または、出力バッファ）であってもよく、ＴＤ＿Ｎのように、入力バッファと出力バッファとの両方を含む双方向バッファであってもよい。これらは、対応するバンプ電極が、入力端子（または、出力端子）か入出力端子かに応じてきまる。以下では、テストバッファは入力バッファであるとして説明するが、これに限定されるものではない。また、テストバッファＴＤ＿０〜ＴＤ＿Ｎはトライステートバッファであり、自身の制御端子に供給されるバッファ制御信号の論理レベルに応じて、活性状態と非活性状態（Ｈｉ−ｚ状態）とのいずれかの状態に制御される。即ち、テストバッファは、活性状態である場合に貫通電極とテストパッドとを電気的に接続し、非活性状態である場合に貫通電極とテストパッドとを電気的に切り離す役割がある。具体的には、通常動作時には、テストバッファを非活性状態とし、一方、テスト動作時には、メモリチップ積層体１０ａの最下層にあるテストパッドが表面に露出しているメモリチップ２１のテストバッファは活性状態に制御され、残りのメモリデバイス２２〜２４のテストバッファは、非活性状態に制御される。
図４のバッファ制御部ＢＣは、テストバッファＴＤ＿０〜ＴＤ＿Ｎに制御信号を供給する。第１の実施形態では、バッファ制御部ＢＣとして、セット端子及びリセット端子の２つの入力端子と出力端子とを有するセットリセットフリップフロップ回路を用いている。バッファ制御部ＢＣの出力端子は、複数のテストバッファＴＤ＿０〜ＴＤ＿Ｎの制御端子に共通に接続されている。バッファ制御部ＢＣのセット端子ＳはテストパッドＰＡＤ＿ＳＥＴＢに接続されると共に、抵抗を介して電源電位ＶＤＤにプルアップ接続されている。一方、バッファ制御部ＢＣのリセット端子ＲはテストパッドＰＡＤ＿ＲＳＴＢに接続される。尚、第１の実施形態では、後述のとおりテストパッドＰＡＤ＿ＳＥＴＢとテストパッドＰＡＤ＿ＲＳＴＢとにそれぞれ供給されるセット信号ＳＥＴＢ、リセット信号ＲＳＴＢは、ともにローアクティブ、つまり、ロウレベルが活性レベルでハイレベルが非活性状態であるため、バッファ制御部ＢＣのセット端子Ｓ（テストパッドＰＡＤ＿ＳＥＴＢ）、リセット端子Ｒ（テストパッドＰＡＤ＿ＳＥＴＢ）はともに、入力された信号を反転する構成となっている。
なお、図５において、バンプ電極ＢＰ＿０〜ＢＰ＿Ｎは、それぞれ、貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎと接続される。テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎは、それぞれ、貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎと接続される。貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎ、及び、貫通電極ＴＳＶ＿ＲＳＴＢは、対応するバンプ電極と基板を挟んで対向する位置に形成された裏面側のバンプ電極とを接続する。メモリデバイス２１〜２４の貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎ、ＴＳＶ＿ＲＳＴＢは、互いに対応して、接続される。
（第１の実施形態の動作：通常動作）
次に、第１の実施形態の動作について図４、図５を用いて説明する。まず、各メモリデバイス２１〜２４が図１に示す半導体装置１０として完成した後の通常動作について説明する。この状態では、各メモリデバイス２１〜２４のバンプ電極ＢＰ＿０〜ＢＰ＿Ｎ、ＢＰ＿ＲＳＴＢは、メモリコントローラ３０、又は、外部端子ＳＢと接続されている。また、各メモリデバイス２１〜２４のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎ、ＰＡＤ＿ＳＥＴＢ、ＰＡＤ＿ＲＳＴＢには何も接続されていない状態となる。メモリコントローラ３０又は外部端子ＳＢから各メモリデバイス２１〜２４のバンプ電極ＢＰ＿ＲＳＴＢにリセット信号が与えられると、各メモリデバイス２１〜２４のバッファ制御部ＢＣはリセットされ、各メモリデバイス２１〜２４の各テストバッファＴＤ＿０〜ＴＤ＿Ｎは非活性状態に初期設定される。この後は、貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎ、ＴＳＶ＿ＲＳＴＢを介してメモリコントローラ３０や外部端子ＳＢと信号の送受信を行い、半導体装置１０として機能する。
（第１の実施形態の動作：各メモリデバイス単体でのテスト）
各メモリデバイス２１〜２４がメモリチップ積層体１０ａに組み立てられる前のウエハー状態又は、ペレット状態のときは、テストパッドＰＡＤ＿０、ＰＡＤ＿Ｎ、ＰＡＤ＿ＳＥＴＢ、ＰＡＤ＿ＲＳＴＢを用いて各メモリデバイス２１〜２４単体でテストを行うことができる。
テスト対象となるメモリデバイス２１〜２４について、テストパッドＰＡＤ＿０、ＰＡＤ＿Ｎ、ＰＡＤ＿ＳＥＴＢ、ＰＡＤ＿ＲＳＴＢを、テスト装置に接続する。また、各メモリデバイス単体でのテストであるので、バンプ電極ＢＰ＿０〜ＢＰ＿Ｎ、ＢＰ＿ＲＳＴＢには、何も接続されていない。
まず、メモリデバイス２１〜２４のバッファ制御回路ＢＣは、メモリデバイス２１〜２４のテストパッドＰＡＤ＿ＳＥＴＢを介して外部（例えば、テスト装置等）から供給される活性レベル（ロウレベル）のセット信号ＳＥＴＢを受け取り、活性レベルのセット信号に応じて、バッファ制御信号を活性レベル（ハイレベル）とする。メモリデバイス２１のテストバッファＴＤ＿０〜ＴＤ＿Ｎが、活性レベル（ハイレベル）のバッファ制御信号を受け取り活性レベルになることで、メモリデバイス２１〜２４のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎがそれぞれ対応して入出力回路部６０に電気的に接続される。この状態で各メモリデバイス単体でのテストを行うことができる。
（第１の実施形態の動作：メモリチップ積層体１０ａとしてのテスト）
次に、図４、図５を用いて第１の実施形態におけるメモリチップ積層体１０ａのテスト動作について説明する。メモリチップ積層体１０ａのテストでは、テストパッドが外部に露出しているメモリデバイス２１のテストパッドから外部のテスト装置等と信号の入出力を行い、メモリデバイス２２〜２４は、貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎ、ＴＳＶ＿ＲＳＴＢを介して外部のテスト装置等と信号の入出力を行う。
まず、メモリデバイス２１のバッファ制御回路ＢＣは、メモリデバイス２１のテストパッドＰＡＤ＿ＳＥＴＢを介して外部（例えば、テスト装置等）から供給される活性レベル（ロウレベル）のセット信号ＳＥＴＢを受け取り、活性レベルのセット信号に応じて、バッファ制御信号を活性レベル（ハイレベル）とする。メモリデバイス２１のテストバッファＴＤ＿０〜ＴＤ＿Ｎが、活性レベル（ハイレベル）のバッファ制御信号を受け取り活性レベルになることで、メモリデバイス２１のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎがそれぞれ対応して貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎに電気的に接続される。なお、メモリデバイス２２〜２４のテストパッドＰＡＤ＿ＳＥＴＢは、外部のテスト装置等には、接続されておらず、プルアップされたままなので、非活性レベル(ハイレベル)が保持される。従って、メモリデバイス２２〜２４のテストバッファＴＤ＿０〜ＴＤ＿Ｎは非活性状態を維持する。
メモリデバイス２１のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎを用いて、所望のテスト信号の入出力を行う。その結果、メモリデバイス２１の入出力回路部６０には、テストパッドＰＡＤ＿０〜ＴＤ＿Ｎと貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎを介して、外部のテスト装置との間で信号の入出力が行われる。また、メモリデバイス２２〜２４には、バンプ電極ＢＰ＿０〜ＢＰ＿Ｎと貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎを介して、所望のテスト信号の入出力が行われる。このように、メモリチップ積層体１０ａのテストをバンプ電極にプローブすることなく実施することができる。テスト終了時には、メモリデバイス２１のリセットテストパッドＲＳＴＢから活性レベルのリセット信号を入力することで、メモリデバイス２１のテストバッファを非活性状態として、各テストバッファを各貫通電極から電気的に切りはなす。これにより、通常動作時には、バンプ電極にテストパッドの容量が重畳することはない。
すなわち、メモリチップ積層体１０ａとしてテストを行うときは、積層された複数のメモリデバイス２１〜２４のうち、テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎ、ＰＡＤ＿ＲＳＴＢが表面に露出している一つのメモリデバイス２１のテストバッファＴＤ＿０〜ＴＤ＿Ｎを活性化させ、当該メモリデバイス２１のテストバッファを活性化させてテストパッドとバンプ電極とを接続し、テストパッドからテストを行っている。また、メモリデバイス２１のバンプ電極ＢＰ＿０〜ＢＰ＿Ｎは、貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎを介して他のメモリデバイス２２〜２４のバンプ電極ＢＰ＿０〜ＢＰ＿Ｎへも接続されているので、メモリデバイス２１のテストパッドＰＡＤ＿０〜ＰＡＤ＿ＮとテストバッファＴＤ＿０〜ＴＤ＿Ｎを介してメモリデバイス２２〜２４のテストを行うこともできる。
［第１の実施形態の変形例］
図６は、第１の実施形態の変形例における半導体チップ内部のブロック図である。また、図７は、図６の半導体チップをメモリチップ積層体１０ａの状態に組み立てたときのブロック図である。図６、図７の第１の実施形態の変形例について、図４、図５に示す第１の実施形態と異なる点についてのみ説明する。図６、図７の第１の実施形態の変形例において、第１の実施形態と構成、動作がほぼ同一である個所については、同一の符号を付し、重複する説明は省略する。
図６に示すとおり、第１の実施形態の変形例のバッファ制御部ＢＣは、セットリセットフリップフロップ回路Ｆ１に加えて、ＡＮＤ回路Ａ１を備えている。図６において、セットリセットフリップフロップ回路Ｆ１は、図４に示す第１の実施形態のバッファ制御部ＢＣ全体にほぼ等しい。図６に示す第１の実施形態の変形例では、セットリセットフリップフロップ回路Ｆ１の出力端子とバンプ電極ＢＰ＿ＴＥＳＴから入力したテストエントリー信号の論理ＡＮＤを取るＡＮＤ回路Ａ１が設けられており、そのＡＮＤ回路Ａ１の出力信号が第１の実施形態の変形例におけるバッファ制御部ＢＣの出力信号になっている。また、バンプ電極ＢＰ＿ＴＥＳＴは、テストエントリー信号の入力パッドＰＡＤ＿ＴＥＳＴへも接続されている。
図７に示すとおり、メモリチップ積層体１０ａに組み立てられたときは、テストエントリー信号のバンプ電極ＢＰ＿ＴＥＳＴも他のバンプ電極ＢＰ０〜ＢＰ＿Ｎ、ＢＰ＿ＲＳＴＢと同様に貫通電極ＴＳＶ＿ＲＳＴＢにより積層された複数のメモリデバイス２１〜２４のテストエントリー信号のバンプ電極ＢＰ＿ＴＥＳＴに共通に接続される。また、各メモリデバイス２１〜２４のテストエントリー信号の入力パッドＰＡＤ＿ＴＥＳＴへも接続されるが、この内、パッドＰＡＤ＿ＴＥＳＴがメモリチップ積層体１０ａの表面に露出しているメモリデバイス２１のパッドＰＡＤ＿ＴＥＳＴのみがテストエントリー信号の入力に用いられ、メモリチップ積層体１０ａに組み立てられた後は、メモリデバイス２２〜２４のテストエントリー信号の入力パッドＰＡＤ＿ＴＥＳＴはテストエントリー信号の入力に用いられることはない。
次に、図６、図７に示す第１の実施形態の変形例の動作について説明する。第１の実施形態の変形例では、メモリデバイス２１のテストパッドＰＡＤ＿ＳＥＴＢから活性レベル（ロウレベル）のセット信号ＳＥＴＢを外部のテスト装置等から入力することに加えて、メモリデバイス２１のテストエントリー信号の入力パッドＰＡＤ＿ＴＥＳＴを活性レベルのハイレベルに維持し続けることにより、テストバッファＴＤ＿０〜ＴＤ＿Ｎを活性化することができる。また、通常動作時にはテストエントリー信号ＴＥＳＴを非活性レベルのロウレベルに固定しておくことで、通常動作時にテストバッファＴＤ＿０〜ＴＤ＿Ｎが誤って活性化してしまう誤動作をより適切に抑えることができる。
［第２の実施形態］
図８は、第２の実施形態における半導体チップ内部のブロック図である。また、図９は、図８の半導体チップをメモリチップ積層体１０ａの状態に組み立てたときのブロック図である。第１の実施形態と第２の実施形態で構成、動作がほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。図８に示す通り、第２の実施形態では、既存のテストエントリー信号であるＴＥＳＴ信号（バンプ電極ＢＰ＿ＴＥＳＴ、パッドＰＡＤ＿ＴＥＳＴに接続）とコマンド信号の一部であるチップセレクト信号ＣＳ０Ｂ（バンプ電極ＢＰ＿ＣＳ０Ｂ、パッドＰＡＤ＿ＣＳ０Ｂに接続）を用いてテスト動作モードにエントリーする。第１の実施形態のように、メモリチップ積層体１０ａのテストのための追加のテストパッドＰＡＤ＿ＳＥＴＢを設ける必要はない。第２の実施形態のバッファ制御部ＢＣは、セットリセットフリップフロップ回路Ｆ１、Ｆ２、ＡＮＤ回路Ａ１、Ａ２、ＯＲ回路Ｏ１を備えている。
図９に示すように、メモリデバイス２１〜２４を選択する識別信号であるチップセレクト信号ＣＳ０Ｂ〜ＣＳ３Ｂは、他の信号のように各メモリデバイス２１〜２４に共通に貫通電極により同一の信号を配線するのではなく、各メモリデバイス２１〜２４で接続するチップセレクト信号ＣＳ０Ｂ〜ＣＳ３Ｂがずらして接続されている。すなわち、チップセレクト信号を接続する貫通電極ＴＳＶ＿ＣＳ０〜ＴＳＶ＿ＣＳ３は、対応するバンプ電極と基板を挟んで対向する位置に形成された裏面側のバンプ電極ではなく、ずれた位置に形成された裏面側バンプ電極とを接続する構成とし、メモリデバイスを積層したときに、メモリデバイス２１〜２４の貫通電極ＴＳＶ＿ＣＳ０〜ＴＳＶ＿ＣＳ３が螺旋状に接続されるようにしている。
（メモリチップ積層体１０ａのテスト動作について）
メモリチップ積層体１０ａのテスト時には、第１の実施形態と同様にメモリデバイス２１のテストパッド（ＰＡＤ＿０、ＰＡＤ＿Ｎ、ＰＡＤ＿ＴＥＳＴ、ＰＡＤ＿ＣＳ０Ｂ、ＰＡＤ＿ＲＳＴＢ）からテストを行う。テストモードのエントリーには、ＰＡＤ＿ＴＥＳＴ、ＰＡＤ＿ＣＳ０Ｂ、ＰＡＤ＿ＲＳＴＢを用いる。なお、メモリチップ積層体１０ａのテスト中は、ＰＡＤ＿ＣＳ１Ｂ〜ＰＡＤ＿ＣＳ３Ｂは、非活性レベル（ハイレベル、又はハイインピーダンス）を保持する必要がある。
メモリデバイス２１のテストパッドＰＡＤ＿ＴＥＳＴから活性レベル（ハイレベル）のテスト信号を供給する。これにより、メモリデバイス２１のバッファ制御信号をセットリセットフリップフロップ回路Ｆ１によって制御可能となる。
メモリデバイス２１のテストパッドＰＡＤ＿ＲＳＴＢから活性レベル（ロウレベル）のリセット信号ＲＳＴＢを供給する。リセット信号ＲＳＴＢは、バンプ電極ＢＰ＿ＲＳＴＢ及び貫通電極を通って、各メモリデバイス２１〜２４に接続されているので、メモリデバイス２１〜２４のセットリセットフリップフロップ回路Ｆ１、Ｆ２のそれぞれをリセット状態（それぞれの出力がロウレベルとなる）にする。
メモリデバイス２１のテストパッドＰＡＤ＿ＣＳ０Ｂに活性レベル（ロウレベル）のチップセレクト信号ＣＳ０Ｂを供給する。この際、メモリデバイス２１のテストパッドＰＡＤ＿ＣＳ１Ｂ〜ＰＡＤ＿ＣＳ３Ｂは、非活性レベル（ハイレベル、または、Ｈｉ−ｚ）としておく。この場合、メモリデバイス２１では、ＯＲ回路Ｏ１の出力がロウレベルとなり、メモリデバイス２１のセットリセットフリップフロップ回路Ｆ１がセット状態とされ、その結果、ＡＮＤ回路Ａ１から出力されるバッファ制御信号が活性レベル（ハイレベル）となり、テストバッファＴＤ＿１〜ＴＤ＿Ｎが活性状態とされ、テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎがそれぞれ対応する貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎに接続される。
一方、メモリデバイス２２〜２４では、ＡＮＤ回路Ａ２の出力はロウレベルとなるので、セットリセットフリップフロップ回路Ｆ２は、セット状態となってハイレベルを出力する。すると、これに応じて、ＯＲ回路Ｏ１の出力がハイレベルとなり、バッファ制御部ＢＣの出力信号となるＡＮＤ回路Ａ１の出力信号は、非活性レベルのロウレベルとなり、テストバッファＴＤ＿０〜ＴＤ＿Ｎが非活性状態となるので、テストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎは、それぞれ対応する貫通電極ＴＳＶ＿０〜ＴＳＶ＿Ｎと電気的に切り離されたままである。
この状態で、メモリデバイス２１のテストパッドＰＡＤ＿０〜ＰＡＤ＿Ｎを介して、所望のテスト信号の入出力が行われる。このように、メモリチップ積層体のテストをバンプ電極にプローブすることなく実施することができる。
メモリチップ積層体１０ａのテスト終了時には、メモリデバイス２１のテストパッドＰＡＤ＿ＲＳＴＢから活性レベル（ロウレベル）のリセット信号ＲＳＴＢを供給し、メモリデバイス２１〜２４のセットリセットフリップフロップ回路Ｆ１、Ｆ２をそれぞれリセット状態（それぞれの出力がロウレベルとなる）に初期設定し、テストを終了する。
（通常動作時）
メモリチップ積層体１０ａがメモリコントローラ３０、インターポーザ４０と組み立てられ、半導体装置１０として完成した後は、テストパッド（ＰＡＤ＿ＴＥＳＴ等）から活性レベル（ハイレベル）のテスト信号が与えられることはないので、テストバッファＴＤ＿０〜ＴＤ＿Ｎを、セットリセットフリップフロップ回路Ｆ２の状態によらず、常に非活性状態とすることができる。
（第２の実施形態の効果）
以上述べたように第２の実施形態によれば、第１の実施形態の効果に加えて、メモリチップ積層体１０ａのテスト専用のパッド（ＰＡＤ＿ＳＥＴＢ）を設けなくとも、チップセレクト信号ＣＳ０Ｂ〜ＣＳ３Ｂを用いてメモリチップ積層体１０ａのテストモードに設定することが可能であるという効果を奏する。
［第３の実施形態］
図１０は、図２に示した半導体装置１０の第３の実施形態による半導体装置の配線構造を説明するためのブロック図である。
図１０に示す第３の実施形態では、メモリデバイス２１ａ〜２４ａがいずれも４つのチャネル（チャネル０〜チャネル３）を有しており、チャネルごとにメモリコントローラ３０ｘに対して共通接続されている。メモリデバイス２１ａ〜２４ａには、チャネルごとにクロック端子２０ａ、アドレス端子２０ｂ、コマンド端子２０ｃ及びデータ端子２０ｄが設けられており、これらがメモリコントローラ３０の当該チャネルに対応するクロック端子３０ａ、アドレス端子３０ｂ、コマンド端子３０ｃ及びデータ端子３０ｄに接続されている。
このような構成を有する半導体装置の場合、チャネルごとに第１の実施形態、第１の実施形態の変形例、第２の実施形態で説明した図４、図６、図８のいずれかに示したブロック（バッファ制御部ＢＣ等）を設ける構成とする。また、チャネルごとにバッファ制御部ＢＣを設けることに代えて、メモリデバイス２１ａ〜２４ａの各々において４つのチャネルに共通のバッファ制御部を設ける構成としても構わない。
なお、以上説明した各実施形態では、いずれもメモリチップ積層体１０ａに実装するメモリデバイスの数は、４であったが、メモリチップ積層体１０ａに実装するメモリデバイスの数は、任意の数実装することが可能である。また、以上説明した各実施形態では、積層する半導体チップは、メモリデバイスであったが、メモリデバイス以外の半導体チップに適用することももちろん可能である。
本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
１０：半導体装置
１０ａ：メモリチップ積層体
１０ｂ：メモリコントローラ部分
２１〜２４、２１ａ〜２４ａ：半導体チップ（メモリデバイス）
２０ａ：クロック端子
２０ｂ：アドレス端子
２０ｃ：コマンド端子
２０ｄ：データ端子
３０、３０ｘ：別の半導体チップ（メモリコントローラ）
３０ａ：クロック端子
３０ｂ：アドレス端子
３０ｃ：コマンド端子
３０ｄ：データ端子
４０：インターポーザ
４１：インターポーザの表面
４２：インターポーザの裏面（４１の反対面の第２の表面）
５０：封止樹脂
６０：入出力回路部
６１：入力回路
６２：出力回路
７１：アクセス制御回路
７２：メモリセルアレイ
ＢＣ：バッファ制御部
Ａ１、Ａ２：ＡＮＤ回路
Ｏ１：ＯＲ回路
Ｆ１、Ｆ２：セットリセットフリップフロップ回路
ＢＥ１、ＢＥ２：バンプ電極
ＳＢ：外部端子（半田ボール）
ＴＳＶ：貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）

Claims (16)

  1. 積層された複数の半導体チップのそれぞれが、バンプ電極と、テストパッドと、当該テストパッドから供給される信号を受け取り前記バンプ電極に供給するテストバッファと、当該テストバッファの活性状態と非活性状態とを制御する制御信号を供給するバッファ制御部とを含む、半導体装置。
  2. 前記複数の半導体チップがそれぞれ備える前記バンプ電極は、前記積層された複数の半導体チップを貫通して設けられた共通配線によって互いに接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御することを特徴とする請求項１又は２記載の半導体装置。
  4. 前記積層された複数の半導体チップのうち、前記一の半導体チップは、前記テストパッド面が表に露出している半導体チップであることを特徴とする請求項３記載の半導体装置。
  5. 前記各半導体チップに含まれる前記バッファ制御部は、リセット信号により前記テストバッファを非活性状態にリセットし、テスト信号により前記テストバッファを活性化可能状態にセットすることのできるフリップフロップ回路を備えることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
  6. 前記リセット信号により前記複数の半導体チップにそれぞれ含まれる前記フリップフロップ回路がリセットされた後、前記複数の半導体チップのうち、前記一の半導体チップのフリップフロップ回路が前記テスト信号によりセットされ、他の半導体チップのフリップフロップ回路は前記のリセット状態を維持することを特徴とする請求項５記載の半導体装置。
  7. 前記フリップフロップ回路は、テスト時に複数の入力信号の組み合わせによりセットされ、前記複数の入力信号は、テスト時に前記複数の半導体チップのうち前記一の半導体チップのフリップフロップ回路を選択してセット可能であるように各半導体チップに接続位置を入れ替えて共通に配線されていることを特徴とする請求項６記載の半導体装置。
  8. 前記複数の入力信号は、前記各半導体チップのチップセレクト信号であることを特徴とする請求項７記載の半導体装置。
  9. 複数のバンプ電極と、
    前記複数のバンプ電極にそれぞれ対応して設けられた複数のテストパッドと、
    前記複数のバンプ電極にそれぞれ対応して設けられ、活性状態に制御されたときに、前記複数のバンプ電極とそれぞれ対応する前記複数のテストパッドとを接続する複数のテストバッファと、
    前記テストバッファの活性状態と非活性状態とを制御する制御信号を前記複数のテストバッファに供給するバッファ制御部と、
    をそれぞれ具備し、互いに同一機能を有する複数の半導体チップを備え、
    前記各半導体チップの複数のバンプ電極は、それぞれ各半導体チップ間で共通配線により対応するバンプ電極同士接続され、前記複数の半導体チップのうち、一の半導体チップの前記テストバッファが活性状態に制御されるとき、他の半導体チップの前記テストバッファが非活性状態になるように前記各バッファ制御部が制御することを特徴とする半導体装置。
  10. 前記複数の半導体チップは積層され、前記共通配線は、前記積層された複数の半導体チップを貫通する配線を含んでいることを特徴とする請求項９記載の半導体装置。
  11. 前記積層された複数の半導体チップのうち、前記一の半導体チップは、前記テストパッド面が表に露出している半導体チップであることを特徴とする請求項１０記載の半導体装置。
  12. 前記各半導体チップに含まれる前記複数のテストバッファは、前記活性状態に制御されたときに対応するテストパッドに入力された信号に基いて前記対応するバンプ電極を駆動する入力バッファと、前記活性状態に制御されたときに、対応するテストパッドに入力された信号に基いて前記対応するバンプ電極を駆動すると共に前記対応するバンプ電極に出力された信号に基いて前記対応するテストパッドを駆動する入出力バッファと、を含むことを特徴とする請求項９乃至１１いずれか１項記載の半導体装置。
  13. 前記各半導体チップに含まれる前記バッファ制御部は、リセット信号により前記複数のテストバッファを非活性状態にリセットし、テスト信号により前記複数のテストバッファを活性化可能状態にセットすることのできるフリップフロップ回路を備えることを特徴とする請求項９乃至１２いずれか１項記載の半導体装置。
  14. 前記リセット信号により前記複数の半導体チップにそれぞれ含まれる前記フリップフロップ回路がリセットされた後、前記複数の半導体チップのうち、前記一の半導体チップのフリップフロップ回路が前記テスト信号によりセットされ、他の半導体チップのフリップフロップ回路は前記のリセット状態を維持することを特徴とする請求項１３記載の半導体装置。
  15. 前記フリップフロップ回路は、テスト時に複数の入力信号の組み合わせによりセットされ、前記複数の入力信号は、テスト時に前記複数の半導体チップのうち前記一の半導体チップのフリップフロップ回路を選択してセット可能であるように各半導体チップに接続位置を入れ替えて共通に配線されていることを特徴とする請求項１４記載の半導体装置。
  16. 前記複数の半導体チップは、それぞれメモリチップであり、前記複数の入力信号は、前記各メモリチップのチップセレクト信号であることを特徴とする請求項１５記載の半導体装置。
JP2011128541A 2011-06-08 2011-06-08 半導体装置 Withdrawn JP2012255704A (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2011128541A JP2012255704A (ja) 2011-06-08 2011-06-08 半導体装置
TW103137645A TW201507087A (zh) 2011-06-08 2012-05-24 半導體裝置
TW101118555A TW201301472A (zh) 2011-06-08 2012-05-24 半導體裝置
EP12170813A EP2533277A2 (en) 2011-06-08 2012-06-05 Semiconductor device
US13/491,000 US8780647B2 (en) 2011-06-08 2012-06-07 Semiconductor device
KR1020120061020A KR20120136302A (ko) 2011-06-08 2012-06-07 반도체 디바이스
CN2012101891269A CN102820283A (zh) 2011-06-08 2012-06-08 半导体器件
US14/288,428 US9230619B2 (en) 2011-06-08 2014-05-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011128541A JP2012255704A (ja) 2011-06-08 2011-06-08 半導体装置

Publications (1)

Publication Number Publication Date
JP2012255704A true JP2012255704A (ja) 2012-12-27

Family

ID=46245876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011128541A Withdrawn JP2012255704A (ja) 2011-06-08 2011-06-08 半導体装置

Country Status (6)

Country Link
US (2) US8780647B2 (ja)
EP (1) EP2533277A2 (ja)
JP (1) JP2012255704A (ja)
KR (1) KR20120136302A (ja)
CN (1) CN102820283A (ja)
TW (2) TW201301472A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016042603A1 (ja) * 2014-09-17 2016-03-24 株式会社東芝 半導体装置
JP2017523587A (ja) * 2014-06-13 2017-08-17 サンディスク テクノロジーズ エルエルシー メモリモジュール
US10359961B2 (en) 2014-09-12 2019-07-23 Toshiba Memory Corporation Storage device
US10593645B2 (en) 2015-07-31 2020-03-17 Fujitsu Limited Semiconductor device having a plurality of chips being stacked

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140008174A (ko) * 2012-07-11 2014-01-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 반도체 패키지
KR20140065678A (ko) * 2012-11-20 2014-05-30 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
KR20150026002A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 집적회로
KR20150026644A (ko) * 2013-09-03 2015-03-11 에스케이하이닉스 주식회사 반도체칩, 반도체칩 패키지 및 이를 포함하는 반도체시스템
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9123546B2 (en) 2013-11-14 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials
KR20160025957A (ko) * 2014-08-28 2016-03-09 에스케이하이닉스 주식회사 집적회로
KR102222485B1 (ko) * 2014-09-18 2021-03-04 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자, 이를 구비하는 반도체 패키지 및 반도체 소자의 제조방법
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
KR102441013B1 (ko) * 2015-12-28 2022-09-08 에스케이하이닉스 주식회사 메모리 회로 및 이를 포함하는 적층형 메모리 시스템
KR102467885B1 (ko) * 2016-01-07 2022-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
CN107305861B (zh) 2016-04-25 2019-09-03 晟碟信息科技（上海）有限公司 半导体装置及其制造方法
US10083722B2 (en) * 2016-06-08 2018-09-25 Samsung Electronics Co., Ltd. Memory device for performing internal process and operating method thereof
JP2019054181A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
KR102455427B1 (ko) * 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US10672674B2 (en) * 2018-06-29 2020-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device package having testing pads on a topmost die
CN109244058A (zh) * 2018-09-19 2019-01-18 深圳铨力半导体有限公司 半导体封装结构及其制备方法
US11495588B2 (en) * 2018-12-07 2022-11-08 Advanced Micro Devices, Inc. Circuit board with compact passive component arrangement
US10811392B2 (en) * 2019-02-27 2020-10-20 Western Digital Technologies, Inc. TSV semiconductor device including two-dimensional shift
KR20210132363A (ko) * 2020-04-27 2021-11-04 에스케이하이닉스 주식회사 메모리 칩 및 메모리 컨트롤러를 포함하는 메모리 패키지

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909969B1 (ko) 2007-06-28 2009-07-29 삼성전자주식회사 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
CN101488497B (zh) 2007-10-04 2012-07-04 三星电子株式会社 具有可配置垂直输入输出的堆叠半导体装置
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
JP5564230B2 (ja) * 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置
JP5559507B2 (ja) * 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017523587A (ja) * 2014-06-13 2017-08-17 サンディスク テクノロジーズ エルエルシー メモリモジュール
US10359961B2 (en) 2014-09-12 2019-07-23 Toshiba Memory Corporation Storage device
WO2016042603A1 (ja) * 2014-09-17 2016-03-24 株式会社東芝 半導体装置
US10438929B2 (en) 2014-09-17 2019-10-08 Toshiba Memory Corporation Semiconductor device
US10593645B2 (en) 2015-07-31 2020-03-17 Fujitsu Limited Semiconductor device having a plurality of chips being stacked

Also Published As

Publication number Publication date
US9230619B2 (en) 2016-01-05
US20120314511A1 (en) 2012-12-13
TW201301472A (zh) 2013-01-01
US8780647B2 (en) 2014-07-15
TW201507087A (zh) 2015-02-16
CN102820283A (zh) 2012-12-12
EP2533277A2 (en) 2012-12-12
KR20120136302A (ko) 2012-12-18
US20140269108A1 (en) 2014-09-18

Similar Documents

Publication Publication Date Title
JP2012255704A (ja) 半導体装置
US11960418B2 (en) Semiconductor memory systems with on-die data buffering
CN106548807B (zh) 修复电路、使用它的半导体装置和半导体系统
US8400781B2 (en) Using interrupted through-silicon-vias in integrated circuits adapted for stacking
US8981808B2 (en) Semiconductor device and test method thereof
US8498831B2 (en) Semiconductor device, semiconductor device testing method, and data processing system
US8593891B2 (en) Semiconductor device and test method thereof
US8384432B2 (en) Semiconductor device and information processing system including the same
US20120262196A1 (en) Semiconductor device including plural core chips and interface chip that controls the core chips and control method thereof
US20110057819A1 (en) Semiconductor device having plural semiconductor chips laminated to each other
JP2013131533A (ja) 半導体装置
US9263371B2 (en) Semiconductor device having through-silicon via
JP2013004601A (ja) 半導体装置
US20130121092A1 (en) Semiconductor device including plural semiconductor chips stacked to one another
CN112562770B (zh) 具有测试电路的半导体装置
US20200258795A1 (en) Semiconductor device, test method, and system including the same
KR20130118475A (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
JP2011100898A (ja) 半導体デバイス
JP2013105996A (ja) 半導体装置
JP2016091576A (ja) 半導体装置
JP2013157058A (ja) 半導体装置
JP2013131283A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140430

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20141226