JP2019054181A - 半導体パッケージ - Google Patents

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Abstract

【課題】小型化を図ることができる半導体パッケージを提供することである。【解決手段】実施形態の半導体パッケージは、基板と、複数の半導体メモリチップと、コントローラチップと、封止樹脂部とを備えている。前記複数の半導体メモリチップは、前記基板の厚さ方向で互いに積層されている。前記コントローラチップは、前記基板と前記複数の半導体メモリチップとの間、または、前記複数の半導体メモリチップに対して前記基板とは反対側に配置されている。前記封止樹脂部は、前記複数の半導体メモリチップと前記コントローラチップとを封止している。前記複数の半導体メモリチップは、前記複数の半導体メモリチップに含まれる１つ以上の半導体メモリチップを前記基板の厚さ方向に貫通して前記コントローラチップに接続された少なくとも１つの貫通電極を有する。【選択図】図２

Description

本発明の実施形態は、半導体パッケージに関する。
複数の半導体メモリチップがＴＳＶ（Through-Silicon Via）によって電気的に接続されたメモリパッケージが知られている。
ところで、近年、複数の半導体メモリチップと、この複数の半導体メモリチップを制御するコントローラチップとが１つのパッケージ内に実装された半導体パッケージが提案されている。このような半導体パッケージは、さらなる小型化が期待されている。
特開２０１７−８４４３２号公報
本発明が解決しようとする課題は、小型化を図ることができる半導体パッケージを提供することである。
実施形態の半導体パッケージは、基板と、複数の半導体メモリチップと、コントローラチップと、封止樹脂部とを備えている。前記複数の半導体メモリチップは、前記基板の厚さ方向で互いに積層されている。前記コントローラチップは、前記基板と前記複数の半導体メモリチップとの間、または、前記複数の半導体メモリチップに対して前記基板とは反対側に配置されている。前記封止樹脂部は、前記複数の半導体メモリチップと前記コントローラチップとを封止している。前記複数の半導体メモリチップは、前記複数の半導体メモリチップに含まれる１つ以上の半導体メモリチップを前記基板の厚さ方向に貫通して前記コントローラチップに接続された少なくとも１つの貫通電極を有する。
第１の実施形態の半導体パッケージの構成要素を示すブロック図。 第１の実施形態の半導体パッケージを示す断面図。 第１の実施形態の半導体パッケージの構成要素を示す平面図。 第２の実施形態の半導体パッケージを示す断面図。 第２の実施形態の半導体パッケージの構成要素を示す平面図。 第２の実施形態の第１変形例の半導体パッケージの構成要素を示す平面図。 第２の実施形態の第２変形例の半導体パッケージを示す断面図。 第３の実施形態の半導体パッケージを示す断面図。 第４の実施形態の半導体パッケージを示す断面図。 第４の実施形態の第１変形例の半導体パッケージを示す断面図。 第４の実施形態の第２変形例の半導体パッケージを示す断面図。 第５の実施形態の半導体パッケージを示す断面図。 参考形態の半導体パッケージを示す断面図。
以下、実施形態の半導体パッケージを、図面を参照して説明する。なお以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。
ここで、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について先に定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、例えば、半導体パッケージ１のパッケージ基板４０の第１面４０ａと略平行な方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば略直交する）方向である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば略直交する）方向である。＋Ｚ方向および−Ｚ方向は、パッケージ基板４０の厚さ方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。
（第１の実施形態）
図１から図３を参照し、第１の実施形態の半導体パッケージ１について説明する。本実施形態の半導体パッケージ１は、複数のＮＡＮＤチップ１０と、複数のＮＡＮＤチップ１０を制御するコントローラチップ２０とが１つのパッケージ内に実装されたＳＳＤ（Solid State Drive）であり、いわゆる１パッケージＳＳＤ（Single Package SSD）である。半導体パッケージ１は、「記憶装置」または「半導体記憶装置」などと称されてもよい。
図１は、半導体パッケージ１の構成要素を示すブロック図である。半導体パッケージ１は、ホスト機器２に電気的に接続され、ホスト機器２の記憶領域として機能する。ホスト機器２は、例えば、半導体パッケージ１が実装された回路基板Ｂ（図２参照）が搭載される情報処理装置である。
図１に示すように、半導体パッケージ１は、複数のＮＡＮＤチップ１０（図１では１つのＮＡＮＤチップ１０のみを示す）と、コントローラチップ２０とを有する。
複数のＮＡＮＤチップ１０の各々は、不揮発性メモリチップであり、例えばＮＡＮＤ型フラッシュメモリチップである。ＮＡＮＤチップ１０は、「半導体メモリチップ」の一例である。ただし、「半導体メモリチップ」は、ＮＡＮＤチップ１０に限定されず、磁気抵抗メモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）でもよく、他の種類のメモリチップでもよい。
コントローラチップ２０は、複数のＮＡＮＤチップ１０を統括的に制御する。コントローラチップ２０は、ホスト機器２からのコマンド（例えば、リードコマンド、ライトコマンド、またはイレーズコマンド）に基づいて１つ以上のＮＡＮＤチップ１０と通信を行い、前記コマンドで要求された処理を１つ以上のＮＡＮＤチップ１０に対して実行する。また、コントローラチップ２０は、ＮＡＮＤチップ１０に書き込まれるデータに関するアドレス変換テーブルの管理、および複数のＮＡＮＤチップ１０の疲弊度の管理などを行う。アドレス変換テーブルは、データの書き込み先の論理アドレスと、データが書き込まれた物理アドレスとが対応付けられたテーブルである。ＮＡＮＤチップ１０の疲弊度は、ＮＡＮＤチップ１０に含まれるブロック（例えば論理ブロック）に対するデータの書き込み回数、読み出し回数、または消去回数などに基づいて得られる。
コントローラチップ２０は、ＳｏＣ（System on a chip）で構成されている。コントローラチップ２０は、例えば、ホストインターフェース２１、ホストインターフェースコントローラ２２、ＮＡＮＤインターフェース２３、ＮＡＮＤコントローラ２４、ＣＰＵ（Central Processing Unit）２５、および内部メモリ２６を含む。
ホストインターフェース２１は、ホスト機器２に電気的に接続される物理層（Phy）を有する。ホストインターフェース２１は、例えば、ＰＣＩｅ（PCI Express）、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI（Small Computer System Interface））、またはＮＶＭｅ（NVM Express ；Non-Volatile Memory Host Controller Interface）などに準拠したインターフェースである。ホストインターフェースコントローラ２２は、ホストインターフェース２１を制御することで、ホスト機器２とコントローラチップ２０との間で信号を送受信する。
ＮＡＮＤインターフェース２３は、ＮＡＮＤチップ１０に電気的に接続された物理層（Phy）を有する。ＮＡＮＤコントローラ２４は、ＮＡＮＤインターフェース２３を制御することで、ＮＡＮＤチップ１０とコントローラチップ２０との間で信号を送受信する。
ＣＰＵ２５は、コントローラチップ２０の内部メモリ２６またはコントローラチップ２０の外部に設けられたＲＯＭ３０などに格納されたプログラム（例えばファームウェア）を実行することで、コントローラチップ２０の全体（半導体パッケージ１の全体）を制御するハードウェアプロセッサである。ＣＰＵ２５は、「プロセッサ」の一例である。例えば、ＣＰＵ２５は、ホスト機器２からのコマンドに基づき、複数のＮＡＮＤチップ１０に対するデータの書き込み、データの読み出し、およびデータの消去を制御する。なお、コントローラチップ２０は、ＣＰＵ２５に代えて、コントローラチップ２０の全体（半導体パッケージ１の全体）を制御する回路部（circuitry）Ｃを有してもよい。回路部Ｃは、ＬＳＩ（Large Scale Integration）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）などのハードウェアにより実現されてもよい。
内部メモリ２６は、コントローラチップ２０の内部に設けられた記憶領域である。内部メモリ２６は、例えば、ＳＲＡＭ（Static Random Access Memory）により実現されるが、他の種類のメモリチップにより実現されてもよい。
図２は、半導体パッケージ１を示す断面図である。半導体パッケージ１は、上述した構成要素に加えて、パッケージ基板４０、複数の電子部品５０、封止樹脂部６０、および複数の電極７０を有する。
パッケージ基板４０は、「基板」の一例である。パッケージ基板４０には、複数のＮＡＮＤチップ１０およびコントローラチップ２０が搭載される。パッケージ基板４０は、第１面４０ａと、第２面４０ｂとを有する。第１面４０ａは、複数のＮＡＮＤチップ１０およびコントローラチップ２０に面する。第２面４０ｂは、第１面４０ａとは反対側に位置する。第２面４０ｂは、半導体パッケージ１が実装される回路基板Ｂに面する。
複数のＮＡＮＤチップ１０は、Ｚ方向で互いに積層されている。本願でいう「互いに積層されている」とは、Ｚ方向で複数のＮＡＮＤチップ１０の間に接続電極１２に相当する隙間が存在する場合も含む。本実施形態では、複数のＮＡＮＤチップ１０は、Ｚ方向でコントローラチップ２０と重なる。複数のＮＡＮＤチップ１０は、コントローラチップ２０の上に積層されている。
本実施形態では、複数のＮＡＮＤチップ１０は、ＮＡＮＤチップ１０−１、ＮＡＮＤチップ１０−２、…、ＮＡＮＤチップ１０−Ｎ（Ｎは任意の自然数）を含む。ＮＡＮＤチップ１０−１、ＮＡＮＤチップ１０−２、…、のＮＡＮＤチップ１０−Ｎは、この順に、パッケージ基板４０から離れている。ＮＡＮＤチップ１０−Ｎは、複数のＮＡＮＤチップ１０のなかでパッケージ基板４０から最も離れたＮＡＮＤチップ１０である。複数のＮＡＮＤチップ１０の各々は、「第１半導体メモリチップ」の一例である。
コントローラチップ２０は、パッケージ基板４０と、複数のＮＡＮＤチップ１０との間に配置されている。コントローラチップ２０は、第１面２０ａと、第２面２０ｂとを有する。第１面２０ａは、ＮＡＮＤチップ１０−１に面する。第２面２０ｂは、第１面２０ａとは反対側に位置する。第２面２０ｂは、パッケージ基板４０に面する。また、コントローラチップ２０は、複数の端子２７と、複数のバンプ２８とを有する。
複数の端子２７は、コントローラチップ２０の第１面２０ａに設けられている。複数の端子２７は、例えばアレイ状に配置され、Ｘ方向およびＹ方向に並んでいる。「アレイ状に配置」とは、例えば、第１方向と、第１方向とは交差した第２方向とのそれぞれにおいて分散して配置されることを意味する。複数の端子２７は、コントローラチップ２０の信号ラインに電気的に接続された信号端子２７Ａ、コントローラチップ２０のグラウンドＧに電気的に接続されたグラウンド端子２７Ｂ、およびコントローラチップ２０を介してパッケージ基板４０から電源が供給される電源端子２７Ｃを含む。複数の端子２７の各々は、後述する貫通電極８０と物理的および電気的に接続される。
一方で、複数のバンプ２８は、コントローラチップ２０の第２面２０ｂに設けられている。複数のバンプ２８は、アレイ状に配置され、Ｘ方向およびＹ方向に並んでいる。複数のバンプ２８は、パッケージ基板４０の第１面４０ａに設けられた複数のパッド（不図示）に接合されている。コントローラチップ２０は、パッケージ基板４０の第１面４０ａにフリップチップ実装されている。本実施形態では、コントローラチップ２０は、複数のバンプ２８によってパッケージ基板４０と電気的に接続されている。
複数の電子部品５０は、パッケージ基板４０の第１面４０ａに実装されている。複数の電子部品５０は、パッケージ基板４０を介してコントローラチップ２０と電気的に接続されている。複数の電子部品５０は、例えば、コンデンサ５１、抵抗５２、およびロードスイッチ５３を含む。コンデンサ５１および抵抗５２は、「受動部品」の一例である。
封止樹脂部６０は、絶縁性を持つ合成樹脂によって形成されている。封止樹脂部６０は、複数のＮＡＮＤチップ１０、コントローラチップ２０、および複数の電子部品５０を一体に封止している。
複数の電極７０は、パッケージ基板４０の第２面４０ｂに設けられている。複数の電極７０は、半導体パッケージ１の外部接続端子を形成している。複数の電極７０は、回路基板Ｂに設けられた複数のパッド（不図示）に接合される。
次に、複数のＮＡＮＤチップ１０とコントローラチップ２０との電気接続構造について説明する。本実施形態では、複数のＮＡＮＤチップ１０は、複数の貫通電極８０を有する。各貫通電極８０は、例えば、複数のＮＡＮＤチップ１０の各々に設けられた貫通ビア１１と、複数のＮＡＮＤチップ１０の間に設けられた接続電極１２とを含む。
貫通ビア１１は、例えばＮＡＮＤチップ１０をＺ方向に貫通した導体部である。例えば、貫通ビア１１は、シリコン貫通電極（ＴＳＶ：Through-Silicon Via）である。なお、貫通ビア１１は、ＮＡＮＤチップ１０の上方および下方に存在する接続電極１２を電気的に接続する構成であれば、ＮＡＮＤチップ１０を一定の太さで貫通していなくてもよい。
接続電極１２は、複数のＮＡＮＤチップ１０の貫通ビア１１の間に挟まれ、複数のＮＡＮＤチップ１０の貫通ビア１１同士を電気的に接続する。接続電極１２は、例えば、ＮＡＮＤチップ１０の表面に設けられたマイクロバンプである。ただし、接続電極１２は、複数のＮＡＮＤチップ１０の貫通ビア１１同士を電気的に接続できる構成であればよく、大きさ、形状、材質などは特定のものに限定されない。
貫通電極８０は、それぞれ接続電極１２を有した複数のＮＡＮＤチップ１０がＺ方向に積層され、貫通ビア１１および接続電極１２がＺ方向に交互に接続されることで形成されている。これにより、貫通電極８０は、複数のＮＡＮＤチップ１０をＺ方向に貫通する柱状に形成されている。複数の貫通電極８０は、Ｚ方向でコントローラチップ２０と重なる領域に設けられている。貫通電極８０は、複数のＮＡＮＤチップ１０をＺ方向に貫通してコントローラチップ２０の端子２７に物理的および電気的に接続されている。なお、貫通電極８０は、最上位のＮＡＮＤチップ１０−Ｎを貫通していてもよく、貫通していなくてもよい。本実施形態では、複数の貫通電極８０は、コントローラチップ２０上にまんべんなく設けられている。コントローラチップ２０に接続される貫通電極８０は、例えば、ＮＡＮＤチップ１０同士のみを接続する貫通電極よりも太いと好ましい。コントローラチップ２０とＮＡＮＤチップ１０との間の通信は、比較的高速であり、貫通電極８０の抵抗値を下げるためである。なお、貫通電極８０の太さは、上記例に限定されない。
複数の貫通電極８０は、貫通電極８０Ａ、貫通電極８０Ｂ、および貫通電極８０Ｃを含む。貫通電極８０Ａは、コントローラチップ２０の信号端子２７Ａに接続されている。例えば、貫通電極８０Ａは、コントローラチップ２０の信号端子２７Ａを介して、コントローラチップ２０のＮＡＮＤインターフェース２３に電気的に接続されている。また、貫通電極８０Ａは、少なくとも１つのＮＡＮＤチップ１０に含まれる信号線に電気的に接続されている。コントローラチップ２０は、貫通電極８０Ａを介してＮＡＮＤチップ１０と通信する（すなわち信号を送受信する）。コントローラチップ２０は、貫通電極８０Ａを介して、ＮＡＮＤチップ１０に対してデータの書き込み、データの読み出し、およびデータの消去を行う。貫通電極８０Ａは、「第１貫通電極」の一例である。
貫通電極８０Ｂは、コントローラチップ２０のグラウンド端子２７Ｂを介して、コントローラチップ２０のグラウンドＧに電気的に接続されている。貫通電極８０Ｂは、ＮＡＮＤチップ１０のグラウンドとコントローラチップ２０のグラウンドＧとを電気的に接続している。貫通電極８０Ｃは、コントローラチップ２０の電源端子２７Ｃに接続されている。コントローラチップ２０は、貫通電極８０Ｃを介して、ＮＡＮＤチップ１０に電源を供給する。
図３は、半導体パッケージ１の構成要素を示す平面図である。なお、図３では、封止樹脂部６０の図示は省略している。複数の電子部品５０は、ＮＡＮＤチップ１０の近傍に配置されている。例えば、複数の電子部品５０は、いくつかの電子部品５０Ａを含む。図３に示すように、Ｘ方向において、電子部品５０Ａと複数のＮＡＮＤチップ１０に含まれる少なくとも１つのＮＡＮＤチップ１０との間の最短距離Ｌ１は、電子部品５０Ａとパッケージ基板４０の縁４０ｃとの間の最短距離Ｌ２よりも小さい。なお、電子部品５０Ａとパッケージ基板４０の縁４０ｃとの間の最短距離Ｌ２とは、電子部品５０Ａと、パッケージ基板４０の縁４０ｃなかで電子部品５０Ａに最も近い部分との間の最短距離である。ただし、電子部品５０Ａの位置は、上記例に限定されるものではない。
以上のような構成によれば、半導体パッケージ１の小型化を図ることができる。すなわち、ＮＡＮＤチップとコントローラチップとがボンディングワイヤおよびパッケージ基板を介して電気的に接続される場合、ボンディングワイヤの結線用の領域が半導体パッケージ内に必要になる。このような結線用の領域が半導体パッケージ内に必要な場合、半導体パッケージのさらなる小型化が難しい場合がある。また、ＮＡＮＤチップおよびコントローラチップがボンディングワイヤによってパッケージ基板に接続される場合、ノイズを受けやすくなる場合がある。
一方で、本実施形態の半導体パッケージ１は、パッケージ基板４０と、パッケージ基板４０の厚さ方向で互いに積層された複数のＮＡＮＤチップ１０と、パッケージ基板４０と複数のＮＡＮＤチップ１０との間に配置されたコントローラチップ２０とを備えている。複数のＮＡＮＤチップ１０は、１つ以上のＮＡＮＤチップ１０をＺ方向に貫通してコントローラチップ２０に接続された少なくとも１つの貫通電極８０を有する。このような構成によれば、ＮＡＮＤチップ１０とコントローラチップ２０とを電気的に接続するボンディングワイヤが不要になる、またはボンディングワイヤの数を減らすことができる。このため、半導体パッケージ１内にボンディングワイヤの結線用の領域を無くすまたは減らすことができる。これにより、半導体パッケージ１の小型化を図ることができる。また、ボンディングワイヤの代わりに貫通電極８０を設けた場合、ボンディングワイヤで発生する電気的なロスを減らすことができるため、半導体パッケージ１の低消費電力化を図ることができる。
本実施形態では、複数の貫通電極８０は、ＮＡＮＤチップ１０の信号線に電気的に接続された貫通電極８０Ａを含む。コントローラチップ２０は、貫通電極８０Ａを介してＮＡＮＤチップ１０と通信する。このような構成によれば、ＮＡＮＤチップ１０とコントローラチップ２０とがボンディングワイヤおよびパッケージ基板４０を介して電気的に接続される場合と比べて、ＮＡＮＤチップ１０とコントローラチップ２０との間の通信距離（電気接続距離）を短くすることができ、ＮＡＮＤチップ１０とコントローラチップ２０との間の信号品位を高めることができる。これにより、より高性能な半導体パッケージ１を提供することができる。
本実施形態では、半導体パッケージ１は、パッケージ基板４０に実装され、コントローラチップ２０に電気的に接続された電子部品５０を備える。Ｘ方向において、電子部品５０とＮＡＮＤチップ１０との間の最短距離Ｌ１は、電子部品５０とパッケージ基板４０の縁４０ｃとの間の最短距離Ｌ２よりも小さい。言い換えると、本実施形態の半導体パッケージ１では、ボンディングワイヤの結線用の領域を気にせず、電子部品５０を配置することができる。このため、電子部品５０をＮＡＮＤチップ１０およびコントローラチップ２０の近傍に配置することができる。このような構成によれば、電子部品５０がパッケージ基板４０に実装された場合であっても半導体パッケージ１の小型化を図ることができる。また、電子部品５０としてコンデンサなどの受動部品が実装された場合、ノイズを除去することで信号品位をより高めることができる。
（第２の実施形態）
次に、第２の実施形態の半導体パッケージ１について説明する。本実施形態は、貫通電極８０によって放熱性の向上が図られている点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と略同じである。
図４は、本実施形態の半導体パッケージ１を示す断面図である。本実施形態では、複数の貫通電極８０は、例えば、Ｚ方向で全てのＮＡＮＤチップ１０を貫通している。すなわち、複数の貫通電極８０は、最上位のＮＡＮＤチップ１０−Ｎも貫通している。本実施形態では、複数の貫通電極８０は、放熱専用に設けられた複数の貫通電極８０Ｄを含む。複数の貫通電極８０Ｄは、コントローラチップ２０の信号線に繋がっていない。複数の貫通電極Ｄは、例えばコントローラチップ２０のグラウンドＧに接続されている。放熱用の貫通電極Ｄは、信号伝達用の貫通電極Ａに比べて太くてもよい。
図５は、本実施形態の半導体パッケージ１の構成要素を示す平面図である。なお、図５では、封止樹脂部６０の図示は省略している。また図５では、説明の便宜上、貫通電極８０にはハッチングを付している。本実施形態では、コントローラチップ２０は、第１領域Ｒ１と、第２領域Ｒ２とを有する。第２領域Ｒ２は、第１領域Ｒ１と比べて、単位面積当たりの発熱量が大きい。
例えば、第１領域Ｒ１は、コントローラチップ２０の表面のなかで、Ｚ方向で内部メモリ２６に重なる領域である。なお、第１領域Ｒ１は、上記例に代えて、ＮＡＮＤインターフェース２３に重なる領域でもよい。一方で、第２領域Ｒ２は、コントローラチップ２０の表面のなかで、Ｚ方向でＣＰＵ２５に重なる領域である。半導体パッケージ１が動作している状態では、ＣＰＵ２５は、内部メモリ２６またはＮＡＮＤインターフェース２３に比べて発熱する。このため、第２領域Ｒ２は、第１領域Ｒ１に比べて熱くなりやすい。
また別の例では、第２領域Ｒ２は、コントローラチップ２０の表面のなかで、Ｚ方向で回路部Ｃに重なる領域である。半導体パッケージ１が動作している状態では、回路部Ｃは、内部メモリ２６またはＮＡＮＤインターフェース２３に比べて発熱する。このため、第２領域Ｒ２は、第１領域Ｒ１に比べて熱くなりやすい。
本実施形態では、複数の貫通電極８０（例えば、複数の貫通電極８０Ｄ）は、コントローラチップ２０の第２領域Ｒ２に接続されている。複数の貫通電極８０は、コントローラチップ２０の第２領域Ｒ２に対する放熱経路として機能する。例えば、複数の貫通電極８０は、コントローラチップ２０の第２領域Ｒ２の熱を、半導体パッケージ１のなかでコントローラチップ２０から離れた領域に伝える。これにより、コントローラチップ２０の放熱が促進される。第２領域Ｒ２に接続された貫通電極８０は、「第２貫通電極」の一例である。
このような構成によれば、第１の実施形態と同様に、半導体パッケージ１の小型化を図ることができる。さらに本実施形態では、コントローラチップ２０は、第１領域Ｒ１と、第１領域Ｒ１と比べて単位面積当たりの発熱量が大きな第２領域Ｒ２とを有する。少なくとも１つの貫通電極８０は、コントローラチップ２０の第２領域Ｒ２に接続されている。このような構成によれば、第２領域Ｒ２に接続された貫通電極８０によって、コントローラチップ２０の熱を、コントローラチップ２０の外部に効率的に移動させることができる。これにより、半導体パッケージ１の放熱性の向上を図ることができる。
（第２の実施形態の第１変形例）
図６は、第２の実施形態の第１変形例の半導体パッケージ１の構成要素を示す平面図である。なお、図６では、封止樹脂部６０の図示は省略している。また図６では、説明の便宜上、貫通電極８０にはハッチングを付している。なお以下に説明する以外の構成は、第２の実施形態の構成と略同じである。
本変形例では、複数の貫通電極８０は、第１グループＧ１の複数の貫通電極８０と、第２グループＧ２の複数の貫通電極８０とを含む。第１グループＧ１の複数の貫通電極８０は、第１領域Ｒ１に接続されている。例えば、第１グループＧ１の複数の貫通電極８０は、コントローラチップ２０の信号線に電気的に接続された貫通電極８０Ａである。ただし、第１グループＧ１の複数の貫通電極８０の種類は、上記例に限定されない。一方で、第２グループＧ２の複数の貫通電極８０は、第２領域Ｒ２に接続されている。第２グループＧ２の複数の貫通電極８０は、例えば、コントローラチップ２０のグラウンドＧに電気的に接続された放熱用の貫通電極８０Ｄである。ただし、第２グループＧ２の複数の貫通電極８０の種類は、上記例に限定されない。ここで、第２グループＧ２の複数の貫通電極８０の配置密度は、第１グループＧ１の複数の貫通電極８０の配置密度よりも高い。「配置密度が高い」とは、Ｘ方向およびＹ方向に沿う平面において、単位面積に含まれる貫通電極８０の本数が多いことを意味する。
このような構成によれば、第１領域Ｒ１に比べて高密度に配置された第２グループＧ２の複数の貫通電極８０によって、コントローラチップ２０の第２領域Ｒ２の熱をコントローラチップ２０から離れた領域に効果的に移動させることができる。これにより、半導体パッケージ１の放熱性のさらなる向上を図ることができる。
（第２の実施形態の第２変形例）
図７は、第２の実施形態の第２変形例の半導体パッケージ１を示す平面図である。なお以下に説明する以外の構成は、第２の実施形態の構成と略同じである。
本変形例では、半導体パッケージ１は、金属製の放熱板９０を有する。例えば、放熱板９０は、Ｘ方向およびＹ方向に沿う平板状に形成されている。放熱板９０は、複数のＮＡＮＤチップ１０に対して、コントローラチップ２０とは反対側に配置されている。放熱板９０は、封止樹脂部６０の外部に露出している。複数の貫通電極８０は、コントローラチップ２０に接続されている。複数の貫通電極８０は、例えば放熱用の貫通電極８０Ｄを含む。複数の貫通電極８０は、複数のＮＡＮＤチップ１０を貫通して放熱板９０に接続されている。
詳しく述べると、各貫通電極８０は、放熱板９０と最上位のＮＡＮＤチップ１０−Ｎとの間に設けられた接続導体１２を含む。放熱板９０と最上位のＮＡＮＤチップ１０−Ｎとの間に設けられた接続導体１２は、複数のＮＡＮＤチップ１０の間に設けられた接続導体１２に対して形状、大きさ、材質が同じでもよく、異なってもよい。接続導体１２は、放熱板９０とＮＡＮＤチップ１０−Ｎの貫通ビア１１との間に挟まれ、放熱板９０とＮＡＮＤチップ１０−Ｎの貫通ビア１１とを互いに熱的に接続している。これにより、コントローラチップ２０は、貫通電極８０を介して、放熱板９０に熱的に接続されている。
このような構成によれば、貫通電極８０によって、コントローラチップ２０の熱を放熱板９０に効果的に移動させることができる。これにより、半導体パッケージ１の放熱性のさらなる向上を図ることができる。
（第３の実施形態）
次に、第３の実施形態の半導体パッケージ１について説明する。本実施形態は、封止樹脂部６０に設けられたテストパッド１００とコントローラチップ２０のテスト端子２９とが貫通電極８０によって接続された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と略同じである。
図８は、本実施形態の半導体パッケージ１を示す断面図である。本実施形態では、コントローラチップ２０は、テスト端子２９を有する。「テスト端子」とは、コントローラチップ２０が正常に動作するか否かを確認するために、検査用の信号が入力または出力される端子である。テスト端子２９は、例えばコントローラチップ２０の第１面２０ａに設けられている。
本実施形態では、半導体パッケージ１は、複数のテストパッド１００を有する。詳しく述べると、封止樹脂部６０は、主面６０ａと、周面６０ｂとを有する。主面６０ａは、パッケージ基板４０とは反対側に向いている。周面６０ｂは、主面６０ａの縁とパッケージ基板４０との間に延びている。複数のテストパッド１００は、封止樹脂部６０の主面６０ａに設けられている。テストパッド１００は、例えば、主面６０ａに着脱可能に取り付けられた絶縁性のカバー１１０（シールやラベルなど）によって覆われている。テストパッド１００は、封止樹脂部６０からカバー１１０が取り外された場合、封止樹脂部６０の外部（すなわち、半導体パッケージ１の外部）に露出される。
本実施形態では、複数の貫通電極８０は、テスト端子用の貫通電極８０Ｅを含む。貫通電極８０Ｅは、「第３貫通電極」の一例である。貫通電極８０Ｅは、Ｚ方向で全てのＮＡＮＤチップ１０を貫通し、テストパッド１００とコントローラチップ２０のテスト端子２９とに対してそれぞれ物理的および電気的に接続されている。これにより、テストパッド１００は、貫通電極８０Ｅを介して、コントローラチップ２０のテスト端子２９に電気的に接続されている。このため、検査者は、コントローラチップ２０の検査が必要な場合、テストパッド１００を利用することで、半導体パッケージ１の外部からコントローラチップ２０の検査を行うことができる。
このような構成によれば、第１の実施形態と同様に、半導体パッケージ１の小型化を図ることができる。ここで、複数のＮＡＮＤチップを含むメモリパッケージと、コントローラチップ２０とが別々に回路基板Ｂに実装されている場合、コントローラチップ２０の動作に不具合が生じた場合、回路基板Ｂからコントローラチップ２０を取り外して比較的容易にコントローラチップ２０の検査を行うことができる。一方で、複数のＮＡＮＤチップ１０とコントローラチップ２０とが１つのパッケージ内に実装されている場合、コントローラチップ２０は複数のＮＡＮＤチップ１０と一体に封止樹脂部６０によって封止されているため、コントローラチップ２０の検査を行うことが困難になる。
しかしながら、本実施形態では、コントローラチップ２０は、テスト端子２９を有する。少なくとも１つの貫通電極８０は、コントローラチップ２０のテスト端子２９に接続された貫通電極８０Ｅを含む。このような構成によれば、複数のＮＡＮＤチップ１０とコントローラチップ２０とが１つのパッケージ内に実装される場合であっても、貫通電極８０Ｅを介してコントローラチップ２０のテスト端子２９に対して信号を送信または受信することができる。これにより、コントローラチップ２０が複数のＮＡＮＤチップ１０と一体に封止樹脂部６０によって封止されている場合でも、コントローラチップ２０の検査を容易に行うことができる。
（第４の実施形態）
次に、第４の実施形態の半導体パッケージ１について説明する。本実施形態は、テストパッド１００がパッケージ基板４０を介してコントローラチップ２０のテスト端子２９に電気的に接続された点で、第３の実施形態とは異なる。なお以下に説明する以外の構成は、第３の実施形態の構成と略同じである。
図９は、本実施形態の半導体パッケージ１を示す断面図である。本実施形態では、コントローラチップ２０のテスト端子２９は、コントローラチップ２０のバンプ２８を介して、パッケージ基板４０に電気的に接続されている。
本実施形態では、半導体パッケージ１は、パッド１２０、テスト端子１３０、および接続電極１４０を有する。パッド１２０は、パッケージ基板４０の第１面４０ａに設けられている。パッド１２０は、パッケージ基板４０の配線層およびコントローラチップ２０のバンプ２８を介して、コントローラチップ２０のテスト端子２９に電気的に接続されている。半導体パッケージ１のテスト端子１３０は、封止樹脂部６０の主面６０ａに設けられている。テスト端子１３０は、例えば、主面６０ａに着脱可能に取り付けられた絶縁性のカバー１１０によって覆われている。テスト端子１３０は、封止樹脂部６０からカバー１１０が取り外された場合、封止樹脂部６０の外部（すなわち、半導体パッケージ１の外部）に露出される。接続電極１４０は、パッド１２０とテスト端子１３０との間に設けられ、パッド１２０とテスト端子１３０とを電気的に接続している。本実施形態では、接続電極１４０は、比較的大きな半田ボールである。例えば、接続電極１４０の先端は、最上位のＮＡＮＤチップ１０−Ｎよりも封止樹脂部６０の主面６０ａの近くに位置する。ただし、接続電極１４０は、上記例に限定されない。
このような構成によれば、第１の実施形態と同様に、半導体パッケージ１の小型化を図ることができる。また本実施形態によれば、第３の実施形態と同様に、複数のＮＡＮＤチップ１０とコントローラチップ２０とが１つのパッケージ内に実装された場合であってもコントローラチップ２０の検査を容易に行うことができる。すなわち、検査者は、コントローラチップ２０の検査が必要な場合、テスト端子１３０を利用することで、半導体パッケージ１の外部からコントローラチップ２０の検査を行うことができる。
（第４の実施形態の第１変形例）
図１０は、第４の実施形態の第１変形例の半導体パッケージ１を示す断面図である。なお以下に説明する以外の構成は、上記第４の実施形態の構成と略同じである。本変形例は、第４の実施形態に対して、テスト端子１３０が設けられていない。本変形例では、コントローラチップ２０の検査が必要になった場合に、レーザ加工などによって封止樹脂部６０に穴が開けられる、または封止樹脂部６０の一部が削られて取り除かれることで、接続電極１４０の一部が封止樹脂部６０の外部に露出する。封止樹脂部６０の外部に露出した接続電極１４０の一部は、テスト端子１３０の代わりになる。このような構成によっても、第４の実施形態と同様に、コントローラチップ２０の検査を容易に行うことができる半導体パッケージ１を提供することができる。
（第４の実施形態の第２変形例）
図１１は、第４の実施形態の第２変形例の半導体パッケージ１を示す断面図である。なお以下に説明する以外の構成は、上記第４の実施形態の構成と略同じである。本変形例では、半田ボールによる接続電極１４０に代えて、柱状の接続電極１４０Ａが設けられている。接続電極１４０Ａは、例えば、レーザ加工などによって封止樹脂部６０に穴Ｈが形成され、穴Ｈの内部または内面に導電材が設けられることで形成される。このような構成によっても、第４の実施形態と同様に、コントローラチップ２０の検査を容易に行うことができる半導体パッケージ１を提供することができる。
（第５の実施形態）
次に、第５の実施形態の半導体パッケージ１について説明する。本実施形態は、コントローラチップ２０が複数のＮＡＮＤチップ１０に対してパッケージ基板４０とは反対側に配置された点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態の構成と略同じである。
図１２は、本実施形態の半導体パッケージ１を示す断面図である。本実施形態では、コントローラチップ２０は、複数のＮＡＮＤチップ１０に対してパッケージ基板４０とは反対側に位置する。詳しく述べると、本実施形態では、複数のＮＡＮＤチップ１０のなかで最下位のＮＡＮＤチップ１０−１は、パッケージ基板４０の第１面４０ａに設けられた複数のパッド（不図示）に接合される複数の接続電極１２を有する。
本実施形態では、貫通電極８０は、コントローラチップ２０と最上位のＮＡＮＤチップ１０−Ｎとの間に設けられた接続電極１２、複数のＮＡＮＤチップ１０の貫通ビア１１、複数のＮＡＮＤチップ１０の間に設けられた接続電極１２、および最下位のＮＡＮＤチップ１０−１とパッケージ基板４０との間に設けられた接続電極１２とを含む。貫通電極８０は、複数のＮＡＮＤチップ１０をＺ方向に沿って貫通してコントローラチップ２０の端子２７に物理的および電気的に接続されている。コントローラチップ２０は、複数の貫通電極８０を介して複数のＮＡＮＤチップ１０と電気的に接続されている。また、コントローラチップ２０は、複数の貫通電極８０を介してパッケージ基板４０に電気的に接続されている。
このような構成によっても、第１の実施形態の半導体パッケージ１と同様の効果を得ることができる。なお、本実施形態の構成は、上述した全ての実施形態および変形例と組み合わせて適用可能である。
（参考形態）
次に、参考形態の半導体パッケージ１について説明する。本参考形態は、コントローラチップ２０と複数のＮＡＮＤチップ１０とが別々にパッケージ基板４０に実装された点で、第４の実施形態とは異なる。なお以下に説明する以外の構成は、第４の実施形態の構成と略同じである。また、本参考形態は、第４の実施形態の第１変形例および第２変形例と組み合わせて適用可能である。
図１３は、本参考形態の半導体パッケージ１を示す断面図である。本参考形態では、コントローラチップ２０は、複数のＮＡＮＤチップ１０とはＸ方向で異なる位置に配置されている。これにより、コントローラチップ２０と複数のＮＡＮＤチップ１０とが別々にパッケージ基板４０に実装されている。半導体パッケージ１は、第４の実施形態と同様に、パッド１２０、テスト端子１３０、および接続電極１４０を有する。
なお、本参考形態では、コントローラチップ２０は、フリップチップ実装に代えて、ボンディングワイヤによってパッケージ基板４０に電気的に接続されていてもよい。また、複数のＮＡＮＤチップ１０は、貫通電極８０に代えて、ボンディングワイヤによってパッケージ基板４０に電気的に接続されていてもよい。
このような構成によれば、第４の実施形態と同様に、複数のＮＡＮＤチップ１０とコントローラチップ２０とが１つのパッケージ内に実装される場合であってもコントローラチップ２０の検査を容易に行うことができる半導体パッケージ１を提供することができる。
以上、いくつかの実施形態とその変形例、および参考形態について説明したが、実施形態および参考形態は上述した例に限定されない。例えば、半導体パッケージ１は、ＢＧＡ（Ball Grid Array）タイプのパッケージでもよく、ＬＧＡ（Land Grid Array）タイプのパッケージでもよい。
以上説明した少なくともひとつの実施形態では、複数の半導体メモリチップは、１つ以上の半導体メモリチップを貫通してコントローラチップに接続された少なくとも１つの貫通電極を有する。このような構成によれば、小型化を図ることができる半導体パッケージを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体パッケージ、１０…ＮＡＮＤチップ（半導体メモリチップ）、２０…コントローラチップ、２５…ＣＰＵ（プロセッサ）、２９…テスト端子、４０…パッケージ基板、５０…電子部品、６０…封止樹脂部、８０…貫通電極、８０Ａ…貫通電極（第１貫通電極）、８０Ｄ…貫通電極（第２貫通電極）、８０Ｅ…貫通電極（第３貫通電極）、Ｃ…回路部、Ｒ１…第１領域、Ｒ２…第２領域。

Claims (14)

  1. 基板と、
    前記基板の厚さ方向で互いに積層された複数の半導体メモリチップと、
    前記基板と前記複数の半導体メモリチップとの間、または、前記複数の半導体メモリチップに対して前記基板とは反対側に配置されたコントローラチップと、
    前記複数の半導体メモリチップと前記コントローラチップとを封止した封止樹脂部と、
    を備え、
    前記複数の半導体メモリチップは、前記複数の半導体メモリチップに含まれる１つ以上の半導体メモリチップを前記基板の厚さ方向に貫通して前記コントローラチップに接続された少なくとも１つの貫通電極を有する、
    半導体パッケージ。
  2. 前記複数の半導体メモリチップは、第１半導体メモリチップを含み、
    前記少なくとも１つの貫通電極は、前記第１半導体メモリチップに電気的に接続された第１貫通電極を含み、
    前記コントローラチップは、前記第１貫通電極を介して前記第１半導体メモリチップと通信する、
    請求項１に記載の半導体パッケージ。
  3. 前記基板に実装され、前記封止樹脂部によって封止されるとともに、前記コントローラチップに電気的に接続された電子部品をさらに備え、
    前記基板の厚さ方向とは略直交した方向において、前記電子部品と前記複数の半導体メモリチップに含まれる少なくとも１つの半導体メモリチップとの間の最短距離は、前記電子部品と前記基板の縁との間の最短距離よりも小さい、
    請求項１に記載の半導体パッケージ。
  4. 前記コントローラチップは、前記基板と前記複数の半導体メモリチップとの間に配置され、前記基板にフリップチップ実装されている、
    請求項１に記載の半導体パッケージ。
  5. 前記コントローラチップは、第１領域と、前記第１領域と比べて単位面積当たりの発熱量が大きい第２領域とを有し、
    前記少なくとも１つの貫通電極は、前記第２領域に接続された第２貫通電極を含む、
    請求項４に記載の半導体パッケージ。
  6. 前記第２貫通電極は、前記コントローラチップのグラウンドに電気的に接続された、
    請求項５に記載の半導体パッケージ。
  7. 前記複数の半導体メモリチップに対して前記コントローラチップとは反対側に配置された放熱板をさらに備え、
    前記第２貫通電極は、前記複数の半導体メモリチップを貫通して前記放熱板に接続されている、
    請求項６に記載の半導体パッケージ。
  8. 前記放熱板の少なくとも一部は、前記封止樹脂部の外部に露出している、
    請求項７に記載の半導体パッケージ。
  9. 前記コントローラチップは、プログラムを実行することで前記複数の半導体メモリチップに含まれる少なくとも１つの半導体メモリチップに対するデータの書き込みを制御するプロセッサを含み、
    前記少なくとも１つの貫通電極は、前記コントローラチップのなかで前記基板の厚さ方向で前記プロセッサに重なる領域に接続された第２貫通電極を含む、
    請求項４に記載の半導体パッケージ。
  10. 前記コントローラチップは、前記複数の半導体メモリチップに含まれる少なくとも１つの半導体メモリチップに対するデータの書き込みを制御する回路部を含み、
    前記少なくとも１つの貫通電極は、前記コントローラチップのなかで前記基板の厚さ方向で前記回路部に重なる領域に接続された第２貫通電極を含む、
    請求項４に記載の半導体パッケージ。
  11. 前記コントローラチップは、第１領域と、前記第１領域と比べて単位面積当たりの発熱量が大きい第２領域とを有し、
    前記少なくとも１つの貫通電極は、前記第１領域に接続された第１グループの複数の貫通電極と、前記第２領域に接続された第２グループの複数の貫通電極とを有し、
    前記第２グループの複数の貫通電極の配置密度は、前記第１グループの複数の貫通電極の配置密度よりも高い、
    請求項４に記載の半導体パッケージ。
  12. 前記コントローラチップは、テスト端子を有し、
    前記少なくとも１つの貫通電極は、前記コントローラチップのテスト端子に接続された第３貫通電極を含む、
    請求項４に記載の半導体パッケージ。
  13. 前記封止樹脂部の表面に設けられたパッドをさらに備え、
    前記第３貫通電極は、前記複数の半導体メモリチップを貫通して前記パッドに電気的に接続されている、
    請求項１２に記載の半導体パッケージ。
  14. 前記封止樹脂部の表面に設けられたパッドをさらに備え、
    前記少なくとも１つの貫通電極は、前記複数の半導体メモリチップを貫通して前記パッドに電気的に接続された第３貫通電極を含む、
    請求項４に記載の半導体パッケージ。
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