JP2012156238A - 半導体装置 - Google Patents

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Japan
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electrodes
substrate
electrode
semiconductor device
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Toshihiro Waki
登志宏 脇
Toru Ishikawa
透 石川
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】製造プロセスにおいて発生する応力がチップに影響を及ぼすことを抑制可能にした半導体装置を提供する。
【解決手段】表面および裏面の２つの面を有し、裏面に複数の第１の電極が設けられた第１の基板と、複数の第１の電極とそれぞれ電気的に接続された複数の貫通電極をそれぞれ有する複数の第１のチップが積層され、第１の基板の表面側に設けられたチップ積層体と、チップ積層体を基準にして第１の基板とは反対側に設けられた第２の基板とを有する。第２の基板は、複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続され、複数の貫通電極のピッチである第１のピッチよりも大きい第２のピッチで配列された複数の第２の電極を有する。
【選択図】図１

Description

本発明は、複数のチップを有する半導体装置に関する。
貫通電極を有するチップが複数積層された半導体装置の一例が、特許文献１に開示されている。特許文献１の第１図には、積層される複数のチップが貫通電極を介して接続された構造が開示されている。
特開２００７−３６１８４号公報（第１図）
特許文献１に開示された半導体装置では、配線基板上に複数のチップが積層され、それぞれのチップに形成された貫通電極によりチップ同士が電気的に接続されている。特許文献１に開示された構成では、最上段に配置されたチップの表面から貫通電極が露出している。製造プロセスにおける温度変化等により貫通電極が膨張または収縮の際に応力が発生すると、その最大応力が最上段に配置されたチップの貫通電極の部位にかかり、最上段に配置されたチップにクラックが発生してしまうおそれがある。
本発明の半導体装置は、
表面および裏面の２つの面を有し、該裏面に複数の第１の電極が設けられた第１の基板と、
前記複数の第１の電極とそれぞれ電気的に接続され、第１のピッチで配列された複数の貫通電極をそれぞれ有する複数の第１のチップが積層され、前記第１の基板の前記表面側に設けられたチップ積層体と、
前記チップ積層体を基準にして、前記第１の基板とは反対側に設けられた第２の基板とを有し、
前記第２の基板は、前記複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続され、前記第１のピッチよりも大きい第２のピッチで配列された複数の第２の電極を有する。
本発明の半導体装置では、複数の第１のチップが積層されたチップ積層体上に、貫通電極と電気的に接続する第２の電極を有する第２の基板が設けられているため、製造プロセスにおける温度変化等により貫通電極の膨張や収縮の際に応力が発生しても、応力を第２の基板に逃がすことが可能となる。
本発明によれば、製造プロセスにおいて温度変化等により発生する応力がチップにかかることを抑制し、チップにクラックが発生することを防止できる。
第１の実施形態の半導体装置の一構成例を示す断面図である。 図１に示した貫通電極の一構成例を示す断面図である。 図１に示した半導体チップにおける、貫通電極のレイアウトの一例を示す平面図である。 図１に示した半導体チップにおける、貫通電極のレイアウトの他の例を示す平面図である。 図１に示した基板５の表面における、電極のレイアウトの一例を示す平面図である。 図５に示した線分Ａ−Ａ’の部位の断面図である。 図１に示した基板５の裏面における、電極のレイアウトの一例を示す平面図である。 基板５の裏面における、電極のレイアウトの他の例を示す平面図である。 図１に示した半導体装置において、半導体チップをテストする方法を説明するための図である。 本実施形態の半導体装置の製造方法の手順を示す断面図である。 本実施形態の半導体装置をシステム基板に搭載した場合の断面図である。 チップ積層体の状態で半導体チップをテストする方法を説明するための断面図である。 第２の実施形態の半導体装置の一構成例を示す断面図である。
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。図１は本実施形態の半導体装置の一構成例を示す断面図である。
図１に示すように、半導体装置１は、パッケージ基板４と、複数の半導体チップ３が積層されたチップ積層体１３と、基板５とを有する。複数の半導体チップ３のそれぞれは複数の貫通電極２を有している。パッケージ基板４は表面４１と裏面４２の２つの面を有し、表面４１側にチップ積層体１３が設けられ、裏面４２側に複数の電極７が設けられている。
複数の電極７は、貫通電極２のピッチよりも大きいピッチで配置されている。複数の電極７のそれぞれは複数の貫通電極２のそれぞれと電気的に接続されている。電極７は、例えば、ハンダボールである。電極７が第１の電極に相当し、パッケージ基板４が第１の基板に相当する。
チップ積層体１３を基準にして、パッケージ基板４とは反対側に基板５が設けられている。基板５はチップ積層体１３の上に配置されている。基板５の表面５１には複数の電極６が設けられている。複数の電極６は貫通電極２のピッチよりも大きいピッチで配置されている。複数の電極６は、複数の貫通電極２のうち、一部の貫通電極と電気的に接続されている。本実施形態では、複数の貫通電極２のうち、電極６と接続されている貫通電極を符号「２ａ」で表している。図１に示す構成例では、破線枠１０１内に貫通電極２ａが設けられている。貫通電極２のピッチが第１のピッチに相当し、電極６のピッチが第２のピッチに相当し、電極７のピッチが第３のピッチに相当する。
半導体チップ３は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ（Phase change Random Access Memory）、フラッシュメモリ等の半導体メモリチップであるが、メモリ以外のＩＣチップであってもよい。
図１に示すように、チップ積層体１３とパッケージ基板４との間に、半導体チップ３とは種類の異なるチップを設けてもよい。図１に示す半導体装置１では、半導体チップ３のコントローラとして機能するＡＳＩＣ（Application Specific Integrated Circuit）チップ８がチップ積層体１３とパッケージ基板４との間に設けられている。ＡＳＩＣチップ８は、複数の貫通電極２９を有する。貫通電極２９がＡＳＩＣチップ８に対向する半導体チップ３の貫通電極２と対応しており、複数の貫通電極２９のそれぞれと複数の貫通電極２のそれぞれが接続されている。
本実施形態のチップ積層体１３では、半導体チップ３の側面を覆うとともに、半導体チップ３間の隙間を埋める樹脂１４が設けられている。また、パッケージ基板４の上には、ＡＳＩＣチップ８、チップ積層体１３および基板５からなる積層構造を覆う封止樹脂９が設けられている。チップ積層体１３とＡＳＩＣチップ８との隙間を埋めている。封止樹脂９は、基板５の、電極６を含む表面５１および側面を覆い、チップ積層体１３およびパッケージ基板４のそれぞれの側面を覆っている。樹脂１４および封止樹脂９は、絶縁膜の一種である。
なお、図１に示す構成例では、チップ積層体１３として、半導体チップ３が４つ積層された構造を示しているが、半導体チップ３の数は４つに限らない。
図１に示す貫通電極２について詳細に説明する。図２は図１に示した貫通電極の一構成例を示す断面図である。図２は図１に示す破線枠１０２で示す部位を拡大したものである。
貫通電極２は、半導体基板１９を貫通する基板貫通電極２７と、基板貫通電極２７と接続される配線構造物２８と、表面電極２０と、裏面電極２１とを有する。表面電極２０は、配線構造物２８および基板貫通電極２７を介して裏面電極２１と接続されている。配線構造物２８は、複数のコンタクトプラグ２２ａ〜２２ｃおよび複数の配線パッド２３ａ〜２３ｄで構成されている。これらのコンタクトプラグ２２ａ〜２２ｃおよび配線パッド２３ａ〜２３ｄは、絶縁膜２５に設けられている。絶縁膜２５の上にパッシベーション膜２６が設けられ、パッシベーション膜２６の開口に表面電極２０が配置されている。
対向する半導体チップ３同士が貫通電極２を介して接続され、最下層の半導体チップ３とＡＳＩＣチップ８とが貫通電極２を介して接続される。なお、配線構造物２８におけるコンタクトプラグおよび配線パッドのレイヤ数は一例であり、図２に示す数に限らない。
続いて、半導体チップ３の平面における、貫通電極２のレイアウトについて説明する。図３は、図１に示した半導体チップにおける、貫通電極のレイアウトの一例を示す平面図である。
図３に示すように、貫通電極２は非常に狭いピッチで配列されている。貫通電極２は、例えば、４０μｍ程度のピッチで配列されている。図３に示す構成例では、半導体チップ３の長手方向に沿って、半導体チップ３の中央付近を通るように、貫通電極２が所定のピッチで配置された列が６つ並べられている。６列の貫通電極２のうち、半導体チップ３の中央部分（図３に示す破線枠で囲む領域）に設けられた貫通電極２ａは、図１に示した電極６と電気的に接続されている。
なお、図３は、貫通電極２ａが半導体チップ３の中央部分にまとまって設けられている場合を一例として示しているが、貫通電極２ａのレイアウトはこれに限るものではなく、半導体チップ３の長手方向に沿って貫通電極２ａが散在するように、貫通電極２ａを配置してもよい。貫通電極２ａを半導体チップ３内の回路および配線などの構成に対応して配置すればよい。
また、半導体チップ３の貫通電極２の配列は、図３に示すレイアウトに限らない。図４は、貫通電極のレイアウトの他の例を示す平面図である。図４に示すように、貫通電極２の列が十字型になるように貫通電極２を配置してもよい。図４に示す構成では、半導体チップ３の長手方向に沿って６列の貫通電極２が配置されているが、半導体チップ３の長手方向に垂直な方向に沿って６列の貫通電極２が配置されている。長手方向の６列と、長手方向に垂直な方向の６列は、半導体チップ３の中央付近で重なっている。
次に、図１に示した基板５の構成について詳細に説明する。基板５は第２の基板に相当する。図５は、図１に示した基板５の表面における、電極のレイアウトの一例を示す平面図である。ここでは、図３に示した半導体チップ３における、貫通電極２のレイアウトと比較するために、図５に示した基板５のサイズを、図３に示した半導体チップ３のサイズに対応させている。
図５に示すように、電極６は、図３に示した貫通電極２のピッチよりも大きいピッチで配列されている。電極６は、例えば、０．５ｍｍ程度のピッチで配列されている。また、電極６は、その平面パターンの面積が、図２に示した、貫通電極２の表面電極２０の平面パターンの面積よりも大きい構成である。そのため、半導体チップ３をテストする際、測定用のプローブ針を電極６に接触しやすくなる。ここで言うテストとは、半導体チップ３が正常に動作するか否かを判定するための検査を意味する。また、以下では、半導体チップ３のテスト時に使用され、半導体チップ３に入力される信号を「テスト信号」と称する。半導体チップ３のテスト方法については、後で、図を参照して説明する。
本実施形態では、図５に示すように、電極６がアレイ状に配列されている場合で説明しているが、電極６の配列は図５に示すレイアウトに限らない。半導体チップ３のテストに使用される検査装置のプローブ針に合うように、電極６のピッチおよび配置を決めてもよい。
図６は図５に示した線分Ａ−Ａ’の部位の断面図である。図６に示すように、基板５は、表面５１に設けられた電極６と、裏面５２に設けられた電極１２ａと、電極６および電極１２ａを接続する配線１５とを有する。電極１２ａは、図３に示した貫通電極２ａと接続される。この構成により、電極６とこの電極６に対応する貫通電極２ａとが、電極１２ａおよび配線１５を介して電気的に接続される。電極６が第２の電極に相当し、電極１２ａが第３の電極に相当する。
基板５は、絶縁膜を介して複数の配線層が積層された多層配線構造である。図６に示す構成では、電極６が形成される層を含めて配線層が４層の場合を示しているが、配線層は４層の場合に限らない。電極６の数およびレイアウトに応じて、必要な配線層を適宜変更することが可能である。多層配線構造は、例えば、配線層が絶縁膜中の１層と絶縁膜の上の１層とからなる２層構造であってもよい。
図７は、図１に示した基板５の裏面における、電極のレイアウトの一例を示す平面図である。図７に示すように、基板５の裏面５２には、図３に示した貫通電極２ａに対応して、貫通電極２ａと同様なピッチおよび配置で電極１２ａが設けられている。図７に示す構成例では、基板５の裏面５２には、配線１５を介して電極６と接続される電極１２ａのみが設けられているが、電極６に接続されない電極が設けられていてもよい。
図８は、基板５の裏面における、電極のレイアウトの他の例を示す平面図である。図８に示すように、図３に示した貫通電極２の全てに対応して電極１２が設けられていてもよい。貫通電極２と同様なピッチおよび配置で電極１２が設けられている。ただし、電極１２のうち、電極１２ａ以外の電極には配線１５が接続されていない。そのため、貫通電極２ａと接触する電極１２ａのみが電極６と電気的に接続される。
基板５の材料としては、半導体チップ３の貫通電極２ａと電気的に接続可能な電極を有する基板であればどのようなものでもよい。例えば、半導体チップ３がシリコンを基板にした半導体デバイスである場合、基板５のベースとして、熱膨張率が半導体チップ３に近いシリコン基板を用いるとよい。
上述した構成により、複数の電極６のそれぞれが、配線１５および電極１２ａを介して複数の貫通電極２ａのそれぞれと電気的に接続される。そのため、電極６を介して半導体チップ３と外部との間で信号を入出力することが可能となる。例えば、電極６と電気的に接続される貫通電極２ａを、半導体チップ３のテスト信号を伝送するための貫通配線として利用することで、チップ積層体１３をパッケージ基板４に実装する前の状態で、電極６を介して半導体チップ３をテストすることが可能となる。チップ積層体１３をパッケージ基板４に実装する前に、半導体チップ３をテストする方法については、後で詳しく説明する。
次に、チップ積層体１３をパッケージ基板４に実装する前の状態で半導体チップ３をテストする方法を説明する前に、チップ積層体１３をパッケージ基板４に実装した後の半導体装置１における、半導体チップ３のテストに関連する構成を説明する。
図９は、図１に示した半導体装置において、半導体チップをテストする方法を説明するための断面模式図である。なお、本発明に関連する構成について詳細に説明し、半導体装置１の通常動作に関連する構成を図に示すことと、その詳細な説明を省略する。
図９に示すように、複数の半導体チップ３のそれぞれには、半導体チップ３の動作をテストするための内部回路となるテスト回路２４が設けられている。また、ＡＳＩＣチップ８には、複数の半導体チップ３を制御するための内部制御回路１８が設けられている。内部制御回路１８は、半導体装置１の通常動作時に各半導体チップ３に対してデータの入出力の制御を行い、テスト時に各半導体チップ３のテスト回路２４の制御を行う。
図１から図４を参照して説明した貫通電極２ａは、隣り合う半導体チップ３を介して基板５に接続される貫通電極と、隣り合う半導体チップ３およびＡＳＩＣチップ８を介して基板５およびパッケージ基板４の両方に接続される貫通電極とに分類される。基板５に接続される貫通電極のグループを貫通電極群１１１とし、基板５およびパッケージ基板４の両方に接続される貫通電極のグループを貫通電極群１１３とする。そして、貫通電極２のうち、貫通電極２ａを除いた貫通電極のグループを貫通電極群１１２とする。貫通電極群１１２は、隣り合う半導体チップ３およびＡＳＩＣチップ８を介してパッケージ基板４と接続されているが、基板５と接続されている必要はない。
貫通電極群１１１に属する貫通電極は、隣り合う半導体チップ３を介して基板５に接続され、図９に示していないが、図６に示した配線１５を介して電極６に接続されている。貫通電極群１１１に属する貫通電極は各半導体チップ３のテスト回路２８に接続されている。貫通電極群１１１は、半導体チップ３のテスト信号の伝送線路として機能するが、チップ積層体１３をパッケージ基板４に実装した後には使用されない。
貫通電極群１１２に属する貫通電極は、隣り合う半導体チップ３を介してＡＳＩＣチップ８に接続され、ＡＳＩＣチップ８の内部制御回路１８を介してパッケージ基板４の電極７に接続されている。貫通電極群１１２は、チップ積層体１３をパッケージ基板４に実装した後の半導体装置１における半導体チップ３に対して、通常動作時とテスト時のいずれの場合にも、半導体チップ３とＡＳＩＣチップ８との間で信号を伝送するための伝送線路として機能する。伝送される信号の種類として、半導体チップ３がＤＲＡＭの場合、例えば、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、およびデータＤＱ等がある。
貫通電極群１１３に属する貫通電極は、隣り合う半導体チップ３を介して基板５に接続され、図９に示していないが、図６に示した配線１５を介して電極６に接続されている。また、貫通電極群１１３に属する貫通電極は、隣り合う半導体チップ３を介してＡＳＩＣチップ８に接続され、図９に示していないが、図１に示した貫通電極２９を介してパッケージ基板４の電極７に接続されている。
貫通電極群１１３に属する貫通電極は、各半導体チップ３およびＡＳＩＣチップ８に電源電圧ＶＤＤおよび接地電位ＶＳＳを供給するための配線として使用される。ここでは、貫通電極群１１３が、電源電圧ＶＤＤおよび接地電位ＶＳＳを各チップに供給するための配線として使用される場合で説明するが、外部から入力され、半導体チップ３およびＡＳＩＣチップ８に共通に使用される信号を各チップに伝送するための伝送線路として貫通電極群１１３を使用してもよい。貫通電極群１１３は、ＡＳＩＣチップ１８を介してパッケージ基板４と接続されている点が貫通電極群１１２と共通しているが、内部制御回路１８等の内部回路を介さずに、パッケージ基板４の電極７と接続されている点が貫通電極群１１２と異なっている。
ここで、上述した半導体装置１において、通常動作とテストのそれぞれの場合における動作を簡単に説明する。はじめに、半導体装置１における半導体チップ３を通常動作させる場合を説明する。
電源電圧ＶＤＤおよび接地電位ＶＳＳがパッケージ基板４の電極７および貫通電極群１１３を介して外部から各チップに供給され、複数の外部信号Ａ〜Ｚが電極７を介してＡＳＩＣチップ８に入力される。外部信号Ａ〜Ｚには、複数の半導体チップ３のうち、いずれか１つを指定するためのチップセレクト信号も含まれている。外部信号Ａ〜Ｚが内部制御回路１８で処理された後、ＡＳＩＣチップ８からアドレス信号ＡＤＤおよびコマンド信号ＣＭＤ等の信号が貫通電極群１１２を介して半導体チップ３に伝送される。データ書き込みの場合には、これらの信号の中にデータＤＱが含まれている。チップセレクト信号で指定された半導体チップ３は、アドレス信号ＡＤＤで特定されるメモリ素子に対して、コマンド信号ＣＭＤにしたがって、データＤＱの読み出し、またはデータＤＱの書き込みを行う。
次に、半導体装置１における半導体チップ３のテスト方法を説明する。半導体チップ３のテスト方法として、（１）「基板５の電極６に外部から電源と信号を供給する場合」と、（２）「パッケージ基板４の電極７に外部から電源と信号を供給する場合」の２通りが可能であるが、ここでは（２）の場合を説明し、（１）の場合は後述する。
電源電圧ＶＤＤおよび接地電位ＶＳＳがパッケージ基板４の電極７および貫通電極群１１３を介して外部から各チップに供給され、複数の外部信号Ａ〜Ｚが電極７を介してＡＳＩＣチップ８に入力される。外部信号Ａ〜Ｚが内部制御回路１８で処理された後、ＡＳＩＣチップ８からアドレス信号ＡＤＤおよびコマンド信号ＣＭＤ等の信号が貫通電極群１１２を介して半導体チップ３に伝送される。ここでは、アドレス信号ＡＤＤおよびコマンド信号ＣＭＤ等の信号がテスト信号に相当する。チップセレクト信号で指定された半導体チップ３は、ＡＳＩＣチップ８から入力されるテスト信号をテスト回路２４に入力し、その結果を貫通電極群１１２およびＡＳＩＣチップ８を介してパッケージ基板４の電極７に出力する。
このようにして、パッケージ基板４の電極７および貫通電極群１１３を介して電源を半導体チップ３に供給し、電極７および貫通電極群１１２を介してテスト信号を半導体チップ３に伝送することで、半導体チップ３に対するテストの結果を貫通電極群１１２および電極７を介して出力させることができる。
次に、本実施形態の半導体装置の製造方法を説明する。図１０（ａ）〜（ｄ）は本実施形態の半導体装置の製造方法の手順を示す断面図である。ここでは、半導体チップ３、パッケージ基板４、ＡＳＩＣチップ８および基板５のそれぞれの製造方法についての詳細な説明を省略する。また、ＡＳＩＣチップ８を搭載したパッケージ基板４を準備しておくものとする。
図１０（ａ）に示すように、基板５ａの上に４つの半導体チップ３を積層してチップ積層体１３を作製する。その際、対向する半導体チップ３間で貫通電極２の位置が一致するように、４つの半導体チップ３を積層し、対応する電極同士を接続する。また、最下層の半導体チップ３の貫通電極２ａと基板５ａの電極１２ａとを接続させる。基板５ａは平面状に複数の基板５が設けられた基板に相当する。温度変化等により貫通電極２の膨張や収縮の際に応力が発生しても、その応力が基板５ａで吸収される。
図１０（ｂ）に示すように、基板５ａの上に金型１０５を配置した後、チップ積層体１３の半導体チップ３間の隙間を埋め込み、かつ、半導体チップ３の側面を覆うように、金型１０５内に樹脂１４を流し込む。その際、図１０（ｂ）に示すように、金型１０５内に流し込む樹脂１４の上面が最上層の半導体チップ３ａの上面を越えないようにする。このようにして、最上層の半導体チップ３ａの上面が露出した状態で、半導体チップ３間の隙間、および半導体チップ３と基板５ａとの間に、樹脂１４が充填される。
続いて、金型１０５を外した後、基板５ａをスクライビングして基板５毎に分離すると、図１０（ｃ）に示す構造が得られる。図１０（ｃ）に示した構造を用いて、後述のテストを行う。テストの結果、良品と判定された構造に対して、その上下を逆にしてパッケージ基板４のＡＳＩＣチップ８の上に搭載する。ここでは、複数のパッケージ基板４が１枚の基板に設けられている。図１０（ｃ）に示した構造をＡＳＩＣチップ８の上に搭載する際、半導体チップ３ａの貫通電極２の位置とＡＳＩＣチップ８の貫通電極２９の位置が一致するように、チップ積層体１３をＡＳＩＣチップ８の上に配置し、対応する電極同士を接続する。
その後、図１０（ｄ）に示すように、パッケージ基板４の上に金型１０６を配置し、図１０（ｃ）に示した構造の上面および側面を覆うように、金型１０６内に封止樹脂９を流し込む。その際、封止樹脂９の温度変化等により貫通電極２が膨張または収縮しても、膨張または収縮による応力が最上段に配置された基板５にかかるため、半導体チップ３にクラックが発生するのを防げる。その後、金型１０６を外した後、パッケージ基板４毎に分離することで、図１に示した半導体装置１が作製される。
次に、本実施形態の半導体装置１の実装例を説明する。図１１は、本実施形態の半導体装置をシステム基板に搭載した場合の断面図である。
チップ積層体１３は、図１０（ｃ）に示した構造で後述のテストが行われた後、良品と判定されたものは、図１０（ｄ）を参照して説明したように、パッケージ基板４上に実装される。その後、半導体装置１として、図１１に示すように、システム基板３４に搭載される。図１１に示すように、複数の半導体装置１ａ，１ｂがシステム基板３４に搭載されてもよい。また、図１１に示すように、半導体装置１ａ，１ｂを制御するコントローラ３３がシステム基板３４に設けられていてもよい。
次に、チップ積層体１３をパッケージ基板４に搭載する前に、チップ積層体１３を用いて半導体チップ３をテストする方法を説明する。図１２はチップ積層体の状態で半導体チップをテストする方法を説明するための断面図である。
基板５を用いた半導体チップ３のテストは、図１０（ｃ）を参照して説明したように、チップ積層体１３をパッケージ基板４に搭載する前に行う。図９に示した貫通電極群１１１に属する貫通電極を半導体チップ３のテスト信号を伝送するための伝送線路として利用する。
図に示さない検査装置がケーブルを介して、図１２に示すプローブカード１０４のプローブ針１１と接続されている。プローブ針１１のピッチは電極６のピッチと同等である。検査装置（不図示）には、チップ積層体１３に供給するための電源電圧ＶＤＤおよび接地電位ＶＳＳと、チップセレクト信号、アドレス信号ＡＤＤ、コマンド信号ＣＭＤおよびデータＤＱを含むテスト信号とを生成する回路が設けられている。
図１２に示すように、チップ積層体１３が設けられた基板５をプローブカード１０４に載せる。その際、基板５の表面５１に設けられた電極６とプローブ針１１との位置を一致させ、電極６とプローブ針１１とを接触させる。続いて、電源電圧ＶＤＤおよび接地電位ＶＳＳをプローブ針１１、基板５の電極６、および図９に示した貫通電極群１１３を介して検査装置（不図示）から各半導体チップ３に供給する。また、テスト信号をプローブ針１１および図９に示した貫通電極群１１１を介して検査装置から半導体チップ３に伝送する。チップセレクト信号で指定された半導体チップ３は、プローブ針１１を介して検査装置から供給されるテスト信号を図９に示したテスト回路２４に入力し、その結果を貫通電極群１１１、基板５の電極６、およびプローブ針１１を介して検査装置に送信する。
このようにして、基板５の電極６および貫通電極群１１３を介して電源を半導体チップ３に供給し、電極６および貫通電極群１１１を介してテスト信号を半導体チップ３に伝送することで、半導体チップ３に対するテストの結果が貫通電極群１１１および電極６を介して出力される。そのため、チップ積層体１３をパッケージ基板４に搭載する前に、半導体チップ３の動作を検査することが可能となる。
また、電極６は、貫通電極２よりも大きいピッチで配列されているため、プローブカード１０４のプローブ針１１のピッチも貫通電極２よりも大きくすることができる。プローブ針１１のピッチを大きくすることで、プローブ針１１同士の絶縁性を容易に確保することができる。
また、電極６のピッチが既存のプローブカード１０４のプローブ針１１のピッチに合うように基板５を設計し、基板５を作製してもよい。この場合、既に使用されているプローブカード１０４を、パッケージング前のチップ積層体１３のテストに使用することが可能となる。
また、チップ積層体１３の状態でテストを行うことで、チップ積層体１３を作製したとき、隣り合う半導体チップ３間で貫通電極の接続不良があるか否かを判定することが可能となる。このテストで接続不良が見つかったチップ積層体１３をその後のパッケージングに使用しないようにすることで、半導体装置１の不良品の発生を抑制できる。
また、チップ積層体１３の状態でテストを行うことで、複数の半導体チップ３を単体の装置として動作させる試験を行うことも可能となる。この段階でチップ積層体１３の不具合を見つけられれば、不良と判定されたチップ積層体１３を使用しないことで、その後の工程が無駄にならずに済む。
上述したように、チップ積層体１３をパッケージングする前に各半導体チップ３が良品であるか否か、貫通電極の接続に不具合があるか否かを判定することができる。テストで良品と判定された半導体チップ３およびチップ積層体１３は、基板５を搭載したままパッケージ基板４に実装され、図１に示した半導体装置１が作製される。
本実施形態の半導体装置では、複数のチップが積層されたチップ積層体上に、チップの貫通電極と電気的に接続される第２の電極を有する第２の基板が設けられている。そのため、製造プロセスにおける温度変化等により貫通電極の膨張や収縮の際に応力が発生しても、応力を第２の基板に逃がすことで、チップにかかる応力を低減させ、チップにクラックが発生することを防止できる。
また、複数の第２の電極が貫通電極のピッチよりも大きい第２のピッチで配列され、かつ、複数の第２の電極が複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続されているため、第２の電極を介してチップと外部との間で信号の入出力を行うことが可能となる。よって、チップ積層体をパッケージ基板に搭載する前の段階で、第２の電極を介して電源およびテスト信号をチップに供給することで、チップ積層体の状態でチップをテストすることができる。
（第２の実施形態）
第１の実施形態では、種類の同じ複数の半導体チップがパッケージ基板の表面側に実装されていたが、本実施形態は、種類の異なるメモリチップがパッケージ基板の表側に実装された構成である。
図１３は本実施形態の半導体装置の一構成例を示す断面図である。なお、第１の実施形態と同様な構成については同一の符号を付し、その詳細な説明を省略する。
図１３に示すように、本実施形態の半導体装置３２は、種類の異なるメモリチップ３０，３１を有する。そして、メモリチップ３０，３１がパッケージ基板４の表面４１側に実装されている。図１３に示す構成例では、４つのメモリチップ３０が積層され、最上段のメモリチップ３０の表面３０１側に基板５ｂが設けられている。また、メモリチップ３１がパッケージ基板４の上に設けられ、メモリチップ３１の表面３１１側に基板５ｃが設けられている。以下では、４つのメモリチップ３０からなるチップ積層体の上に基板５ｂが設けられた構成を構造体３０５と称し、メモリチップ３１の上に基板５ｃが設けられ構成を構造体３１５と称する。
基板５ｂには、貫通電極２のピッチよりも大きいピッチで配列される電極６ｂが設けられている。基板５ｃには、貫通電極２のピッチよりも大きいピッチで配列される電極６ｃが設けられているが、チップ３０とチップ３１とを接続するための貫通電極３５も設けられている。そのため、電極６ｃは、貫通電極３５が形成されていない領域に配置されている。
メモリチップ３０，３１は、例えば、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等の半導体メモリチップである。なお、メモリチップ３０の数は４つに限らない。
本実施形態の半導体装置３２の製造方法は、図１０（ａ）〜（ｃ）を参照して説明した工程およびテストをメモリチップ３０，３１に対応して行うことを除いて、第１の実施形態と同様になるため、その詳細な説明を省略する。
本実施形態では、構造体３０５および構造体３１５のそれぞれについて、パッケージ基板４に実装する前に、第１の実施形態のチップ積層体１３に対して行ったテストを行う。具体的に説明すると、構造体３０５の基板５ｂに設けられた電極６ｂを介して電源およびテスト信号をメモリチップ３０に供給してメモリチップ３０のテストを行う。また、構造体３１５の基板５ｃに設けられた電極６ｃを介して電源およびテスト信号をメモリチップ３１に供給してメモリチップ３１のテストを行う。
パッケージ基板４の上に構造体３１５および構造体３０５を搭載し、封止樹脂９でこれらの構造体を覆うパッケージング後は、メモリチップ３１は電極７を介して外部から電源および信号が供給可能となり、メモリチップ３０は電極７、メモリチップ３１の貫通電極、基板５ｃの貫通電極３５を介して外部から電源および信号が供給可能となる。
本実施形態の半導体装置では、メモリチップ３０の表面側に基板５ｂが設けられ、メモリチップ３１の表面側に基板５ｃが設けられているため、製造プロセスでメモリチップ３０，３１にクラックが発生するのを防止できるだけでなく、パッケージングを行う前に各メモリチップのテストを行うことが可能である。テストで良品となったチップ３０およびチップ３１をパッケージ基板４上に実装することで、半導体装置３２の不良品の発生を抑制できる。
１、１ａ、１ｂ、３２ 半導体装置
２、２ａ 貫通電極
３、３ａ 半導体チップ
４ パッケージ基板
５、５ａ、５ｂ、５ｃ 基板
６、６ｂ、６ｃ、７ 電極
３０、３１ メモリチップ

Claims (9)

  1. 表面および裏面の２つの面を有し、該裏面に複数の第１の電極が設けられた第１の基板と、
    前記複数の第１の電極とそれぞれ電気的に接続され、第１のピッチで配列された複数の貫通電極をそれぞれ有する複数の第１のチップが積層され、前記第１の基板の前記表面側に設けられたチップ積層体と、
    前記チップ積層体を基準にして、前記第１の基板とは反対側に設けられた第２の基板とを有し、
    前記第２の基板は、前記複数の貫通電極のうち、一部の貫通電極とそれぞれ電気的に接続され、前記第１のピッチよりも大きい第２のピッチで配列された複数の第２の電極を有する、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記一部の貫通電極は、前記第１のチップのテスト時に使用される信号を伝送するための伝送線路として機能する、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２のピッチは、前記第１のチップのテスト時に使用され、前記複数の第２の電極と接触する複数のプローブ針のピッチと同等である、半導体装置。
  4. 請求項１から３のいずれか１項記載の半導体装置において、
    前記第１のチップは半導体チップであり、
    前記チップ積層体と前記第１の基板との間に、複数の前記半導体チップを制御するためのコントローラチップが設けられている、半導体装置。
  5. 請求項１から４のいずれか１項記載の半導体装置において、
    前記複数の第２の電極は、前記第２の基板に設けられた２つの面のうち、前記チップ積層体に対向する面である裏面とは反対側の面である表面に設けられている、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２の基板は、
    前記表面に設けられた前記複数の第２の電極と、
    前記裏面に設けられ、前記第２のピッチと同等なピッチで配列された複数の第３の電極と、
    前記複数の第２の電極のそれぞれと前記複数の第３の電極のそれぞれとを接続する複数の配線とを有する、半導体装置。
  7. 請求項１から６のいずれか１項記載の半導体装置において、
    前記複数の第２の電極のそれぞれは、平面パターンの面積が前記貫通電極の平面パターンの面積よりも大きい、半導体装置。
  8. 請求項１から７のいずれか１項記載の半導体装置において、
    前記チップ積層体および前記第２の基板を覆う絶縁膜を有し、
    前記第１の電極は前記絶縁膜には覆われていない、半導体装置。
  9. 請求項１から８のいずれか１項記載の半導体装置において、
    前記第１の電極は、前記第１のピッチよりも大きい第３のピッチで配列されている、半導体装置。
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