JP2013131688A - 半導体チップおよび半導体装置 - Google Patents

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Abstract

【課題】半導体チップ上の外周部以外の位置に貫通電極アレイ領域が形成されている場合にも、半導体チップの貫通電極アレイ領域にクラックが生じているかどうかを検出できるようにする。
【解決手段】基板と、前記基板を貫通する複数の基板貫通電極１５と、テスト信号に応答して第１端子ＤＡと第２端子ＶＳＳとの間を接続するクラックテスト配線１８とを有し、クラックテスト配線１８が、前記複数の基板貫通電極１５のうちの少なくとも１つの基板貫通電極１５と、その基板貫通電極１５に隣接して配置された基板貫通電極との間を平面視で通過するように配置されている半導体チップとする。
【選択図】図４

Description

本発明は、半導体チップおよび半導体装置に関する。
近年、半導体装置を組み込んだ電子機器等の小型化に伴い、半導体装置の微細化の要望が強まっている。このため、複数の半導体チップを積層し、これらの複数の半導体チップ間を、貫通電極を用いて接続する半導体装置の開発が進められている。
例えば、特許文献１には、複数の半導体チップがシリコン半導体基板を貫通する貫通電極ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ；ＴＳＶ）で接続された半導体装置が開示されている。
このような貫通電極ＴＳＶで複数の半導体チップが接続された半導体装置において、各半導体チップ上に、複数の貫通電極ＴＳＶがアレイ状に配置される領域（貫通電極アレイ領域）が設けられているものがある。貫通電極アレイ領域に配置されている絶縁層や配線層には、半導体チップを積層する際などにクラックが生じる恐れがある。貫通電極アレイ領域に存在するクラックは、半導体装置の故障の原因となる恐れがあるものである。このため、半導体装置を製品として出荷する前に、貫通電極アレイ領域のクラックの有無を検出する必要がある。
半導体チップに発生するクラックを検知する技術としては、半導体チップの全外周縁に沿ってクラック検知用の配線を配置し、この配線の両端にそれぞれ接続されたパッドの間の抵抗値の変動を検出することで半導体チップに生じるクラックを検知可能な半導体装置が提案されている（例えば、特許文献２参照）。
特開２０１１−８２４５０号公報 特開２００９−５４８６２号公報
特許文献２に記載の方法では、半導体チップの外周部、即ち、半導体チップのエッジ部に発生したクラックを検出することができる。
しかしながら、特許文献２に記載の方法では、半導体チップの外周部以外に発生したクラックを検出することができなかった。
しかし、複数の貫通電極ＴＳＶを有する半導体チップの貫通電極アレイ領域は、平面視で半導体チップ上の中央部など、外周部以外の位置に形成されることがある。このため、半導体チップ上の外周部以外の位置に貫通電極アレイ領域が形成されている場合にも、半導体チップの貫通電極アレイ領域にクラックが生じているかどうかを検出できるようにすることが要求されていた。
そこで、本発明は以下の構成を採用した。
本発明の半導体チップは、基板と、前記基板を貫通する複数の基板貫通電極と、テスト信号に応答して第１端子と第２端子との間を接続するクラックテスト配線とを有し、前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも１つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されていることを特徴とする。
本発明の半導体チップは、基板と、基板を貫通する複数の基板貫通電極と、テスト信号に応答して第１端子と第２端子との間を接続するクラックテスト配線とを有し、前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも１つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されているものである。よって、本発明の半導体チップでは、第１端子と第２端子との間に、隣接する基板貫通電極間を平面視で通過するように配置されたクラックテスト配線を介してテスト信号を供給したときの第１端子と第２端子との間の導通状態によって、複数の基板貫通電極の近傍にクラックが生じているかどうかを検出できる。したがって、本発明の半導体チップによれば、半導体チップ上の外周部以外の位置に複数の基板貫通電極が形成されている場合にも、複数の基板貫通電極の近傍におけるクラックの発生有無を検出できる。
図１Ａは、本発明の第１の実施形態である半導体装置の断面図である。 図１Ｂは、本発明の第１の実施形態である半導体装置における複数の半導体チップ間の電気的な接続について説明するための模式図である。 図１Ｃは、テストイネーブル信号ＴＥを発生させるテスト制御回路の概要を説明するための図である。 図２は、図１Ａに示す半導体装置に備えられた半導体チップを示した平面図である。 図３は、図２に示す半導体チップの一部を拡大して示した断面図である。 図４は、図２に示す半導体チップの一部を拡大して示した平面図である。 図５は、本発明の半導体チップの他の例を説明するための平面図である。 図６は、本発明の半導体チップの他の例を説明するための平面図である。 図７は、本発明の半導体チップの他の例を説明するための平面図である。
以下、本発明の半導体チップ及び半導体装置について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の寸法関係とは異なる場合がある。また、以下の説明において例示される材料等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
［第１の実施形態］
図１Ａは、本発明の第１の実施形態である半導体装置の断面図である。図１Ｂは、本発明の第１の実施形態である半導体装置における複数の半導体チップ間の電気的な接続について説明するための模式図である。
本発明の第１の実施形態の半導体装置１は、図１Ａに示すように、パッケージ基板２と、パッケージ基板２の表面（一面）上に積層された複数の半導体チップＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４と、パッケージ基板２の表面上に形成され、各半導体チップＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４を覆う封止樹脂１６と、パッケージ基板２の裏面（他面）上に形成された複数の外部端子７を備えている。ここで、半導体チップＣ１〜Ｃ４は、互いにフリップチップ型、即ち、半導体チップの表面がパッケージ基板２側になるように積層されている。
パッケージ基板２としては、例えばインターポーザ等の再配線層が形成された樹脂からなる回路基板を用いることができる。そして、このパッケージ基板２に形成された再配線層を介して、パッケージ基板２の表面上に積層された半導体チップＣ０〜Ｃ４の対応する端子群と、パッケージ基板２の裏面に形成された外部端子７とが、電気的に接続されている。半導体チップＣ０〜Ｃ４は、図１Ａに示すように、各半導体チップＣ０〜Ｃ４内を半導体チップの積層方向に貫通する貫通電極ＴＳＶ１５（基板貫通電極）を介して電気的に接続されている。
パッケージ基板２に最も近い位置に配置された半導体チップＣ０は、半導体装置１を制御するコントローラチップ（システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ；ＳＯＣ））である。半導体チップＣ０上に積層された半導体チップＣ１、Ｃ２、Ｃ３、Ｃ４は、例えばＤＲＡＭを含むメモリチップである。
図１Ａに示す半導体装置１は、半導体チップＣ０〜Ｃ４が一体的にパッケージングされたシステムである。半導体チップＣ０を除く半導体チップＣ１〜Ｃ４は、一体的にパッケージングされた受動素子としての半導体装置である。半導体チップＣ１〜Ｃ４の各々は、チップＣ０の制御のもと、半導体チップＣ０と通信を行う。半導体チップＣ０は、外部端子７を介して外部と通信する。
半導体チップＣ１〜Ｃ４は、半導体チップＣ０の制御のもと、互いに通信するようにされていてもよい。例えば、チップ間のデータのコピーや、半導体チップＣ０内でのデータ処理に関連するチップ間のデータ処理に有用である。また、半導体チップＣ１〜Ｃ４の各々は、半導体チップＣ０の制御のもと、半導体チップＣ０及び外部端子７を介して外部と接続してもよい。
本実施形態においては、半導体チップＣ０上に４枚の半導体チップＣ１、Ｃ２、Ｃ３、Ｃ４が積層された５枚の半導体チップからなる積層型の半導体装置を例に挙げて説明したが、本発明の半導体装置は、本発明の半導体チップを含む複数の半導体チップが基板貫通電極を介して電気的に接続されているものであればよく、図１Ａに示す例に限定されるものではない。例えば、半導体チップＣ０上に積層される半導体チップの枚数は、１枚以上４枚未満であってもよいし４枚以上であってもよい。
次に、図１Ｂを用いて、本実施形態の半導体装置１における複数の半導体チップＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４間の電気的な接続について説明する。図１Ｂは、メモリチップである半導体チップＣ１〜Ｃ４に設けられた貫通電極ＴＳＶを示した模式図であり、図１Ａに示すように、半導体チップＣ１の下層にはコントローラチップである半導体チップＣ０（図１Ｂにおいては不図示）が配置されている。
図１Ｂ（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１（ａ）に示す矢印Ｚから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図１Ｂ（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。この電流パスは、各半導体チップＣ１〜Ｃ４の内部回路５に接続されている。
したがって、この電流パスに対し、半導体チップＣ１の下面Ｃ１ａを通じて外部から供給される入力信号（コマンド信号、アドレス信号、クロック信号など）は、各半導体チップＣ１〜Ｃ４の内部回路５に共通に入力される。また、各半導体チップＣ１〜Ｃ４の内部回路５からこの電流パスに供給される出力信号（データなど）は、ワイヤードオアされて、半導体チップＣ１の下面Ｃ１ａから外部に出力される。
これに対し、図１Ｂ（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各半導体チップＣ１〜Ｃ４には、平面視で同じ位置に、それぞれ４つ（＝積層数）ずつの貫通電極ＴＳＶ２が設けられる。各半導体チップＣ１〜Ｃ４の内部回路３は、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図１Ｂ（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。内部回路３が接続される貫通電極ＴＳＶ２は、平面視で層ごとに互いに異なる位置に設けられた各層１つずつの貫通電極ＴＳＶ２と短絡され、これにより、半導体チップＣ１〜Ｃ４を貫通する１本の電流パスが構成される。こうすることで、内部回路３ごとに電流パスが形成され、それぞれの電流パスの下端が下面Ｃ１ａに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路３に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号が挙げられる。
このように、半導体チップＣ１〜Ｃ４に設けられた貫通電極ＴＳＶには、図１Ｂ（ａ）、（ｂ）に示す２タイプ（貫通電極ＴＳＶ１、貫通電極ＴＳＶ２）が存在する。大部分のＴＳＶは図１Ｂ（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図１Ｂ（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、半導体チップＣ０から半導体チップＣ１〜Ｃ４に供給される。また、リードデータ及びライトデータについても、図１Ｂ（ａ）に示すタイプの貫通電極ＴＳＶ１を介して半導体チップＣ０に入出力される。これに対し、図１Ｂ（ｂ）に示すタイプの貫通電極ＴＳＶ２は、互いに同一の構造を有する半導体チップＣ１〜Ｃ４に対して、個別の情報を与えるために用いられる。
次に、図１Ｃを用いて、本実施形態の半導体装置１において、基板貫通電極の近傍にクラックが生じているかどうかを検出するテストを行う際に用いるテストイネーブル信号ＴＥを発生させるテスト制御回路の概要を説明する。
図１Ｃは、テストイネーブル信号ＴＥを発生させるテスト制御回路の概要を説明するための図であり、メモリチップである半導体チップＣ１〜Ｃ４が積層された状態でそれぞれの半導体チップＣ１〜Ｃ４のテストイネーブル信号ＴＥ１〜ＴＥ４をどのように発生させるかを示した図である。
尚、図１Ｃでは、説明を簡単にするために、各半導体チップに入力される信号として、テストイネーブル信号ＴＥに関連する信号であるテストコマンドｔＣＭＤ、テストドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ１−４、及び、テストクロックイネーブル信号ｔＣＫＥ１−４のみを示す。半導体チップには、これらのテスト信号のほかに、通常動作を制御するための各種信号も供給されるが、これらについては説明を省略する。
図１Ｃに示すように、半導体チップＣ１〜Ｃ４それぞれは、テストコマンドｔＣＭＤ、テストドレス信号ｔＡＤＤ、及び、テストクロック信号ｔＣＫを受け取る複数のテスト信号入力端子ｔＩＴ１を有する。半導体チップＣ１〜Ｃ４の複数の複数のテスト信号入力端子ｔＩＴ１は、図１Ｂ（ａ）に示すタイプの貫通電極ＴＳＶ１を介して接続されている。したがって、各半導体チップＣ１〜Ｃ４には、テストコマンドｔＣＭＤ、テストドレス信号ｔＡＤＤ、及び、テストクロック信号ｔＣＫのそれぞれが共通に供給されるようになっている。
各半導体チップＣ１〜Ｃ４のそれぞれは、また、テストチップセレクト信号ｔＣＳ１−４を受け取る複数のテスト信号入力端子ｔＩＴ２を有する。半導体チップＣ１〜Ｃ４の複数のテスト信号入力端子ｔＩＴ２は、図１Ｂ（ｂ）のタイプの貫通電極ＴＳＶ２で接続されている。一方、各半導体チップにおいて、複数のテスト信号入力端子ｔＩＴ２のうち、図１Ｃにおいて、左端に記載したテスト信号入力端子ｔＩＴ２のみが自身形成された半導体チップのテスト制御回路に接続される構成となっている。したがって、各半導体チップＣ１〜Ｃ４には、テストチップセレクト信号ｔＣＳ１―４が対応して、即ち、個別に供給されるようになっている。
各半導体チップＣ１〜Ｃ４のそれぞれは、さらに、テストクロックイネーブル信号ｔＣＫＥ１−４を受け取る複数のテスト信号入力端子ｔＩＴ３を有する。半導体チップＣ１〜Ｃ４の複数のテスト信号入力端子ｔＩＴ３は、図１Ｂ（ｂ）のタイプの貫通電極ＴＳＶ２で接続されている。一方、各半導体チップにおいて、複数のテスト信号入力端子ｔＩＴ３のうち、図１Ｃにおいて、左端に記載したテスト信号入力端子ｔＩＴ２のみが自身形成された半導体チップのテスト制御回路に接続される構成となっている。したがって、各半導体チップＣ１〜Ｃ４には、テストクロックイネーブル信号ｔＣＫＥ１―４が対応して、即ち、個別に供給されるようになっている。
半導体チップＣ１〜Ｃ４のテストイネーブル信号ＴＥ１〜ＴＥ４は、図１Ｃに示すように、テスト対象となる半導体チップに対して選択的にテストチップセレクト信号ｔＣＳ及びテストクロックイネーブル信号ｔＣＫＥを供給した状態で、テストイネーブル信号ＴＥの発生を示すテストコマンドｔＣＭＤ、テストアドレス信号ｔＡＤＤ、及び、テストクロック信号ｔＣＫを供給することで、テスト対象となる半導体チップにのみテストイネーブル信号ＴＥを選択的に供給することができるようになっている。
本実施形態の半導体装置１においては、テストイネーブル信号ＴＥをテスト対象となる半導体チップのみに選択的に供給できるため、後述するクラックテスト配線１８（詳細は、後述）の一端であるテスト端子（第１端子）を複数の半導体チップで互いに共通に接続する、即ち、図１Ｂ（ａ）に示すタイプの貫通電極ＴＳＶ１で接続したとしても、テスト対象となる半導体チップのみテストを行うことが可能である。
テストコマンドｔＣＭＤ，テストアドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ、及び、テストクロックイネーブル信号ｔＣＫＥは、メモリチップである半導体チップＣ１〜Ｃ４のみを積層した状態であれば、半導体チップＣ１に設けられた所定のテスト用パッドから供給できる。
また、テストコマンドｔＣＭＤ，テストアドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ、及び、テストクロックイネーブル信号ｔＣＫＥは、半導体チップＣ１〜Ｃ４とコントローラチップである半導体チップＣ０とを積層した状態では、外部端子７から半導体チップＣ０を介して供給できる。この場合、半導体チップＣ０において外部から供給された信号に所定の演算処理を行った後にメモリチップである半導体チップＣ１〜Ｃ４にテストコマンドｔＣＭＤ，テストアドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ、及び、テストクロックイネーブル信号ｔＣＫＥを供給することもできるし、外部から供給された信号をそのまま、テストコマンドｔＣＭＤ，テストアドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ、及び、テストクロックイネーブル信号ｔＣＫＥとして、半導体チップＣ１〜Ｃ４に供給することもできる。
なお、本実施形態においては、テストスイッチＴＳＷを有する場合を例に挙げて説明したが、テストスイッチＴＳＷを設ける代わりに、メモリチップである半導体チップＣ１〜Ｃ４のテスト端子を図１Ｂ（ｂ）のタイプの貫通電極ＴＳＶ３で接続するように構成してもよい。この場合、テスト端子を選択することでテスト対象となるメモリチップである半導体チップＣ１〜Ｃ４のテストが可能となる。
次に、図１Ａに示す半導体装置に備えられたメモリチップである半導体チップＣ１について説明する。なお、本実施形態においては、半導体チップＣ１〜Ｃ４の構成は同じとなっているので、半導体チップＣ１についてのみ説明する。
図２は、図１Ａに示す半導体装置に備えられた半導体チップを示した平面図である。図３は、図２に示す半導体チップの一部を拡大して示した断面図である。図４は、図２に示す半導体チップの一部を拡大して示した平面図である。なお、図４においては、説明しやすくするために、各貫通電極アレイの貫通電極の本数及びテスト用パッドの個数を図２よりも少なく示している。また、図２においては、図面を見やすくするために、クラックテスト配線の図示を省略している。
半導体チップＣ１は、いわゆるワイドＩＯＤＲＡＭと呼ばれる構成となっている。図２に示すように、半導体チップＣ１は、揮発性の記憶機能を有する複数（図２に示す例では４つ）のＤＲＡＭ（Dynamic Random Access Memory）を備えている。
各ＤＲＡＭは、図２に示すように、それぞれチャネル２１Ａ〜２１Ｄと貫通電極群２２Ａ〜２２Ｄとを備えている。ここで、チャネル２１Ａ〜２１Ｄのそれぞれは、ＤＲＡＭの記憶領域を形成するメモリセルアレイと、これらメモリセルアレイへのアクセスを制御する制御回路部の両方を含むものである。図２に示す半導体チップＣ１では、４個のチャネル２１Ａ〜２１Ｄが平面視矩形の半導体チップＣ１の四隅にそれぞれ配置されている。
図２および図４に示すように、貫通電極アレイ領域２２は、平面視でＹ方向に隣接するチャネル２１Ａとチャネル２１Ｄとの間およびチャネル２１Ｂとチャネル２１Ｃとの間に挟まれるように配置されている。図２および図４に示す貫通電極アレイ領域２２には、各チャネル２１Ａ〜２１Ｄに対応する貫通電極群２２Ａ〜２２Ｄが配置されている。各貫通電極群２２Ａ〜２２Ｄには、半導体チップＣ１を縦方向に貫通する複数の貫通電極ＴＳＶ１５が配置されている。
本実施形態において、半導体チップＣ１に備えられた複数の貫通電極ＴＳＶ１５には、データＤａｔａを半導体チップＣ１の外部と送受信する複数のデータ端子としての貫通電極と、コマンドＣＭＤ、アドレス信号ＡＤＤ、クロック信号ＣＫ、チップセレクト信号ＣＳ、及び、クロックイネーブル信号ＣＫＥを半導体チップＣ１の外部と送受信する複数のノーマル制御信号端子としての貫通電極と、電源電圧ＶＤＤ、ＶＳＳ等が供給される複数の電源端子としての貫通電極と、さらに、テスト用の制御信号である、テストコマンドｔＣＭＤ、テストドレス信号ｔＡＤＤ、テストクロック信号ｔＣＫ、テストチップセレクト信号ｔＣＳ１−４、及び、テストクロックイネーブル信号ｔＣＫＥ１−４を送受信するテスト端子としての貫通電極とが含まれている。
このうち、複数のデータ端子としての貫通電極及び複数のノーマル制御信号端子としての貫通電極は、チャネル２１Ａ〜２１Ｄのそれぞれに対して個別に設けられる。一方、電源端子としての貫通電極とテスト端子としての貫通電極とは、チャネル２１Ａ〜２１Ｄに対して共通に設けられる。また、半導体チップＣ１は、後述のテスト端子ＤＡとしての貫通電極を含む。このテスト端子ＤＡとしての貫通電極は、各貫通電極群２２Ａ〜２２Ｄのいずれにも含まれないように形成することもできるし、各貫通電極群２２Ａ〜２２Ｄのいずれかに含まれるように構成することもできる。
図２に示すチャネル２１Ａ〜２１Ｄのそれぞれは、コントローラチップである半導体チップＣ０の制御回路により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御できるようになっている。
なお、本実施形態においては、半導体チップの一例として図２に示すワイドＩＯＤＲＡＭのチップ構成を示したが、本発明は、図２に示す例に限定されるものではない。
貫通電極群２２Ａと貫通電極群２２Ｄとの間および、貫通電極群２２Ｂと貫通電極群２２Ｃとの間には、貫通電極アレイ領域２２の中央領域に、図２に示すＸ方向（第１方向）に並べて配置された複数のテスト用パッド１７が配置されている。テスト用パッド１７は、半導体チップＣ１をウエハ状態でテストする際に、プローブ針を接続するためのパッド（端子）である。テスト用パッド１７のパッドサイズ及び間隔（ピッチ）は、テスト用パッド１７にプローブ針を接続しやすい寸法とされている。また、テスト用パッド１７を用いて半導体チップＣ１をウエハ状態でテストをするため、貫通電極ＴＳＶ１５を傷つけることなく半導体チップＣ１のテストを行うことができる。
次に、半導体チップＣ１の断面構成について図３を用いて説明する。図３には、貫通電極アレイ領域２２に備えられている複数の貫通電極ＴＳＶ１５のうち２つの貫通電極ＴＳＶ１５が形成された領域とその周辺領域のみが示されている。
図３に示すように、半導体チップＣ１は、半導体基板３１と、半導体基板３１の表面（一面）上に形成された多層配線層（多層配線構造）を構成する４層の配線層Ｌ０〜Ｌ３および５層の層間絶縁膜３２〜３６と、複数の表面バンプ電極９と、複数の裏面バンプ電極１２と、複数の基板貫通導体部４４と、半導体基板３１中に形成された絶縁リング４３と、を有している。また、図示していないが、半導体基板３１上には、半導体チップＣ１の実質的な機能を実行する各種回路素子が層間絶縁膜３２、３３内に形成されている。
図３に示すように、半導体基板３１の表面（一面）上には、層間絶縁膜３２が設けられており、層間絶縁膜３２上に所定のパターンを有する配線層Ｌ０が形成されている。また、配線層Ｌ０を覆うように層間絶縁膜３２上に層間絶縁膜３３が設けられており、層間絶縁膜３３上に所定のパターンを有する配線層Ｌ１が形成されている。同様に、配線層Ｌ１を覆うように層間絶縁膜３３上に層間絶縁膜３４が設けられており、層間絶縁膜３４上に所定のパターンを有する配線層Ｌ２が形成され、これを覆うように層間絶縁膜３５が設けられ、層間絶縁膜３５上に所定のパターンを有する配線層Ｌ３が形成され、これを覆うように層間絶縁膜３６が形成されている。
多層配線構造の各配線層Ｌ０〜Ｌ３は、下層側の配線層が上層側の配線層よりも抵抗が高いものとなっており、各配線層Ｌ０〜Ｌ３の抵抗値が、その配線層よりも半導体基板３１から遠い側の配線層の抵抗値以下とされている。一例として、本実施形態では、最下層の配線層Ｌ０をタングステンＷで形成し、配線層Ｌ１〜Ｌ３をアルミニウムＡｌで形成し、最上層の配線層Ｌ３の厚みを配線層Ｌ１、Ｌ２よりも厚くすることで低抵抗とし、配線層Ｌ０〜Ｌ３の抵抗値がＬ０＞Ｌ１≧Ｌ２＞Ｌ３とされている。ただし、多層配線構造の各層の抵抗値の相互関係は、これに限定されるものではない。
配線層Ｌ０〜Ｌ３には、信号配線、電源配線等の様々な配線が形成されている。具体的には、図３に示すスルーホール電極１ＴＨ〜３ＴＨに接続されたパッド部Ｐ０〜Ｐ３や、図４に示すクラックテスト配線１８（図２においては不図示）などの配線が、配線層Ｌ０〜Ｌ３の一部として形成されている。クラックテスト配線１８は、隣接する貫通電極ＴＳＶ１５間に形成された配線層Ｌ０〜Ｌ３の一部として形成されている。
図３に示すように、層間絶縁膜３６上には、層間絶縁膜３６を貫通して、配線層Ｌ３に形成されたパッド部Ｐ３と電気的に接続された表面バンプ電極９が形成されている。図３に示すように、配線層Ｌ０〜Ｌ３は、層間絶縁膜３３〜３５をそれぞれ貫通して形成され、パッド部Ｐ０〜Ｐ３間を縦方向に接続するスルーホール電極１ＴＨ〜３ＴＨによって電気的に接続されている。
また、基板貫通導体４４は、半導体基板３１および層間絶縁膜３２を貫通して、配線層Ｌ０と電気的に接続されており、基板貫通導体４４と電気的に接続された裏面バンプ電極１２が、半導体基板３１の裏面（他面）に露出されている。
表面バンプ電極９および裏面バンプ電極１２は、半導体チップＣ１の端子として機能するものである。
また、半導体基板３１中には、各基板貫通導体４４を囲うように絶縁リング４３が形成されている。絶縁リング４３は、各貫通電極ＴＳＶ１５と、各種回路素子が形成されている半導体基板３１内の領域（トランジスタ領域）とを絶縁する機能を有している。
即ち、図３に示すように、それぞれの貫通電極ＴＳＶ１５は、表面バンプ電極９、パッド部Ｐ０〜Ｐ３、スルーホール電極１ＴＨ〜３ＴＨ、基板貫通導体４４、及び、裏面バンプ電極１２を含むものである。
次に、図４を用いて、貫通電極アレイ領域２２内の平面構成について詳細に説明する。貫通電極アレイ領域２２内に配置された各貫通電極群２２Ａ〜２２Ｄは、複数（図４では３個）の貫通電極ＴＳＶ１５が平面視でＹ方向（第１方向）に沿って並べて配置されてなる貫通導体列２ａが、Ｙ方向と略直交するＸ方向（第２方向）に沿って複数列（図４では６列）並べて配置されてなるものである。すなわち、図４に示す貫通電極群２２Ａ〜２２Ｄでは、貫通電極ＴＳＶ１５がＸ方向に６列（貫通導体列２ａ）、Ｙ方向に３行（図４において符号２ｂで示す。）、アレイ状に並べられている。ただし、貫通電極ＴＳＶ１５のＸ方向の個数及びＹ方向の個数は、図４に記載されたものに限定されるものではない。
図４に示すように、貫通電極群２２Ａ〜２２Ｄに設けられている貫通電極ＴＳＶ１５の大きさは、テスト用パッド１７の大きさよりも小さくなっている。また、隣接する貫通電極ＴＳＶ１５間の間隔（ピッチ）は、隣接するテスト用パッド１７間の間隔（ピッチ）よりも狭くなっている。
本実施形態においては、図４に示すように、貫通電極アレイ領域２２にクラックテスト配線１８が配置されている。ここで、Ｘ方向に隣接して１列に並んで配置されたチャネル２１Ａ、２１Ｂを含む領域を第１のチャネル領域１ＣＲとし、Ｘ方向に隣接して１列に並んで配置されたチャネル２１Ｃ、２１Ｄとを含む領域を第２のチャネル領域２ＣＲとした場合、貫通電極アレイ領域２２は、Ｙ方向において、第１のチャネル領域１ＣＲと第２のチャネル領域２ＣＲとに挟まれる領域と表すことができる。クラックテスト配線１８は、テスト信号に応答してテスト端子ＤＡ（第１端子）と電源端子ＶＳＳ（第２端子）との間を接続するものである。クラックテスト配線１８は、平面視で隣接する貫通電極ＴＳＶ１５の間を縫うように通過するように配置されている。また、本実施形態においては、クラックテスト配線１８が、貫通電極アレイ領域２２内の全ての貫通電極群２２Ａ〜２２Ｄにおいて、隣接する貫通導体列２ａ間を通過するように配置されている。
より詳細には、クラックテスト配線１８は、図４に示すように、貫通電極アレイ領域２２の各貫通電極群２２Ａ〜２２Ｄにおいて、貫通導体列２ａに沿ってＹ方向に延在する複数の第１の部分１８ａと、貫通電極群２２Ａ〜２２Ｄの外縁に沿ってＸ方向に延在する複数の第２の部分１８ｂ及び第３の部分１８ｃを備えている。複数の第１の部分１８ａのうちの一部は、隣接する貫通導体列２ａ間に挟まれて配置されている。複数の第２の部分１８ｂは、貫通導体列２ａの一端側（図４における上側）にＸ方向に一直線上に配置され、複数の第３の部分１８ｃは、貫通導体列２ａの他端側（図４における下側）にＸ方向に一直線上に配置されている。
図４に示すように、第２の部分１８ｂと第３の部分１８ｃとは、Ｙ方向にオフセットをもって配置され、各第２の部分１８ｂおよび各第３の部分１８ｃの両端部は、第１の部分１８ａの端部に接続されている。すなわち、クラックテスト配線１８の第１の部分１８ａは、一端（図４における上側）においてＸ方向の両側に各々対応する貫通導体列２ａを挟んで隣接する２つの他の第１の部分１８ａのうちの一方と、第２の部分１８ｂを介して接続され、他端（図４における下側）において２つの他の第１の部分１８ａのうちの他方と、第３の部分１８ｃを介して接続されている。
言い換えると、クラックテスト配線１８は、各貫通電極アレイ領域２２の各貫通電極群２２Ａ〜２２Ｄにおいて、１つの貫通導体列２ａに沿ってＹ方向に延伸し、この１つの貫通導体列２ａの一端の貫通電極ＴＳＶ１５を通過したところでＸ方向に折れ曲がり、この貫通電極ＴＳＶ１５を通過したところで再びＹ方向に折れ曲がってこの貫通電極ＴＳＶ１５に沿ってＹ方向に延伸し、この貫通導体列２ａの他端の貫通電極ＴＳＶ１５を通過したところで、再びＸ方向に折れ曲がり、この１つの貫通導体列２ａに隣接する他の１つの貫通導体列２ａを通過するように配置されている。
クラックテスト配線１８は、図３に示す最下層の配線層Ｌ０の一部として形成されていることが好ましい。最下層の配線層Ｌ０は、他の配線層Ｌ１〜Ｌ３と比較して抵抗値が高いものである。このため、最下層の配線層Ｌ０には、通常、半導体チップＣ１の動作用の長距離配線が配置されることはなく、長距離のクラックテスト配線１８を容易に配置できる。
クラックテスト配線１８は、テストスイッチＴＳＷが導通状態のときに、貫通電極群２２Ａ、貫通電極群２２Ｂ、貫通電極群２２Ｃ、貫通電極群２２Ｄを順に通過して、テスト端子ＤＡ（第１端子）から電源端子ＶＳＳ（第２端子）までを電気的に接続する導電パスを形成するように構成されている。テストスイッチＴＳＷは、活性レベルのテストイネーブル信号ＴＥが供給されると導通状態となるスイッチであり、例えば、クラックテスト配線１８に挿入されたトランジスタを含むものとすることができる。
本実施形態の半導体チップＣ１においては、例えば、以下に示す方法によって、貫通電極アレイ領域２２にクラックが生じているかどうかを検出できる。
すなわち、図４に示すように、クラックテスト配線１８の一端に接続された電源端子ＶＳＳに低電位側電源ＶＳＳを印加し、テストスイッチＴＳＷにテストイネーブル信号ＴＥを供給した状態で、クラックテスト配線１８の他端のテスト端子ＤＡに高電位側電源を供給し、テスト端子ＤＡに電流が流れるかどうかを測定する。
そして、テスト端子ＤＡに電流が流れる場合には、クラックテスト配線１８が導通状態となっていることから、クラックテスト配線１８の近傍にクラックが発生していないと判定できる。本実施形態の半導体チップＣ１では、クラックテスト配線１８が、貫通電極アレイ領域２２内の全て貫通電極群２２Ａ〜２２Ｄにおいて、隣接する貫通導体列２ａ間を通過するように配置されているので、貫通電極アレイ領域２２にクラックが生じていないと判定できる。
一方、テスト端子ＤＡに電流が流れない場合には、クラックテスト配線１８の近傍に存在するクラックによってクラックテスト配線１８の一部が断線していると判定できる。したがって、貫通電極アレイ領域２２にクラックが生じていると判定できる。
このように、本実施形態の半導体チップＣ１では、テスト端子ＤＡと電源端子ＶＳＳとの間に、クラックテスト配線１８を介してテスト信号を供給したときのテスト端子ＤＡと電源端子ＶＳＳとの間の導通状態によって、貫通電極アレイ領域２２にクラックが生じているかどうかを検出できる。
なお、本実施形態においては、図４に示すように、クラックテスト配線１８が、隣接する貫通電極ＴＳＶ１５間をＹ方向に縫うように蛇腹状に配置した場合を例に挙げて説明したが、図４に示す例に限定されるものではない。例えば、隣接する貫通電極ＴＳＶ１５間をＸ方向に縫うように蛇腹状に配置してもよいし、隣接する全ての貫通電極ＴＳＶ１５間を通過するのではなく、所定個置きに通過する配置としてもよい。
図５は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図５に示す半導体チップにおいて、図４に示す半導体チップと異なる所は、クラックテスト配線１８Ａの配置のみである。したがって、図５に示す半導体チップにおいて、図４に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。
図５に示す半導体チップにおいては、クラックテスト配線１８Ａの配置と基準電圧配線２９ａ〜２９ｄの配置との関係を説明するために、基準電圧発生回路２９と、内部電源発生回路１９Ａ〜１９Ｄと、基準電圧発生回路２９と内部電源発生回路１９Ａ〜１９Ｄとを電気的に接続する基準電圧配線２９ａ〜２９ｄとを示している。
図５に示すように、内部電源発生回路１９Ａ〜１９Ｄは、それぞれ対応するチャネル２１Ａ〜２１Ｄに備えられている。基準電圧発生回路２９は、基準電圧Ｖｒｅｆを発生し、基準電圧配線２９ａ〜２９ｄを介して各内部電源発生回路１９Ａ〜１９Ｄに供給するものである。各内部電源発生回路１９Ａ〜１９Ｄは、基準電圧Ｖｒｅｆに応じて各種内部電圧を発生する。
基準電圧Ｖｒｅｆは、静的信号であり、内部電源発生回路１９Ａ〜１９Ｄのゲートに入力されるため電荷の消費がない。そのため基準電圧Ｖｒｅｆを発生する基準電圧発生回路２９は、ドライブ能力が小さく、ファンアウトが極端に大きいものとなる。このため、基準電圧Ｖｒｅｆは、隣接配線ノイズの影響を非常に受けやすい。一旦、基準電圧Ｖｒｅｆにノイズが重畳すると、基準電圧Ｖｒｅｆのレベルが上下して、正常レベルに戻るまでに時間がかかるため、内部電源発生回路１９Ａ〜１９Ｄが誤動作を起こす恐れがある。
図５に示す半導体チップにおいて、基準電圧発生回路２９から各基準電圧発生回路１９Ａ〜１９Ｄまで延伸する各基準電圧配線２９ａ〜２９ｄは、貫通電極アレイ領域２２の中央領域において、Ｘ方向に沿って配置されている貫通電極近接部分２９０を有している。貫通電極近接部分２９０は、図５に示すように、貫通電極群２２Ａおよび貫通電極群２２Ｂの貫通電極ＴＳＶ１５と複数のテスト用パッド１７との間および、貫通電極群２２Ｃおよび貫通電極群２２Ｄの貫通電極ＴＳＶ１５と複数のテスト用パッド１７との間に配置されている。なお、図５に示す基準電圧配線２９ａ〜２９ｄは、基準電圧配線をシールドするシールド配線を含む信号配線を意味している。
図５に示すクラックテスト配線１８Ａは、図４に示す半導体チップのクラックテスト配線１８と異なり、貫通導体列２ａに沿ってＹ方向に延在する複数の第１の部分１８０ａが、貫通導体列２ａの一端から他端まで延伸するのではなく、貫通導体列２ａの一部のみに沿って延伸している。より詳細には、図５に示すクラックテスト配線１８Ａの第１の部分１８０ａは、基準電圧配線２９ａ〜２９ｄから遠い側の端の貫通電極ＴＳＶ１５から、基準電圧配線２９ａ〜２９ｄに最も近い貫通電極ＴＳＶ１５の手前まで延伸するものとなっている。
したがって、図５に示す半導体チップにおいては、基準電圧配線２９ａ〜２９ｄの貫通電極近接部分２９０と隣接するクラックテスト配線１８Ａとの間隔が、隣接する貫通電極ＴＳＶ１５間の間隔よりも大きいものとされている。その結果、図５に示す半導体チップでは、基準電圧Ｖｒｅｆにクラックテスト配線１８Ａが隣接していることによって、基準電圧Ｖｒｅｆがノイズの影響を受けることを防止できる。なお、隣接する貫通電極ＴＳＶ１５間の間隔は、通常、５０μ程度とされている。
なお、図５に示す半導体チップにおいては、内部電源発生回路１９Ａ〜１９Ｄが、それぞれ対応するチャネル２１Ａ〜２１Ｄに備えられている場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、一部の内部電源発生回路を複数のチャネルで共有することもできるし、各々のチャネルに複数の内部電源発生回路を備えていてもよい。
［第２の実施形態］
図６は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図６に示す半導体チップにおいて、図４に示す半導体チップと異なる所は、クラックテスト配線１８Ｂの配置のみである。したがって、図６に示す半導体チップにおいて、図４に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。
第１の実施形態において、クラックテスト配線１８が、最下層の配線層Ｌ０の一部として形成されている場合、例えば、半導体チップの積層時に基板貫通導体４４にかかった圧力等により、図３に示す層間絶縁膜３２，３３や配線層Ｌ０等の半導体基板に近い側の層に生じたクラックを高精度で検出でき好ましい。
しかし、クラックテスト配線１８が、最下層の配線層Ｌ０の一部として形成されている場合、例えば、図３に示す半導体チップＣ１の表面バンプ電極９上に、半導体チップＣ２の裏面バンプ電極を半田接合することにより形成された半田接合部の周囲のクラックなど、半導体チップの上層の配線層のみに亀裂が形成されていて最下層の配線層に亀裂が到達していない場合には、クラックとクラックテスト配線１８との距離が遠いために、クラックが発生してもクラックテスト配線１８が断線せず、クラックの検出精度が不十分となる可能性がある。
しかし、半導体チップの上層の配線層に形成されたクラックを高精度で検出するために、クラックテスト配線１８を、最上層の配線層Ｌ３の一部として形成した場合、半導体基板に近い側の層に形成されたクラックの検出精度が不十分となる可能性がある。
すなわち、クラックテスト配線１８を、最上層の配線層Ｌ３と最下層の配線層Ｌ０のどちらか一方の一部として形成しても、高精度でクラックを検出できない恐れがあった。
これに対し、本実施形態においては、図６に示すように、クラックテスト配線１８Ｂが、複数の配線層から選ばれた１つの配線層に形成された第１クラックテスト配線１８Ｃと、第１クラックテスト配線１８Ｃと異なる配線層に形成された第２クラックテスト配線１８Ｄと、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄとを電気的に接続するコンタクト電極１８Ｅとを含むものとされている。
すなわち、図６に示すクラックテスト配線１８Ｂは、図４に示すクラックテスト配線１８と平面視で略同じ形状のクラックテスト配線が、複数の配線層から選ばれた２つの配線層に形成され、両者間を縦方向に接続するコンタクト電極１８Ｅによって電気的に接続されたものとなっている。
本実施形態においては、第１クラックテスト配線１８Ｃ（図６において実線で示す）が、最下層の配線層Ｌ０（複数の配線層のうち最も基板側の配線層）に形成されたものであり、第２クラックテスト配線１８Ｄ（図６において破線で示す）が、最上層の配線層Ｌ３（複数の配線層のうち最も基板から離れた配線層）に形成されている。また、図６に示すように、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄとは、平面視で重なり合っている。したがって、図６に示すクラックテスト配線１８Ｂにおいては、第１クラックテスト配線１８Ｃの延在距離と第２クラックテスト配線１８Ｄの延在距離とが略同じとされている。なお、図６においては、説明を容易とするために、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄとの位置をずらして示している。
また、図６に示すクラックテスト配線１８Ｂにおいては、コンタクト電極１８Ｅは１箇所のみ設けられている。したがって、図６に示すクラックテスト配線１８Ｂにおいては、コンタクト電極１８Ｅの配置されている位置が、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄとの折り返し地点となっている。
本実施形態においても上述した第１の実施形態と同様に、クラックテスト配線１８Ｂは、テストスイッチＴＳＷが導通状態のときに、貫通電極群２２Ａ、貫通電極群２２Ｂ、貫通電極群２２Ｃ、貫通電極群２２Ｄを順に通過して、テスト端子ＤＡ（第１端子）から電源端子ＶＳＳ（第２端子）までを電気的に接続する導電パスを形成するように構成されている。
そして、本実施形態の半導体チップにおいても上述した第１の実施形態と同様に、テスト端子ＤＡと電源端子ＶＳＳとの間に、クラックテスト配線１８Ｂを介してテスト信号を供給したときのテスト端子ＤＡと電源端子ＶＳＳとの間の導通状態によって、貫通電極アレイ領域２２にクラックが生じているかどうかを検出できる。
本実施形態においては、クラックテスト配線１８Ｂが、複数の配線層から選ばれた１つの配線層に形成された第１クラックテスト配線１８Ｃと、第１クラックテスト配線１８Ｃと異なる配線層に形成された第２クラックテスト配線１８Ｄと、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄとを電気的に接続するコンタクト電極１８Ｅとを含むものであるので、第１クラックテスト配線１８Ｃの形成されている配線層と第２クラックテスト配線１８Ｄの形成されている配線層の２つの配線層において、クラックを同時に検出することができ、クラックテスト配線を、最上層の配線層Ｌ３と最下層の配線層Ｌ０のどちらか一方に形成した場合と比較して、どこにクラックが形成されていたとしてもクラックテスト配線１８Ｂとクラックとの距離が近くなり、高精度でクラックを検出できる。
また、本実施形態においては、第１クラックテスト配線１８Ｃが、最下層の配線層Ｌ０に形成されたものであり、第２クラックテスト配線１８Ｄが、最上層の配線層Ｌ３に形成されているので、貫通電極ＴＳＶ１５の周囲に形成されたクラックも、半田接合部の周囲のクラックなど半導体チップの上層の配線層のみに形成されているクラックも高精度で検出できる。
なお、本実施形態においては、第１クラックテスト配線１８Ｃが、最下層の配線層Ｌ０に形成されたものであり、第２クラックテスト配線１８Ｄが、最上層の配線層Ｌ３に形成されたものを例に挙げて説明したが、第１クラックテスト配線１８Ｃと第２クラックテスト配線１８Ｄを形成する配線層は、異なる配線層に形成されていれば、どの配線層に形成されていてもよい。
図７は、本発明の半導体チップの他の例を説明するための図であり、半導体チップの一部を拡大して示した平面図である。図７に示す半導体チップにおいて、図６に示す半導体チップと異なる所は、クラックテスト配線１８Ｆの配置のみである。したがって、図７に示す半導体チップにおいて、図６に示す半導体チップと同じ部材については、同じ符号を付し、説明を省略する。
図７に示すクラックテスト配線１８Ｆも図６に示すクラックテスト配線１８Ｂと同様に、複数の配線層から選ばれた１つの配線層に形成された第１クラックテスト配線１８Ｇと、第１クラックテスト配線１８Ｇと異なる配線層に形成された第２クラックテスト配線１８Ｈと、第１クラックテスト配線１８Ｇと第２クラックテスト配線１８Ｈとを電気的に接続するコンタクト電極１８Ｊとを含むものである。
しかし、図７に示すクラックテスト配線１８Ｆは、図６に示すクラックテスト配線１８Ｂと異なり、第１クラックテスト配線１８Ｇと第２クラックテスト配線１８Ｈとが、平面視で異なる位置に配置され、両者間を縦方向に接続する複数のコンタクト電極１８Ｊが複数設けられている。
また、図７に示すクラックテスト配線１８Ｆでは、平面視で第１クラックテスト配線１８Ｇと第２クラックテスト配線１８Ｈとの間に貫通導体列２ａが配置され、コンタクト電極１８Ｊが、貫通導体列２ａの端部に配置された貫通電極ＴＳＶ１５よりも外側に配置されている。
より詳細には、図７に示すクラックテスト配線１８Ｆでは、第１クラックテスト配線１８Ｇが、貫通導体列２ａの間に配置される第１線８１と、第１線８１の貫通導体列２ａの一端側の端部を起点として隣接する貫通導体列２ａ間の間隔に対応する長さでＸ方向に延在する第２線８２とからなる複数の第１Ｌ字パターン８１Ａを有している。また、図７に示すクラックテスト配線１８Ｆでは、第２クラックテスト配線１８Ｈが、貫通導体列２ａの間に配置される第３線８３と、第３線８３の貫通導体列２ａの他端側の端部を起点として第２線８２と同じ方向に隣接する貫通導体列２ａ間の間隔に対応する長さで延在する第４線８４とからなる複数の第２Ｌ字パターン８１Ｂを有している。そして、図７に示すように、第１クラックテスト配線１８Ｇである第１Ｌ字パターン８１Ａと、第２クラックテスト配線１８Ｈである第２Ｌ字パターン８１Ｂとが交互に配置され、コンタクト電極１８Ｊによって接続されている。したがって、図７に示すクラックテスト配線１８Ｆにおいても、第１クラックテスト配線１８Ｇの延在距離と第２クラックテスト配線１８Ｈの延在距離とが略同じとされている。
また、図７に示すクラックテスト配線１８Ｆも図６に示すクラックテスト配線１８Ｂと同様に、第１クラックテスト配線１８Ｇ（図７において実線で示す）が、最下層の配線層Ｌ０に形成されたものであり、第２クラックテスト配線１８Ｈ（図７において破線で示す）が、最上層の配線層Ｌ３に形成されている。
したがって、図７に示すクラックテスト配線１８Ｆにおいても、貫通電極ＴＳＶ１５の周囲に形成されたクラックも、半田接合部の周囲のクラックなど半導体チップの上層の配線層のみに形成されているクラックも高精度で検出できる。
また、図７に示すクラックテスト配線１８Ｆは、第２クラックテスト配線１８Ｈが、最上層の配線層Ｌ３に形成されたものであるが、図６に示すクラックテスト配線１８Ｂと比較して、第２クラックテスト配線１８Ｈの延在距離が短く、最上層の配線層Ｌ３における第２クラックテスト配線１８Ｈを形成するための面積が小さいものとなる。
最上層の配線層Ｌ３は、主に信号に使用される配線層である。このため、最上層の配線層Ｌ３における第２クラックテスト配線１８Ｈを形成するための面積が大きいと、信号に使用する配線を形成可能な面積が狭くなり、信号に使用する配線を形成する面積を確保するために、半導体チップの平面積を増大させなければならなくなる恐れが生じる。
図７に示すクラックテスト配線１８Ｆでは、最上層の配線層Ｌ３における第２クラックテスト配線１８Ｈを形成するための面積が小さいため、半導体チップの微細化に適したものとなる。
また、半導体チップに形成されるクラックは、通常５０μ程度である隣接する貫通電極ＴＳＶ１５間の間隔の寸法よりも大きいものとなることが多い。このため、図７に示すクラックテスト配線１８Ｆでは、隣接する第１クラックテスト配線１８Ｇ間の間隔および隣接する第２クラックテスト配線１８Ｈ間の間隔が、図６に示すクラックテスト配線１８Ｂと比較して約２倍に広くなるが、十分な精度でクラックを検出できる。
次に、本発明の上記各実施形態の変形例について説明する。図１においては、半導体チップＣ１〜Ｃ４の全てに基板貫通導体４４及び裏面バンプ電極１２が形成される構成を示したが、第１の変形例では、半導体チップＣ１〜Ｃ３には基板貫通導体４４及び裏面バンプ電極１２を形成する一方で、半導体チップＣ４には基板貫通導体４４及び裏面バンプ電極１２を形成しない構成とする。
半導体チップＣ４は半導体装置１の最上段の半導体チップであるため、半導体チップＣ３の裏面バンプ電極１２から供給される信号や電源を自チップの表面バンプ電極９を介して自チップの内部に取り込むことができればよく、半導体チップＣ３の裏面バンプ電極１２から供給された信号をさらに他の半導体チップに供給する必要がないからである。
このように、半導体チップＣ４に基板貫通導体４４及び裏面バンプ電極１２を形成しない場合、基板貫通導体４４及び裏面バンプ電極１２を形成しやすくするために半導体チップＣ４を薄くする必要がないため、半導体チップＣ４は、半導体チップＣ１〜Ｃ３に比べ厚くすることができる。その結果、半導体装置１の製造時、具体的には、半導体チップＣ１〜Ｃ４を積層するときの熱応力によるチップの変形を抑制することができる。
尚、図１においては、半導体チップＣ１〜Ｃ４の４枚の半導体チップを積層した半導体装置１を例に挙げたが、本発明は、半導体チップの積層枚数が２枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が４枚以外の半導体装置においても、上記第１の変形例に記載した構成を適用することができる。即ち、このような半導体装置のうちで最上段に積層された半導体チップに基板貫通導体４４及び裏面バンプ電極１２を形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。
本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
１・・・半導体装置、２・・・パッケージ基板、２ａ・・・貫通導体列、３、５・・・内部回路、７・・・外部端子、９・・・表面バンプ電極、１２・・・裏面バンプ電極、１５・・・貫通電極ＴＳＶ（基板貫通電極）、１６・・・封止樹脂、１７・・・テスト用パッド、１８、１８Ａ、１８Ｂ、１８Ｆ・・・クラックテスト配線、１８Ｃ、１８Ｇ・・・第１クラックテスト配線、１８Ｄ、１８Ｈ・・・第２クラックテスト配線、１９Ａ〜１９Ｄ・・・内部電源発生回路、２１Ａ〜２１Ｄ・・・チャネル、２２・・・貫通電極アレイ領域、２２Ａ〜２２Ｄ・・・貫通電極群、２９・・・基準電圧発生回路、２９ａ〜２９ｄ・・・基準電圧配線、３１・・・半導体基板、３２〜３６・・・層間絶縁膜、４３・・・絶縁リング、８１Ａ・・・第１Ｌ字パターン、８１Ｂ・・・第２Ｌ字パターン、２９０・・・貫通電極近接部分、Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４・・・半導体チップ、ＤＡ・・・テスト端子（第１端子）、Ｌ０〜Ｌ３・・・配線層、１ＴＨ〜３ＴＨ・・・スルーホール電極、Ｐ０〜Ｐ３・・・パッド部、ＶＳＳ・・・電源端子（第２端子）。

Claims (14)

  1. 基板と、
    前記基板を貫通する複数の基板貫通電極と、
    テスト信号に応答して第１端子と第２端子との間を接続するクラックテスト配線とを有し、
    前記クラックテスト配線が、前記複数の基板貫通電極のうちの少なくとも１つの基板貫通電極と、その基板貫通電極に隣接して配置された基板貫通電極との間を平面視で通過するように配置されていることを特徴とする半導体チップ。
  2. 複数の基板貫通電極が平面視で第１方向に沿って並べて配置されてなる貫通導体列を、前記第１方向と交差する第２方向に沿って複数列並べて配置してなる貫通電極群が備えられ、
    前記クラックテスト配線が、平面視で隣接する貫通導体列間の少なくとも一部を通過するように配置されていることを特徴とする請求項１に記載の半導体チップ。
  3. 各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む複数のチャネルを有し、平面視で隣接するチャネル間に、複数の貫通電極群が配置された貫通電極アレイ領域が配置され、
    前記クラックテスト配線が、前記貫通電極アレイ領域内の複数の貫通電極群を通過するように配置されていることを特徴とする請求項２に記載の半導体チップ。
  4. 基準電圧発生回路と内部電源発生回路とを電気的に接続する基準電圧配線を有し、
    前記基準電圧配線と隣接する前記クラックテスト配線との間隔が、隣接する基板貫通電極間の間隔よりも大きいことを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体チップ。
  5. 複数の配線層を有し、
    前記クラックテスト配線が、前記複数の配線層から選ばれた１つの配線層に形成された第１クラックテスト配線と、
    前記第１クラックテスト配線と異なる配線層に形成された第２クラックテスト配線と、
    前記第１クラックテスト配線と前記第２クラックテスト配線とを電気的に接続するコンタクト電極とを含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体チップ。
  6. 前記第１クラックテスト配線が、前記複数の配線層のうち最も前記基板側の配線層に形成されたものであり、
    前記第２クラックテスト配線が、前記複数の配線層のうち最も前記基板から離れた配線層に形成されたものであることを特徴とする請求項５に記載の半導体チップ。
  7. 前記複数の配線層の各配線層の抵抗値が、その配線層よりも前記基板から遠い側の配線層の抵抗値以下とされていることを特徴とする請求項４または請求項５に記載の半導体チップ。
  8. 前記第１クラックテスト配線と前記第２クラックテスト配線とが、平面視で重なり合っていることを特徴とする請求項４〜請求項７のいずれか一項に記載の半導体チップ。
  9. 前記第１クラックテスト配線と前記第２クラックテスト配線とが、平面視で異なる位置に配置されていることを特徴とする請求項４〜請求項７のいずれか一項に記載の半導体チップ。
  10. 平面視で前記第１クラックテスト配線と前記第２クラックテスト配線との間に、複数の基板貫通電極が平面視で第１方向に沿って並べて配置されてなる貫通導体列が配置され、
    前記コンタクト電極が、前記貫通導体列の端部に配置された基板貫通電極よりも外側に配置されていることを特徴とする請求項９に記載の半導体チップ。
  11. 複数の半導体チップが基板貫通電極を介して電気的に接続されている半導体装置であって、
    前記複数の半導体チップのうち少なくとも１つが、請求項１〜請求項１０のいずれか一項に記載の半導体装置。
  12. 複数の貫通電極を含む貫通電極アレイ領域と、
    テスト信号に応答して第１端子と第２端子との間を接続するクラックテスト配線であって、当該クラックテスト配線の少なくとも一部が前記貫通電極アレイ領域内に配置されることを特徴とする半導体装置。
  13. 前記貫通電極アレイ領域に形成された多層配線構造であって、当該多層配線構造は、第１の配線層と当該第１の配線層の上層に形成された第３の配線層とを含み、
    前記クラックテスト配線の前記少なくとも一部が、前記第１の配線層として形成された第１の部分と前記第２の配線層として形成された第２の部分とを含むことを特徴とする請求項１２に記載の半導体装置。
  14. 各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む第１及び第２のチャネルであって、第１の方向に並んで形成された前記第１及び第２のチャネルを含む第１のチャネル領域と、
    各々が記憶領域と当該記憶領域へのアクセスを制御する制御回路とを含む第３及び第４のチャネルであって、前記第１の方向に並んで形成された前記第３及び第４のチャネルを含む第２のチャネル領域であって、前記第１のチャネル領域と前記第１の方向に交差する第２の方向に並んで配置された前記第２のチャネル領域と、を更に備え、
    前記貫通電極アレイ領域が前記第１のチャネル領域と前記第２のチャネル領域とに挟まれて配置されることを特徴とする請求項１２に記載の半導体装置。
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