KR100800473B1 - 재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지 - Google Patents

재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩패키지 Download PDF

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Abstract

본 발명은 적층 칩 및 적층 칩 패키지를 제공한다. 적층 칩은 제1 칩과 제1 칩 상에 적층된 제2 칩을 구비한다. 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 활성면과 반대의 비활성면을 갖는 기판과, 활성면 내에 형성된 내부 회로와, 활성면 내에 형성되고 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드와, 입출력용 칩 패드와 입출력 버퍼를 경유하여 회로 배선으로 연결된 입출력용 접속 패드를 포함한다. 제1 칩은 활성면 내에서 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층을 포함한다. 제1 칩의 입출력용 접속 패드는 제2 칩의 입출력용 접속 패드와 전기적으로 연결된다.

Description

재배선 칩 패드를 갖는 적층 칩 및 이를 이용한 적층 칩 패키지{Stack chip having redistributed chip pad and stack chip package using the same}
도 1은 종래 기술에 의한 적층 칩 패키지를 보여주는 단면도이다.
도 2는 본 발명에 의한 적층 칩을 개략적으로 보여주는 회로도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
도 5는 도 3 및 도 4의 제1 칩을 설명하기 위한 보여주는 평면도이다.
도 6 및 도 7은 도 3 및 도 4의 재배선 칩 패드층 및 전원접지용 칩 패드층을 보여주는 단면도이다.
도 8 및 도 9는 본 발명의 제2 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
도 10 및 도 11은 본 발명의 제3 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
도 12 및 도 13은 본 발명의 제4 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
도 14는 본 발명의 제5 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
도 15 및 도 16은 본 발명에 따른 적층 칩 패키지의 제1 실시예를 도시한 단면도이다.
도 17 내지 도 19는 본 발명에 따른 적층 칩 패키지의 제2 실시예를 도시한 단면도이다.
도 20 및 도 21은 본 발명에 따른 적층 칩 패키지의 제3 실시예를 도시한 단면도이다.
도 22는 본 발명에 따른 적층 칩 패키지의 제4 실시예를 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
112: 제1 칩, 114, 124, 214, 224: 칩 패드, 116, 126: 입출력 버퍼, 120, 130: 내부 회로, 122: 제2 칩, 118, 128: 접속 패드, 142, 142a: 입출력용 재배선 칩 패드층, 148: 전원접지용 재배선 칩 패드층, 180: 봉지재, 182, 302, 404, 502: 관통 전극,
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 두 개의 칩이 적층된 적층 칩 및 이를 갖는 적층 칩 패키지에 관한 것이다.
반도체 집적 회로 소자, 예컨대 DRAM(dynamic random access memory)과 같은 반도체 메모리 소자의 발전 방향은 고속 동작을 위한 고속화와 소자 용량(제품 용량)을 증가시키는 고용량화로 대별될 수 있다. 고용량화를 달성하기 위한 한가지 방법으로 칩을 적층하는 칩 적층 방법이 활용되고 있다. 이러한 칩의 적층에 의한 용량 확장은 동일한 패키지 면적에 대해 소자 용량을 간단히 칩 수에 대응되는 배수로 증가시킬 수 있는 장점이 있다.
도 1은 종래 기술에 의한 적층 칩 패키지를 보여주는 단면도이다.
구체적으로, 종래 기술에 의한 적층 칩 패키지는 배선 기판(30)의 상부면(32)에 동일한 두 개의 칩(12, 22)이 접착층(38)을 매개로 적층되어 구성된다. 칩(12, 22)의 칩 패드(14, 24)와 배선 기판(30)의 배선 패드(16)는 본딩 와이어(36)에 의해 전기적으로 연결된다. 배선 기판(30)의 상부면(32)에 실장된 칩(12, 22)과 본딩 와이어(36)는 봉지재(40)에 의해 보호된다. 그리고, 배선 기판(30)의 하부면(34)에는 칩(12, 22)의 칩 패드(14, 24)와 내부 배선(28)에 의해 전기적으로 연결되는 외부 접속 단자(42)가 형성된다.
그런데, 종래의 적층 칩 패키지(10)는 하나의 외부 접속 단자(42)에 대한 입력 용량 로딩(input capacitive loading)이 단품 패키지(하나의 칩이 내장된 패키지)에 비하여 2배로 증가하는 문제점을 안고 있다. 즉, 종래의 적층 칩 패키지(10)는 하나의 외부 접속 단자(42)에 두 개의 칩 패드(14, 24)가 병렬로 연결되기 때문에 입력 용량 로딩이 단품 패키지에 비하여 2배로 증가하게 된다. 물론, 입력 용량 로딩의 증가는 적층된 칩의 수에 비례해서 증가하게 된다.
이렇게 입력 용량 로딩이 2배로 증가하게 되면, 종래의 적층 칩 패키지는 단 품 패키지에 비하여 동작 속도가 크게 떨어지게 된다. 특히, 종래의 적층 칩 패키지는 동작할 때 열적 문제로 인하여 하나의 칩만이 동작하고, 다른 하나는 대기 상태로 있기 때문에 하나의 외부 접속 단자(42)에 두 개의 칩 패드(14, 24)가 연결될 경우 입력 용량 로딩만 증가시켜 동작 속도만을 떨어뜨리게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 입력 용량 로딩을 감소시켜 단품 패키지와 비교하여 동일하거나 유사한 동작 속도를 유지하면서도 소자 용량을 증가시킬 수 있는 적층 칩을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 적층 칩을 이용한 적층 칩 패키지를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면(aspect)에 따른 적층 칩은 제1 칩과 제1 칩 상에 적층된 제2 칩을 구비한다. 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 활성면과 반대의 비활성면을 갖는 기판과, 활성면 내에 형성된 내부 회로와, 활성면 내에 형성되고 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드와, 입출력용 칩 패드와 입출력 버퍼를 경유하여 회로 배선으로 연결된 입출력용 접속 패드를 포함한다. 제1 칩은 활성면 내에서 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층을 포함하며, 제1 칩의 입출력용 접속 패드는 제2 칩의 입출력용 접속 패드와 전기적으로 연결된다.
입출력용 칩 패드는 기판의 중심 부분에 형성되어 있고, 재배선 칩 패드층은 기판의 에지 영역이나 스크라이브 영역으로 재배선된 재배선 칩 패드를 포함할 수 있다. 입출력용 재배선 칩 패드 아래의 기판 내에는 관통 전극이 형성되어 있을 수 있다.
제1 칩 및 제2 칩은 활성면이 서로 마주 보게 적층되어 있을 수 있다. 제1 칩의 입출력용 칩 패드와 이격되어 테스트 패드가 형성되어 있고, 테스트 패드 아래의 기판 내에는 외부 접속 단자와 연결되는 관통 전극이 형성되어 있을 수 있다.
제1 칩은 비활성면이 위로 향하게 하고, 제2 칩은 활성면이 아래로 향하게 하여 적층할 수도 있다. 이렇게 적층할 경우, 제1 칩의 입출력용 접속 패드 아래의 기판에는 제2 칩의 입출력용 접속 패드와 연결되는 관통 전극이 형성되어 있을 수 있다.
또한, 본 발명의 다른 예에 의한 적층 칩은 제1 칩과 제1 칩 상에 적층된 제2 칩을 구비한다. 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 활성면과 반대의 비활성면을 갖는 기판과, 활성면 내에 형성된 내부 회로와, 활성면 내에 형성되고 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드 및 내부 회로의 전원접지배선에 연결된 전원접지용 칩 패드와, 입출력용 칩 패드와 입출력용 버퍼를 경유하여 연결된 입출력용 접속 패드 및 전원접지용 칩 패드와 연결된 전원접지용 접속 패드를 포함한다.
제1 칩은 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층과, 전원접지용 칩 패드를 재배선하여 형성된 전원접지용 재배선 칩 패드층을 포함한다. 제1 칩의 입출력용 접속 패드는 제2 칩의 입출력용 접속 패드와 전기적으로 연결되고, 제1 칩의 전원접지용 접속 패드는 제2 칩의 전원접지용 접속 패드와 전기적으로 연결된다.
전원접지용 재배선 칩 패드층은 내부 회로의 전원접지배선 뿐만 아니라 전원접지용 접속 패드와 연결되어 있을 수 있다. 전원접지용 접속 패드는 기판의 중심 부분에 형성되어 있고, 전원접지용 재배선 칩 패드층은 기판의 에지 영역이나 스크라이브 영역에 재배선된 전원접지용 재배선 칩 패드를 포함할 수 있다. 입출력용 접속 패드는 기판의 중심 부분에 형성되어 있고, 입출력용 재배선 칩 패드층은 기판의 에지 영역이나 스크라이브 영역에 재배선된 입출력용 재배선 칩 패드를 포함할 수 있다.
상술한 다른 기술적 과제를 달성하기 위하여, 본 발명의 적층 칩 패키지는 제1 칩과 제1 칩 상에 적층된 제2 칩을 구비한다. 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 활성면과 반대의 비활성면을 갖는 기판과, 활성면 내에 형성된 내부 회로와, 활성면 내에 형성되고 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드와, 입출력용 칩 패드와 입출력 버퍼를 경유하여 회로 배선으로 연결된 입출력용 접속 패드를 포함한다. 제1 칩은 활성면 내에서 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층을 포함하며, 제1 칩의 입출력용 접속 패드는 제2 칩의 입출력용 접속 패드와 전기적으로 연결된다. 그리고, 본 발명의 적층칩 패키지는 제1 칩의 입출력용 재배선 칩 패드층와 외부 소자와 연결될 수 있는 외부 접속 단자를 포함한다.
본 발명에 따른 적층 칩 패키지에 있어서, 입출력용 재배선 칩 패드층은 와이어 본딩에 의하여 배선기판과 연결되고, 입출력용 재배선 칩 패드층은 배선 기판의 내부 배선을 통하여 외부 접속 단자와 연결되어 있을 수 있다. 또한, 본 발명에 따른 적층 칩 패키지에 있어서, 제1 칩의 에지 영역이나 스크라이브 영역의 입출력용 재배선 칩 패드층 아래에 관통 전극이 형성되고, 입출력용 재배선 칩 패드층은 관통 전극을 통하여 외부 접속 단자와 연결되어 있을 수 있다.
본 발명에 따른 적층 칩 패키지에 있어서, 제1 칩의 활성면 내에는 입출력용 칩 패드와 이격된 테스트 패드가 형성되어 있고, 테스트 패드 아래의 기판에는 외부 접속 단자와 연결되는 관통 전극이 형성되어 있을 수 있다. 또한, 본 발명에 따른 적층 칩 패키지에 있어서, 제1 칩은 비활성면이 위로 향하게 하고, 제2 칩은 활성면이 아래로 향하게 하여 적층하고, 제1 칩의 입출력용 접속 패드 아래의 기판에는 관통 전극이 형성되어 있을 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이다.
먼저, 본 발명에서 입력 용량 로딩을 감소시켜 단품 패키지와 비교하여 동일하거나 유사한 동작 속도를 유지하면서도 소자 용량을 증가시킬 수 있는 적층 칩의 회로도를 도 2에서 간단하게 설명한다. 도 2의 적층 칩의 회로도는 필요한 부분만을 개념적으로 도시한 것이다.
도 2는 본 발명에 의한 적층 칩을 개략적으로 보여주는 회로도이다.
도 2를 참조하면, 본 발명에 따른 적층 칩은 외부 접속 단자(164)와 연결되는 하나의 입출력 버퍼(116)를 통하여 두 개의 칩(112, 122)의 내부 회로(120, 130)가 연결되도록 구성되는 것을 특징으로 한다. 그 구성을 먼저 살펴보면, 본 발명에 따른 적층 칩은 두 개의 칩(112, 122), 칩 패드(114, 124), 접속 패드(118, 128)를 포함한다. 칩 패드(114, 124)는 패키지와의 본딩을 위해 형성된 패드로써, 패키지와의 연결 및 테스트 등의 목적을 위한 프로빙(probing)이 이루어질 수 있는 크기와 구조를 갖는 패드이다. 접속 패드(118, 128)는 패키지와 본딩이 되어 있지 않아 프로빙이 되지 않는 패드로써, 적층된 두 개의 칩들(112, 122)의 상호 연결을 위한 용도로 이용되는 패드이다.
칩(112, 122)은 칩(112, 122) 내에 형성된 회로 배선(117, 127)을 통하여 칩 패드(114, 124), 입출력 버퍼(116, 126), 접속 패드(118, 128) 및 내부 회로(120, 130) 순으로 연결되어 있다. 접속 패드(118, 128)가 입출력 버퍼(116)와 내부 회로(120, 130)를 연결하는 회로 배선(117, 127) 사이에 연결된다. 제1 칩(112) 및 제2 칩(122)의 접속 패드(118, 128)는 전기적 연결 수단(131)을 매개로 전기적으로 연결된다. 제1 칩(112)의 제1 칩 패드(114)가 외부 접속 단자(164)와 전기적으로 연결된다.
다음에, 본 발명의 적층 칩의 입출력 신호 흐름을 살펴본다. 입력 신호는 화살표로 표시한 바와 같이 외부 접속 단자(164)를 통하여 제1 칩(112)의 제1 칩 패드(114)로 입력된 후, 제1 칩(114)의 제1 입출력 버퍼(116)를 거쳐 제1 접속 패드(118) 또는 제2 접속 패드(128)를 통하여 제1 칩(112) 또는 제2 칩(122)의 내부 회로(120, 130)로 입력된다. 즉, 입력 신호는 제1 칩 패드(114), 제1 입출력 버퍼(116), 제1 접속 패드(118)를 통하여 제1 칩(112)의 제1 내부 회로(120)로 입력되거나, 제1 칩(112)의 제1 접속 패드(118), 전기적 연결 수단(131) 및 제2 칩(122)의 제2 접속 패드(128)를 거쳐 제2 칩(122)의 제2 내부 회로(130)로 입력된다.
출력 신호는 제1 내부 회로(120) 또는 제2 내부 회로(130)에서 제1 입출력 버퍼(116)로 출력된 후, 제1 칩 패드(114)를 거쳐 외부 접속 단자(164)로 출력된다. 즉, 제1 내부 회로(120)의 출력신호는 제1 입출력 버퍼(116), 제1 칩 패드(114)를 거쳐 외부 접속 단자(164)로 출력된다. 제2 내부 회로(130)의 출력 신호는 제2 접속 패드(128), 전기적 연결 수단(131), 제1 접속 패드(118)를 거쳐 제1 입출력 버퍼(116) 및 제1 칩 패드(114)를 통하여 외부 접속 단자(164)로 출력된다. 제2 칩(122)의 제2 칩 패드(124)와 제2 입출력 버퍼(126)는 적층 패키지의 패키징이 완료된 후에는 입출력 단자로 사용되지 않는다.
이와 같이 구성되는 본 발명의 적층 칩은 외부 접속 단자(164)에서 바라보는 입력 용량 로딩을 단층 칩(칩이 하나 내장된 경우) 수준으로 낮출 수 있기 때문에, 단층 칩과 비교하여 동작 속도를 동일하거나 유사하게 하면서도 소자 용량을 두 배로 증가시킬 수 있다.
이하에서는 본 발명의 적층 칩의 회로도를 구현한 적층 칩의 구조를 설명한다. 아래 설명된 적층 칩의 구조는 적층 패키지를 만들 때 최적 형태로 구성하기 위한 것이다. 하기의 적층 칩의 구조는 하부에 마련되는 제1 칩(112) 및 제1 칩(112) 상에 적층되는 제2 칩(122)을 포함한다.
본 발명의 제1 칩(112)의 칩 패드(114, 또는 도 8 이하의 214)는 웨이퍼 레벨 재배선으로 스크라이브 영역(scribe region 또는 scribe lane)이나 에지(edge) 영역으로 재배선 칩 패드(140)를 형성하거나, 재배선 칩 패드(140) 하부에 패키지를 위한 관통 전극(도 10 및 도 11의 302)을 형성한다. 또한, 하기의 적층 칩의 구조는 제1 칩(112)의 패드(114, 214)를 이용하지 않고 테스트 패드(도 12 및 도 13의 402)에 관통 전극(도 12 및 도 13의 404)을 형성하여 후의 패키지 공정에서 외부 접속 단자(164)와 연결할 수 있게 한다. 또한, 하기 적층 칩의 구조는 회로가 형성되는 제1 칩(112)의 활성면(111a)과 제2 칩(122)의 활성면(121a)을 서로 마주보게 적층하거나, 필요에 따라서는 제1 칩(112)의 활성면(111a)을 상부(위로)로 향하게 하고, 제2 칩(122)의 활성면(121a)을 하부로 향하게 하여 적층할 수도 있다.
그리고, 본 발명의 적층 칩은 제1 칩(112)의 칩 패드(114, 214)의 다양한 구성예와 별도로 다양하게 전원접지용 칩 패드(도 5의 114c)도 구성할 수 있다. 본 발명의 적층 칩의 제1 칩(112)의 전원접지용 칩 패드(114c)도 전원접지용 접속 패드(118c)를 통하여 에지 영역이나 스크라이브 영역으로 재배선하여 전원접지용 재배선 칩 패드(도 5의 146)를 구성할 수 있다. 이하의 도면들에서 동일한 참조번호는 동일한 부재를 나타낸다.
적층 칩에 관한 제1 실시예
도 3 및 도 4는 본 발명의 제1 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이고, 도 5는 도 3 및 도 4의 제1 칩을 설명하기 위한 보여주는 평면도이다. 도 3 및 도 4에서는 단면도의 편의상 제1 칩(112)의 활성면(111a)에 칩 패드(114) 및 접속 패드(118)를 모두다 도시하였지만, 기판(111) 상에서 칩 패드(114)나 접속 패드(118)의 배열에 따라 하나만 도시될 수도 있다.
구체적으로, 본 발명의 제1 실시예에 따른 적층 칩은 도 3 및 도 4에 도시한 바와 같이 회로가 형성되는 활성면(111a, 121a)이 서로 마주보게 적층된 이중칩 구조이다. 적층 칩은 기판(111, 121), 예컨대 실리콘 기판에 형성된 칩(112, 122)이 적층되어 구성되며, 칩(112, 122)의 활성면(111a, 121a)의 반대면은 회로가 형성되지 않는 비활성면(111b, 121b)이다. 칩(112, 122)의 활성면(111a, 121a)에는 접속 패드(118, 128)가 형성되어 있으며, 접속 패드(118, 128)는 제1 금속 범프(132)와 같은 전기적 연결 수단(도 1의 131)을 매개로 전기적으로 연결된다. 제1 칩(112) 및 제2 칩(122) 사이에는 제2 금속 범프(125)가 설치될 수 있다. 제2 금속 범프(125)는 필요에 따라 전원접지용 범프나, 제1 칩(112) 및 제2 칩(122) 사이를 양호하게 지지하도록 하는 더미용 범프로 이용할 수 있다.
적층된 칩들(112, 122) 사이로 충진된 충진층(134)에 의해 제1 금속 범프(132) 및 제2 금속 범프(125)는 보호된다. 적층된 칩들(112, 122)을 외부 접속 단자(도 2의 164)와 연결할 수 있도록 제1 칩(112)의 칩 패드(114)에는 웨이퍼 레벨 재배선 공정에 의해 입출력용 재배선 칩 패드층(142)이 형성되어 있고, 접속 패드(118)에는 웨이퍼 레벨 재배선 공정에 의해 전원접지용 재배선 칩 패드층(148)이 형성되어 있다. 입출력용 재배선 칩 패드층(142) 및 전원접지용 재배선 칩 패드층(148)은 칩의 중심부분에 형성된 입출력용 칩 패드(114) 및 접속 패드(118 또는 접속 패드에 전기적으로 연결된 전원접지용 칩 패드)를 에지 영역이나 스크라이브 영역으로 이동시킨다. 이렇게 입출력용 칩 패드(114) 및 접속 패드(118 또는 전원접지용 칩 패드)를 이동시킬 경우 다양한 형태로 적층 칩 패키지를 용이하게 구성할 수 있다. 웨이퍼 레벨 재배선 공정에 관하여는 후에 보다 상세하게 설명한다.
적층 칩은 활성면(111a, 121a)이 서로 마주보게 적층된 제1 칩(112)과 제2 칩(122)으로 이루어진다. 본 발명에서는 제1 칩(112)에 입출력용 재배선 칩 패드층(142) 및 전원접지용 재배선 칩 패드층(148)이 형성되어 있기 때문에 제1 칩(112)을 중심으로 보다 상세하게 설명한다. 다만, 제2 칩(122)에서는 제1 칩(112)의 접속 패드(118)에 대응되게 제2 접속 패드(128)가 형성되어 있다. 또한, 제2 칩(122) 상에도 전원접지용 재배선 칩 패드층(도시되지 않음, 제1칩의 148에 해당됨)은 형성될 수 있다.
그리고, 제1 칩(112)은 기판(111)의 활성면(111a)에 제1 칩 패드(114)와 제1 접속 패드(118)가 형성된다. 제1 칩 패드(114)는 기판(111)의 내부에 형성된 집적 회로들과 전기적으로 연결되며, 전기전도성이 양호한 알루미늄, 구리 등으로 형성된다.
도 5를 참조하면, 제1 칩 패드(114)는 입출력용 칩 패드(114a, 114b)와 전원접지용 칩 패드(114c)를 포함한다. 입출력용 칩 패드(114a, 114b)는 속도가 빨라 저 입력 용량 로딩이 매우 중요한 입출력용 고속 칩 패드(114a)와 입력 용량 로딩의 증가가 크게 문제되지 않는 입출력용 저속 칩 패드(114b)를 포함한다. 이에 따라, 입출력용 칩 패드(114)중 고속 칩 패드(114a)만 제1 입출력 버퍼(116)를 매개로 회로 배선(117)을 통하여 제1 내부 회로(120)와 연결될 수 있다.
제1 칩 패드(114)에는 적층된 칩을 외부 접속 단자(도 2의 164)와 연결할 수 있도록 웨이퍼 레벨 재배선 공정에 의해 입출력용 재배선 칩 패드층(142)이 형성되어 있다. 입출력용 재배선 칩 패드층(142)은 입출력용 재배선 칩층(138)과 입출력용 재배선 칩 패드(140)로 이루어진다. 입출력용 재배선 칩 패드층(142)중에서 특히 고속 칩 패드(114a)와 연결된 것은 도 3 및 도 4와 같이 입출력용 제1 칩 패드(114a 및 114b)의 한쪽으로만 형성하는 것이 바람직하다.
제1 접속 패드(118)는 입출력용 칩 패드(114a, 114b)와 전기적으로 연결되는 입출력용 접속 패드(118a, 118b)와, 전원접지용 칩 패드(114c)에 연결되는 전원접지용 접속 패드(118c)를 포함한다. 입출력용 접속 패드(118a)는 제1 입출력 버퍼(116)와 제1 내부 회로(120) 사이의 회로 배선(117)에 연결되어 형성된다. 입출력용 접속 패드(118a, 118b)는 입출력용 고속 칩 패드(114a)에 연결되는 입출력용 고속 접속 패드(118a)와 입출력용 저속 칩 패드(114b)에 연결되는 입출력용 저속 접속 패드(118b)로 이루어질 수 있다. 전원접지용 접속 패드(118c)는 입출력용 접속 패드(118a, 118b)들과 동일하게 배열될 수 있도록 활성면(111a)에 형성된다.
전원접지용 접속 패드(118c)에는 웨이퍼 레벨 재배선 공정 의해 마련되는 전원접지용 재배선 칩 패드층(148)과 연결되어 있다. 전원접지용 재배선 칩 패드층(148)은 전원접지용 재배선 칩층(144)과 전원접지용 재배선 칩 패드(146)로 이루어진다. 전원접지용 재배선 칩 패드층(148)은 도 5와 같이 전원접지용 접속 패드(118c)의 양측으로 형성할 수도 있고, 도 3 및 도 4에 표시한 바와 같이 어느 한쪽으로만 형성할 수도 있다.
다시 도 3 및 도 4를 참조하면, 제1 칩 패드(114)는 활성면(111a), 즉 기판(111)의 중심 부분에 일 열로 배열되기 때문에 제1 접속 패드(118)는 제1 칩 패드(114)에서 이격되어 형성된다. 따라서, 제1 칩(112) 위에 적층되는 제2 칩(122)은 기판(111) 중심에서 도 3에 도시한 바와 같이 약간 비겨진 오프셋 형태로 적층될 수 있다. 이때, 오프셋되는 정도가 클 경우 적층 칩의 면적이 커지기 때문에 오프셋 정도는 작을수록 좋으며 100㎛ 내외로 형성될 수 있다. 이런 이유로 제1 접속 패드(118)는 제1 칩 패드(114)에 근접하게 형성하는 것이 바람직하다.
그리고, 도 4에 도시한 바와 같이 제1 칩 패드(114)가 기판(111)의 중심 부분에서 적층시 야기되는 오프셋만큼 이격되어 일 열로 형성되고, 접속 패드(118)를 기판(111)의 중심 부분에 형성될 경우 제1 칩(112) 및 제2 칩(122)은 기판(111)의 중심에서 오프셋 없이 적층될 수 있다.
제1 칩(112) 및 제2 칩(122)에서 서로 대응되는 제1 접속 패드(118) 및 제2 접속 패드(128)는 제1 금속 범프(132)를 매개로 연결된다. 제1 금속 범프(132)는 솔더 범프, 금 범프 또는 니켈 범프가 사용될 수 있다. 본 발명의 적층 칩은 활성면(111a, 121a)이 서로 마주보게 칩이 적층되기 때문에 제1 접속 패드(118)와 제2 접속 패드(128) 사이의 거리를 최대한 짧게 형성할 수 있다. 제1 칩(112)과 제2 칩(122)의 사이에 개재되어 제1 금속 범프(132)를 보호하는 충진층(134)이 형성되어 있다. 충진층(134)으로는 에폭시 또는 실리콘 계열을 수지가 사용될 수 있다. 제1 실시예에서는 전기적 연결 수단(131)으로 제1 금속 범프(132)를 이용하였지만 이방 전도성 필름이 사용될 수 있다. 이방 전도성 필름을 사용하는 경우 별도의 충진층을 형성하는 공정을 생략할 수 있다.
도 6 및 도 7은 도 3 및 도 4의 재배선 칩 패드층 및 전원접지용 칩 패드층을 보여주는 단면도이다.
구체적으로, 도 6을 참조하여 입출력용 칩 패드(114a)를 웨이퍼 레벨 재배선 공정에 의해 입출력용 재배선 칩 패드층(142)과 연결하는 과정을 설명한다. 입출력 버퍼(116)와 제1 내부 회로(120)를 연결하는 회로 배선(117)에 연결된 매개 패드(150)가 활성면(111a)에 형성되어 있다. 매개 패드(150)는 입출력 버퍼(116)를 경유하여 활성면(111a)에 형성된 입출력용 칩 패드(114a)와 연결된다. 매개 패드(150) 및 입출력용 칩 패드(114)를 제외한 활성면은 보호층(152)으로 덮여 보호된다.
매개 패드(150) 및 입출력용 칩 패드(114a)를 제외한 보호층(152)을 덮도록 제1 절연층(154)이 형성된다. 매개 패드(150) 및 입출력용 칩 패드(114a)를 포함한 제1 절연층(154)의 상부에 재배선 접속 패드층(155) 및 재배선 칩층(138)이 서로 이격되어 형성되고, 재배선 접속 패드층(155) 및 재배선 칩층(138)을 보호하는 제2 절연층(157)이 형성되어 있다. 재배선 접속 패드층(155) 및 재배선 칩층(138) 상에 형성된 제2 절연층(157)에는 개방부(156, 158)를 형성하여 입출력용 접속 패드(118a) 및 입출력용 재배선 칩 패드(140)를 동시에 형성한다. 이렇게 하여, 입출력용 칩 패드(114a)는 웨이퍼 레벨 재배선 공정에 의해 재배선 칩 패드층(142)과 연결되어 칩의 에지 영역이나 스크라이브 영역으로 이동된다.
도 7을 참조하여, 전원접지용 칩 패드(114c)를 웨이퍼 레벨 재배선 공정에 의해 전원접지용 재배선 칩 패드층(148)과 연결하는 과정을 설명한다. 전원접지용 칩 패드(114c)는 재배선으로 형성된 전원접지용 재배선 칩층(144)과 직접 연결된다. 전원접지용 재배선 칩층(144)은 내부 회로의 전원접지 배선에 연결되어 활성면(11a) 위에 형성된 연결 패드(160)에 연결될 수 있다. 전원접지용 재배선 칩층(144) 상에는 제2 절연층(157)이 형성되어 있고, 제2 절연층(157) 상에는 개방부(156, 158)를 형성하여 전원접지용 접속 패드(118c) 및 전원접지용 재배선 칩 패드(146)를 동시에 형성한다. 전원접지용 재배선 칩층(144)은 안정적인 전원 공급 및 접지를 이룰 수 있도록 다른 재배선층에 비해서 넓게 형성된다. 예컨대, 전원접지용 재배선 칩층(144)은 구불구불한 길이나 나선형태로 형성될 수 있다.
적층 칩에 관한 제2 실시예
도 8 및 도 9는 본 발명의 제2 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
구체적으로, 본 발명의 제2 실시예에 따른 적층 칩은 제1 칩 패드(214) 및 제2 칩 패드(224)가 제1 실시예의 도 3 및 도 4의 칩 패드(114, 124)와 비교하여 접속 패드(118) 양측으로 2열로 배치된 것을 제외하고는 동일하다. 다시 말해, 본 발명의 제2 실시예에 따른 적층 칩은 제1 칩(112)의 제1 칩 패드(214)가 제1 실시예의 제1 칩 패드(114)에 대응되나, 2열로 형성된 것을 제외하고는 동일하다.
본 발명의 제2 실시예에 따른 적층 칩도 칩(112, 122)의 활성면(111a, 121a)이 서로 마주보게 적층된 제1 칩(112)과 제2 칩(122)으로 이루어진다. 제1 칩(112)과 제2 칩(122)은 칩 패드(214, 224) 및 접속 패드(118, 128)를 동일하게 구비하기 때문에, 제1 칩(112)을 기준으로 설명한다.
제1 칩(112)의 활성면(111a)의 중심 부분에 2열로 칩 패드(214)가 형성되어 있다. 칩 패드(214) 사이에는 접속 패드(118)가 형성되어 있다. 접속 패드(118)는 칩 패드(214)가 2열로 형성되기 때문에 그 중앙에 접속 패드(118)가 형성된다. 접속 패드(118)는 기판(111) 전체적으로 볼 때 중심에 형성할 수 있다. 그리고, 칩 패드(214)에는 제1 실시예의 재배선 칩 패드층(142)과 동일하게 웨이퍼 레벨 재배선에 의해 재배선 칩 패드층(142a)과 연결된다.
재배선 칩 패드층(142a)에 의하여 중심 부분에 형성된 칩 패드(214)를 에지 영역이나 스크라이브 영역으로 이동시킬 수 있다. 도 8에서, 제1 칩(112)의 양측에 금속 범프(202)가 형성되어 있다. 금속 범프(202)는 필요에 따라서 전원접지용 범프나 제1 칩(112) 및 제2 칩(122)을 양호하게 지지하도록 더미용 범프로 이용할 수 있다.
도 9에서는, 적층 칩 구조에서 제1 칩(112) 및 제2 칩(122)이 모두 공유되지 않는 칩 패드(214, 224)를 가질 경우를 설명한 것이다. 이럴 경우 도 8과 같이 접속 패드(128)가 필요하지 않으며, 제1 칩에 형성된 재배선 칩 패드층(142a)과 제2 칩(122)에 형성된 재배선 칩 패드층(142c)을 금속 범프(202a)를 이용하여 연결할 수도 있다. 결과적으로, 본 발명은 재배선 칩 패드층(142a)을 이용하여 다양하게 패드 구조가 제공될 수 있다.
적층 칩에 관한 제3 실시예
도 10 및 도 11은 본 발명의 제3 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
구체적으로, 본 발명의 제3 실시예에 따른 적층 칩은 제1 칩(112)의 재배선 칩 패드층(142a)의 하부에 관통전극(302)을 형성한 것을 제외하고는 제1 실시예 및 제2 실시예와 동일하다. 본 발명의 제3 실시예에 따른 적층 칩도 칩(112, 122)의 활성면(111a, 121a)이 서로 마주보게 적층된 제1 칩(112)과 제2 칩(122)으로 이루어진다. 제1 칩(112)과 제2 칩(122)은 칩 패드(214, 224) 및 접속 패드(118, 128)를 동일하게 구비한다. 앞서 설명한 바와 같이 제1 칩 패드(214)에는 제1 실시예와 동일하게 웨이퍼 레벨 재배선에 의해 재배선 칩 패드층(142a)이 연결되어 있다. 재배선 칩 패드층(142a)에 의하여 중심 부분에 형성된 칩 패드(214)를 에지 영역이나 스크라이브 영역으로 이동시킬 수 있다.
더하여, 도 10 및 도 11에서는 재배선 칩 패드층(142a)의 하부에 관통전극(302)이 형성되어 있다. 관통 전극(302)은 패키지로 제조될 때 외부 접속 단자와 연결되게 된다. 관통 전극(302)을 구비할 경우, 제1 칩(112)을 구성하는 제1 기판(111)의 두께를 제2 기판(121)보다 얇게 하는 것이 유리하다. 또한, 도 11에서는, 제1 칩(112)의 비활성면에도 배선층(143)이 형성되어 있다. 비활성면에 형성된 배선층(143)은 패키지로 제조될 때 외부 접속 단자(164)와 용이하게 연결하는데 이용될 수 있다.
적층 칩에 관한 제4 실시예
도 12 및 도 13은 본 발명의 제4 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
구체적으로, 본 발명의 제4 실시예에 따른 적층 칩은 제1 칩의 에지 부분에 관통전극(302)을 형성하지 않고 제1 칩(112)의 테스트 패드(402)에 관통 전극(404)을 형성한 것을 제외하고는 제3 실시예와 동일하다. 보다 상세하게, 본 발명의 제4 실시예에 따른 적층 칩도 칩(112, 122)의 활성면(111a, 121a)이 서로 마주보게 적층된 제1 칩(112)과 제2 칩(122)으로 이루어진다. 제1 칩(112)과 제2 칩(122)은 칩 패드(214, 224) 및 접속 패드(118, 128)를 동일하게 구비한다.
앞서 설명한 바와 같이 제1 칩 패드(214)는 제1 실시예와 동일하게 웨이퍼 레벨 재배선에 의해 재배선 칩 패드층(142a)과 연결되어 있다. 그런데, 본 발명의 제4 실시예에 의한 적층 칩은 제1 칩(112)과 외부 접속 단자(164)와의 연결을 칩 패드(214) 근처에 위치하는 테스트 패드(402)를 이용하여 연결한다. 테스트 패드(402)는 웨이퍼 레벨 공정의 테스트를 위한 패드, 예컨대 EDS 패드로써 패키징후에는 사용하지 않는 패드이다. 따라서, 본 발명의 제4 실시예에서는 테스트 패드(402) 및 관통 전극(404)을 이용하여 제1 칩(112)과 외부 접속 단자(164)를 용이하게 연결할 수 있다. 관통 전극(404)을 구비할 경우, 제1 칩(112)을 구성하는 제1 기판(111)의 두께를 제2 기판(121)보다 얇게 하는 것이 유리하다.
그리고, 도 13은 앞서의 도 11과 같이 제1 칩(112)의 비활성면(111b)에도 배선층(143)이 형성되어 있다. 비활성면에 형성된 배선층(143)은 패키지로 제조될 때 외부 접속 단자와 용이하게 연결하는데 이용될 수 있다.
적층 칩에 관한 제5 실시예
도 14는 본 발명의 제5 실시예에 따른 적층 칩을 개략적으로 보여주는 단면도이다.
구체적으로, 본 발명의 제5 실시예에 따른 적층 칩은 제1 칩(112)의 비활성면(111b)이 상부로 향하고, 제2 칩(122)의 활성면(121a)이 아래로 향하면서 적층되면서 관통 전극(502)이 제1 칩의 접속 패드(118) 아래의 기판(111)에 형성된 것을 제외하고는 제3 실시예와 동일하다.
보다 상세하게, 본 발명의 제5 실시예에 따른 적층 칩은 제1 칩(112)과 제2 칩(122)으로 이루어진다. 제1 칩(112)과 제2 칩(122)은 칩 패드(214, 224) 및 접속 패드(118, 128)를 동일하게 구비한다. 본 발명의 제5 실시예에 따른 적층 칩은 제1 칩(112)과 제2 칩(122)의 활성면(111a, 121a)이 마주보게 적층하지 않게 구성한다.
이렇게 제1 칩(112)과 제2 칩(122)의 활성면이 마주보게 적층하지 않게 되면, 제1 칩(112)의 접속 패드(118) 아래에 관통 전극(502)을 더 형성할 필요가 있게 된다. 관통 전극(502)을 구비할 경우, 제1 칩(112)을 구성하는 제1 기판(111)의 두께를 제2 기판(121)보다 얇게 하는 것이 유리하다. 결과적으로, 본 발명의 제5 실시예에 따른 적층 칩은 제1 접속 패드(118)를 관통 전극(502) 및 금속 범프(132)를 통하여 제2 접속 패드(128)와 연결된다.
이상의 적층 칩의 실시예에서 본 바와 같이, 칩 패드를 웨이퍼 레벨 재배선에 의하여 재배선 칩 패드층과 연결할 경우 다양한 구성의 적층 칩을 얻을 수 있다. 이하에서는, 앞서의 적층 칩을 이용한 적층 칩 패키지의 다양한 구성예를 설명한다. 물론, 이하에서 설명하는 적층 칩 패키지는 당업자가 다양하게 변경할 수 있으나, 칩 패드를 웨이퍼 레벨 재배선에 의해 재배선 칩 패드층으로 형성하고, 이를 외부 접속 단자와 연결하는 어떠한 형태의 적층 칩 패키지도 본 발명에 포함된다.
적층 칩 패키지에 관한 제1 실시예
도 15 및 도 16은 본 발명에 따른 적층 칩 패키지의 제1 실시예를 도시한 단 면도이다.
구체적으로, 도 15 및 도 16은 도 3의 적층 칩을 이용한 패키지를 나타낸다. 다만, 도 16에서는 도 3의 재배선 칩 패드층(142)의 하부의 기판(111)에 외부 접속 단자(164)를 연결하기 위한 관통 전극(182)이 형성되어 있다. 도 15 및 도 16은 적층 칩이 배선 기판(170)의 상부면(171a)에 와이어 본딩(도 15의 172)이나 관통 전극(도 16의 182)을 이용하여 본딩되고, 배선 기판(170)의 하부면(171b)에 볼 형태의 외부 접속 단자(164)가 형성된 볼 그리드 어레이(Ball Grid Array, BGA) 형태의 적층 칩 패키지이다.
적층 칩은 배선 기판(170)의 상부면에 충진층(174)을 매개로 적층된다. 충진층(174)은 배선 기판의 상부면(171a)과 제1 칩(112)의 배면 사이에 형성된다. 적층 칩이 안정적으로 배선 기판(170)의 상부면(171a)에 실장될 수 있도록 제1 칩(112)과 배선 기판(140)의 상부면 사이에 스페이서(176)를 개재할 수 있다. 충진층(174)나 스페이서(176)는 필요에 따라 형성하지 않을 수 도 있다.
배선 기판(170)은 인쇄 회로 기판, 테이프 배선 기판, 세라믹 배선 기판, 실리콘 배선 기판, 리드 프레임 등이 사용될 수 있다. 배선 기판(170)의 상부면(171a)에 실장된 적층 칩은 배선 기판(170)의 상부면을 봉합하는 봉지재(180), 예컨대 수지 봉지재에 의해 외부 환경으로부터 보호된다. 외부 접속 단자(164)는 배선 기판(170)의 하부면(171b)에 형성된다. 외부 접속 단자(164)는 주로 솔더볼이 이용될 수 있다. 외부 접속 단자(164)는 배선기판(170)의 내부 배선(175)을 통하여 배선 패드(178)나 접속 범프(177)와 연결되고, 배선 패드(178)나 접속 범프(177)는 각각 본딩 와이어(172)나 관통 전극(182)에 의해 제1 칩(112)의 입출력용 재배선 칩 패드층(142)이나 전원접지용 재배선 칩 패드층(148)과 연결된다.
이상과 같은 적층 칩 패키지에서, 제1 칩(112)의 제1 접속 패드(118)와 제2 칩(122)의 제2 접속 패드(128)가 금속 범프(132)에 의해 전기적으로 연결되고, 제1 칩(112)의 제1 칩 패드(114)와 웨이퍼 레벨 재배선에 의해 연결된 재배선 칩 패드층(142)이 외부 접속 단자(164)와 전기적으로 연결된다. 따라서, 앞서 설명한 바와 같이 입력 신호는 외부 접속 단자(164)를 통하여 제1 칩(112)의 제1 칩 패드(114)로 입력된 후, 제1 칩(112)의 입출력 버퍼(116)를 거쳐 연결된 제1 및 제2 접속 패드(118, 128)를 통하여 제1 칩(112) 또는 제2 칩(122)의 내부 회로(120, 130)와 연결되어 입력된다. 이로 인해, 외부 접속 단자(164)에서 바라보는 적층 칩 패키지의 입력 용량 로딩을 단품 패키지에 수준으로 낮출 수 있어 단품 패키지와 동일하거나 유사한 속도를 유지하면서 용량을 두 배로 증가시킬 수 있다.
적층 칩 패키지에 관한 제2 실시예
도 17 내지 도 19는 본 발명에 따른 적층 칩 패키지의 제2 실시예를 도시한 단면도이다.
구체적으로, 도 17 내지 도 19는 도 8, 도 10 및 도 11의 적층 칩을 이용한 적층 칩 패키지를 나타낸다. 도 17 및 도 18의 적층 칩 패키지는 도 15 및 도 16과 비교하여 칩 패드가 접속 패드의 양측에 형성된 것을 제외하고는 도 15 및 도 16의 적층 칩 패키지와 동일하다. 도 17 및 도 18은 적층 칩이 배선 기판(170)의 상부 면(171a)에 와이어 본딩(172)이나 관통 전극(302)을 이용하여 본딩되고, 배선 기판(170)의 하부면(171b)에 볼 형태의 외부 접속 단자(164)가 형성된 볼 그리드 어레이 형태의 적층 칩 패키지이다. 도 17 및 도 18에서, 외부 접속 단자(164)는 배선기판(170)의 내부 배선(175)을 통하여 와이어 본딩(172)나 접속 범프(177)에 연결된다.
도 19는 도 11의 적층 칩을 이용한 패키지로써 도 17 및 도 18과 달리 배선 기판(170)을 사용하지 않고 제1 칩(111)의 비활성면(배면, 111b)에 바로 볼 형태의 외부 접속 단자(164)가 형성된 웨이퍼 레벨 패키지(wafer level package, WLP)이다. 도 19의 웨이퍼 레벨 패키지를 구현할 경우에는 앞서 설명한 바와 같이 제1 칩(112)의 비활성면에 배선층(143)을 형성하는 것이 바람직하다.
적층 칩 패키지에 관한 제3 실시예
도 20 및 도 21은 본 발명에 따른 적층 칩 패키지의 제3 실시예를 도시한 단면도이다.
구체적으로, 도 20 및 도 21은 각각 도 12 및 도 13의 적층 칩을 이용한 적층 칩 패키지를 나타낸다. 도 20 및 도 21의 적층 칩 패키지는 관통 전극(404)이 테스트 패드(402) 아래에 형성된 것을 제외하고는 도 18 및 도 19의 적층 칩 패키지와 동일하다. 즉, 도 20 및 도 21의 적층 칩 패키지는 관통전극(404)이 제1 칩의 스크라이브 영역이나 에지 영역에 형성되지 않는다. 도 20은 적층 칩이 배선 기판(170)의 상부면(171a)에 관통 전극(404) 및 접속 패드(177)를 이용하여 본딩되고, 배선 기판(170)의 하부면(171b)에 볼 형태의 외부 접속 단자(164)가 형성된 볼 그리드 어레이 형태의 적층 칩 패키지이다. 도 20에서, 외부 접속 단자(164)는 배선기판(170)의 내부 배선(175)을 통하여 접속 범프(177)에 연결된다.
그리고, 도 21은 도 13의 적층 칩을 이용한 패키지로써 도 20과 달리 배선 기판(170)을 사용하지 않고 제1 칩(111)의 비활성면(배면, 111b)에 바로 볼 형태의 외부 접속 단자(164)가 형성된 웨이퍼 레벨 패키지이다. 도 21의 웨이퍼 레벨 패키지를 구현할 경우에는 앞서 설명한 바와 같이 제1 칩(112)의 비활성면에 배선층(143)을 형성하는 것이 바람직하다.
적층 칩 패키지에 관한 제4 실시예
도 22는 본 발명에 따른 적층 칩 패키지의 제4 실시예를 도시한 단면도이다.
구체적으로, 도 22는 도 14의 적층 칩을 이용한 적층 칩 패키지를 나타낸다. 도 22의 적층 칩 패키지는 배선 기판(170) 상에 제1 칩(112)의 비활성면(111b)이 상부로 향하고, 제2 칩(122)의 활성면(121a)이 아래로 향하면서 적층되고, 제1 접속 패드(118) 아래의 기판(111)에 관통 전극(502)이 형성된 것을 제외하고는 도 18과 동일하다.
도 22는 적층 칩이 배선 기판(170)의 상부면(171a)에 접속 범프(177)를 이용하여 본딩되고, 배선 기판(170)의 하부면(171b)에 볼 형태의 외부 접속 단자(164)가 형성된 볼 그리드 어레이 형태의 적층 칩 패키지이다. 특히, 적층 칩은 제1 칩(112)과 제2 칩(122)의 활성면이 마주보게 적층하지 않게 구성한다. 제1 칩(112)의 접속 패드(118) 아래에 관통 전극(502)을 더 형성하여 금속 범프(132)를 통하여 제2 접속 패드(128)와 연결한다. 그리고, 외부 접속 단자(164)는 배선기판(170)의 내부 배선(175)을 통하여 접속 범프(177)에 연결된다.
아울러, 도 22에 대해서도, 도 21과 같이 배선 기판(170)을 사용하지 않고 제1 칩(111)의 비활성면(배면, 111b)에 바로 볼 형태의 외부 접속 단자(164)가 형성된 웨이퍼 레벨 패키지를 형성할 수 도 있다.
상술한 바와 같이 본 발명명의 적층 칩은 제1 칩과 제2 칩을 연결하는 접속 패드를 구비하여 하나의 외부 접속 단자에 한 개의 칩 패드가 연결되어 외부 접속 단자에서 바라보는 입력 용량 로딩을 단층 칩 수준으로 낮출 수 있기 때문에, 단층 칩과 비교하여 동작 속도를 동일하거나 유사하게 하면서도 소자 용량을 두 배로 증가시킬 수 있다.
또한, 본 발명의 적층 칩은 칩 패드를 웨이퍼 레벨 재배선으로 스크라이브 영역이나 에지 영역으로 재배선 칩 패드를 이동한다. 이렇게 재배선 칩 패드를 형성할 경우 다양하게 적층 칩을 구현할 수 있다.
또한, 본 발명은 칩 패드를 웨이퍼 레벨 재배선에 의하여 재배선 칩 패드층과 연결하고, 재배선 칩 패드층을 외부 접속 단자와 연결하여 다양한 형태의 적층 칩 패키지를 구현할 수 있다.

Claims (20)

  1. 제1 칩과 상기 제1 칩 상에 적층된 제2 칩을 구비하는 적층 칩에 있어서,
    상기 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 상기 활성면과 반대의 비활성면을 갖는 기판과, 상기 활성면 내에 형성된 내부 회로와, 상기 활성면 내에 형성되고 상기 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드와, 상기 입출력용 칩 패드와 상기 입출력용 버퍼를 경유하여 회로 배선으로 연결된 입출력용 접속 패드를 포함하며,
    상기 제1 칩은 상기 활성면 내에서 상기 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층을 포함하며, 상기 제1 칩의 입출력용 접속 패드는 상기 제2 칩의 입출력용 접속 패드와 전기적으로 연결되는 것을 특징으로 하는 적층 칩.
  2. 제1항에 있어서, 상기 입출력용 칩 패드는 상기 기판의 중심 부분에 형성되어 있고, 상기 재배선 칩 패드층은 상기 기판의 에지 영역이나 스크라이브 영역으로 재배선된 재배선 칩 패드를 포함하는 것을 특징으로 하는 적층 칩.
  3. 제2항에 있어서, 상기 입출력용 재배선 칩 패드 아래의 기판 내에는 관통 전극이 형성되어 있는 것을 특징으로 하는 적층 칩.
  4. 제1항에 있어서, 상기 제1 칩 및 제2 칩은 상기 활성면이 서로 마주 보게 적층되어 있는 것을 특징으로 하는 적층 칩.
  5. 제4항에 있어서, 상기 입출력용 칩 패드는 상기 기판의 중심 부분에 일 열로 형성되고, 상기 입출력용 접속 패드는 상기 입출력용 칩 패드와 이격되어 형성될 경우 상기 제1 칩 및 제2 칩은 상기 기판의 중심에서 비겨진 오프셋 형태로 적층되어 있는 것을 특징으로 하는 적층 칩.
  6. 제4항에 있어서, 상기 입출력용 칩 패드는 상기 기판의 중심 부분에서 적층시 오프셋만큼 이격되어 일 열로 형성되고, 상기 입출력용 접속 패드는 상기 기판의 중심 부분에 형성될 경우 상기 제1 칩 및 제2 칩은 상기 기판의 중심에서 오프셋 없이 적층되어 있는 것을 특징으로 하는 적층 칩.
  7. 제4항에 있어서, 상기 입출력용 칩 패드는 상기 기판의 중심 부분에 일 열로 형성된 복수개로 형성되고, 상기 제1 칩 및 제2 칩을 적층하면 상기 입출력용 접속 패드는 입출력용 칩 패드들 사이에 형성되어 있는 것을 특징으로 하는 적층 칩.
  8. 제4항에 있어서, 상기 입출력용 칩 패드는 상기 기판의 중심 부분에 두 열로 형성된 복수개로 구성되고, 상기 입출력용 접속 패드는 상기 입출력용 칩 패드들의 두 열 사이에 형성되어 있는 것을 특징으로 하는 적층 칩.
  9. 제1항에 있어서, 상기 제1 칩의 입출력용 칩 패드와 이격되어 테스트 패드가 형성되어 있고, 상기 테스트 패드 아래의 기판 내에는 관통 전극이 형성되어 있는 것을 특징으로 하는 적층 칩.
  10. 제1항에 있어서, 상기 제1 칩은 상기 비활성면이 위로 향하게 하고, 상기 제2 칩은 활성면이 아래로 향하게 하여 적층되어 있는 것을 특징으로 하는 적층 칩.
  11. 제10항에 있어서, 상기 제1 칩의 입출력용 접속 패드 아래의 기판에는 상기 제2 칩의 입출력용 접속 패드와 연결되는 관통 전극이 형성되어 있는 것을 특징으로 하는 적층 칩.
  12. 제1 칩과 상기 제1 칩 상에 적층된 제2 칩을 구비하는 적층 칩에 있어서,
    상기 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 상기 활성면과 반대의 비활성면을 갖는 기판과, 상기 활성면 내에 형성된 내부 회로와, 상기 활성면 내에 형성되고 상기 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드 및 상기 내부 회로의 전원접지배선에 연결된 전원접지용 칩 패드와, 상기 입출력용 칩 패드와 상기 입출력 버퍼를 경유하여 연결된 입출력용 접속 패드 및 상기 전원접지용 칩 패드와 연결된 전원접지용 접속 패드를 포함하며,
    상기 제1 칩은 상기 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층과, 상기 전원접지용 칩 패드를 재배선하여 형성된 전원접지용 재배선 칩 패드층을 포함하며,
    상기 제1 칩의 입출력용 접속 패드는 상기 제2 칩의 입출력용 접속 패드와 전기적으로 연결되고, 상기 제1 칩의 전원접지용 접속 패드는 상기 제2 칩의 전원접지용 접속 패드와 전기적으로 연결되는 것을 특징으로 하는 적층 칩.
  13. 제12항에 있어서, 상기 전원접지용 재배선 칩 패드층은 상기 내부 회로의 전원접지배선 뿐만 아니라 상기 전원접지용 접속 패드와 연결되어 있는 것을 특징으로 하는 적층 칩.
  14. 제12항에 있어서, 상기 전원접지용 접속 패드는 상기 기판의 중심 부분에 형성되어 있고, 상기 전원접지용 재배선 칩 패드층은 상기 기판의 에지 영역이나 스크라이브 영역에 재배선된 전원접지용 재배선 칩 패드를 포함하는 것을 특징으로 하는 적층 칩.
  15. 제12항에 있어서, 상기 입출력용 접속 패드는 상기 기판의 중심 부분에 형성되어 있고, 상기 입출력용 재배선 칩 패드층은 상기 기판의 에지 영역이나 스크라이브 영역에 재배선된 입출력용 재배선 칩 패드를 포함하는 것을 특징으로 하는 적층 칩.
  16. 제1 칩과 상기 제1 칩 상에 적층된 제2 칩을 구비하는 적층 칩 패키지에 있어서,
    상기 제1 칩 및 제2 칩의 각각은 회로 부분이 형성되는 활성면과 상기 활성면과 반대의 비활성면을 갖는 기판과, 상기 활성면 내에 형성된 내부 회로와, 상기 활성면 내에 형성되고 상기 내부 회로와 입출력 버퍼를 매개로 연결된 입출력용 칩 패드와, 상기 입출력용 칩 패드와 상기 입출력 버퍼를 경유하여 회로 배선으로 연결된 입출력용 접속 패드를 포함하며,
    상기 제1 칩은 상기 활성면 내에서 상기 입출력용 칩 패드를 재배선하여 형성된 입출력용 재배선 칩 패드층을 포함하며, 상기 제1 칩의 입출력용 접속 패드는 상기 제2 칩의 입출력용 접속 패드와 전기적으로 연결되고, 상기 제1 칩의 상기 입출력용 재배선 칩 패드층은 외부 소자와 연결될 수 있는 외부 접속 단자를 포함하여 이루어지는 것을 특징으로 하는 적층 칩 패키지.
  17. 제16항에 있어서, 상기 입출력용 재배선 칩 패드층은 와이어 본딩에 의하여 배선기판과 연결되고, 상기 입출력용 재배선 칩 패드층은 상기 배선 기판의 내부 배선을 통하여 상기 외부 접속 단자와 연결되어 있는 것을 특징으로 하는 적층 칩 패키지.
  18. 제16항에 있어서, 상기 제1 칩의 에지 영역이나 스크라이브 영역의 입출력용 재배선 칩 패드층 아래에 관통 전극이 형성되고, 상기 입출력용 재배선 칩 패드층 은 상기 관통 전극을 통하여 상기 외부 접속 단자와 연결되어 있는 것을 특징으로 하는 적층 칩 패키지.
  19. 제16항에 있어서, 상기 제1 칩의 활성면 내에는 상기 입출력용 칩 패드와 이격된 테스트 패드가 형성되어 있고, 상기 테스트 패드 아래의 상기 기판에는 상기 외부 접속 단자와 연결되는 관통 전극이 형성되어 있는 것을 특징으로 하는 적층 칩 패키지.
  20. 제16항에 있어서, 상기 제1 칩은 상기 비활성면이 위로 향하게 하고, 상기 제2 칩은 상기 활성면이 아래로 향하게 하여 적층하고, 상기 제1 칩의 입출력용 접속 패드 아래의 기판에는 관통 전극이 형성되어 있는 것을 특징으로 하는 적층 칩 패키지.
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