KR102454892B1 - 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법 - Google Patents

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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있는 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법을 제공한다. 본 발명에 따른 반도체 칩은 패드 영역과 셀 영역을 가지는 반도체 기판을 포함하며 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층, 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 서로 동일한 폭을 가지며 서로 등간격으로 배치되도록 반도체 소자층 상의 형성되는 복수의 최상단 배선, 셀 영역 및 패드 영역에 형성되며 셀 영역에서 복수의 최상단 배선을 덮으며 파도 표면 형상인 상면을 가지는 패시베이션층, 및 복수의 최상단 배선과 전기적으로 절연되며 패시베이션층 상에 배치되는 복수의 열 범프를 포함한다.

Description

반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법{Semiconductor chip, semiconductor pacakge, and method for manufacturing the semiconductor chip}
본 발명은 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법에 관한 것으로, 더욱 상세하게는 TSV 구조를 가지는 반도체 칩, 이를 포함하는 반도체 패키지, 및 TSV 구조를 가지는 반도체 칩의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지에는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, TSV 구조를 반도체 칩 및 이를 포함하는 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 과제는 소형화 및 경량화와 함께 고성능 및 대용량을 구현할 수 있는 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 칩을 제공한다. 본 발명에 따른 반도체 칩은 패드 영역과 셀 영역을 가지는 반도체 기판을 포함하며 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층, 상기 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 서로 동일한 폭을 가지며 서로 등간격으로 배치되도록 상기 반도체 소자층 상의 형성되는 복수의 최상단 배선, 상기 셀 영역 및 상기 패드 영역에 형성되며 상기 셀 영역에서 상기 복수의 최상단 배선을 덮으며 파도 표면 형상인 상면을 가지는 패시베이션층, 및 상기 복수의 최상단 배선과 전기적으로 절연되며 상기 패시베이션층 상에 배치되는 복수의 열 범프를 포함한다.
상기 패드 영역에서 상기 반도체 소자층 상에 형성되며 상기 복수의 TSV 구조와 연결되는 복수의 패드, 및 상기 복수의 패드와 전기적으로 연결되도록 상기 복수의 패드 상에 형성되는 복수의 신호 범프를 더 포함할 수 있다.
상기 패시베이션층은 상기 복수의 패드 각각의 상면의 일부분을 노출시키는 범프 홀을 가지며, 상기 복수의 신호 범프 각각은 상기 복수의 패드와 상기 범프 홀을 통하여 연결될 수 있다.
상기 복수의 신호 범프와 상기 복수의 열 범프 각각의 상단은 동일한 레벨을 가질 수 있다.
상기 복수의 신호 범프 및 상기 복수의 열 범프 각각은 동일한 수평 폭을 가질 수 있다.
상기 복수의 신호 범프는 제1 피치를 가지며 배치되고, 상기 복수의 열 범프는 상기 제1 피치보다 큰 값의 제2 피치를 가지며 배치될 수 있다.
상기 패시베이션층은 무기 절연물로 이루어질 수 있다.
상기 복수의 최상단 배선 중 서로 인접하는 적어도 2개의 최상단 배선은 전기적으로 연결되어 하나의 배선으로 기능할 수 있다.
전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선의 적어도 일부분은 상기 복수의 열 범프 중 적어도 하나의 하부를 통하여 연장될 수 있다.
전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선은, 전원 신호 또는 접지 신호를 전달할 수 있다.
상기 셀 영역에서 상기 패시베이션층의 상면의 단차는 100㎚ 이하일 수 있다.
상기 셀 영역에서 상기 복수의 최상단 배선 각각의 폭은 200㎚ 내지 500㎚일 수 있다.
상기 열 범프의 하면은 상기 패시베이션층의 상면에 대응하여 파도 표면 형상을 가질 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 순차적으로 적층되며 각각 패드 영역과 셀 영역을 가지는 복수의 반도체 칩을 포함하며, 상기 복수의 반도체 칩 각각은, 반도체 기판을 포함하며 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층, 상기 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 동일한 폭을 가지며 서로 등간격으로 배치되도록 상기 반도체 소자층 상의 형성되는 복수의 최상단 배선, 상기 패드 영역에서 상기 반도체 소자층 상에 형성되며 상기 복수의 TSV 구조와 연결되는 복수의 패드, 상기 복수의 패드 각각의 상면의 일부분을 노출시키는 범프홀을 가지고 상기 셀 영역에서 상기 복수의 최상단 배선을 덮는 패시베이션층, 상기 복수의 최상단 배선과 전기적으로 절연되며 상기 셀 영역에서 상기 패시베이션층 상에 배치되는 복수의 열 범프, 및 상기 패드 영역에서 상기 패시베이션층 상에 배치되며 상기 범프홀을 통하여 상기 복수의 패드와 전기적으로 연결되는 복수의 신호 범프를 포함한다.
상기 패시베이션층은 단차가 있는 파도 표면 형상인 상면을 가지는 무기 절연물로 이루질 수 있다.
상기 복수의 열 범프의 하면은 상기 패시베이션층과 접하여, 상기 패시베이션층의 상면에 대응하는 파도 표면 형상을 가질 수 있다.
상기 패시베이션층의 상면의 단차는, 상기 복수의 최상단 배선의 두께보다 작은 값을 가질 수 있다.
상기 복수의 반도체 칩은, 상기 복수의 TSV 구조를 통하여 패키지 기판과 전기적으로 연결될 수 있다.
상기 복수의 반도체 칩 각각이 포함하는 상기 복수의 신호 범프와 상기 복수의 열 범프 각각의 상단은 동일한 레벨을 가질 수 있다.
상기 복수의 최상단 배선 중 서로 인접하는 적어도 2개의 최상단 배선은, 전기적으로 연결되어 전원 신호 또는 접지 신호를 전달하는 하나의 배선으로 기능할 수 있다.
전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선의 적어도 일부분은 상기 복수의 열 범프 중 적어도 하나의 하부를 통하여 연장될 수 있다.
상기 복수의 열 범프 각각의 수평폭은 상기 복수의 신호 범프 각각의 수평폭과 같거나 큰 값을 가질 수 있다.
상기 복수의 신호 범프는 제1 피치를 가지며 배치되고, 상기 복수의 열 범프는 상기 제1 피치와 같거나 큰 값의 제2 피치를 가지며 배치될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 칩의 제조 방법을 제공한다. 본 발명에 따른 반도체 칩의 제조 방법은 패드 영역과 셀 영역을 가지는 반도체 기판을 포함하며 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층을 준비하는 단계, 상기 반도체 소자층 상에 형성되며 상기 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 서로 동일한 폭을 가지며 서로 등간격으로 배치되는 복수의 최상단 배선 및 상기 패드 영역에서 상기 복수의 TSV 구조와 연결되는 복수의 패드를 형성하는 단계, 상기 복수의 패드의 상면의 적어도 일부분 및 상기 셀 영역에서 상기 복수의 최상단 배선을 덮으며 단차를 있는 상면을 가지는 패시베이션층을 형성하는 단계, 상기 패시베이션층 상에 상기 복수의 패드의 상면의 적어도 일부분 및 상기 패시베이션층의 일부분을 노출시키는 마스크 패턴을 형성하는 단계, 및 상기 마스크 패턴에 의하여 노출되는 상기 복수의 패드의 상면의 적어도 일부분 및 상기 패시베이션층의 일부분 상에 필라층 및 예비 솔더층을 형성하는 단계를 포함한다.
상기 마스크 패턴을 제거하는 단계 및 상기 예비 솔더층을 리플로우시켜 솔더층을 형성하는 단계를 더 수행하여, 상기 패드 영역 및 상기 셀 영역에 각각 신호 범프 및 열 범프를 형성할 수 있다.
상기 신호 범프와 상기 열 범프 각각의 상단은 동일한 레벨을 가지도록 형성할 수 있다.
상기 열 범프는 상기 패시베이션층에 의하여 상기 복수의 최상단 배선과 전기적으로 절연될 수 있다.
상기 패시베이션층을 형성하는 단계는,
상기 패시베이션층의 상면이 파도 표면 형상을 가지도록 할 수 있다.
상기 패시베이션층은 무기 절연물로 이루어질 수 있다.
상기 마스크 패턴을 형성하는 단계는, 상기 패시베이션층의 상면의 단차보다 적어도 4배 이상 큰 값을 가지는 파장을 가지는 광에 노출하여 수행될 수 있다.
상기 셀 영역에서 상기 패시베이션층의 상면의 단차는 100㎚ 이하일 수 있다.
상기 복수의 최상단 배선은 상기 패시베이션층의 상면의 단차보다 큰 값의 두께를 가지도록 형성할 수 있다.
본 발명에 따른 반도체 칩, 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법은, 복수의 최상단 배선이 서로 동일한 폭을 가지며 서로 등간격으로 배치되도록 형성하여, 패시베이션층의 상면이 파도 표면 형상과 같은 일정하게 반복되는 요철 형상을 가지는 바, 신호 범프 및 열 범프를 포함하는 범프를 형성하기 위한 포토 리소그래피 공정에서, 난반사가 발생하는 것을 방지할 수 있다. 따라서 범프의 형상이 비정상적으로 형성되는 것을 방지할 수 있다.
또한 패시베이션층의 상면의 단차를 상쇄시키기 위한 별도의 보호층을 형성할 필요가 없으므로 반도체 칩에 휨 형상이 발생하는 것을 방지할 수 있다. 따라서 신호 범프와 열 범프 각각의 상단은 동일한 레벨을 가질 수 있어 신호 범프와 열 범프에서 접촉 불량이 발생하는 것을 방지할 수 있다. 따라서 반도체 칩 및 이를 포함하는 반도체 패키지의 신뢰성이 확보되고, 반도체 칩에서 발생하는 열을 효율적으로 방출할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 레이아웃이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 칩이 포함하는 2개의 배선의 연결 관계를 설명하는 개념도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다.
도 10 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 16은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 17은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 18은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 19는 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시 예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성 요소들을 설명하기 위하여 사용되지만, 이들 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 레이아웃이다.
도 1을 참조하면, 반도체 칩(10)은 패드 영역(PR) 및 셀 영역(CR)으로 이루어진다. 반도체 칩(10)은 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다. 일부 실시 예에서 반도체 칩(10)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
반도체 칩(10)이 메모리 반도체 칩인 경우, 패드 영역(PR)과는 별도의 영역인 셀 영역(CR)에 메모리 셀들(도시 생략)이 형성될 수 있다.
패드 영역(PR)에는 본딩 패드(PAD)와 전기적으로 연결되는 복수의 관통 전극(도시 생략)이 배치될 수 있다. 패드 영역(PR)은 일정한 폭을 가지면서, 반도체 칩(10)의 반대되는 양 가장자리 사이에서 연장될 수 있다. 예를 들면, 패드 영역(PR)의 폭은 약 수백 ㎛일 수 있다. 패드 영역(PR)은 반도체 칩(10)의 장축 방향의 중심축을 따라서 배치될 수 있으나, 이에 한정되지 않는다. 일부 실시 예에서 패드 영역(230)은 반도체 칩(10)의 단축 방향의 중심축을 따라서 배치되거나, 반도체 칩(10)의 에지를 따라서 배치될 수 있다.
패드 영역(PR)에는 복수의 본딩 패드(PAD)가 열과 행을 가지는 매트릭스를 이루며 형성될 수 있다. 예를 들면, 패드 영역(PR)에는 수백 내지 수천개의 본딩 패드(PAD)가 매트릭스를 이루며 배치될 수 있다. 패드 영역(PR)에서 복수의 본딩 패드(PAD)는 열 방향으로 수십 ㎛의 일정한 피치를 가지고, 행 방향으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 본딩 패드(PAD)는 열 방향 또는 행 방향으로 40㎛ 내지 50㎛의 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 복수의 본딩 패드(PAD)는 20㎛ 내지 40㎛의 변의 길이를 가지는 사각형 형상일 수 있다.
패드 영역(PR)에 형성되는 복수의 본딩 패드(PAD)는, 도 1에서 패드 영역(PR) 내에 도시된 하나의 사각형 내에서 매트릭스를 이룰 수 있으나, 이에 한정되지 않는다. 예를 들면, 패드 영역(PR)에 형성되는 복수의 본딩 패드(PAD)는 2개 또는 4개 이상의 이격되는 짝수개의 사각형 내에서 각각 매트릭스를 이룰 수 있다.
일부 실시 예에서, 반도체 칩(10)의 패드 영역(PR) 및/또는 패드 영역(PR) 내의 복수의 본딩 패드(PAD) 등의 배치는 예를 들면, JEDEC Standard 등과 같은 표준 규약에 의하여 정의될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다.
도 2를 참조하면, 반도체 칩(10)은 패드 영역(PR) 및 셀 영역(CR)으로 이루어진다. 패드 영역(PR)에는 복수의 본딩 패드(PAD)와 복수의 본딩 패드(PAD) 각각에 배치되는 신호 범프(BP-S)가 형성될 수 있다. 신호 범프(BP-S)는 반도체 칩(10)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(10)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(10)에 저장된 데이터를 외부로 제공할 수 있다.
셀 영역(CR)에는 최상단 배선(M3)과 최상단 배선(M3) 상에 배치되는 복수의 열 범프(BP-T)가 형성될 수 있다. 열 범프(BP-T)를 반도체 칩(10)이 동작하는 과정에서 발생되는 열을 외부로 방출할 수 있다. 열 범프(BP-T)는 반도체 칩(10)에 형성되어 반도체 소자를 구성하는 복수의 개별 소자와 전기적으로 연결되지 않을 수 있다. 일부 실시 예에서 열 범프(BP-T)는 열 전달 및 방출 경로로 사용되기 위하여 반도체 칩(10) 내에 형성된 구성 요소와 열 접촉할 수 있다.
본 명세서에서 최상단 배선이라 함은, 반도체 칩(10)을 이루는 반도체 소자들의 회로 구성에 사용되는 배선들 중 최상단의 배선을 의미한다. 즉, 단순히 신호 범프(BP-S)들의 배치, 피치 조절 등을 위하여 반도체 칩(10) 상에 형성될 수 있는 재배선의 경우, 회로 구성에 실질적으로 기인하지 않는 바, 본 명세서에서 언급하는 최상단 배선에는 해당하지 않는다.
본 명세서에서는 배선들이 3개의 층을 이루는 반도체 칩을 예시하였으나 이에 한정되지 않으며, 반도체 소자는 2개 또는 4개 이상의 층을 이루는 배선들을 포함할 수 있다.
또한 본 명세서에서는 재배선이 형성되지 않은 경우를 예시하였으나, 이에 한정되지 않는다. 예를 들면, 반도체 칩(10)에 재배선이 형성되지 않은 경우에는 복수의 본딩 패드(PAD)와 최상단 배선(M3)은 함께 형성되어 동일한 층을 이룰 수 있다. 예를 들면, 반도체 칩(10)에 재배선이 형성된 경우에는 최상단 배선(M3)과 과 동일한 층을 이루며 함께 형성된 복수의 본딩 패드(PAD)로부터 상기 재배선 는 별도로 형성된 다른 층을 이룰 수 있으며, 이 경우, 복수의 본딩 패드(PAD)와 상기 재배선을 통하여 연결되는 연결 패드 상에 신호 범프(BP-S)가 형성될 수 있으며, 이 경우 일부 실시 예에서 복수의 본딩 패드(PAD)의 면적은 도 2에 도시된 것처럼 신호 범프(BP-S)의 면적보다 크게 형성되지 않을 수 있다.
각각 대응되는 본딩 패드(PAD)와 신호 범프(BP-S)는 전기적으로 연결될 수 있다. 복수의 신호 범프(BP-S) 각각은 제1 거리(D1)의 수평 폭을 가질 수 있다. 복수의 신호 범프(BP-S)는 제1 피치(P1)를 가지면서 배치될 수 있다. 복수의 신호 범프(BP-S) 각각과 대응되는 복수의 본딩 패드(PAD) 각각은 제1 거리(D1)보다 큰 값의 변의 길이를 가지는 사각형 형상일 수 있다. 예를 들면, 제1 거리(D1)가 25㎛인 경우, 복수의 본딩 패드(PAD) 각각의 변의 길이는 30㎛일 수 있다.
최상단 배선(M3)과 복수의 열 범프(BP-T)는 전기적으로 절연될 수 있다. 예를 들면, 최상단 배선(M3)과 복수의 열 범프(BP-T) 사이에는 패시베이션층(도 3의 150)이 배치되어, 최상단 배선(M3)과 복수의 열 범프(BP-T)를 전기적으로 절연시킬 수 있다.
복수의 최상단 배선(M3)은 일 방향(도 2의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
복수의 열 범프(BP-T) 각각은 제2 거리(D2)의 수평 폭을 가질 수 있다. 복수의 열 범프(BP-T)는 제2 피치(P2)를 가지면서 배치될 수 있다. 제2 거리(D2)는 제1 거리(D1)보다 같거나 큰 값을 가질 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 거리(D2)와 제1 거리(D1)는 동일한 값을 가질 수 있고, 제2 피치(P2)는 제1 피치(P1)보다 약 2배의 값을 가질 수 있다.
복수의 최상단 배선(M3)은 셀 영역(CR) 내에서 모두 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 2의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시 예에서, 복수의 최상단 배선(M3)은 복수의 열 범프(BP-T) 각각의 하측 및 그에 인접하는 근처에서 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 2의 수평 방향)을 따라 상호 평행하게 연장되고, 셀 영역(CR) 중 복수의 열 범프(BP-T)가 형성되지 않은 곳에서는 다른 폭, 다른 피치, 및/또는 다른 연장 방향을 가질 수도 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 서로 인접하는 본딩 패드(PAD) 사이를 따라서 본딩 패드(PAD)와 이격되며 연장될 수 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장될 수 있다. 복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 본딩 패드(PAD)와 연결될 수 있다. 복수의 최상단 배선(M3) 중 본딩 패드(PAD)와 연결되는 것을 연결 배선(M3-1, M3-2)라고 호칭할 수 있다.
복수의 본딩 패드(PAD) 중 일부는 하나 또는 복수의 최상단 배선(M3)과 연결될 수 있다. 복수의 본딩 패드(PAD) 중 제2 패드(PAD-2)는 제1 패드(PAD-1)보다 많은 개수의 최상단 배선(M3)과 연결될 수 있다. 예를 들면, 제1 패드(PAD-1)는 하나의 제1 연결 배선(M3-1)과 연결되고, 제2 패드(PAD-2)는 제2 연결 배선(M3-2)과 연결될 수 있다. 제2 연결 배선(M3-2)은 2개 이상의 최상단 배선(M3)으로 이루어질 수 있다. 즉, 제2 패드(PAD-2)와 연결되는 서로 인접하는 2개 이상의 최상단 배선(M3), 즉 제2 연결 배선(M3-2)은 서로 전기적으로 연결되어 함께 하나의 배선으로 기능할 수 있다. 서로 전기적으로 연결되어 함께 하나의 배선으로 기능하는 제2 연결 배선(M3-2)의 적어도 일부분은 열 범프(BP-T)의 하부를 통하여 연장될 수 있다.
복수의 본딩 패드(PAD) 중 일부는 최상단 배선(M3)과 연결되지 않을 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 단면도이다.
도 3을 참조하면, 반도체 칩(10)은 패드 영역(PR) 및 셀 영역(CR)으로 이루어진다. 반도체 칩(10)은 반도체 소자층(100) 및 반도체 소자층(100) 상에 형성된 복수의 최상단 배선(M3)을 포함한다. 반도체 칩(10)의 패드 영역(PR)은 반도체 소자층(100) 상에 형성되는 본딩 패드(PAD)를 더 포함할 수 있다.
본 명세서에서 반도체 소자층(100)이란, 반도체 칩(10)에서 복수의 최상단 배선(M3) 하측에 형성되며, 반도체 기판 상에 반도체 소자를 구성하는 복수의 개별 소자, 상기 복수의 개별 소자를 전기적으로 연결하는 구성 요소, 및 이들 사이에 배치되는 층간 절연층 및 배선간 절연층을 포함한다. 반도체 소자층(100)은 본딩 패드(PAD)와 전기적으로 연결되는 TSV 구조를 더 포함할 수 있다. 반도체 소자층(100)의 구성들은 도 7 내지 도 9를 통하여 예시된다.
반도체 칩(10)은 예를 들면, 메모리 반도체 칩일 수 있다. 일부 실시 예에서 반도체 칩(10)은 TSV 구조를 가지는 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
본딩 패드(PAD)와 복수의 최상단 배선(M3)은 함께 형성되어 동일한 층을 이룰 수 있다. 일부 실시 예에서, 본딩 패드(PAD)와 복수의 최상단 배선(M3)은 수백㎚ 내지 수㎛의 두께를 가지도록 형성될 수 있다.
복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 제1 폭(W1)은 수백㎚일 수 있다. 일부 실시 예에서, 제1 폭(W1)은 200㎚ 내지 500㎚일 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 큰 값을 가지며, 일부 실시 예에서, 제2 폭(W2)은 1㎛보다 같거나 작을 수 있다.
본딩 패드(PAD)와 복수의 최상단 배선(M3) 상에는 패시베이션층(150)이 형성될 수 있다. 패시베이션층(150)은 본딩 패드(PAD)의 상면의 적어도 일부분을 노출시키는 범프 홀(150H)을 가질 수 있다. 패시베이션층(150)은 무기 절연물로 이루어질 수 있다. 일부 실시 예에서 패시베이션층(150)은 실리콘 질화물로 이루어질 수 있다.
패시베이션층(150)은 수백㎚ 내지 수㎛의 두께를 가질 수 있으며, 패시베이션층(150)의 상면에는 복수의 최상단 배선(M3)의 형상이 일부 전사되어, 패시베이션층(150)의 상면은 제1 단차(R1)를 가질 수 있다. 일부 실시 예에서 패시베이션층(150)의 상면은 파도 표면 형상과 같은 일정하게 반복되는 요철 형상을 가질 수 있으며, 제1 단차(R1)는 패시베이션층(150)의 상면이 가지는 파도 모양의 골과 마루 사이의 높이일 수 있다.
제1 단차(R1)는 복수의 최상단 배선(M3)의 두께보다 작은 값을 가질 수 있다. 제1 단차(R1)는 100㎚보다 같거나 작은 값을 가질 수 있다.
패드 영역(PR)에서 본딩 패드(PAD) 상에는 신호 범프(BP-S)가 형성될 수 있다. 신호 범프(BP-S)는 반도체 칩(10)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(10)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(10)에 저장된 데이터를 외부로 제공할 수 있다. 신호 범프(BP-S)는 범프홀(150H)을 통하여 본딩 패드(PAD)와 전기적으로 연결될 수 있다. 범프홀(150H)의 직경은 신호 범프(BP-S)의 폭 및 본딩 패드(PAD)의 폭보다 작은 값을 가질 수 있다. 따라서 신호 범프(BP-S)의 하면의 일부분은 본딩 패드(PAD)와 접하고, 다른 일부분은 패시베이션층(150)과 접할 수 있다.
셀 영역(CR)에는 패시베이션층(150)을 사이에 두고 최상단 배선(M3) 상에 배치되는 열 범프(BP-T)가 형성될 수 있다. 열 범프(BP-T)를 반도체 칩(10)이 동작하는 과정에서 발생되는 열을 외부로 방출할 수 있다. 열 범프(BP-T)는 패시베이션층(150)에 의하여 최상단 배선(M3)과 전기적으로 절연될 수 있다. 열 범프(BP-T)는 반도체 칩(10)의 반도체 소자층(100)에 형성되어 반도체 소자를 구성하는 복수의 개별 소자와 전기적으로 연결되지 않을 수 있다. 일부 실시 예에서 열 범프(BP-T)는 열 전달 및 방출 경로로 사용되기 위하여 반도체 소자층(100) 내에 형성된 구성 요소와 열 접촉할 수 있다.
신호 범프(BP-S) 및 열 범프(BP-T)는 각각 필라층(162) 및 필라층(164) 상에 형성된 솔더층(116)을 포함할 수 있다. 필라층(162)은 예를 들면, 구리, 니켈, 금 등으로 이루어질 수 있다. 필라층(162)은 예를 들면, 구리, 니켈, 금 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리, 니켈 금 중 선택된 복수의 금속의 다층 구조일 수 있다. 필라층(162)은 전기도금 공정을 수행하여 형성할 수 있다.
솔더층(164)은 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 솔더층(164)은 예비 솔더층을 형성한 후, 열처리를 통하여 볼록한 형상을 가지도록 형성될 수 있다. 상기 예비 솔더층은 전기도금 공정을 수행하여 형성할 수 있다. 일부 실시 예에서, 필라층(162)과 상기 예비 솔더층은 각각 별도의 전기도금 공정을 통하여 형성할 수 있다.
신호 범프(BP-S) 및 열 범프(BP-T)는 함께 형성될 수 있으며, 각각의 상단은 동일한 레벨을 가질 수 있다.
열 범프(BP-T)의 하면, 즉 열 범프(BP-T)를 이루는 필라층의 하면은 패시베이션층(150)의 상면과 접할 수 있다. 따라서 열 범프(BP-T)의 하면은 패시베이션층(150)의 상면에 대응하여, 파도 표면 형상과 같은 요철 형상을 가질 수 있다.
신호 범프(BP-S) 및 열 범프(BP-T)를 형성하기 위한 포토 리소그래피 공정에서, 셀 영역(CR)에서는 복수의 최상단 배선(M3)에 의한 단차 및/또는 패시베이션층(150)의 상면의 형상에 의하여, 광 노출(photo exposure)시 반사를 일으킬 수 있다. 이때, 복수의 최상단 배선(M3)의 적어도 일부가 다른 폭을 가지거나 다른 간격으로 배치되는 경우, 패시베이션층(150)의 상면에서 난반사가 발생하여 열 범프(BP-T)의 형상이 비정상적으로 형성될 수 있다. 열 범프(BP-T)의 형상이 난반사에 의하여 비정상적으로 형성되는 경우 신호 범프(BP-S)와 열 범프(BP-T) 사이에 높이 차이가 발생할 수 있다. 신호 범프(BP-S)와 열 범프(BP-T) 사이에 높이 차이가 발생하는 경우, 신호 범프(BP-S) 및 열 범프(BP-T) 중 적어도 일부에서 접촉 불량이 발생하여 반도체 칩(10)이 정상적으로 동작하기 않거나 반도체 칩(10)에서 발생하는 열이 제대로 방출되지 않을 수 있다.
만일, 광 노출 시 난반사를 방지하기 위하여 패시베이션층(150) 상에 패시베이션층(150)의 상면의 단차를 상쇄시키기 위한 PSPI( Photosensitive Polyimide)와 같은 유기 절연물로 이루어지는 보호층을 더 형성하는 경우, 반도체 칩(10)의 두께가 증가하고, 상기 보호층과 반도체 소자층(100) 사이의 열팽창 계수의 차이에 의하여, 반도체 칩(10)에 휨(warpage) 형상이 발생할 수 있다. 이 경우에도 신호 범프(BP-S) 및 열 범프(BP-T) 중 적어도 일부에서 접촉 불량이 발생하여 반도체 칩(10)이 정상적으로 동작하기 않거나 반도체 칩(10)에서 발생하는 열이 제대로 방출되지 않을 수 있다.
그러나 본 발명에 따른 반도체 칩(10)은 셀 영역(CR)에서 복수의 최상단 배선(M3)이 서로 동일한 폭을 가지며 서로 등간격으로 배치되고, 이에 따라 패시베이션층(150)의 상면의 형상도 일정하게 반복되는 파도의 표면 형상을 가지는 바, 광 노출시 난반사를 발생하지 않으므로, 열 범프(BP-T)의 형상이 비정상적으로 형성되거나, 반도체 칩(10)에 휨 현상이 발생하는 것을 방지할 수 있다. 따라서 신호 범프(BP-S)와 열 범프(BP-T) 각각의 상단은 동일한 레벨을 가질 수 있으므로, 신호 범프(BP-S)와 열 범프(BP-T)에서 접촉 불량이 발생하는 것을 방지하여, 반도체 칩(10)의 신뢰성이 확보되고, 반도체 칩(10)에서 발생하는 열을 효율적으로 방출할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다. 도 4에 대한 설명 중 도 1 내지 도 3과 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성을 의미한다.
도 4를 참조하면, 반도체 칩(10a)은 패드 영역(PR) 및 셀 영역(CR)으로 이루어진다. 패드 영역(PR)에는 복수의 본딩 패드(PAD)와 복수의 본딩 패드(PAD) 각각에 배치되는 신호 범프(BP-S)가 형성될 수 있다. 셀 영역(CR)에는 최상단 배선(M3)과 최상단 배선(M3) 상에 배치되는 복수의 열 범프(BP-Ta)가 형성될 수 있다.
각각 대응되는 본딩 패드(PAD)와 신호 범프(BP-S)는 전기적으로 연결될 수 있다. 복수의 신호 범프(BP-S) 각각은 제1 거리(D1)의 수평 폭을 가질 수 있다. 복수의 신호 범프(BP-S)는 제1 피치(P1)를 가지면서 배치될 수 있다. 복수의 신호 범프(BP-S) 각각과 대응되는 복수의 본딩 패드(PAD) 각각은 제1 거리(D1)보다 큰 값의 변의 길이를 가지는 사각형 형상일 수 있다.
최상단 배선(M3)과 복수의 열 범프(BP-Ta)는 전기적으로 절연될 수 있다. 예를 들면, 최상단 배선(M3)과 복수의 열 범프(BP-Ta) 사이에는 패시베이션층(도 3의 150)이 배치되어, 최상단 배선(M3)과 복수의 열 범프(BP-Ta)를 전기적으로 절연시킬 수 있다.
복수의 최상단 배선(M3)은 일 방향(도 4의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
복수의 열 범프(BP-Ta) 각각은 제2 거리(D2a)의 폭을 가질 수 있다. 복수의 열 범프(BP-Ta)는 제2 피치(P2a)를 가지면서 배치될 수 있다. 제2 거리(D2a)는 제1 거리(D1)보다 같거나 큰 값을 가질 수 있다. 제2 피치(P2a)는 제1 피치(P1)보다 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 거리(D2a)와 제1 거리(D1)는 동일한 값을 가질 수 있고, 제2 피치(P2)와 제1 피치(P1)는 동일한 값을 가질 수 있다.
복수의 최상단 배선(M3)은 셀 영역(CR) 내에서 모두 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 4의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시 예에서, 복수의 최상단 배선(M3)은 복수의 열 범프(BP-Ta) 각각의 하측 및 그에 인접하는 근처에서 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 4의 수평 방향)을 따라 상호 평행하게 연장되고, 셀 영역(CR) 중 복수의 열 범프(BP-Ta)가 형성되지 않은 곳에서는 다른 폭, 다른 피치, 및/또는 다른 연장 방향을 가질 수도 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 서로 인접하는 본딩 패드(PAD) 사이를 따라서 본딩 패드(PAD)와 이격되며 연장될 수 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장될 수 있다. 복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 본딩 패드(PAD)와 연결될 수 있다. 복수의 최상단 배선(M3) 중 본딩 패드(PAD)와 연결되는 것을 연결 배선(M3-1, M3-2)라고 호칭할 수 있다.
복수의 본딩 패드(PAD) 중 일부는 하나 또는 복수의 최상단 배선(M3)과 연결될 수 있다. 복수의 본딩 패드(PAD) 중 제1 패드(PAD-1)는 제2 패드(PAD-2)보다 많은 개수의 최상단 배선(M3)과 연결될 수 있다. 제2 패드(PAD-2)와 연결되는 서로 인접하는 2개 이상의 최상단 배선(M3), 즉 제2 연결 배선(M3-2)은 서로 전기적으로 연결되어 함께 하나의 배선으로 기능할 수 있다. 서로 전기적으로 연결되어 함께 하나의 배선으로 기능하는 제2 연결 배선(M3-2)의 적어도 일부분은 열 범프(BP-T)의 하부를 통하여 연장될 수 있다.
복수의 본딩 패드(PAD) 중 일부는 최상단 배선(M3)과 연결되지 않을 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 칩의 요부의 구성을 개략적으로 나타내는 평면도이다. 도 5에 대한 설명 중 도 1 내지 도 4과 중복되는 내용은 생략될 수 있으며, 동일한 부재 번호는 동일한 구성을 의미한다.
도 5를 참조하면, 반도체 칩(10b)은 패드 영역(PR) 및 셀 영역(CR)으로 이루어진다. 패드 영역(PR)에는 복수의 본딩 패드(PAD)와 복수의 본딩 패드(PAD) 각각에 배치되는 신호 범프(BP-S)가 형성될 수 있다. 셀 영역(CR)에는 최상단 배선(M3)과 최상단 배선(M3) 상에 배치되는 복수의 열 범프(BP-Tb)가 형성될 수 있다.
각각 대응되는 본딩 패드(PAD)와 신호 범프(BP-S)는 전기적으로 연결될 수 있다. 복수의 신호 범프(BP-S) 각각은 제1 거리(D1)의 수평 폭을 가질 수 있다. 복수의 신호 범프(BP-S)는 제1 피치(P1)를 가지면서 배치될 수 있다. 복수의 신호 범프(BP-S) 각각과 대응되는 복수의 본딩 패드(PAD) 각각은 제1 거리(D1)보다 큰 값의 변의 길이를 가지는 사각형 형상일 수 있다.
최상단 배선(M3)과 복수의 열 범프(BP-Tb)는 전기적으로 절연될 수 있다. 예를 들면, 최상단 배선(M3)과 복수의 열 범프(BP-Tb) 사이에는 패시베이션층(도 3의 150)이 배치되어, 최상단 배선(M3)과 복수의 열 범프(BP-Tb)를 전기적으로 절연시킬 수 있다.
복수의 최상단 배선(M3)은 일 방향(도 5의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
복수의 열 범프(BP-Tb) 각각은 제2 거리(D2b)의 폭을 가질 수 있다. 복수의 열 범프(BP-Tb)는 제2 피치(P2b)를 가지면서 배치될 수 있다. 제2 거리(D2b)는 제1 거리(D1)보다 같거나 큰 값을 가질 수 있다. 제2 피치(P2b)는 제1 피치(P1)보다 같거나 큰 값을 가질 수 있다. 일부 실시 예에서, 제2 거리(D2b)는 제1 거리(D1)보다 약 2배의 값을 가질 수 있고, 제2 피치(P2)는 제1 피치(P1)보다 약 2배의 값을 가질 수 있다.
복수의 최상단 배선(M3)은 셀 영역(CR) 내에서 모두 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 5의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 일부 실시 예에서, 복수의 최상단 배선(M3)은 복수의 열 범프(BP-Tb) 각각의 하측 및 그에 인접하는 근처에서 동일한 제1 폭(W1) 및 동일한 제2 폭(W2)의 피치를 가지며 일 방향(도 5의 수평 방향)을 따라 상호 평행하게 연장되고, 셀 영역(CR) 중 복수의 열 범프(BP-Tb)가 형성되지 않은 곳에서는 다른 폭, 다른 피치, 및/또는 다른 연장 방향을 가질 수도 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 서로 인접하는 본딩 패드(PAD) 사이를 따라서 본딩 패드(PAD)와 이격되며 연장될 수 있다.
복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장될 수 있다. 복수의 최상단 배선(M3) 중 일부는 셀 영역(CR)으로부터 패드 영역(PR)으로 연장되어, 본딩 패드(PAD)와 연결될 수 있다. 복수의 최상단 배선(M3) 중 본딩 패드(PAD)와 연결되는 것을 연결 배선(M3-1, M3-2)라고 호칭할 수 있다.
복수의 본딩 패드(PAD) 중 일부는 하나 또는 복수의 최상단 배선(M3)과 연결될 수 있다. 복수의 본딩 패드(PAD) 중 제1 패드(PAD-1)는 제2 패드(PAD-2)보다 많은 개수의 최상단 배선(M3)과 연결될 수 있다. 제2 패드(PAD-2)와 연결되는 서로 인접하는 2개 이상의 최상단 배선(M3), 즉 제2 연결 배선(M3-2)은 서로 전기적으로 연결되어 함께 하나의 배선으로 기능할 수 있다. 서로 전기적으로 연결되어 함께 하나의 배선으로 기능하는 제2 연결 배선(M3-2)의 적어도 일부분은 열 범프(BP-T)의 하부를 통하여 연장될 수 있다.
복수의 본딩 패드(PAD) 중 일부는 최상단 배선(M3)과 연결되지 않을 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 칩이 포함하는 2개의 배선의 연결 관계를 설명하는 개념도이다.
도 6을 참조하면, 복수의 최상단 배선(M3)은 일 방향(도 6의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
복수의 최상단 배선(M3)의 하측에는 복수의 하단 배선(M2)이 일 방향(도 6의 수직 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 하단 배선(M2)은 적어도 일부가 다른 폭을 가질 수 있다.
복수의 최상단 배선(M3) 중 일부는 최상단 배선(M3)과 하단 배선(M2) 사이에 배치되는 배선 비아(MV)를 통하여, 하단 배선(M2)과 전기적으로 연결될 수 있다. 복수의 최상단 배선(M3) 중 하단 배선(M2)와 연결되는 것을 연결 배선(M3-1a, M3-2a)라고 호칭할 수 있다.
복수의 하단 배선(M2) 중 일부는 하나 또는 복수의 최상단 배선(M3)과 연결될 수 있다. 복수의 하단 배선(M2) 중 제2 하단 배선(M2-2)은 제1 하단 배선(M2-1)보다 많은 개수의 최상단 배선(M3)과 연결될 수 있다. 예를 들면, 제1 하단 배선(M2-1)은 하나의 제1 연결 배선(M3-1a)과 연결되고, 제2 하단 배선(M2-2)은 제2 연결 배선(M3-2a)과 연결될 수 있다. 제2 연결 배선(M3-2a)은 2개 이상의 최상단 배선(M3)으로 이루어질 수 있다. 즉, 제2 하단 배선(M2-2)과 연결되며 서로 인접하는 2개 이상의 최상단 배선(M3), 즉 제2 연결 배선(M3-2a)은 서로 전기적으로 연결되어 함께 하나의 배선으로 기능할 수 있다. 서로 전기적으로 연결되어 함께 하나의 배선으로 기능하는 제2 연결 배선(M3-2a)의 적어도 일부분은 열 범프(도 3 내지 도 5의 BP-T, BP-Ta, BP-Tb)의 하부를 통하여 연장될 수 있다.
복수의 하단 배선(M2) 중 일부는 최상단 배선(M3)과 연결되지 않을 수 있다.
도 2, 도 4 및 도 5와 도 6을 함께 참조하면, 복수의 최상단 배선(M3) 중 일부는 하나 또는 2개 이상의 본딩 패드(PAD)와 전기적으로 연결되거나, 하나 또는 2개 이상의 하단 배선(M2)과 전기적으로 연결될 수 있다. 또는 복수의 최상단 배선(M3) 중 일부는 하나 또는 2개 이상의 본딩 패드(PAD)와 전기적으로 연결되고, 복수의 최상단 배선(M3) 중 다른 일부는 하나 또는 2개 이상의 하단 배선(M2)과 전기적으로 연결될 수 있다.
복수의 최상단 배선(M3) 중 일부는 본딩 패드(PAD) 및 하단 배선(M2) 모두와 전기적으로 연결되지 않는 더미 배선일 수 있다.
일부 실시 예에서, 복수의 하단 배선(M2)은 서로 동일한 폭을 가지며, 서로 등간격으로 배치되어, 동일한 피치를 가지며 연장될 수 있으며, 복수의 하단 배선(M2) 중 일부는, 복수의 최상단 배선(M3)과 유사하게 다른 구성 요소를 통하여 2개 이상이 서로 전기적으로 연결되어 하나의 배선으로 기능할 수도 있다.
도 2 내지 도 6을 함께 참조하면, 복수의 최상단 배선(M3)은 일 방향(도 2 내지 도 6의 수평 방향)을 따라 상호 평행하게 연장될 수 있다. 복수의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
복수의 최상단 배선(M3) 중 일부는, 서로 인접하는 복수개가 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 전기적으로 연결되어, 함께 하나의 배선으로 기능할 수 있다. 서로 전기적으로 연결되어 함께 하나의 배선으로 기능하는 서로 인접하는 복수개의 최상단 배선(M3)의 적어도 일부분은 열 범프(BP-T, BP-Ta, BP-Tb)의 하부를 통하여 연장될 수 있다. 일부 실시 예에서, 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 함께 전기적으로 연결되는 최상단 배선(M3)의 개수는 서로 다를 수 있다. 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 함께 전기적으로 연결되는 최상단 배선(M3)의 개수는 2개이거나, 3개 이상일 수 있다. 복수의 최상단 배선(M3) 중 일부는, 한 개가 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 전기적으로 연결될 수 있다. 복수의 최상단 배선(M3) 중 일부는, 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 전기적으로 절연된 더미 배선일 수 있다.
예를 들면, 복수의 최상단 배선(M3) 중 전원 신호 및/또는 접지 신호를 전달하기 위하여 사용되는 최상단 배선(M3)은, 상대적으로 많은 개수가 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 전기적으로 연결되어, 함께 하나의 배선으로 기능할 수 있다. 예를 들면, 복수의 최상단 배선(M3) 중 제어 신호 또는 데이터 신호를 위하여 사용되는 최상단 배선(M3)은, 하나 또는 상대적으로 적은 개수가 하나의 본딩 패드(PAD) 또는 하나의 하단 배선(M2)과 전기적으로 연결될 수 있다.
즉, 본 발명에 따른 반도체 칩(10, 10a, 10b)은 복수의 최상단 배선(M3) 각각의 폭인 제1 폭(W1) 및 복수의 최상단 배선(M3)의 피치인 제2 폭(W2)을 각각 동일한 값을 가지게 형성하여도, 하나의 본딩 패드(PAD) 및/또는 하나의 하단 배선(M2)과 전기적으로 연결되는 최상단 배선(M3)의 개수를 달리하여, 다양한 종류의 신호가 요구하는 전기적 특성을 제공할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다.
도 7을 참조하면, 반도체 칩(10-1)은 패드 영역(PR) 및 소자 영역(CR)으로 이루어진다. 반도체 칩(10-1)은 반도체 기판(120), FEOL (front-end-of-line) 구조(130) 및 BEOL (back-end-of-line) 구조(140)를 포함한다.
반도체 칩(10-1)의 패드 영역(PR)에 배치되는 TSV 구조(30)는 반도체 기판(120) 및 FEOL 구조(130)를 관통하는 비아홀(22) 내에 형성되어 있다. 비아 절연막(40)은 반도체 기판(120)과 TSV 구조(30)와의 사이, 그리고 FEOL 구조(130)와 TSV 구조(30)와의 사이에 개재되어 있다.
TSV 구조(30)는 반도체 기판(120) 및 FEOL 구조(130)를 관통하는 도전성 플러그(32)와, 도전성 플러그(32)를 포위하는 도전성 배리어막(34)을 포함한다. 도전성 플러그(32)는 Cu 또는 W를 포함할 수 있다. 예를 들면 도전성 플러그(32)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 도전성 플러그(32)은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 도전성 배리어막(34)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 TSV 구조(30)의 재질이 상기의 물질에 한정되는 것은 아니다. 도전성 플러그(32) 및도전성 배리어막(34)은 PVD(physical vapor deposition) 공정 또는 CVD(chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
비아 절연막(40)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 비아 절연막(40)을 형성하기 위하여 CVD 공정을 이용할 수 있다. 비아 절연막(40)은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
반도체 기판(120)은 반도체 웨이퍼일 수 있다. 반도체 기판(120)은 예를 들면, Si (silicon)을 포함한다. 반도체 기판(120)은 예를 들면, Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(120)은 예를 들면, SOI (silicon on insulator) 구조를 가질 수 있다. 반도체 기판(120)은 예를 들면, BOX 층 (buried oxide layer)을 포함할 수 있다. 반도체 기판(120)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 기판(120)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
FEOL 구조(130)는 다양한 종류의 복수의 개별 소자(individual devices, 132)와 층간절연막(134)을 포함한다. 복수의 개별 소자(132)는 소자 영역(CR)에 배치될 수 있다.
복수의 개별 소자(132)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 복수의 개별 소자(132)는 반도체 기판(120)의 상기 도전 영역에 전기적으로 연결될 수 있다. 또한, 복수의 개별 소자(132)는 각각 층간절연막(134)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있으며, 도전 라인 및 콘택 플러그 등에 의하여 전기적으로 연결될 수 있다. 일부 실시 예에서, 복수의 개별 소자(132)은 DRAM 셀(Dynamic Random Access Memory Cell)을 구성할 수 있다.
BEOL 구조(140)는 복수의 금속 배선층(142) 및 복수의 비아 플러그(144)로 이루어지는 다층 배선 구조(146)를 포함한다. 다층 배선 구조(146) 중 일부는 TSV 구조(30)에 연결될 수 있다. 복수의 금속 배선층(142)은 제1 배선(M1), 제2 배선(M2) 및 제3 배선(M3)으로 이루어질 수 있다. 복수의 금속 배선층(142)이 제1 내지 제3 배선 각각으로 이루어지는 3개의 배선층을 가지는 경우, 최상단의 배선층을 이루는 제3 배선(M3)은 최상단 배선(M3)이라 호칭하고, 최상단 배선(M3)의 바로 아래의 배선층을 이루는 제2 배선(M2)은 하단 배선(M2)이라 호칭할 수 있다.
도 6에 보인 배선 비아(MV)는 제2 배선(M2)과 제3 배선(M3) 사이를 연결하는 비아 플러그(144)에 대응될 수 있다.
다층 배선 구조(146) 중 일부는 복수의 개별 소자(132)와 연결되어 반도체 소자를 구성할 수 있다. BEOL 구조(140)의 셀 영역(CR)에는, FEOL 구조(130)에 포함되는 복수의 개별 소자(132)들을 연결시키며 제1 내지 제3 배선(M1, M2, M3)을 포함하는 다층 배선 구조(146)가 형성될 수 있다. 복수의 제3 배선(M3)은 일 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제3 배선(M3)은 서로 동일한 폭을 가지며, 서로 등간격으로 배치될 수 있다. 복수의 제3 배선(M3)은 동일한 피치를 가지며 배치될 수 있다.
BEOL 구조(140)에 포함된 다층 배선 구조(146)는 배선간 절연층(148)에 의해 상호 절연될 수 있다. BEOL 구조(140)는 다층 배선 구조(146)들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일 링(seal ring, 도시 생략)을 더 포함할 수 있다.
본 명세서에서는, 배선간 절연층(148)의 상면으로부터 그 하측의 구성요소들을 반도체 소자층(100-1, 도 8의 100-2, 도 9의 100-3)이라 호칭한다. 본딩 패드(PAD) 및 제3 배선(M3)은 반도체 소자층(100-1) 상에 형성될 수 있다. 일부 실시 예에서, 본딩 패드(PAD)는 제3 배선(M3)의 일부분일 수 있다.
반도체 기판(120) 및 FEOL 구조(130)를 관통하여 연장되는 TSV 구조(30)의 상면(30T)은 BEOL 구조(140)에 포함된 다층 배선 구조(146)의 금속 배선층(142)에 연결될 수 있다. 일부 실시 예에서, TSV 구조(30)의 상면(30T)은 제1 배선(M1)에 연결될 수 있다.
배선간 절연층(148) 위에는 본딩 패드(PAD)의 상면의 적어도 일부분 및 제3 배선(M3)을 덮는 패시베이션층(150)이 형성될 수 있다. 패시베이션층(150)은 무기 절연물로 이루어질 수 있다. 일부 실시 예에서 패시베이션층(150)은 실리콘 질화물로 이루어질 수 있다. 패시베이션층(150)에는 본딩 패드(PAD)의 상면의 적어도 일부분을 노출시키는 홀(150H)이 형성될 수 있다. 본딩 패드(PAD)는 홀(150H)을 통해 신호 범프(BP-P)에 연결될 수 있다.
셀 영역(CR)에서, 패시베이션층(150)은 제3 배선(M3)의 상면 및 측면을 모두 덮을 수 있다. 셀 영역(CR)에서, 패시베이션층(150)의 상면은 파도의 표면 형상과 같은 일정하게 반복되는 요철 형상을 가질 수 있다.
셀 영역(CR)에는 제3 배선(M3)을 덮는 패시베이션층(150) 상에 배치되는 열 범프(BP-T)가 형성될 수 있다. 제3 배선(M3)과 복수의 열 범프(BP-T)는 패시베이션층(150)에 의하여 서로 전기적으로 절연될 수 있다.
신호 범프(BP-S) 및 열 범프(BP-T)는 각각 필라층(162) 및 필라층(164) 상에 형성된 솔더층(116)을 포함할 수 있다.
TSV 구조(30)의 저면(30B)은 씨드층(64)으로 덮여 있다. 연결 단자(70)는 씨드층(64)을 통해 TSV 구조(30)에 연결될 수 있다. 연결 단자(70)의 상면(70T)과 측벽(70S)의 일부는 금속 캡핑막(80)으로 덮힐 수 있다.
연결 단자(70)는 도 7에 예시된 형상에 제한되는 것은 아니며, 각각 도전성 패드, 솔더 볼, 솔더 범프, 또는 재배선 도전층의 형태를 가질 수도 있다.
BEOL 구조(140), 씨드층(64) 및 연결 단자(70)의 형성 공정은 각각 TSV 구조(30)가 형성된 후 수행될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다. 도 8에 대한 설명 중 도 7과 중복되는 내용은 생략될 수 있다.
도 8을 참조하면, 반도체 칩(10-2)은 패드 영역(PR) 및 소자 영역(CR)으로 이루어진다. 반도체 칩(10-2)에서, TSV 구조(30)는 FEOL 구조(130) 및 BEOL 구조(140)를 형성한 후에 형성된다. 따라서, TSV 구조(30)는 반도체 기판(120), FEOL 구조(130)의 층간절연막(134), 및 BEOL 구조(140)의 배선간 절연층(148)을 관통하여 형성된다. TSV 구조(30)의 도전성 배리어막(34)은 반도체 기판(120)으로 포위되는 제1 외벽 부분과, 층간절연막(134)으로 포위되는 제2 외벽 부분과, 배선간 절연층(148)으로 포위되는 제3 외벽 부분을 포함한다.
TSV 구조(30)와 신호 범프(BP-P)를 전기적으로 연결하기 위하여 BEOL 구조(140) 위에서 TSV 구조(30)와 신호 범프(BP-P) 사이에 본딩 패드(PAD)가 형성된다.
TSV 구조(30)의 저면(30B)은 씨드층(64)으로 덮여 있다. 연결 단자(70)는 씨드층(64)을 통해 TSV 구조(30)에 연결될 수 있다. 연결 단자(70)의 상면(70T)과 측벽(70S)의 일부는 금속 캡핑막(80)으로 덮힐 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 칩의 구성을 개략적으로 나타내는 단면도이다. 도 9에 대한 설명 중 도 7 및 도 8과 중복되는 내용은 생략될 수 있다.
도 9를 참조하면, 반도체 칩(10-3)은 패드 영역(PR) 및 소자 영역(CR)으로 이루어진다. 반도체 칩(10-3)에서, TSV 구조(30)는 반도체 기판(120)을 관통하도록 연장된다. TSV 구조(30)가 형성된 후, TSV 구조(30) 및 반도체 기판(120) 위에 FEOL 구조(130) 및 BEOL 구조(140)가 형성된다. TSV 구조(30)는 FEOL 구조(130)에 포함되는 도전 라인(136) 및 콘택 플러그(138)를 통해 BEOL 구조(140)의 다층 배선 구조(146)에 연결될 수 있다.
TSV 구조(30)의 저면(30B)은 씨드층(64)으로 덮여 있다. 연결 단자(70)는 씨드층(64)을 통해 TSV 구조(30)에 연결될 수 있다. 연결 단자(70)의 상면(70T)과 측벽(70S)의 일부는 금속 캡핑막(80)으로 덮힐 수 있다.
도 7 내지 도 9에서 보인 반도체 칩(10-1, 10-2, 10-3)에서, TSV 구조(30)와 신호 범프(BP-P)는 수직 방향으로 정렬하는 것으로 도시되었으나, 이에 한정되지 않으며, 신호 범프(BP-P)는 수평 방향으로 쉬프트되도록 형성될 수도 있다.
도 10 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 칩의 제조 방법을 나타내는 단면도들이다.
도 10을 참조하면, 반도체 소자층(100)을 준비한다. 반도체 소자층(100)은 예를 들면, 도 7 내지 도 9에서 보인 반도체 칩(10-1, 10-2, 10-3)의 반도체 소자(100-1, 100-2, 100-3)와 같이 형성할 수 있다.
반도체 소자층(100) 상의 패드 영역(PR) 및 셀 영역(CR)에 각각 본딩 패드(PAD) 및 최상단 배선(M3)을 형성한다. 본딩 패드(PAD)와 최상단 배선(M3)은 함께 형성되어 동일한 층을 이룰 수 있다. 일부 실시 예에서, 본딩 패드(PAD)와 최상단 배선(M3)은 수백㎚ 내지 수㎛의 두께를 가지도록 형성될 수 있다. 본딩 패드(PAD) 및 최상단 배선(M3)은 금속으로 이루어질 수 있다. 예를 들면, 본딩 패드(PAD) 및 최상단 배선은 Al, Cu, Ta, Ti, W중의 하나 또는 그 이상을 포함할 수 있다.
본딩 패드(PAD)는 도 1에 보인 것과 같이, 수백 내지 수천개가 패드 영역(PR)에 매트릭스를 이루며 배치될 수 있다. 본딩 패드(PAD)는 열 방향으로 수십 ㎛의 일정한 피치를 가지고, 행 방향으로 수십 ㎛의 일정한 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 본딩 패드(PAD)는 열 방향 또는 행 방향으로 40㎛ 내지 50㎛의 피치를 가지면서 매트릭스를 이룰 수 있다. 예를 들면, 본딩 패드(PAD)는 20㎛ 내지 40㎛의 변의 길이를 가지는 사각형 형상일 수 있다.
최상단 배선(M3)은 셀 영역(CR)에서 복수개가 일 방향을 따라 상호 평행하게 연장될 수 있다. 복수개의 최상단 배선(M3)은 서로 동일한 폭인 제1 폭(W1)을 가지며, 서로 등간격으로 배치될 수 있다. 복수개의 최상단 배선(M3)은 동일한 값인 제2 폭(W2)의 피치를 가지며 배치될 수 있다.
본딩 패드(PAD) 및 최상단 배선(M3)은 예를 들면, 배선 물질층을 형성한 후, 상기 배선 물질층을 포토 공정 및 식각 공정을 통하여 패터닝하여 형성할 수 있다.
도 11을 참조하면, 본딩 패드(PAD) 및 최상단 배선(M3)을 덮는 예비 패시베이션층(150a)을 형성한다. 예비 패시베이션층(150a)은 무기 절연물로 이루어질 수 있다. 일부 실시 예에서 예비 패시베이션층(150a)은 실리콘 질화물로 이루어질 수 있다.
예비 패시베이션층(150a)은 수백㎚ 내지 수㎛의 두께를 가질 수 있다. 셀 영역(CR)에서, 예비 패시베이션층(150a)의 상면에는 복수개의 최상단 배선(M3)의 형상이 일부 전사되어, 예비 패시베이션층(150a)의 상면은 제1 단차(R1)를 가질 수 있다. 일부 실시 예에서 예비 패시베이션층(150a)의 상면은 파도의 표면 형상과 같은 일정하게 반복되는 요철 형상을 가질 수 있으며, 제1 단차(R1)는 예비 패시베이션층(150a)의 상면이 가지는 파도 모양의 골과 마루 사이의 높이일 수 있다. 제1 단차(R1)는 100㎚보다 같거나 작은 값을 가질 수 있다.
도 11 및 도 12를 함께 참조하면, 예비 패시베이션층(150a)을 일부를 제거하여 본딩 패드(PAD)의 상면의 적어도 일부분을 노출시키는 범프 홀(150H)을 가지는 패시베이션층(150)을 형성한다. 패시베이션층(150)은 셀 영역(CR)에서 복수개의 최상단 배선(M3)의 상면 및 측면을 모두 덮을 수 있다.
도 13을 참조하면, 패시베이션층(150) 상에 마스크 패턴(200)을 형성한다.
마스크 패턴(200)은 패드 영역(PR)에서 범프 홀(150H) 및 범프 홀(150H)에 인접하는 패시베이션층(150)의 일부분을 노출시킬 수 있다. 즉, 마스크 패턴(200)은 패드 영역(PR)에서 본딩 패드(PAD)의 상면의 적어도 일부분을 노출시킬 수 있다. 마스크 패턴(200)은 셀 영역(CR)에서 패시베이션층(150)의 일부분을 노출시킬 수 있다.
마스크 패턴(200)을 형성하기 위한 포토 리소그래피 공정에서 사용하는 광의 파장은, 셀 영역(CR)에서 패시베이션(150)의 상면이 가지는 표면 형상과 같은 요철 형상의 단차인 제1 단차(R1)보다 4배 이상 큰 값을 가질 수 있다.
반대로, 패시베이션(150)의 상면은, 마스크 패턴(200)을 형성하기 위한 포토 리소그래피 공정에서 사용하는 광의 파장보다 1/4 이하의 값을 가지는 단차를 가지도록 형성할 수 있다.
일부 실시 예에서, 마스크 패턴(200)을 형성하기 위한 포토 리소그래피 공정은 435㎚(g-line) 또는 405㎚(h-line)의 파장을 가지는 광을 노출하여 수행할 수 있으며, 제1 단차(R1)는 100㎚와 같거나 작은 값을 가질 수 있다.
패시베이션층(150)의 상면이 가지는 제1 단차(R1)가, 마스크 패턴(200)을 형성하기 위한 포토 리소그래피 공정에서 사용하는 광의 파장보다 1/4 이하의 값을 가지는 경우, 마스크 패턴(200)을 형성하기 위한 광 노출 시 난반사가 발생하는 것을 방지할 수 있다. 따라서 셀 영역(CR)에서 마스크 패턴(200)의 형상이 비정상적으로 형성되는 것을 방지할 수 있다. 여기에서 마스크 패턴(200)의 형상이 비정상적이라는 것은, 마스크 패턴(200)에 의하여 노출되는 패시베이션층(150)의 폭 또는 면적이 의도한 것과 다르게 형성되거나, 패시베이션층(150)을 노출시키는 마스크 패턴(200)의 내측벽에 굴곡이 생기는 것을 의미한다.
따라서, 패시베이션층(150)의 상면이 가지는 제1 단차(R1)가, 마스크 패턴(200)을 형성하기 위한 포토 리소그래피 공정에서 사용하는 광의 파장보다 1/4 이하의 값을 가지는 경우, 마스크 패턴(200)에 의하여 노출되는 패시베이션층(150)의 폭 또는 면적이 의도한 대로 형성되고, 패시베이션층(150)을 노출시키는 마스크 패턴(200)의 내측벽에 굴곡이 생기지 않을 수 있다.
도 14를 참조하면, 마스크 패턴(200)에 노출되는 패시베이션층(150)의 부분 및 본딩 패드(PAD)의 부분 상에 필라층(162) 및 예비 솔더층(164a)을 순차적으로 형성한다.
필라층(162)은 예를 들면, 구리, 니켈, 금 등으로 이루어질 수 있다. 필라층(162)은 예를 들면, 구리, 니켈, 금 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리, 니켈 금 중 선택된 복수의 금속의 다층 구조일 수 있다. 필라층(162)은 전기도금 공정을 수행하여 형성할 수 있다.
필라층(162)을 형성한 후, 필라층(162) 상에 예비 솔더층(164a)을 형성한다. 예비 솔더층(164a)은 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 예비 솔더층(164a)은 전기도금 공정을 수행하여 형성할 수 있다.
도 14 및 도 15를 참조하면, 필라층(162) 및 예비 솔더층(164a)을 형성한 후, 마스크 패턴(200)을 제거한다. 이후, 열처리를 통하여 예비 솔더층(164a)을 리플로우(reflow)시켜 도 3에 보인 것과 같은 볼록한 형상을 가지는 솔더층(164)을 가지는 반도체 칩(10)을 형성할 수 있다.
도 3, 도 10 내지 도 15를 함께 참조하면, 본 발명에 따른 반도체 칩의 제조 방법은 셀 영역(CR)에서 서로 동일한 제1 폭(W1)을 가지며, 서로 등간격으로 배치되는 복수의 최상단 배선(M3)을 형성하여, 복수의 최상단 배선(M3)을 덮는 패시베이션층(150)의 상면의 단차(R1)를 감소시킬 수 있다. 이에 따라 광 노출시 패시베이션층(150)에 의한 난반사가 발생하는 것을 방지하여, 반도체 칩(10)이 가지는 신호 범프(BP-S)와 열 범프(BP-T) 각각의 상단이 동일한 레벨을 가지도록 한다. 이에 따라 신호 범프(BP-S)와 연결 범프(BP-T)에서 접촉 불량이 발생하는 것을 방지하여, 반도체 칩(10)의 신뢰성이 확보되고, 반도체 칩(10)에서 발생하는 열을 효율적으로 방출할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 16을 참조하면, 반도체 패키지(1)는 패키지 기판(20) 상에 순차적으로 적층된 복수의 반도체 칩(10)을 포함한다. 복수의 반도체 칩(10)은 수직 방향으로 적층될 수 있다. 도 16에는 반도체 패키지(1)에 5개의 반도체 칩(10)이 포함되는 것으로 도시되었으나, 이에 한정되지 않으며, 2개 내지 4개 또는 6개 이상의 반도체 칩(10)이 포함될 수 있다.
복수의 반도체 칩(10)은 각각 복수의 TSV 구조(30)를 포함할 수 있다. 복수의 TSV 구조(30)는 패드 영역(PR)에 형성될 수 있다. 복수의 반도체 칩(10)은 서로 대응되는 TSV 구조(30)에 의하여 서로 전기적으로 연결될 수 있다. 복수의 반도체 칩(10)은 복수의 TSV 구조(30)를 통하여 패키지 기판(20)과 전기적으로 연결될 수 있다.
패키지 기판(20)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 인터포저(interposer)일 수 있다. 패키지 기판(20)이 인쇄회로기판인 경우, 패키지 기판(20)은 기판 베이스, 그리고 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(도시 생략)를 포함할 수 있다. 상기 상면 패드 및 상기 하면 패드는 각각 상기 기판 베이스)의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 기판 베이스는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 상면 패드 및 하면 패드는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 기판 베이스 내에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상기 상면 패드 및 상기 하면 패드는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
패키지 기판(20)이 인터포저인 경우, 패키지 기판(20)은 반도체 물질로 이루어진 기판 베이스 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(도시 생략)를 포함할 수 있다. 상기 기판 베이스는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한 상기 기판 베이스의 상면, 하면 또는 내부에는 내부 배선(도시 생략)이 형성될 수 있다. 또한 상기 기판 베이스의 내부에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결하는 관통 비아(도시 생략)이 형성될 수 있다.
패키지 기판(20)의 하면에는 외부 연결 단자(26)가 부착될 수 있다. 외부 연결 단자(26)는 예를 들면, 상기 하면 패드 상에 부착될 수 있다. 외부 연결 단자(26)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(26)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
패키지 기판(20) 상에는 복수의 반도체 칩(10)의 일부분 또는 전부를 감싸는 몰드층(300)이 형성될 수 있다. 몰드층(300)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
일부 실시 예에서, 몰드층(300)은 복수의 반도체 칩(10) 중 최상단의 반도체 칩(10)의 상면을 노출시킬 수 있고, 몰드층(300) 및 복수의 반도체 칩(10) 상에는 열 전달 물질층(도시 생략, TIM, Thermal Interface Material)을 사이에 두고 방열 부재(도시 생략)가 부착될 수 있다.
상기 열 전달 물질층은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열 전달 물질층은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열 전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(hase change Material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
상기 방열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
복수의 반도체 칩(10) 각각의 패드 영역(PR)의 하면에는 TSV 구조(30)와 연결되는 신호 범프(BP-S)가 형성될 수 있다. 복수의 반도체 칩(10) 각각의 셀 영역(CR)의 하면에는 열 범프(BP-T)가 형성될 수 있다. 복수의 반도체 칩(10)은 신호 범프(BP-S) 및 열 범프(BP-T)에 의하여 지지될 수 있다. 열 범프(BP-T)는 반도체 칩(10)이 가지는 반도체 소자를 구성하는 복수의 개별 소자와 전기적으로 절연될 수 있다.
복수의 반도체 칩(10) 각각은 도 1 내지 도 15에서 설명한 반도체 칩(10, (10a, 10b, 10c, 10-1, 10-2, 10-3) 중 적어도 하나 또는 이들의 조합일 수 있다.
본 발명에 따른 반도체 패키지(1)는 신호 범프(BP-S)와 열 범프(BP-T) 각각의 상단은 동일한 레벨을 가지거나, 반도체 칩(10)에서 휨 현상이 발생하는 것을 방지할 수 있으므로, 신호 범프(BP-S)와 열 범프(BP-T)에서 접촉 불량이 발생하는 것을 방지하여, 반도체 패키지(1)의 신뢰성이 확보되고, 반도체 패키지(1)가 가지는 반도체 칩(10)에서 발생하는 열을 효율적으로 방출할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 17을 참조하면, 반도체 패키지(2)는 패키지 기판(20) 상에 부착된 메인 반도체 칩(500) 및 메인 반도체 칩(500) 상에 순차적으로 적층된 복수의 반도체 칩(10)을 포함한다.
도 17에 보인 반도체 패키지(2)는 도 16에 보인 반도체 패키지(1)에 메인 반도체 칩(500)이 더 포함되도록 형성되는 바, 도 16과 중복되는 내용은 생략하도록 한다.
메인 반도체 칩(500)은 프로세스 유닛(Processor Unit)일 수 있다. 메인 반도체 칩(500)은 예를 들면, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다. 일부 실시 예에서, 메인 반도체 칩(500)은 정상 동작이 검증된 패키지, 즉 KGP(Known Good Package)일 수 있다. 메인 반도체 칩(500)은 메인 TSV 구조(530)을 포함할 수 있다. 메인 TSV 구조(530)는 반도체 칩(10)에 포함되는 TSV 구조(30)와 유사한 구조를 가지는 바, 자세한 설명은 생략하도록 한다.
복수의 반도체 칩(10)의 TSV 구조(30)는 대응되는 메인 반도체 칩(500)의 메인 TSV 구조(530)와 전기적으로 연결될 수 있다.
메인 반도체 칩(500)의 하면에는 메인 연결 단자(510)가 부착될 수 있다. 복수의 반도체 칩(10) 및 메인 반도체 칩(500)은 메인 연결 단자(510)를 통하여 패키지 기판(20)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 메인 반도체 칩(500)과 패지키 기판(20) 사이에 메인 연결 단자(510)를 감싸는 언더필 물질층(520)을 더 형성할 수 있다. 언더필 물질층(520)은 예를 들면, 에폭시 수지로 이루어질 수 있다. 일부 실시 예에서, 언더필 물질(520)은 MUF(Molded Under-fill) 방식으로 형성되는 몰드층(300)의 일부분일 수 있다.
복수의 반도체 칩(10) 각각은 도 1 내지 도 15에서 설명한 반도체 칩(10, (10a, 10b, 10c, 10-1, 10-2, 10-3) 중 적어도 하나 또는 이들의 조합일 수 있다.
본 발명에 따른 반도체 패키지(2)는 신호 범프(BP-S)와 열 범프(BP-T) 각각의 상단은 동일한 레벨을 가지거나, 반도체 칩(10)에서 휨 현상이 발생하는 것을 방지할 수 있으므로, 신호 범프(BP-S)와 열 범프(BP-T)에서 접촉 불량이 발생하는 것을 방지하여, 반도체 패키지(2)의 신뢰성이 확보되고, 반도체 패키지(2)가 가지는 반도체 칩(10)에서 발생하는 열을 효율적으로 방출할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 반도체 패키지를 나타내는 단면도이다.
도 18을 참조하면, 반도체 패키지(3)는 패키지 기판(20) 상에 부착된 메인 반도체 칩(500a) 및 패키지 기판(20) 상에 순차적으로 적층된 복수의 반도체 칩(10)을 포함한다.
도 18에 보인 반도체 패키지(3)는 메인 반도체 칩(500a)과 순차적으로 적층된 복수의 반도체 칩(10)이 각각 패키지 기판(20)의 다른 부분 상에 부착되는 점을 제외하고는 도 17에 보인 반도체 패키지(2)와 유사한 바, 자세한 설명은 생략하도록 한다.
본 발명에 따른 반도체 패키지(3)는 신호 범프(BP-S)와 열 범프(BP-T) 각각의 상단은 동일한 레벨을 가지거나, 반도체 칩(10)에서 휨 현상이 발생하는 것을 방지할 수 있으므로, 신호 범프(BP-S)와 열 범프(BP-T)에서 접촉 불량이 발생하는 것을 방지하여, 반도체 패키지(3)의 신뢰성이 확보되고, 반도체 패키지(3)가 가지는 반도체 칩(10)에서 발생하는 열을 효율적으로 방출할 수 있다.
도 19는 본 발명의 일 실시 예에 따른 반도체 모듈의 요부 구성을 보여주는 평면도이다.
도 19를 참조하면, 반도체 모듈(1000)은 모듈 기판(1010)과, 모듈 기판(1010)상에 장착된 제어 칩(1020) 및 복수의 반도체 패키지(1030)를 포함한다. 모듈 기판(1010)에는 복수의 입출력 단자(1150)가 형성되어 있다.
복수의 반도체 패키지(1030)는 도 1 내지 도 15에서 설명한 반도체 칩(10, (10a, 10b, 10c, 10-1, 10-2, 10-3) 중 적어도 하나 또는 이들의 조합을 포함할 수 있다.
도 20은 본 발명의 일 실시 예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 20을 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
반도체 패키지(1100)는 도 1 내지 도 15에서 설명한 반도체 칩(10, (10a, 10b, 10c, 10-1, 10-2, 10-3) 중 적어도 하나 또는 이들의 조합을 포함하거나, 도 16 내지 도 18에서 설명한 반도체 패키지(1, 2, 3)일 수 있다.
도 21은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 21을 참조하면, 전자 시스템(1200)은 MPU/GPU(1210)가 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다. MPU/GPU(1210)와 메모리 장치(1220)는 도 1 내지 도 15에서 설명한 반도체 칩(10, (10a, 10b, 10c, 10-1, 10-2, 10-3) 중 적어도 하나 또는 이들의 조합을 포함하거나, 도 16 내지 도 18에서 설명한 반도체 패키지(1, 2, 3)일 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 2, 3 : 반도체 패키지, 10a, 10b, 10c, 10-1, 10-2, 10-3 : 반도체 칩, 100, 100-1, 100-2, 100-3 : 반도체 소자층, 150 : 패시베이션층, 200 : 마스크 패턴, M3 : 최상단 배선, BP-S : 신호 범프, BP-T : 열 범프

Claims (20)

  1. 패드 영역과 셀 영역을 가지는 반도체 기판을 포함하며, 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층;
    상기 셀 영역에서, 일 방향을 따라 상호 평행하게 연장되며 서로 동일한 폭을 가지며 서로 등간격으로 배치되도록 상기 반도체 소자층 상의 형성되는 복수의 최상단 배선;
    상기 셀 영역 및 상기 패드 영역에 형성되며, 상기 셀 영역에서 상기 복수의 최상단 배선을 덮으며 파도 표면 형상인 상면을 가지는 패시베이션층; 및
    상기 복수의 최상단 배선과 전기적으로 절연되며, 상기 패시베이션층 상에 배치되는 복수의 열 범프;를 포함하는 반도체 칩.
  2. 제1 항에 있어서,
    상기 패드 영역에서, 상기 반도체 소자층 상에 형성되며 상기 복수의 TSV 구조와 연결되는 복수의 패드; 및
    상기 복수의 패드와 전기적으로 연결되도록 상기 복수의 패드 상에 형성되는 복수의 신호 범프;를 더 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제2 항에 있어서,
    상기 패시베이션층은 상기 복수의 패드 각각의 상면의 일부분을 노출시키는 범프 홀을 가지며,
    상기 복수의 신호 범프 각각은 상기 복수의 패드와 상기 범프 홀을 통하여 연결되는 것을 특징으로 하는 반도체 칩.
  4. 제2 항에 있어서,
    상기 복수의 신호 범프와 상기 복수의 열 범프 각각의 상단은 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 칩.
  5. 제1 항에 있어서,
    상기 복수의 최상단 배선 중 서로 인접하는 적어도 2개의 최상단 배선은 전기적으로 연결되어 하나의 배선으로 기능하는 것을 특징으로 하는 반도체 칩.
  6. 제5 항에 있어서,
    전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선의 적어도 일부분은 상기 복수의 열 범프 중 적어도 하나의 하부를 통하여 연장되는 것을 특징으로 하는 반도체 칩.
  7. 제5 항에 있어서,
    전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선은, 전원 신호 또는 접지 신호를 전달하는 것을 특징으로 하는 반도체 칩.
  8. 제1 항에 있어서,
    상기 열 범프의 하면은 상기 패시베이션층의 상면에 대응하여 파도 표면 형상을 가지는 것을 특징으로 하는 반도체 칩.
  9. 패키지 기판;
    상기 패키지 기판 상에 순차적으로 적층되며 각각 패드 영역과 셀 영역을 가지는 복수의 반도체 칩;을 포함하며,
    상기 복수의 반도체 칩 각각은,
    반도체 기판을 포함하며, 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층; 상기 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 동일한 폭을 가지며 서로 등간격으로 배치되도록 상기 반도체 소자층 상의 형성되는 복수의 최상단 배선; 상기 패드 영역에서, 상기 반도체 소자층 상에 형성되며 상기 복수의 TSV 구조와 연결되는 복수의 패드; 상기 복수의 패드 각각의 상면의 일부분을 노출시키는 범프홀을 가지고 상기 셀 영역에서 상기 복수의 최상단 배선을 덮는 패시베이션층; 상기 복수의 최상단 배선과 전기적으로 절연되며, 상기 셀 영역에서 상기 패시베이션층 상에 배치되는 복수의 열 범프; 및 상기 패드 영역에서 상기 패시베이션층 상에 배치되며, 상기 범프홀을 통하여 상기 복수의 패드와 전기적으로 연결되는 복수의 신호 범프;를 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제9 항에 있어서,
    상기 패시베이션층은 단차가 있는 파도 표면 형상인 상면을 가지는 무기 절연물로 이루어지는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 패시베이션층의 상면의 단차는, 상기 복수의 최상단 배선의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  12. 제9 항에 있어서,
    상기 복수의 반도체 칩 각각이 포함하는 상기 복수의 신호 범프와 상기 복수의 열 범프 각각의 상단은 동일한 수직 레벨에 위치하는 것을 특징으로 하는 반도체 패키지.
  13. 제9 항에 있어서,
    상기 복수의 최상단 배선 중 서로 인접하는 적어도 2개의 최상단 배선은, 전기적으로 연결되어 전원 신호 또는 접지 신호를 전달하는 하나의 배선으로 기능하는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    전기적으로 연결되어 하나의 배선으로 기능하는 상기 서로 인접하는 적어도 2개의 최상단 배선의 적어도 일부분은 상기 복수의 열 범프 중 적어도 하나의 하부를 통하여 연장되는 것을 특징으로 하는 반도체 패키지.
  15. 패드 영역과 셀 영역을 가지는 반도체 기판을 포함하며, 패드 영역에 복수의 TSV 구조를 가지는 반도체 소자층을 준비하는 단계;
    상기 반도체 소자층 상에 형성되며, 상기 셀 영역에서 일 방향을 따라 상호 평행하게 연장되며 서로 동일한 폭을 가지며 서로 등간격으로 배치되는 복수의 최상단 배선, 및 상기 패드 영역에서 상기 복수의 TSV 구조와 연결되는 복수의 패드를 형성하는 단계;
    상기 복수의 패드의 상면의 적어도 일부분 및 상기 셀 영역에서 상기 복수의 최상단 배선을 덮으며 단차를 있는 상면을 가지는 패시베이션층을 형성하는 단계;
    상기 패시베이션층 상에, 상기 복수의 패드의 상면의 적어도 일부분 및 상기 패시베이션층의 일부분을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의하여 노출되는 상기 복수의 패드의 상면의 적어도 일부분 및 상기 패시베이션층의 일부분 상에 필라층 및 예비 솔더층을 형성하는 단계; 및
    상기 예비 솔더층을 리플로우시켜 솔더층을 형성하는 단계;를 더 수행하며,
    상기 패드 영역 및 상기 셀 영역에 각각 상기 필라층 및 상기 솔더층으로 이루어지는 신호 범프 및 열 범프를 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  16. 제15 항에 있어서,
    상기 신호 범프와 상기 열 범프 각각의 상단은 동일한 수직 레벨에 위치하도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  17. 제16 항에 있어서,
    상기 열 범프는 상기 패시베이션층에 의하여 상기 복수의 최상단 배선과 전기적으로 절연되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  18. 제15 항에 있어서,
    상기 패시베이션층을 형성하는 단계는,
    상기 패시베이션층의 상면이 파도 표면 형상을 가지도록 하는 것을 특징으로 하는 반도체 칩의 제조 방법.
  19. 제15 항에 있어서,
    상기 마스크 패턴을 형성하는 단계는,
    상기 패시베이션층의 상면의 단차보다 적어도 4배 이상 큰 값을 가지는 파장을 가지는 광에 노출하여 수행되는 것을 특징으로 하는 반도체 칩의 제조 방법.
  20. 제19 항에 있어서,
    상기 복수의 최상단 배선은 상기 패시베이션층의 상면의 단차보다 큰 값의 두께를 가지도록 형성하는 것을 특징으로 하는 반도체 칩의 제조 방법.
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