JP5407667B2 - 半導体装置 - Google Patents

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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/491—Disposition
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Description

本発明は、半導体装置およびその製造方法に関し、特に、移動体通信装置に搭載される電力増幅モジュールおよびそれに用いられる半導体装置とその製造技術に適用して有効な技術に関する。
近年、ＧＳＭ方式、ＰＣＳ方式、ＰＤＣ方式、ＣＤＭＡ方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
特開２００８−４２０３８号公報（特許文献１）には、ＲＦパワーモジュールの電力増幅回路を構成するＬＤＭＯＳＦＥＴが形成された半導体チップを配線基板の上面上にフリップチップ実装する技術が記載されている。
特開２００３−２７３５２０号公報（特許文献２）には、ＰＡ積層モジュールのビアに関する技術が記載されている。
特開２００１−２４４２７４号公報（特許文献３）には、ＨＢＴを形成した半導体チップを配線基板に実装する際、ＨＢＴの電極にかかる圧力を低減するとともに、取り出し電極とパッケージ基体（配線基板）とを確実に接触させて半導体装置の信頼性向上を図る技術が記載されている。
具体的には、複数のＨＢＴの各エミッタ電極を共通接続するエミッタ取り出し電極が形成されている。そして、このエミッタ取り出し電極のうち、各エミッタ電極の上部にある領域に窪みを設けている。これにより、エミッタ取り出し電極をパッケージ基体に接触させるフリップチップ実装時に、窪みによりエミッタ電極にボンディング圧力がかからないようにしている。
特開２００８−４２０３８号公報 特開２００３−２７３５２０号公報 特開２００１−２４４２７４号公報
本発明者の検討によれば、次のことが分かった。
近年、移動体通信装置の小型化、薄型化および高性能化などの要求に伴い、そこに搭載するＲＦパワーモジュールにも、小型化、薄型化および高性能化が要求されている。ＲＦパワーモジュールは、配線基板に半導体増幅素子チップや受動部品のような電子部品を実装した構造を有しており、各電子部品の小型化や薄型化が望まれるが、配線基板上に実装する電子部品を小型化するには限界があり、電子部品の小型化だけでＲＦパワーモジュールの小型化を図るのは効率が良くない。
そこで、半導体増幅素子チップを配線基板上にフリップチップ実装してＲＦパワーモジュールを構成することが考えられ、この場合、半導体増幅素子チップを配線基板上にフェイスアップボンディングして半導体増幅素子チップの電極と配線基板の端子をワイヤボンディングした場合に比べて、半導体増幅素子チップの実装面積が小さくなるため、配線基板の平面寸法を小型化してＲＦパワーモジュールの小型化を図ることができる。
しかしながら、半導体増幅素子チップを配線基板上にフリップチップ実装した場合は、半導体増幅素子チップを配線基板上にフェイスアップボンディングした場合に比べて、放熱特性の面では不利である。これは、半導体増幅素子チップをフェイスアップボンディングした場合には、半導体増幅素子チップの裏面全体を配線基板に接合して、半導体増幅素子チップ裏面全体から配線基板側に放熱できるのに対して、半導体増幅素子チップをフリップチップ実装した場合には、半導体増幅素子チップの発熱は、半導体増幅素子チップのバンプ電極を介して配線基板側に放熱することになるためである。半導体増幅素子チップに、電力増幅回路を構成するＬＤＭＯＳＦＥＴ素子が形成されていると、このＬＤＭＯＳＦＥＴ素子での発熱量はかなり大きい。このため、半導体増幅素子チップを配線基板上にフリップチップ実装した場合の放熱特性を向上させ、それによってＲＦパワーモジュールの性能や信頼性を高めることは、極めて重要である。
本発明の目的の一つは、半導体装置の小型化を可能とする技術を提供することである。
また、本発明の他の目的の一つは、半導体装置の特性、特に放熱特性を向上させることができる技術を提供することである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）代表的な実施の形態による半導体装置は、電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成され、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有する半導体装置である。そして、前記ソース用バンプ電極はＬＤＭＯＳＦＥＴ形成領域上に配置され、前記ソース用バンプ電極とソース用導体層の間、前記ドレイン用バンプ電極とドレイン用導体層の間、および前記ゲート用バンプ電極とゲート用導体層の間には、表面保護膜である樹脂膜が形成されていないことを特徴とするものである。
（２）また、代表的な他の実施の形態による半導体装置は、電力増幅回路用のＬＤＭＯＳＦＥＴを含み、バンプ電極が形成された半導体チップを多層配線基板にフェイスダウンで搭載したものである。そして、この多層配線基板は、コア層に形成された第１ビアとプリプレグ層に形成された第２ビアが平面的に重なるように同一直線上に配置されていることを特徴とするものである。
（３）また、代表的な他の実施の形態による半導体装置は、電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成され、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有する半導体装置であって、前記ソース用バンプ電極の平面積が前記ドレイン用バンプ電極の２個分の平面積よりも大きいことを特徴とするものである。
（４）また、代表的な他の実施の形態の概要は、複数のヘテロ接合型バイポーラトランジスタと、複数のヘテロ接合型バイポーラトランジスタの各エミッタ電極を、２つ以上のヘテロ接合型バイポーラトランジスタからなるヘテロ接合型バイポーラトランジスタ群のエミッタ電極を共通して一面につなぐエミッタ共通配線層と、エミッタ共通配線層に接続して任意の場所に配置するエミッタバンプ電極とを有する半導体チップと、半導体チップを実装する配線基板とを備え、エミッタバンプ電極は、配線基板を貫通するように設けられた複数のビアに接続しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の特性、特に放熱特性等を向上させることができる。
また、半導体装置の低コスト化、小型化および高放熱化を図ることができる。
デジタル携帯電話機の一例を示すブロック図である。 図１に示されるデジタル携帯電話機に用いられている電力増幅モジュールの構成例を模式的に示した回路ブロック図である。 本発明の一実施の形態である電力増幅モジュールの構造を示す概念的な上面図である。 本発明の一実施の形態である電力増幅モジュールの構造を示す概念的な下面図である。 本発明の一実施の形態である電力増幅モジュールの構造を示す概念的な断面図である。 本発明の一実施の形態である電力増幅モジュールを実装基板に実装した状態を模式的に示す側面図である。 比較例の電力増幅モジュールの構造を示す概念的な断面図である。 本発明の一実施の形態の半導体チップの平面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図９と同じ半導体装置の製造工程中の要部平面図である。 図９と同じ半導体装置の製造工程中の要部平面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１２と同じ半導体装置の製造工程中の要部平面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部平面図である。 図１４と同じ半導体装置の製造工程中の要部平面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１７と同じ半導体装置の製造工程中の要部平面図である。 図１７と同じ半導体装置の製造工程中の要部平面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部平面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５と同じ半導体装置の製造工程中の他の要部断面図である。 図２５と同じ半導体装置の製造工程中の他の要部断面図である。 図２５と同じ半導体装置の製造工程中の要部平面図である。 第１の比較例の半導体チップの要部断面図である。 第２の比較例の半導体チップの要部断面図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態の電力増幅モジュールに用いられる配線基板の要部断面図である。 配線基板上に半導体チップを搭載する直前の状態を模式的に示す要部断面図である。 配線基板上に半導体チップをフリップチップ実装した状態を示す要部断面図である。 配線基板が搭載する半導体チップの要部平面図である。 本発明の一実施の形態の電力増幅モジュールに用いられる配線基板の第１の変形例を示す要部断面図である。 第１の比較例の配線基板の要部断面図である。 第２の比較例の配線基板の要部断面図である。 本発明の一実施の形態の電力増幅モジュールに用いられる配線基板の第２の変形例を示す要部断面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの要部平面図である。 本発明の他の実施の形態の半導体チップの第１の変形例を示す要部平面図である。 本発明の他の実施の形態の半導体チップの第２の変形例を示す要部平面図である。 配線基板上に半導体チップを搭載する直前の状態を模式的に示す要部断面図である。 配線基板上に半導体チップを実装した状態を示す要部断面図である。 図３６の配線基板上に図４０の半導体チップを実装した状態を示す要部断面図である。 図３９の配線基板上に図４０の半導体チップを実装した状態を示す要部断面図である。 本発明の他の実施の形態の電力増幅モジュールに用いられる配線基板の第３の変形例を示す要部断面図である。 図４８の配線基板上に図４０の半導体チップを実装した状態を示す要部断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の構成を示す構成図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の構造を示す断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置のＨＢＴの素子形成面を簡略化してエミッタ配線層の構造を示した平面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置のＨＢＴのエミッタ配線層の構造と任意に形成したエミッタ電極バンプ、信号電極用バンプを示した例を表す図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の内部構造を示す図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の複数のＨＢＴと第１配線層までを形成した様子を示す平面図である。 本発明の一実施の形態に係る半導体装置（実施の形態３）の複数のＨＢＴと第１配線層および第２配線層までを形成した様子を示す平面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の複数のＨＢＴ群、第１配線層、複数のＨＢＴ群にわたる第２配線層電極を形成した様子を示す平面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の変形例を説明するための説明図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の変形例を説明するための説明図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の変形例を説明するための説明図である。 本発明の一実施の形態（実施の形態３）に係る半導体装置の変形例を説明するための説明図である。 従来のワイヤボンディングによるモジュールを説明するための断面図である。 従来のＶＩＡホールを説明するための説明図であり、ＨＢＴのデバイスを表面から見た場合のフィンガーと呼ぶトランジスタ群の配置を上から見た図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用（搭載）されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュール（半導体装置）およびそれに使用（搭載）される半導体チップ（半導体装置）である。
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つある。このうち、９００ＭＨｚ帯（８２４〜９１５ＭＨｚ）をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯（１７１０〜１９１０ＭＨｚ）をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態の電力増幅モジュール１は、例えばこれらの周波数帯（高周波帯）で使用される電力増幅モジュールである。
＜デジタル携帯電話機の構成について＞
図１は、標準的なデジタル携帯電話機（デジタル携帯電話機システム、移動体通信装置）ＤＰＳの一例を示すブロック図（説明図）である。
図１に示されるデジタル携帯電話機ＤＰＳにおいては、アンテナＡＮＴより受信した信号は、アンテナスイッチＡＮＴ−ＳＷを通って低雑音アンプＬＮＡにより増幅され、受信ミクサＲＸ−ＭＩＸにより１５０〜２５０ＭＨｚ程度のＩＦ周波数（中間周波数）に変換された後、ＩＦ回路ＩＦＣで更に周波数変換され、４５５ｋＨｚ程度の第２ＩＦ周波数としてベースバンド部ＢＢ１へ導かれて復調回路ＤＭＤＬで復調される。なお、図１において、符号ＣＯＤ１は音声ＣＯＤＥＣ（コーデック）、符号ＳＰはスピーカ、符号ＭＩＣはマイク、符号ＣＯＤ２はチャネルＣＯＤＥＣ（コーデック）、符号ＭＤＬは変調回路である。
また、音声をデジタル化した信号は、ベースバンド部ＢＢ１のＤ／Ａ変換回路ＤＡＣでＤ−Ａ変換（デジタル−アナログ変換）され、Ｉ／Ｑ信号としてＲＦブロック部ＲＦＢ１へ導かれ、直交変調器ＱＭＤによりＩＦ周波数へ変調され、送信ミクサＴＸ−ＭＩＸにより送信信号に変換された後、電力増幅モジュール１で増幅され、アンテナスイッチＡＮＴ−ＳＷを通してアンテナＡＮＴから送信される。受信ミクサＲＸ−ＭＩＸおよび送信ミクサＴＸ−ＭＩＸへは、発振器とＰＬＬ（位相同期回路）により構成されたシンセサイザよりローカル信号が供給されている。なお、図１において、符号ＡＧＣＡＭＰはＡＧＣ（Automatic Gain Control）アンプ、符号ＦＰＬ１はＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）、符号ＦＰＬ２はＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）である。また、デジタル携帯電話機ＤＰＳは、液晶表示部ＬＣＤ、マイコンＭＣＮおよびメモリＭＲＹなどで構成された表示・制御部ＣＤＰも備えている。
＜電力増幅モジュールの回路構成について＞
図２は、図１に示されるデジタル携帯電話機ＤＰＳのような移動体通信装置に用いられている電力増幅モジュール（半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、ＲＦパワーモジュール）１の構成例を模式的に示した回路ブロック図（説明図）である。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な電力増幅モジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
図２に示されるように、電力増幅モジュール１の回路構成は、２系統の電力増幅回路（高周波電力増幅回路）ＬＤＭＬ，ＬＤＭＨと、周辺回路１０３と、整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂと、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂと、スイッチ回路１０９Ａ，１０９Ｂとを有している。
電力増幅回路ＬＤＭＬは、ＧＳＭ９００用の電力増幅回路であり、複数の増幅段（増幅回路）、ここでは３つの増幅段（増幅回路）ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３、を多段接続した多段構成を有している。電力増幅回路ＬＤＭＨは、ＤＣＳ１８００用の電力増幅回路であり、複数の増幅段（増幅回路）、ここでは３つの増幅段（増幅回路）ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３、を多段接続した多段構成を有している。
整合回路（入力整合回路）１０５Ａは、ＧＳＭ９００用の入力端子１０４ａと電力増幅回路ＬＤＭＬ（１段目の増幅段ＬＤＭＬ１）の間に設けられ、整合回路（入力整合回路）１０５Ｂは、ＤＣＳ１８００用の入力端子１０４ｂと電力増幅回路ＬＤＭＨ（１段目の増幅段ＬＤＭＨ１）の間に設けられている。整合回路（出力整合回路）１０７Ａは、ＧＳＭ９００用のスイッチ回路１０９Ａと電力増幅回路ＬＤＭＬ（３段目の増幅段ＬＤＭＬ３）の間に設けられ、整合回路（出力整合回路）１０７Ｂは、ＤＣＳ１８００用のスイッチ回路１０９Ｂと電力増幅回路ＬＤＭＨ（３段目の増幅段ＬＤＭＨ３）の間に設けられている。
ＧＳＭ９００用のローパスフィルタ１０８Ａは、整合回路１０７ＡとＧＳＭ９００用のスイッチ回路１０９Ａの間に設けられ、電力増幅回路ＬＤＭＬの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ１０８Ｂは、整合回路１０７ＢとＤＣＳ１８００用のスイッチ回路１０９Ｂの間に設けられ、電力増幅回路ＬＤＭＨの出力が整合回路１０７Ｂを経て入力されるようになっている。
また、ＧＳＭ９００用の電力増幅回路ＬＤＭＬの増幅段ＬＤＭＬ１と増幅段ＬＤＭＬ２の間には段間用の整合回路１０２ＡＭ１が設けられ、増幅段ＬＤＭＬ２と増幅段ＬＤＭＬ３の間には段間用の整合回路１０２ＡＭ２が設けられている。また、ＤＣＳ１８００用の電力増幅回路ＬＤＭＨの増幅段ＬＤＭＨ１と増幅段ＬＤＭＨ２の間には段間用の整合回路１０２ＢＭ１が設けられ、増幅段ＬＤＭＨ２と増幅段ＬＤＭＨ３の間には段間用の整合回路１０２ＢＭ２が設けられている。各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは高調波（電力増幅回路ＬＤＭＬ，ＬＤＭＨで発生した高調波成分）を減衰させる回路である。
このうち、ＧＳＭ９００用の電力増幅回路ＬＤＭＬ（増幅段ＬＤＭＬ１〜ＬＤＭＬ３）と、ＤＣＳ１８００用の電力増幅回路ＬＤＭＨ（増幅段ＬＤＭＨ１〜ＬＤＭＨ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置）２内に形成されている。なお、電力増幅回路ＬＤＭＬを構成する増幅段ＬＤＭＬ１〜ＬＤＭＬ３と、電力増幅回路ＬＤＭＨを構成する増幅段ＬＤＭＨ１〜ＬＤＭＨ３とは、半導体チップ２内に形成されるが、段間用の整合回路１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２は、半導体チップ２内に形成しても、半導体チップ２外に形成してもよい。
周辺回路１０３は、電力増幅回路ＬＤＭＬ，ＬＤＭＨの増幅動作の制御や補佐あるいはスイッチ回路１０９Ａ，１０９Ｂの制御などを行う回路であり、制御回路１０３Ａ，１０３Ｃと、上記増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。
制御回路１０３Ａは、上記電力増幅回路ＬＤＭＬ，ＬＤＭＨに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３の各々の出力用の増幅素子（ここではＬＤＭＯＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路ＬＤＭＬ、ＬＤＭＨの出力レベルを指定する信号で、携帯電話機と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
制御回路１０３Ｃは、スイッチ回路１０９Ａ，１０９Ｂの制御を行う回路である。ＧＳＭ９００の送受信切り換え用スイッチ回路１０９Ａは、制御回路１０３Ｃからの切換信号に応じて、ＧＳＭ９００の送信時には端子１０６をローパスフィルタ１０８Ａの出力側に接続し、ＧＳＭ９００の受信時には端子１０６を端子１１０ａに接続する。また、ＤＣＳ１８００の送受信切り換え用のスイッチ回路１０９Ｂは、制御回路１０３Ｃからの切換信号に応じて、ＤＣＳ１８００の送信時には端子１０６をローパスフィルタ１０８Ｂの出力側に接続し、ＤＣＳ１８００の受信時には端子１０６を端子１１０ｂに接続する。
電力増幅モジュール１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路ＬＤＭＬ、すなわち３つの増幅段ＬＤＭＬ１〜ＬＤＭＬ３で増幅されて半導体チップ２から増幅されたＲＦ信号（ＧＳＭ９００のＲＦ信号）として出力される。この増幅されて半導体チップ２から出力されたＧＳＭ９００のＲＦ信号は、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てスイッチ回路１０９Ａに入力される。スイッチ回路１０９Ａが、端子１０６をローパスフィルタ１０８Ａの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ａを経てスイッチ回路１０９Ａに入力されたＲＦ信号は、端子１０６からＧＳＭ９００のＲＦ出力信号として出力され、上記アンテナＡＮＴから送信される。
また、電力増幅モジュール１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路ＬＤＭＨ、すなわち３つの増幅段ＬＤＭＨ１〜ＬＤＭＨ３で増幅されて半導体チップ２から増幅されたＲＦ信号（ＤＣＳ１８００のＲＦ信号）として出力される。この増幅されて半導体チップ２から出力されたＤＣＳ１８００のＲＦ信号は、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てスイッチ回路１０９Ｂに入力される。スイッチ回路１０９Ｂが、端子１０６をローパスフィルタ１０８Ｂの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ｂを経てスイッチ回路１０９Ｂに入力されたＲＦ信号は、端子１０６からＤＣＳ１８００のＲＦ出力信号として出力され、上記アンテナＡＮＴから送信される。
また、電力増幅モジュール１の入力端子１０４ｃに入力された入力信号（例えば制御用信号など）が周辺回路１０３に入力され、これに基づいて、周辺回路１０３は、電力増幅回路ＬＤＭＬ，ＬＤＭＨの制御やスイッチ回路１０９Ａ，１０９Ｂの制御などを行うことができる。
スイッチ回路１０９Ａ，１０９Ｂは、上記図１の上記アンテナスイッチＡＮＴ−ＳＷに対応するものであり、図２に示される本実施の形態の電力増幅モジュール１は、上記図１の上記アンテナスイッチＡＮＴ−ＳＷも、電力増幅モジュール１に内蔵させた場合に対応する。他の形態として、上記アンテナスイッチＡＮＴ−ＳＷを、電力増幅モジュール１の外部に設けることもできる。
上記電力増幅回路ＬＤＭＬ，ＬＤＭＨのそれぞれは、上記３段の増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３として、３個のｎチャネル型のＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)を順次従属接続（多段接続）した回路構成を有している。すなわち、各増幅段ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３，ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３がｎチャネル型のＬＤＭＯＳＦＥＴ素子により形成されている。
そして、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＬＤＭＬが形成されている。
具体的には、ＧＳＭ９００用の入力端子１０４ａが、整合回路１０５Ａを介して、増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＡＭ１を介して、増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続されている。そして、増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＡＭ２を介して、増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０７Ａを介してローパスフィルタ１０８Ａに電気的に接続されている。
また、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＬＤＭＨが形成されている。
具体的には、ＤＣＳ１８００用の入力端子１０４ｂが、整合回路１０５Ｂを介して、増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＢＭ１を介して、増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続されている。そして、増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＢＭ２を介して、増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０７Ｂを介してローパスフィルタ１０８Ｂに電気的に接続されている。
なお、本実施の形態では、３段の増幅段が接続（多段接続）されて各電力増幅回路ＬＤＭＬ，ＬＤＭＨを形成しているが、他の形態として、２段の増幅段または４段以上の増幅段を接続（多段接続）して各電力増幅回路ＬＤＭＬ，ＬＤＭＨを形成することも可能であり、この場合、各電力増幅回路ＬＤＭＬ，ＬＤＭＨは２個または４個以上のｎチャネル型ＬＤＭＯＳＦＥＴが従属接続した回路構成となる。
＜電力増幅モジュールの構造について＞
図３は、本実施の形態の電力増幅モジュール１の構造を示す概念的な上面図（上面透視図、平面図）であり、図４は、本実施の形態の電力増幅モジュール１の概念的な下面図（平面図）であり、図５は本実施の形態の電力増幅モジュール１の概念的な断面図（側面断面図）である。図３は封止樹脂７を透視した状態が示されている。また、図３は平面図、図５は断面図に対応するが、いずれも電力増幅モジュール１の概念的な構造が示されており、図３の構造を所定の位置で切断した断面と図５の断面図とは完全には一致していない。また、図３は、平面図であるが、図面を見易くするために、半導体チップ２，４、受動部品５および集積受動部品６に対してハッチングを付してある。
図３〜図５に示される本実施の形態の電力増幅モジュール１は、配線基板３と、配線基板３上に搭載（実装）された半導体チップ２，４と、配線基板３上に搭載された受動部品５と、配線基板３上に搭載された集積受動部品６と、半導体チップ２，４、受動部品５および集積受動部品６を含む配線基板３の上面を覆う封止樹脂（封止部、封止樹脂部）７とを有している。
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す破線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップである。従って、半導体チップ２内（または表層部分）には、電力増幅回路ＬＤＭＬ，ＬＤＭＨの増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３を構成する半導体増幅素子としてのＬＤＭＯＳＦＥＴ素子（後述するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３に対応）と、周辺回路１０３を構成する半導体素子とが形成されている。段間用の整合回路１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２は、半導体チップ２内に形成した受動素子によって形成しても、半導体チップ２外の受動部品５によって形成してもよい。
図５に示されるように、半導体チップ２の表面（半導体素子形成側の主面）２ａには、複数のバンプ電極（突起状電極）ＢＰが形成されている。バンプ電極ＢＰは、例えば半田バンプなどである。バンプ電極ＢＰとして金バンプなどを用いることもできる。バンプ電極ＢＰは、半導体チップ２に形成された素子（半導体素子または受動素子）または半導体集積回路に電気的に接続されている。なお、半導体チップ２の表面２ａと裏面２ｂとは、半導体チップ２の互いに反対側の主面であり、表面２ａがバンプ電極ＢＰ形成側の主面（半導体素子形成側の主面）である。
半導体チップ２は、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。半導体チップ２の製造工程や構造については、後でより詳細に説明する。
半導体チップ２は、配線基板３の上面（主面）３ａ上にフリップチップ実装（フリップチップ接続）されている。すなわち、半導体チップ２は、その裏面２ｂが上方を向き、その表面２ａが配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａ上に搭載（実装）されている。従って、半導体チップ２は配線基板３の上面３ａにフェイスダウンボンディングされている。半導体チップ２の表面２ａのバンプ電極ＢＰは、配線基板３の上面３ａの導電性のランド（ランドパターン、端子、電極）ＬＰに機械的に接続（接合）されかつ電気的に接続されている。
半導体チップ４は、図２の回路ブロック図において半導体チップ４を示す破線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ４である。従って、半導体チップ４内には、スイッチ回路１０９Ａ，１０９Ｂが形成されている。半導体チップ４内において、スイッチ回路１０９Ａ，１０９Ｂは、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）素子などにより形成されている。半導体チップ４は、例えば、ＧａＡｓなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ４に分離したものである。
図３および図４に示されるように、半導体チップ４は配線基板３の上面３ａのチップ搭載用導体パターン１１に、例えば半田１２などの接合材によりフェイスアップでダイボンディングされている。半導体チップ４の表面に形成された複数のパッド電極１３は、それぞれ、ボンディングワイヤ（導電性ワイヤ）１４を介して配線基板３の上面３ａのランドＬＰに電気的に接続されている。また、他の形態として、半導体チップ４のパッド電極１３をバンプ電極とし、半導体チップ４をフェイスダウンで配線基板３の上面３ａに搭載し、半導体チップ４のバンプ電極を配線基板３の上面３ａのランドＬＰに接続（フリップチップ接続）することもできる。
受動部品５は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品５は、例えば、図２に示される整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂなどを構成する受動部品である。また、段間の整合回路１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ１を構成する受動素子は、半導体チップ２内に形成しても、あるいは半導体チップ２内に形成せずに、受動部品５により形成してもよい。受動部品５は、配線基板３の上面３ａのランドＬＰに半田１２などの導電性の接合材により実装されている。
集積受動部品６は、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成する集積受動素子（ＩＰＤ：Integrated Passive Device）である。集積受動部品６内に、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成するインダクタ素子および容量素子が形成されている。配線基板３上に集積受動部品６は２つ搭載されており、一方が上記ローパスフィルタ１０８Ａ用、他方が上記ローパスフィルタ１０８Ｂ用である。
集積受動部品６の表面には、複数のバンプ電極１５が形成されており、集積受動部品６は、配線基板３の上面３ａにフリップチップ実装されている。すなわち、集積受動部品６は、フェイスダウンで配線基板３の上面３ａに搭載され、集積受動部品６のバンプ電極１５が配線基板３の上面３ａのランドＬＰに接合されて電気的に接続されている。また、集積受動部品６のバンプ電極１５をパッド電極とし、集積受動部品６をフェイスアップで配線基板３の上面３ａに搭載し、集積受動部品６のパッド電極を配線基板３の上面３ａのランドＬＰにボンディングワイヤで接続することもできる。
封止樹脂７は、半導体チップ２，４、受動部品５、集積受動部品６およびボンディングワイヤ１４を覆うように配線基板３の上面３ａ上に形成されている。封止樹脂７は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
配線基板３は、複数の絶縁体層（誘電体層）と複数の導体層（配線層）とを積層して一体化した多層配線基板（多層基板）である。ここでは、配線基板３は、絶縁層として、コア層（基材層、基体、支持絶縁層、絶縁層）ＣＲ１と、コア層ＣＲ１の上下両面に設けられたプリプレグ層（絶縁層）ＰＰ１，ＰＰ２とを有している。従って、コア層ＣＲ１、プリプレグ層ＰＰ１およびプリプレグ層ＰＰ２は、いずれも、配線基板２を構成する絶縁層である。配線基板３の上面（表面、主面）３ａ上と下面（裏面）３ｂ上と絶縁体層間とには、導体層（後述の導体層７１，７２，７３，７４）が形成されているが、図５では、配線基板３の上面３ａ上と下面３ｂ上の導体層（後述の導体層７１，７４）は図示しているが、絶縁体層間の導体層（後述の導体層７２，７３）は図示を省略してある。なお、配線基板３の上面３ａと下面３ｂとは、配線基板３の互いに反対側の主面であり、上面３ａが、半導体チップ２搭載側の主面である。
配線基板３の最上層の導体層（後述の導体層７１に対応）のパターンによって、配線基板３の上面３ａに、ランドＬＰ、配線パターンＷＰおよびチップ搭載用導体パターン１１が形成されている。配線基板３の最上層の導体層のうち、ランドＬＰは、半導体チップ２のバンプ電極ＢＰに接続される部分、半導体チップ４のパッド電極１３とボンディングワイヤ１４を介して電気的に接続される部分、受動部品５の電極と接続される部分、および集積受動部品６のバンプ電極１５と接続される部分であり、配線パターンＷＰは、必要に応じてランドＬＰ間などを結線する部分である。また、チップ搭載用導体パターン１１は、半導体チップ４を搭載する部分である。ランドＬＰのうち、半導体チップ２のバンプ電極ＢＰに接続されるランドＬＰと、受動部品５の電極に接続されるランドＬＰと、集積受動部品６のバンプ電極１５に接続されるランドＬＰとは、図５の断面図には示されているが、図３の平面図では、半導体チップ２、受動部品５および集積受動部品６に下に隠れているため、図示されていない。
また、配線基板３の上面３ａには半田レジスト層（図３および図５では図示しないが、後述の半田レジスト層ＳＲ１に対応）が形成されており、ランドＬＰは、この半田レジスト層に設けられた開口から露出しているが、配線パターンＷＰはこの半田レジスト層で覆われている。
また、配線基板３の最下層の導体層（後述の導体層７４に対応）のパターンによって、配線基板３の下面３ｂに裏面端子（端子、電極、外部接続端子）ＴＥ１および裏面端子（端子、電極、外部接続端子）ＴＥ２が形成されている。この裏面端子ＴＥ１，ＴＥ２は電力増幅モジュール１の外部接続端子に対応するものである。
図４および図５に示されるように、平面矩形状の配線基板３の下面３ｂにおいて、中央部に平面矩形状の裏面端子ＴＥ２が形成されており、この裏面端子ＴＥ２を囲む配線基板３の下面３ｂの周辺部に沿って、平面矩形状の複数の裏面端子ＴＥ１が形成されている。配線基板３の下面３ｂの中央部に形成されている裏面端子ＴＥ２は、配線基板３の下面３ｂの周辺部に形成されている裏面端子ＴＥ１よりもサイズが大きく、かつ、裏面端子ＴＥ２は基準電位（より具体的にはグランド（接地）電位）が印加される基準電位用端子として機能する。配線基板３の下面３ｂの周辺部に形成されている複数の裏面端子ＴＥ１は、信号用端子や電源電位用端子などが含まれている。また、配線基板３の下面３ｂには半田レジスト層（図４および図５では図示しないが、後述の半田レジスト層ＳＲ２に対応）が形成されており、裏面端子ＴＥ１，ＴＥ２は、この半田レジスト層に設けられた開口から露出している。
配線基板３を構成する各導体パターン（配線層）は、必要に応じて配線基板３を構成する絶縁体層に形成されたビア（ビアホール）ＶＨ１，ＶＨ２，ＶＨ３を通じて電気的に接続されている。このうち、ビアＶＨ１は、コア層ＣＲ１に形成されたビアであり、ビアＶＨ２は、プリプレグ層ＰＰ１に形成されたビアであり、ビアＶＨ３は、プリプレグ層ＰＰ２に形成されたビアである。なお、本願において、配線基板におけるビアまたはビアホールを言うときは、配線基板を構成する絶縁層に形成された孔（貫通孔、開口部、スルーホール）だけではなく、その孔の内壁上にまたはその孔の内部を埋めるように形成された導体膜または導体部を含めたものを意味する。従って、配線基板３の上面３ａに形成されているランドＬＰは、必要に応じて配線基板３の上面３ａに形成されている配線パターンＷＰ、配線基板３の内部に形成されている導体層のパターンやビアＶＨ１，ＶＨ２，ＶＨ３などを介して結線され、配線基板３の下面３ｂに形成されている裏面端子ＴＥ１や裏面端子ＴＥ２と電気的に接続されている。
グランド電位を供給する裏面端子ＴＥ２は、配線基板３の上面３ａ上に搭載された半導体チップ２のバンプ電極ＢＰのうちのいくつか（バンプ電極ＢＰのうちのグランド電位を供給すべきバンプ電極ＢＰに対応、後述のソース用バンプＢＰＳも含まれる）と、配線基板３のビアＶＨ１，ＶＨ２，ＶＨ３を介して電気的に接続されている。
本実施の形態においては、半導体チップ２の後述のソース用バンプＢＰＳと配線基板３の裏面端子ＴＥ２との間をビアＶＨ１，ＶＨ２，ＶＨ３を介して電気的に接続すると共に、ビアＶＨ１，ＶＨ２，ＶＨ３を介して半導体チップ２の後述のソース用バンプＢＰＳから配線基板３の裏面端子ＴＥ２に半導体チップ２の熱を伝導させるが、これについては、後で詳細に説明する。半導体チップ２からバンプ電極ＢＰおよびビアＶＨ１，ＶＨ２，ＶＨ３を介して裏面端子ＴＥ２に伝導した熱は、裏面端子ＴＥ２から電力増幅モジュール１の外部に放熱され、後述のように裏面端子ＴＥ２を実装基板２１の端子２３ｂに接続した場合には、実装基板２１側に放熱される。このため、配線基板３の下面３ｂの中央部に形成されている裏面端子ＴＥ２は、放熱効率を向上させるため、面積が大きくなっている。ビアＶＨ１，ＶＨ２，ＶＨ３の構成については、後でより詳細に説明する。
図６は、本実施の形態の電力増幅モジュール１を実装基板（配線基板、マザーボード、外部回路基板）２１に実装した状態を模式的に示す側面図である。
図に示されるように、実装基板２１の上面２１ａ上に電力増幅モジュール１や他の部品２２（例えば受動部品など）が実装される。この際、電力増幅モジュール１の裏面端子ＴＥ１は、実装基板２１の端子２３ａに、半田２４などの導電性の接合材を介して接合されて電気的に接続され、電力増幅モジュール１の裏面端子ＴＥ２は、実装基板２１の端子（基準電位供給用端子）２３ｂに半田２４などの導電性の接合材を介して接合されて電気的に接続される。また、部品２２の電極は、実装基板２１の端子２３ｃに、半田２４などの導電性の接合材を介して接合されて電気的に接続される。このため、実装基板２１の端子（基準電位供給用端子）２３ｂから、半田２４よび裏面端子ＴＥ２を介して、電力増幅モジュール１に基準電位（グランド電位、接地電位）を供給することができる。
次に、電力増幅モジュール１の製造工程の一例を簡単に説明する。
まず配線基板母体（後述の切断工程後に配線基板３となるもの）を準備し、この配線基板母体上に、半導体チップ２、半導体チップ４、受動部品５および集積受動部品６を実装（搭載）する。この際、半導体チップ２はフリップチップ実装し、半導体チップ２の複数のバンプ電極ＢＰを配線基板母体の対応する複数のランドＬＰにそれぞれ電気的かつ機械的に接続する。それから、半導体チップ４の複数のパッド電極１３と配線基板母体の対応する複数のランドＬＰとを、複数のボンディングワイヤ１４を介してそれぞれ接続する。それから、半導体チップ２，４、受動部品５および集積受動部品６を覆うように配線基板母体の上面上に封止樹脂７を形成してから、配線基板母体と封止樹脂７をダイシングなどで切断することで、電力増幅モジュール１を製造することができる。切断後の配線基板母体が上記配線基板３に対応する。
＜半導体チップと配線基板との接続方式＞
図７は、比較例の電力増幅モジュール２０１を示す断面図（側面断面図）であり、本実施の形態の上記図５に対応するものである。
図７に示される比較例の電力増幅モジュール２０１は、配線基板２０３の上面に半導体チップ２０２，２０４（それぞれ半導体チップ２，４に相当するもの）や、受動部品２０５および集積受動部品２０６（それぞれ受動部品５および集積受動部品６に相当するもの）が実装され、それらを覆うように封止樹脂２０７（封止樹脂７に相当するもの）が形成されたものである。
しかしながら、本実施の形態とは異なり、図７の比較例の電力増幅モジュール２０１では、本実施の形態の半導体チップ２に相当する半導体チップ２０２は、配線基板２０３の上面にフェイスアップでダイボンディングされ、半導体チップ２０２の表面のパッド電極ＰＤが、ボンディングワイヤ２１４を介して、配線基板２０３の上面のランドＬＰ２０１と電気的に接続されている。更に、半導体チップ２０２の裏面に形成した裏面電極ＢＥが、配線基板３の上面のチップ搭載用導体パターン２１１に半田２１２などの導電性の接合材を介して接続されている。なお、図７の符号２１３は、半導体チップ２０４のパッド電極であり、符号２１５は、集積受動部品２０６のバンプ電極であり、符号ＶＨ２０１は配線基板２０３のビア（ビアホール）であり、符号ＴＥ２０１，２０２は、それぞれ本実施の形態の裏面端子ＴＥ１，ＴＥ２に対応する裏面端子である。
図７の比較例の電力増幅モジュール２０１では、半導体チップ２０２のパッド電極ＰＤと配線基板２０３のランドＬＰ２０１との接続にボンディングワイヤ２０９を用いている。ボンディングツールを用いてワイヤボンディングを行うには、半導体チップ２０２の側面から、配線基板２０３のランドＬＰ２０１とボンディングワイヤ２０９との接続部分まで、ある程度の距離（例えば数百μｍ程度）が必要となり、配線基板２０３において、半導体チップ２０２搭載領域の周囲に余分な領域（電気回路的には必要ないが、ボンディングワイヤ２０９を配置するために必要となる領域）が形成される。このため、配線基板の平面寸法が大きくなり、電力増幅モジュールの平面寸法が大型化してしまう。
そこで、図３〜図５に示される本実施の形態の電力増幅モジュール１では、上述のように、配線基板３に半導体チップ２をフェイスダウンボンディングしてフリップチップ実装し、半導体チップ２のバンプ電極ＢＰを配線基板３のランドＬＰに接続しているため、配線基板３における半導体チップ２搭載領域の周囲に上記の余分な領域に相当するものを設ける必要がない。すなわち、バンプ電極ＢＰ接続用のランドＬＰを半導体チップ２の下方に配置させ、そこに半導体チップ２のバンプ電極ＢＰを接続するので、半導体チップ２のバンプ電極ＢＰと配線基板３のランドＬＰの接続部分が半導体チップ２の下に位置することになり、半導体チップ２搭載領域の周囲に上記余分な領域に相当する領域が生じない。
このため、本実施の形態の電力増幅モジュール１は、半導体チップ２０２と配線基板２０３のランドＬＰ２０１との間の接続方式にワイヤボンディングを用いた図７の比較例の電力増幅モジュール２０１に比べて、配線基板３における半導体チップ２の実装面積を低減することができるので、配線基板３の平面寸法を小さくすることができ、電力増幅モジュール１の平面寸法を小型化することができる。
しかしながら、図７の比較例の電力増幅モジュール２０１では、半導体チップ２０２をフェイスアップボンディングするため、半導体チップ２０２の裏面（裏面電極ＢＥ）を配線基板３の上面のチップ搭載用導体パターン２１１に半田２１２などを介して直接接合することができる。このため、半導体チップ２０２で生じた熱を、半導体チップ２０２の裏面全体から、配線基板２０３に伝導させることができ、半導体チップ２０２の放熱特性に優れている。
一方、本実施の形態の電力増幅モジュール１は、半導体チップ２は配線基板３上にフェイスアップボンディングするため、半導体チップ２の裏面を配線基板３に直接的に接続することはできず、半導体チップ２で生じた熱は、バンプ電極ＢＰを介して配線基板３に伝導される構造である。バンプＢＰの平面寸法（半導体チップ２の表面に平行な面での寸法または面積）は、半導体チップ２の平面寸法に比べて、かなり小さい。
このため、本実施の形態で半導体チップ２の接続方式に採用しているバンプ接続方式（フリップチップ実装方式）は、上記図７の比較例の電力増幅モジュール２０１で半導体チップ２０２の接続方式に採用しているフェイスアップダイボンディング方式に比べて、半導体チップの放熱特性の面では、不利である。そして、上述のように、半導体チップ２内には、上記増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３を構成するＬＤＭＯＳＦＥＴが形成されているため、半導体チップ２の発熱量は非常に大きい。従って、本実施の形態の電力増幅モジュール１においては、半導体チップ２から配線基板３への放熱特性を向上させることは、極めて重要である。
そこで、本実施の形態では、半導体チップ２の構造を工夫することと、配線基板３の構造（特にビアの構成）を工夫することで、放熱特性の向上を図っている。まず、半導体チップ２の構造について説明する。
＜半導体チップの構造について＞
図８は、本実施の形態の半導体チップ２の平面図（平面レイアウト図）であり、半導体チップ２の回路配置例が示されている。なお、図８は平面図であるが、図面を見易くするために、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３およびバンプ電極ＢＰについてはハッチングを付してある。
図８では、半導体チップ２において、ＧＳＭ９００用の１段目の増幅段ＬＤＭＬ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ１を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１として示し、ＧＳＭ９００用の２段目の増幅段ＬＤＭＬ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ２を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２として示している。そして、ＧＳＭ９００用の３段目（最終段）の増幅段ＬＤＭＬ３を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ３を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３として示している。
また、ＤＣＳ１８００用の１段目の増幅段ＬＤＭＨ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ１を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１として示し、ＤＣＳ１８００用の２段目の増幅段ＬＤＭＨ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ２を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２として示している。そして、ＤＣＳ１８００用の３段目（最終段）の増幅段ＬＤＭＨ３を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ３を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３として示している。
更に、半導体チップ２は、容量素子、抵抗素子または制御用ＭＯＳＦＥＴなどが形成された素子形成領域１３３を有しており、素子形成領域１３３に形成された各素子は、上記周辺回路１０３などを構成する素子に対応する。また、半導体チップ２の表面には、複数のバンプ電極ＢＰが形成されている。
バンプ電極ＢＰは、ドレイン用のバンプ電極ＢＰであるドレインバンプＢＰＤ１，ＢＰＤ２，ＢＰＤ３，ＢＰＤ４，ＢＰＤ５，ＢＰＤ６、ソース用のバンプ電極ＢＰであるソースバンプＢＰＳ１，ＢＰＳ２，ＢＰＳ３，ＢＰＳ４，ＢＰＳ５，ＢＰＳ６、およびゲート用のバンプ電極ＢＰであるゲートバンプＢＰＧ１，ＢＰＧ２，ＢＰＧ３，ＢＰＧ４，ＢＰＧ５，ＢＰＧ６を含んでいる。また、それ以外に、バンプ電極ＢＰは、制御信号の入力や検出信号の出力などに用いるためのバンプ電極ＢＰ１も含んでいる。
このうち、ゲートバンプＢＰＧ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０５Ａを介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１のソースに電気的に接続されたバンプ電極である。
また、ゲートバンプＢＰＧ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０２ＡＭ１を介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２のソースに電気的に接続されたバンプ電極である。
また、ゲートバンプＢＰＧ３は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０２ＡＭ２を介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ３は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ３は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のソースに電気的に接続されたバンプ電極である。
また、ゲートバンプＢＰＧ４は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０５Ｂを介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ４は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ４は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１のソースに電気的に接続されたバンプ電極である。
また、ゲートバンプＢＰＧ５は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０２ＢＭ１を介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ５は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ５は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２のソースに電気的に接続されたバンプ電極である。
また、ゲートバンプＢＰＧ６は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のゲート電極に電気的に接続された入力用のバンプ電極（上記整合回路１０２ＢＭ２を介してＲＦ信号を入力するためのバンプ電極）である。ドレインバンプＢＰＤ６は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のドレインに電気的に接続された出力用のバンプ電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３で増幅したＲＦ信号を出力するためのバンプ電極）である。ソースバンプＢＰＳ６は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のソースに電気的に接続されたバンプ電極である。
また、半導体チップ２において、各ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３が形成された領域および各素子形成領域１３３は、各領域間に形成された埋込酸化膜などからなる素子分離領域（後述の素子分離領域３２に対応）によって、それぞれ他の領域から電気的に分離されている。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３および素子形成領域１３３の間や、それらとバンプ電極ＢＰとの間は、必要に応じて半導体チップ２の内部配線により電気的に接続されている。
半導体チップ２において、発熱しやすいのは、増幅回路を構成しているＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３であり、その中でも特に最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３に対応するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３において、発熱量が大きくなる。本実施の形態では、半導体チップ２はバンプ電極ＢＰを介して配線基板３に実装されるため、半導体チップ２の熱はバンプ電極ＢＰを介して配線基板３側に放熱されることになる。このため、バンプ電極ＢＰを半導体チップ２の発熱箇所の直上に配置すれば、半導体チップ２の発熱をバンプ電極ＢＰを介して最短経路で配線基板３に放熱させることができ、放熱特性向上の観点から極めて好ましい。
そこで、本実施の形態では、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３において、特に最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３に対応するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３において、各ＬＤＭＯＳＦＥＴ形成領域上にソースバンプを配置している。すなわち、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３上にソースバンプＢＰＳ３を配置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３上にソースバンプＢＰＳ６を配置している。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３上にソースバンプＢＰＳ３，ＢＰＳ６を配置することに比べると効果は小さいが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２上にそれぞれソースバンプＢＰＳ１，ＢＰＳ２，ＢＰＳ４，ＢＰＳ５を配置すれば、更に好ましい。
このようにすることで、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３（特にＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３）における発熱を、その直上に配置したソースバンプＢＰＳ１〜ＢＰＳ６（特にソースバンプＢＰＳ３，ＢＰＳ６）を介して配線基板３側に放熱させることができる。これにより、半導体チップ２の放熱特性を向上させることができ、電力増幅モジュール１の性能（放熱特性）を向上させることができる。
なお、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３の各々に対してソースバンプ、ゲートバンプおよびドレインバンプを設けるが、本実施の形態において、ＬＤＭＯＳＦＥＴ形成領域上に配置するバンプ電極は、ゲートバンプやドレインバンプではなく、ソースバンプである。その理由は、次の通りである。
すなわち、半導体チップ２のソースバンプＢＰＳ１〜ＢＰＳ６には、基準電位（グランド電位）を供給すればよいため、ソースバンプＢＰＳ１〜ＢＰＳ６は、配線基板３のビアＶＨ１，ＶＨ２，ＶＨ３を介して、配線基板３の下面３ｂの大面積の裏面端子ＴＥ２に電気的および熱的に接続することができる。このため、ＬＤＭＯＳＦＥＴ形成領域上にソースバンプを設ければ、ＬＤＭＯＳＦＥＴ形成領域での発熱を、半導体チップ２のソースバンプおよび配線基板３のビアＶＨ１，ＶＨ２，ＶＨ３を介して、半導体チップ２の下方に存在する配線基板３の下面３ｂの裏面端子ＴＥ２に効率的に放熱することができる。裏面端子ＴＥ２に伝導された熱は、裏面端子ＴＥ２から電力増幅モジュール１の外部に放熱することができる。
一方、半導体チップ２のゲートバンプＢＰＧ１〜ＢＰＧ６およびドレインバンプＢＰＤ１〜ＢＰＤ６は、整合回路に接続する必要があるため、ゲートバンプＢＰＧ１〜ＢＰＧ６およびドレインバンプＢＰＤ１〜ＢＰＤ６に接続したランドＬＰは、配線基板３の配線パターンＷＰなどで配線基板３の上面３ａにおける半導体チップ２搭載領域の外側に引き出すことになる。このため、ソースバンプＢＰＳ１〜ＢＰＳ６に接続したランドＬＰは、ビアＶＨ１，ＶＨ２，ＶＨ３を介して配線基板３の下面３ｂの裏面端子ＴＥ２まで熱的な放熱経路を確保することができるのに対して、ゲートバンプＢＰＧ１〜ＢＰＧ６およびドレインバンプＢＰＤ１〜ＢＰＤ６に接続したランドＬＰは、ビアＶＨ１，ＶＨ２，ＶＨ３を介した配線基板３の下面３ｂの裏面端子までの放熱経路を確保することが困難である。
このため、本実施の形態のように、ゲートバンプやドレインバンプではなく、ソースバンプをＬＤＭＯＳＦＥＴ形成領域上に配置することで、ＬＤＭＯＳＦＥＴ形成領域での発熱を、配線基板３の下面３ｂ側まで効率的に伝導させることができ、それによって、半導体チップ２の放熱特性を向上させることができ、電力増幅モジュール１の性能（放熱特性）を向上させることができるのである。
また、本実施の形態のように、ソースバンプをＬＤＭＯＳＦＥＴ形成領域上に配置した場合には、ソースバンプをＬＤＭＯＳＦＥＴ形成領域外の上部に配置した場合に比べて、ソースバンプ配置領域を半導体チップに改めて確保する必要がなくなるため、半導体チップ２の小面積化（チップサイズの縮小）を図ることができる。
しかしながら、本発明者が検討したところ、単にＬＤＭＯＳＦＥＴ形成領域上にソースバンプを配置しただけでは、不具合が生じる可能性があることが分かった。例えば、ソースバンプの形成前にソースパッドに対してプローブ試験を行う際に、このソースパッドがＬＤＭＯＳＦＥＴ形成領域上にあると、プローブの外力（衝撃、圧力）がＬＤＭＯＳＦＥＴ形成領域に加わるため、ＬＤＭＯＳＦＥＴ形成領域に形成されているＬＤＭＯＳＦＥＴ素子や配線構造に悪影響を与える可能性がある。
そこで、本実施の形態では、半導体チップ２におけるＬＤＭＯＳＦＥＴ形成領域およびそれに接続されソースバンプ、ドレインバンプおよびゲートバンプの構成を、以下のように工夫している。
＜半導体チップにおけるＬＤＭＯＳＦＥＴ形成領域の構成について＞
半導体チップ２におけるＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３の構成について、その製造工程に絡めて説明する。図９〜図２８は、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程中の要部断面図または要部平面図である。
半導体チップ２を製造するには、まず、図９に示されるように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩｃｍ程度の低抵抗基板とされている半導体基板（以下、単に基板という）３１を準備する。それから、基板（半導体基板、半導体ウエハ）３１の主面上に周知のエピタキシャル成長法を用いて、例えば抵抗率が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層（半導体層）３２を形成する。エピタキシャル層３２は、半導体層であるが、エピタキシャル層３２の不純物濃度は基板３１の不純物濃度よりも低く、エピタキシャル層３２の抵抗率は基板３１の抵抗率よりも高い。基板３１とエピタキシャル層３２を合わせたものを半導体基板とみなすこともできる。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層３２の一部をエッチングして、基板３１に達する溝を形成してから、この溝の内部を含むエピタキシャル層３２上にＣＶＤ法などを用いてｐ型多結晶シリコン膜を堆積した後、溝の外部のｐ型多結晶シリコン膜をエッチバック法などで除去する。これにより、溝内に埋め込まれたｐ型多結晶シリコン膜からなるｐ型埋め込み層（シンカー（Sinker）、ｐ型半導体層）３３が形成される。ｐ型埋め込み層３３は、エピタキシャル層３２を貫通し、ｐ型埋め込み層３３の底部は基板３１に到達している。
このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝の内部に埋め込むことにより、寄生抵抗の小さいｐ型埋め込み層３３を形成することができる。従って、ｐ型埋め込み層３３の不純物濃度は、エピタキシャル層３２の不純物濃度よりも高く、ｐ型埋め込み層３３の抵抗率は、エピタキシャル層３２の抵抗率よりも低い。
なお、本実施の形態では、半導体チップ２の裏面には、裏面ソース電極を形成しないため、ｐ型埋め込み層３３の形成は必須ではないが、ソース抵抗をできるだけ低減させるためには、ｐ型埋め込み層３３を形成することが、より好ましい。また、多結晶シリコン膜に代えて溝の内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい埋め込み層を形成することもできる。
次に、エピタキシャル層３２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域３４を形成する。例えば、エッチングによりエピタキシャル層３２に溝を形成し、その溝内に酸化シリコン膜などの絶縁膜を埋め込むことによって、エピタキシャル層３２に素子分離領域３４を形成することができる。素子分離領域３４を形成することにより、図１０に示されるように、基板３１の主面（エピタキシャル層３２の主面）ではＬＤＭＯＳＦＥＴのセルが形成される活性領域３５が規定される。活性領域３５は、周囲を素子分離領域３４によって囲まれている。
なお、図１０および図１１は平面図（要部平面図）であるが、図面を見易くするために活性領域３５に対して、図１０では斜線のハッチングを、図１１ではドットのハッチングを付してある。また、一群の活性領域３５から構成された領域ＲＥＧ１（図１０の二点鎖線で囲まれた領域）が、後で上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３のいずれかに対応する領域となる。従って、領域ＲＥＧ１を、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１と称することとする。従って、図１０に示されるのは、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３のいずれか（特に上記ＬＤＭＯＳＦＥＴ形成領域ＬＲＥＧＬ３，ＲＥＧＨ３）と、そのＬＤＭＯＳＦＥＴ形成領域のＬＤＭＯＳＦＥＴ素子に接続されたドレイン用バンプ電極、ゲート用バンプ電極およびソース用バンプ電極が形成される領域である。また、図１１は、図１０において、一点鎖線で囲まれた領域ＲＥＧ２の拡大図に対応するが、図１１においては、後で形成するゲート電極３９を破線で示してある。図９に示される断面は、図１１のＡ１−Ａ１線にほぼ相当する位置の断面図である。また、図１０および図１１に示されるＹ方向は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成されるＬＤＭＯＳＦＥＴの後述するゲート電極３９、ドレイン領域（第１のｎ−型ドレイン領域４０、第２のｎ−型ドレイン領域４３およびｎ＋型ドレイン領域４４）、およびソース領域（ｎ−型ソース領域４１およびｎ＋型ソース領域４５）の延在方向に対応し、Ｘ方向はＹ方向に直交する方向である。Ｘ方向およびＹ方向に関しては、以降の平面図についても同様である。また、図１０および後述の図１５、図１８および図２１においては、後述のソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧはまだ形成されていないが、各構成要素の位置関係が分かりやすいように、後で形成されるソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧの位置を破線で示してある。
次に、図１２に示されるように、フォトレジストパターン（図示せず）をイオン注入阻止マスクにしてエピタキシャル層３２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域、ｐ型半導体領域）３７を形成する。このｐ型ウエル３７は、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能を有している。ｐ型ウエル３７は、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。また、ｐ型ウエル３７はＬＤＭＯＳＦＥＴの閾値調整用としても用いられる。
次に、エピタキシャル層３２の表面をフッ酸などで洗浄した後、基板３１を例えば８００℃程度で熱処理（熱酸化処理）することなどによって、エピタキシャル層３２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜３８を形成する。ゲート絶縁膜３８は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜３８を構成してもよい。
次に、ゲート絶縁膜３８の上部にゲート電極３９を形成する。ゲート電極３９を形成するには、例えば、エピタキシャル層３２の主面上（すなわちゲート絶縁膜３８上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極３９が、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（活性領域３５）のｐ型ウエル３７の表面にゲート絶縁膜３８を介して形成される。
次に、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、エピタキシャル層３２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ（Lightly Doped Drain）領域）４０を形成する。第１のｎ−型ドレイン領域４０は、ゲート電極３９に対して自己整合的に形成されるので、第１のｎ−型ドレイン領域４０は、その端部がチャネル形成領域と接するように、ゲート電極３９の側壁下部で終端する。第１のｎ−型ドレイン領域４０の不純物濃度を低くすることにより、ゲート電極３９とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（ドレインとゲート電極間の寄生容量、Ｃｇｄ）が低減される。
次に、フォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ｐ型ウエル３７の一部の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域４１を形成する。ｎ−型ソース領域４１は、ゲート電極３９に対して自己整合的に形成されるので、その端部がチャネル形成領域と接するように、ゲート電極３９の側壁下部で終端する。低加速エネルギーでイオン注入を行うことで、ｎ−型ソース領域４１を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。ｎ−型ソース領域４１の形成後、ｐ型の不純物をイオン注入（例えば斜めイオン注入）することなどにより、ｎ−型ソース領域４１の下部にｐ型ハロー領域（図示せず）を形成することもできる。
次に、ゲート電極３９の側壁に酸化シリコン膜などの絶縁膜からなるサイドウォールスペーサ（側壁絶縁膜）４２を形成する。サイドウォールスペーサ４２は、例えば、基板３１上にＣＶＤ法などで酸化シリコン膜などの絶縁膜を堆積した後、この絶縁膜を異方性エッチングして形成することができる。
次に、ドレイン形成領域の上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、第１のｎ−型ドレイン領域４０の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、第１のｎ−型ドレイン領域４０の一部には、ゲート電極３９のドレイン側の側壁に形成されたサイドウォールスペーサ４２に対して自己整合的に第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ（Lightly Doped Drain）領域）４３が形成される。
第２のｎ−型ドレイン領域４３形成時に注入された不純物は、第１のｎ−型ドレイン領域４０形成時に注入された不純物と同じ導電型の不純物（Ｐ）なので、第２のｎ−型ドレイン領域４３の不純物濃度は、第１のｎ−型ドレイン領域４０の不純物濃度よりも高くなる。すなわち、第２のｎ−型ドレイン領域４３は、第１のｎ−型ドレイン領域４０よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。
また、第１のｎ−型ドレイン領域４０は、ゲート電極３９に対して自己整合的に形成されるのに対し、第２のｎ−型ドレイン領域４３は、ゲート電極３９の側壁のサイドウォールスペーサ４２に対して自己整合的に形成されることから、第２のｎ−型ドレイン領域４３は、ゲート長方向に沿ったサイドウォールスペーサ４２の膜厚に相当する分、ゲート電極３９から離間して形成される。従って、第２のｎ−型ドレイン領域４３の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。また、第２のｎ−型ドレイン領域４３形成時のイオン注入の加速エネルギーは、第１のｎ−型ドレイン領域４０形成時のイオン注入の加速エネルギーと同じなので、第２のｎ−型ドレイン領域４３の接合深さは、第１のｎ−型ドレイン領域４０の接合深さとほぼ同じになる。
次に、第２のｎ−型ドレイン領域４３の一部とソース形成領域のｐ型ウエル３７のそれぞれの上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、第２のｎ−型ドレイン領域４３の一部とソース形成領域のｐ型ウエル３７にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。
このイオン注入により、第２のｎ−型ドレイン領域４３の一部には、第２のｎ−型ドレイン領域４３よりも不純物濃度が高く、かつ第２のｎ−型ドレイン領域４３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）４４が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域４４を低不純物濃度の第２のｎ−型ドレイン領域４３や第１のｎ−型ドレイン領域４０に比べて浅く形成することにより、ソース、ドレイン間の寄生容量（ドレイン容量）を低減することができる。
また、このイオン注入により、ｐ型ウエル７には、ｎ−型ソース領域４１よりも不純物濃度が高く、かつｎ−型ソース領域４１よりも底部の位置が深いｎ＋型ソース領域４５が形成される。ｎ＋型ソース領域４５は、ゲート電極３９の側壁のサイドウォールスペーサ４２に対して自己整合的に形成され、ｎ−型ソース領域４１に接して形成される。このため、ｎ＋型ソース領域４５は、ゲート長方向に沿ったサイドウォールスペーサ４２の膜厚に相当する分、チャネル形成領域から離間して形成される。
このように、ゲート電極３９とｎ＋型ドレイン領域４４との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極３９に最も近い第１のｎ−型ドレイン領域４０の不純物濃度を相対的に低く、ゲート電極３９から離間した第２のｎ−型ドレイン領域４３の不純物濃度を相対的に高くしている。これにより、ゲート電極３９とドレインとの間に空乏層が広がるようになる結果、ゲート電極３９とその近傍の第１のｎ−型ドレイン領域４０との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域４３の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域４３は、ゲート電極３９から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
ここまでの工程により、第１のｎ−型ドレイン領域４０と第２のｎ−型ドレイン領域４３とｎ＋型ドレイン領域４４とからなるドレイン（ドレイン領域）、ｎ−型ソース領域４１とｎ＋型ソース領域４５とからなるソース（ソース領域）、およびゲート電極３９を有するＬＤＭＯＳＦＥＴが、エピタキシャル層３２の主面（活性領域３５、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１）に形成される。
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３９のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域４４）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域４０および第２のｎ−型ドレイン領域４３）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域４４）はＬＤＤ領域を介してゲート電極３９（またはゲート電極３９の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３９の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）４４との間の平面（エピタキシャル層３２の主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４１およびｎ＋型ソース領域４５）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３７が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３７は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４１およびｎ＋型ソース領域４５からなるソース領域）とドレイン（ここでは第１のｎ−型ドレイン領域４０、第２のｎ−型ドレイン領域４３およびｎ＋型ドレイン領域４４からなるドレイン領域）とが、ゲート電極３９に対して非対称な構造を有している。
次に、ｐ型埋め込み層３３の上部に開口を有するフォトレジストパターン（図示せず）をイオン注入阻止マスクとして用いて、ｐ型埋め込み層３３の表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型埋め込み層３３の上部領域にｐ＋型半導体領域４６を形成する。ｐ型埋め込み層３３の上部領域にｐ＋型半導体領域４６を形成することで、ｐ型埋め込み層３３の表面を低抵抗化することができる。
ここまでの工程により、図１２の構造が得られる。
図１３は、図１２の工程段階に対応する要部平面図であり、上記図１１に対応する領域（すなわち上記図１０の領域ＲＥＧ２に対応する領域）が示されている。図１３には、ｐ型埋め込み層３３、活性領域３５、ゲート電極３９、ｎ＋型ドレイン領域４４およびｎ＋型ソース領域４５の平面レイアウトが示され、他の構成要素は、図示を省略している。また、図１３は、平面図であるが、図面を見易くするために、図１３においては、ゲート電極３９にドットのハッチングを付してある。
図１３に示されるように、ＬＤＭＯＳＦＥＴのゲート電極３９はＹ方向に延在している。ＬＤＭＯＳＦＥＴのドレイン領域（第１のｎ−型ドレイン領域４０、第２のｎ−型ドレイン領域４３およびｎ＋型ドレイン領域４４）は、活性領域３５において、隣り合うゲート電極３９の間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース領域（ｎ−型ソース領域４１およびｎ＋型ソース領域４５）は、活性領域３５において、隣り合うゲート電極３９の他の間の領域に形成されてＹ方向に延在している。また、ｐ型埋め込み層３４は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域４５の間の領域に形成されている。また、図１３では図示していないけれども、ｐ＋型半導体領域４６は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域４５の間の領域に形成されてＹ方向に延在している。
また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（活性領域３５）では、図１２および図１３に示されるような単位セル（繰り返し単位、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）５０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル５０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）５０ａが形成される。すなわち、繰り返しの単位は単位セル５０であるが、各単位セル５０は、ｎ＋型ドレイン領域４４を共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ５０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ５０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（従ってＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３のそれぞれ）においては、単位セル５０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ５０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ５０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（従ってＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３のそれぞれ）においては、単位ＬＤＭＯＳＦＥＴ５０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（従ってＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３のそれぞれ）に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ５０ａが並列に接続されているのである。従って、上記電力増幅回路ＬＤＭＬ,ＬＤＭＨの各増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３を構成するＬＤＭＯＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ５０ａを並列に接続して構成されている。この並列接続は、後述のゲート配線Ｍ１Ｇ，Ｍ２Ｇ、ソース配線Ｍ１Ｓ，Ｍ２Ｓ、ソース用パッドＭ３Ｓ、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄおよびプラグ５３，５６，５９によってなされている。
次に、ｎ＋型ソース領域４５およびｐ＋型半導体領域４６の表面（上面、上部）に、例えばコバルトシリサイドなどからなる金属シリサイド層（図示せず）を、必要に応じて形成する。
次に、図１４に示されるように、基板３１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜（層間絶縁膜）５１を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨)法などを用いて平坦化する。
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜５１をドライエッチングすることにより、絶縁膜５１にコンタクトホール（貫通孔）を形成してから、このコンタクトホールの内部にタングステン（Ｗ）膜を主体とするプラグ（接続用導電体部）５３を埋め込む。例えば、コンタクトホールの内部を含む絶縁膜５１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋めるように形成し、絶縁膜５１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ５３を形成することができる。コンタクトホールおよびそれを埋め込むプラグ５３は、ｐ型埋め込み層３３（ｐ＋型半導体領域４６）、ソース（ｎ＋型ソース領域４５）、ドレイン（ｎ＋型ドレイン領域４４）およびゲート電極３９のそれぞれの上部に形成される。
次に、プラグ５３が埋め込まれた絶縁膜５１上に配線（第１層配線）Ｍ１を形成する。配線Ｍ１は、プラグ５３が埋め込まれた絶縁膜５１上に導電体膜を形成してから、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。配線Ｍ１は、タングステン（Ｗ）膜を主体としたタングステン配線またはアルミニウム（Ａｌ）膜を主体としたアルミニウム配線などとすることができる。
ここまでの工程により、図１４の構造が得られる。図１５および図１６は、図１４の工程段階に対応する要部平面図であり、図１５には上記図１０に対応する領域が示され、図１６には上記図１１に対応する領域が示されている。図１５には、配線Ｍ１、すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇの平面レイアウトが示されている。また、図１６にも、ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇの平面レイアウトが示されているが、図１６では、ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇの下に位置するコンタクトホール（プラグ５３を埋め込んだコンタクトホール）の位置も図示してある。また、図１６は、平面図であるが、図面を見易くするために、ソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇにドットのハッチングを付してある。また、位置関係を理解しやすいように、図１６および後述の図１９においては、上記ゲート電極３９の位置を破線で示してある。
図１４〜図１６に示されるように、配線Ｍ１は、プラグ５３を介してｎ＋型ソース領域４５およびｐ＋型半導体領域４６の両者に電気的に接続するソース配線（ソース用配線）Ｍ１Ｓと、プラグ５３を介してｎ＋型ドレイン領域４４に電気的に接続するドレイン配線（ドレイン用配線）Ｍ１Ｄと、プラグ５３を介してゲート電極３９に電気的に接続するゲート配線（ゲート用配線）Ｍ１Ｇとを有している。
なお、図１４の断面図では、ゲート配線Ｍ１Ｇがゲート電極３９にプラグ５３を介して接続された構造は示されていないが、図１６に示されるようなゲート配線Ｍ１Ｇとゲート電極３９との平面的な重なり領域（具体的にはＹ方向に延在するゲート電極３９とＸ方向に延在するゲート配線Ｍ１Ｇとが交差する領域）にプラグ５３が配置され、このプラグを介してゲート配線Ｍ１Ｇとゲート電極３９とが電気的に接続されている。
次に、図１７に示されるように、絶縁膜５１上に、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５４をＣＶＤ法などにより形成する。
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜５４をドライエッチングすることにより、絶縁膜５４に配線Ｍ１の一部を露出するスルーホール（貫通孔）を形成してから、このスルーホールの内部にタングステン（Ｗ）膜を主体とするプラグ（接続用導電体部）５６を埋め込む。プラグ５６は、上記プラグ５３とほぼ同様にして形成することができる。プラグ５６は、その底部で配線Ｍ１と接して電気的に接続されている。
次に、プラグ５６が埋め込まれた絶縁膜５４上に、配線（第２層配線）Ｍ２を形成する。配線Ｍ２は、プラグ５６が埋め込まれた絶縁膜５４上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた導電体膜からなる配線Ｍ２を形成することができる。配線Ｍ２形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。
他の形態として、絶縁膜５４に配線Ｍ１の一部を露出するスルーホールを形成してから、このスルーホールを埋めるように配線Ｍ２形成用の導電体膜を形成し、この導電体膜をパターニングすることで配線Ｍ２を形成することもできる。この場合、上記プラグ５６に相当する部分（ビア部）が、配線Ｍ２と同じ導電体膜により配線Ｍ２と一体的に形成されることになる。
ここまでの工程により、図１７の構造が得られる。図１８および図１９は、図１７の工程段階に対応する要部平面図であり、図１８には上記図１０に対応する領域が示され、図１９には上記図１１に対応する領域が示されている。図１８および図１９には、配線Ｍ２、すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇの平面レイアウトが示されている。また、図１９は、平面図であるが、図面を見易くするために、図１９においては、ソース配線Ｍ２Ｓおよびドレイン配線Ｍ２Ｄにドットのハッチングを付してある。
図１７〜図１９に示されるように、配線Ｍ２は、プラグ５６を介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線（ドレイン用配線）Ｍ２Ｄと、プラグ５６を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線（ゲート用配線）Ｍ２Ｇと、プラグ５６を介してソース配線Ｍ１Ｓに電気的に接続するソース配線（ソース用配線）Ｍ２Ｓとを有している。
また、図１７の断面図では、ゲート配線Ｍ２Ｇがゲート配線Ｍ１Ｇにプラグ５６を介して接続された構造は示されていないが、図１５と図１８とを比べると分かるように、ゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとは、一部（Ｘ方向に延在する部分）が平面的に重なっており、この重なり領域にプラグ５６が配置され、このプラグ５６を介してゲート配線Ｍ２Ｇとゲート配線Ｍ１Ｇとが電気的に接続されている。
なお、プラグ５６を形成せずにプラグ５６用のスルーホールを配線Ｍ２の一部で埋め込んだ場合には、ソース配線Ｍ２Ｓは、そのビア部（スルーホールを埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続され、ドレイン配線Ｍ２Ｄは、そのビア部を介してドレイン配線Ｍ１Ｄに電気的に接続され、ゲート配線Ｍ２Ｇは、そのビア部を介してゲート配線Ｍ１Ｇに電気的に接続されることになる。
次に、図２０に示されるように、絶縁膜５４上に、配線Ｍ２を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）５７をＣＶＤ法などにより形成する。
次に、フォトレジストパターン（図示せず）をエッチングマスクとして用いて絶縁膜５７をドライエッチングすることにより、絶縁膜５７に配線Ｍ２の一部を露出するスルーホール（貫通孔）を形成してから、このスルーホールの内部にタングステン（Ｗ）膜またはアルミニウム膜などを主体とするプラグ（接続用導電体部）５９を埋め込む。プラグ５９は、上記プラグ５３とほぼ同様にして形成することができる。プラグ５９は、その底部で配線Ｍ２と接して電気的に接続されている。
次に、プラグ５９が埋め込まれた絶縁膜５７上に、配線（第３層配線）Ｍ３を形成する。配線Ｍ３は、パッド（パッド電極）用の導体膜を兼ねている。配線Ｍ３は、プラグ５９が埋め込まれた絶縁膜５７上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた導電体膜からなる配線Ｍ３を形成することができる。配線Ｍ３形成用の導電体膜としては、下から順にバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜を用いることができる。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。このため、配線Ｍ３は、アルミニウム（Ａｌ）を主体として形成されている。
他の形態として、絶縁膜５７に配線Ｍ２の一部を露出するスルーホールを形成してから、このスルーホールを埋めるように配線Ｍ３形成用の導電体膜を形成し、この導電体膜をパターニングすることで配線Ｍ３を形成することもできる。この場合、上記プラグ５９に相当する部分（ビア部）が、配線Ｍ３と同じ導電体膜により配線Ｍ３と一体的に形成されることになる。
ここまでの工程により、図２０の構造が得られる。図２１は、図２０の工程段階に対応する要部平面図であり、図２１には上記図１０に対応する領域が示されている。図２１には、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇの平面レイアウトが実線で示されている。また、位置関係を理解しやすいように、図２１においては、上記図１０で示したＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１を破線で示し、ゲート配線Ｍ２Ｇとドレイン配線Ｍ２Ｄのうちの連結配線部Ｍ２Ｄ２とを二点鎖線で示し、後で形成されるソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧを破線で示してある。
図２０および図２１に示されるように、配線Ｍ３は、プラグ５９を介してドレイン配線Ｍ２Ｄに電気的に接続するドレイン用パッドＭ３Ｄと、プラグ５９を介してゲート配線Ｍ２Ｇに電気的に接続するゲート用パッドＭ３Ｇと、プラグ５９を介してソース配線Ｍ２Ｓに電気的に接続するソース用パッドＭ３Ｓとを有している。ドレイン用パッド（ドレイン用パッド電極、ドレイン用配線）Ｍ３Ｄとゲート用パッド（ゲート用パッド電極、ゲート用配線）Ｍ３Ｇとソース用パッド（ソース用パッド電極、ソース用配線）Ｍ３Ｓとは、同材料で同工程により互いに同層に形成されているが、互いに分離された孤立パターンである。また、配線Ｍ３は、図２０や図２１に示されない領域（上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１以外の領域）において、素子間または回路間、あるいはバンプ電極ＢＰと素子（回路）との間などを結線する配線としても形成されており、配線Ｍ３を使用してインダクタ素子などを形成することもできる。
また、図２０の断面図では、ゲート用パッドＭ３Ｇがゲート配線Ｍ２Ｇにプラグ５９を介して接続された構造は示されていないが、図２１を見ると分かるように、ゲート用パッドＭ３Ｇとゲート配線Ｍ２Ｇとは、一部が平面的に重なっており、この重なり領域にプラグ５９が配置され、このプラグ５９を介してゲート用パッドＭ３Ｇとゲート配線Ｍ２Ｇとが電気的に接続されている。また、図２０の断面図では、ドレイン用パッドＭ３Ｄがドレイン配線Ｍ２Ｄにプラグ５９を介して接続された構造は示されていないが、図２１を見ると分かるように、ドレイン用パッドＭ３Ｄとドレイン配線Ｍ２Ｄ（の連結配線部Ｍ２Ｄ２）とは、一部が平面的に重なっており、この重なり領域にプラグ５９が配置され、このプラグ５９を介してドレイン用パッドＭ３Ｄとドレイン配線Ｍ２Ｄとが電気的に接続されている。
従って、ソース配線Ｍ１Ｓ，Ｍ２Ｓは、基板３１の主面上に上記ゲート電極３９よりも上層でかつソース用パッドＭ３Ｓよりも下層に形成され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数のソース領域（ｎ＋型ソース領域４５）と、ソース用パッドＭ３Ｓとの間を電気的に接続する配線（ソース用配線）とみなすことができる。また、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄは、基板３１の主面上に上記ゲート電極３９よりも上層でかつドレイン用パッドＭ３Ｄよりも下層に形成され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数のドレイン領域（ｎ＋型ドレイン領域４４）と、ドレイン用パッドＭ３Ｄとの間を電気的に接続する配線（ドレイン用配線）とみなすことができる。また、ゲート配線Ｍ１Ｇ，Ｍ２Ｇは、基板３１の主面上に上記ゲート電極３９よりも上層でかつゲート用パッドＭ３Ｇよりも下層に形成され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数のゲート電極３９と、ゲート用パッドＭ３Ｇとの間を電気的に接続する配線（ゲート用配線）とみなすことができる。
なお、プラグ５９を形成せずにプラグ５９用のスルーホールを配線Ｍ３の一部で埋め込んだ場合には、ソース用パッドＭ３Ｓは、そのビア部（スルーホールを埋める部分）を介してソース配線Ｍ２Ｓに電気的に接続され、ドレイン用パッドＭ３Ｄは、そのビア部を介してドレイン配線Ｍ２Ｄに電気的に接続され、ゲート用パッドＭ３Ｇは、そのビア部を介してゲート配線Ｍ２Ｇに電気的に接続されることになる。但し、配線Ｍ３とプラグ５９とは別々に形成することがより好ましく、これにより、ソース用パッドＭ３Ｓの平坦性を高めることができる。
ここで、配線Ｍ３形成後の工程について説明する前に、配線Ｍ１，Ｍ２，Ｍ３のレイアウトと接続関係について説明する。まず、ドレイン配線Ｍ１Ｄ，Ｍ２Ｄおよびドレイン用パッドＭ３Ｄのレイアウトと接続関係について説明する。
図１３および図１５〜図１９に示されるように、活性領域３５に形成されたＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域４４）上にドレイン配線Ｍ１Ｄが形成され、ｎ＋型ドレイン領域４４上に配置されたプラグ５３を介して、ドレイン配線Ｍ１Ｄとその下方のＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域４４）とが電気的に接続されている。活性領域３５において、ドレイン領域はＹ方向に延在しているので、ドレイン配線Ｍ１Ｄも活性領域３５上をＹ方向に延在しているが、活性領域３５の間の素子分離領３４上にはドレイン配線Ｍ１Ｄは形成されていない。このため、ドレイン配線Ｍ１Ｄは、各活性領域３５上にのみ形成された孤立パターンであるが、ドレイン配線Ｍ１Ｄの上部をＹ方向に延在するドレイン配線Ｍ２Ｄと、プラグ５６を介して電気的に接続されている。
図１７〜図１９に示されるように、ドレイン配線Ｍ２Ｄは、Ｙ方向に配列する複数の活性領域３５（ドレイン領域）にまたがってＹ方向に延在する配線部（第１ドレイン配線部）Ｍ２Ｄ１と、Ｘ方向に延在して複数の配線部Ｍ２Ｄ１の一方の端部同士を連結する連結配線部（第２ドレイン配線部）Ｍ２Ｄ２とを有している。連結配線部Ｍ２Ｄ２の幅（Ｙ方向の寸法）は、各配線部Ｍ２Ｄ１の幅（Ｘ方向の寸法）よりも大きい。これら複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とが一体的に形成されてドレイン配線Ｍ２Ｄが構成されている。従って、ドレイン配線Ｍ２Ｄは、いわゆる櫛歯状のパターンとなっている。各配線部Ｍ２Ｄ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａの各ドレイン領域上に位置するようにＹ方向に延在し、かつプラグ５６、ドレイン配線Ｍ１Ｄおよびプラグ５３を介して、複数の単位ＬＤＭＯＳＦＥＴ５０ａの各ドレイン領域と電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａの各ドレイン領域（ｎ＋型ドレイン領域４４）を、プラグ５３、ドレイン配線Ｍ１Ｄおよびプラグ５６を介して、ドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１まで引き上げてから、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２によって互いに電気的に接続させているのである。
図２１に示されるように、ドレイン用パッドＭ３Ｄは、その一部がドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２と平面的に重なるように形成されており、この重なり領域に配置された上記プラグ５９を介して、ドレイン用パッドＭ３Ｄとドレイン配線Ｍ２Ｄとが電気的に接続されている。ドレイン用パッドＭ３Ｄは、例えば平面矩形状であり、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１とは平面的に重ならない位置に形成されている。ドレイン用パッドＭ３Ｄは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対して設けるドレイン用バンプ電極ＢＰＤ毎に形成するため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対してドレイン用バンプ電極ＢＰＤを複数設ける場合は、ドレイン用パッドＭ３Ｄも複数設けることができる。特に、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、最終段の増幅段を構成するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３またはＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３である場合には、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対してドレイン用バンプ電極ＢＰＤを複数設けることが好ましく、このため、ドレイン用パッドＭ３Ｄも複数設けることになる。図２１には、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対してドレイン用バンプ電極ＢＰＤを４つ設ける場合が示されているため、ドレイン用パッドＭ３Ｄも４つ設けている。
このように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成さている複数の単位ＬＤＭＯＳＦＥＴ５０ａの複数のドレイン領域（ｎ＋型ドレイン領域４４）は、プラグ５３，５６およびドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続されると共に、更にプラグ５９を介してドレイン用パッドＭ３Ｄに電気的に接続されているのである。
次に、ソース配線Ｍ１Ｓ，Ｍ２Ｓおよびソース用パッドＭ３Ｓのレイアウトと接続関係について説明する。
図１３および図１５〜図１９に示されるように、活性領域３５に形成されたＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域４５）およびｐ＋型半導体領域４６上にソース配線Ｍ１Ｓが形成され、ソース配線Ｍ１Ｓは、プラグ５３を介してｎ＋型ソース領域４５およびｐ＋型半導体領域４６に電気的に接続されている。活性領域３５において、ソース領域はＹ方向に延在しているので、ソース配線Ｍ１Ｓも活性領域３５上をＹ方向に延在しているが、活性領域３５の間の素子分離領域３４上にはソース配線Ｍ１Ｓは形成されていない。このため、ソース配線Ｍ１Ｓは、各活性領域３５上にのみ形成された孤立パターンであるが、ソース配線Ｍ１Ｓの上部をＹ方向に延在するソース配線Ｍ２Ｓと、プラグ５６を介して電気的に接続されている。図１７〜図１９に示されるように、ソース配線Ｍ２Ｓは、Ｙ方向に配列する複数の活性領域３５（ソース領域）にまたがってＹ方向に延在しているが、各ソース配線Ｍ２Ｓ同士は連結されていない。
図２１に示されるように、ソース用パッドＭ３Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の大半を覆うように形成されており、例えば平面矩形状である。ソース配線Ｍ２Ｓは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１においてＹ方向に延在しているため、各ソース配線Ｍ２Ｓは、少なくとも一部がソース用パッドＭ３Ｓと平面的に重なっている。この重なり領域に配置されたプラグ５９を介して、ソース配線Ｍ２Ｓとソース用パッドＭ３Ｓとが電気的に接続されている。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１においては、Ｙ方向に延在するソース配線Ｍ２Ｓが、Ｘ方向に複数並んで配列しているが、これら複数のソース配線Ｍ２Ｓは、同じソース用パッドＭ３Ｓに複数のプラグ５９を介して電気的に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成さている複数の単位ＬＤＭＯＳＦＥＴ５０ａの複数のソース領域（ｎ＋型ソース領域４５）を、プラグ５３、ソース配線Ｍ１Ｓ、プラグ５６、ソース配線Ｍ２Ｓおよびプラグ５９を介してソース用パッドＭ３Ｓに電気的に接続し、このソース用パッドＭ３Ｓによって、互いに電気的に接続させているのである。ソース用パッドＭ３Ｓ上には、後述のように複数のソースバンプが形成されるため、ソース用パッドＭ３Ｓは、個々のドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇよりも大きな平面積を有している。
なお、ｐ型埋め込み層３３を形成している場合には、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成されている複数の単位ＬＤＭＯＳＦＥＴ５０ａの複数のソース領域（ｎ＋型ソース領域４５）同士は、ｐ型埋め込み層３３および基板３１などを介しても互いに電気的に接続されている。
次に、ゲート配線Ｍ１Ｇ，Ｍ２Ｇおよびゲート用パッドＭ３Ｇのレイアウトと接続関係について説明する。
図１３、図１５〜図１８に示されるように、ゲート電極３９はＹ方向に延在し、活性領域３５の周囲または間の素子分離領３４上に位置する部分で、プラグ５３を介して、ゲート配線Ｍ１Ｇに電気的に接続されている。ゲート配線Ｍ１Ｇは、活性領域３５の周囲および間の素子分離領域３４上をＸ方向およびＹ方向に延在している。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１において、Ｙ方向に延在する各ゲート電極３９は、ゲート配線Ｍ１ＧのＸ方向に延在する部分とプラグ５３を介して電気的に接続され、ゲート配線Ｍ１ＧのＸ方向に延在する部分とＹ方向に延在する部分とが一体的に連結されていることで、各ゲート電極３９は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。
ゲート配線Ｍ１Ｇはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓと同層の配線であるが、図１５および図１６からも分かるように、活性領域３５の間の素子分離領域３４上にはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが形成されておらず、そこでゲート配線Ｍ１ＧがＸ方向に延在している。従って、ゲート配線Ｍ１ＧのＸ方向に延在する部分同士の間に、Ｙ方向に延在するドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが配置された状態となっている。
図１５および図１８を参照すると分かるように、ゲート配線Ｍ１Ｇは、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２と反対側（連結配線部Ｍ２Ｄ２から遠い側）に位置しかつＸ方向に延在する部分において、素子分離領域３４上をＸ方向に延在するゲート配線Ｍ２Ｇと、プラグ５６を介して電気的に接続されている。すなわち、Ｘ方向に延在するゲート配線Ｍ２Ｇの少なくとも一部が、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇと平面的に重なっており、その重なり領域に配置されたプラグ５９を介して、上層のゲート配線Ｍ２Ｇと下層のゲート配線Ｍ１Ｇとが電気的に接続されている。
図２１に示されるように、ゲート用パッドＭ３Ｇは、ドレイン用パッドＭ３Ｄと同様、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１とは平面的に重ならない位置に形成されており、ドレイン用パッドＭ３Ｄとほぼ同様の平面形状（例えば平面矩形状）および平面寸法を有している。図２１では、複数のドレイン用パッドＭ３Ｄとゲート用パッドＭ３Ｇとが一列に並ぶように配置されている場合が示されている。ゲート配線Ｍ２Ｇは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１とは平面的に重ならないよう、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の周囲を延在して、その一部がゲート用パッドＭ３Ｇと平面的に重なっている。この重なり領域に配置された上記プラグ５９を介して、ゲート用パッドＭ３Ｇとゲート配線Ｍ２Ｇとが電気的に接続されている。
このように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成さている複数の単位ＬＤＭＯＳＦＥＴ５０ａの複数のゲート電極３９は、プラグ５３およびゲート配線Ｍ１Ｇを介して互いに電気的に接続されると共に、更に、プラグ５６、ゲート配線Ｍ２Ｇおよびプラグ５９を介してゲート用パッドＭ３Ｇに電気的に接続されているのである。
続いて、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇ形成後の工程について、説明する。
上述のように配線３（ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇ）を形成した後、図２２に示されるように、絶縁膜５７上に、配線Ｍ３を覆うように、絶縁膜６１を形成する。この絶縁膜６１は、例えば、酸化シリコン膜の単体膜、あるいは酸化シリコン膜とその上の窒化シリコン膜との積層膜などからなり、ＣＶＤ法などにより形成することができる。
次に、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜６１の一部を選択的に除去して、絶縁膜６１に開口部（貫通孔）６２を形成し、開口部６２の底部で配線Ｍ３を露出させる。
絶縁膜６１の開口部６２は、ソース用パッドＭ３Ｓ上に形成された開口部６２Ｓと、図２２の断面図には示されていないが、後述の図２６に示されるように、ドレイン用パッドＭ３Ｄ上に形成された開口部６２Ｄと、後述の図２７にも示されるように、ゲート用パッドＭ３Ｇ上に形成された開口部６２Ｇとを有している。各開口部６２Ｓ，６２Ｄ，６２Ｇは、例えば円形状の平面形状（開口形状）を有している。
形成すべきバンプ電極ＢＰ毎に開口部６２を設けるため、ドレインバンプを複数設ける場合には、複数のドレイン用パッドＭ３Ｄの各々上に開口部６２Ｄが形成される。各ドレイン用パッドＭ３Ｄ上に設けられた開口部６２Ｄは、そのドレイン用パッドＭ３Ｄに平面的に内包されており、その開口部６２Ｄの底部でドレイン用パッドＭ３Ｄの一部が露出されている。
また、同じソース用パッドＭ３Ｓ上に複数のソースバンプを設ける場合には、同じソース用パッドＭ３Ｓ上に複数の開口部６２Ｓが形成される。同じソース用パッドＭ３Ｓ上に設けられた複数の開口部６２Ｓの各々は、そのソース用パッドＭ３Ｓに平面的に内包されており、各開口部６２の底部でソース用パッドＭ３Ｓの一部が露出されている。
また、ゲート用パッドＭ３Ｇ上に設けられた開口部６２は、そのゲート用パッドＭ３Ｇに平面的に内包されており、その開口部６２の底部でゲート用パッドＭ３Ｇの一部が露出されている。
次に、図２３に示されるように、基板３１上に、クロム（Ｃｒ）膜などの導電体膜からなるシード膜６３を形成する。これにより、各開口部６２で露出するソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇ上を含む絶縁膜６１上にシード膜６３が形成される。それから、フォトリソグラフィ法を用いてシード膜６３上にフォトレジストパターン（フォトレジスト層）ＰＲ１を形成する。このフォトレジストパターンＰＲ１は、後述する銅膜６４を形成すべき領域以外の領域に形成され、銅膜６４を形成すべき領域に開口部ＰＲ１ａを有してそこでシード膜６３を露出させている。
次に、めっき法などを用いて、導電体膜として銅（Ｃｕ）膜６４を形成する。例えば、シード膜６３を電極として、フォトレジストパターンＰＲ１で覆われずに露出されたシード膜６３上に、銅膜６４を電解めっき法により形成することができる。それから、銅膜６４上にニッケル（Ｎｉ）膜６５を、めっき法などを用いて形成する。
次に、図２４に示されるように、フォトレジストパターンＰＲ１を除去し、それから軽いエッチングを行うことで、シード膜６３の銅膜６４で覆われていない部分（すなわち除去前のフォトレジストパターンＰＲ１によって覆われていた部分のシード膜６３）を除去する。
このようにして、下から順にシード膜６３、銅膜６４およびニッケル膜６５の積層膜からなる導体層（導体膜）ＣＮＤが形成される。導体層ＣＮＤにおいて、シード膜６３およびニッケル膜６５の各厚みよりも、銅膜６４の厚みの方が厚い。
形成すべきバンプ電極ＢＰ毎に導体層ＣＮＤ形成領域を設ける。導体層ＣＮＤは、ドレイン用導体層（ドレイン用導体膜）ＣＮＤＤ、ゲート用導体層（ゲート用導体膜）ＣＮＤＧおよびソース用導体層（ソース用導体膜）ＣＮＤＳを含んでいる。なお、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧは、図２２の断面図には示されていないが、後述の図２６および図２７に示されている。
ドレイン用導体層ＣＮＤＤとゲート用導体層ＣＮＤＧとソース用導体層ＣＮＤＳとは、導体層ＣＮＤとして同材料で同工程により互いに同層に形成されているが、互いに分離された孤立パターンである。ドレイン用導体層ＣＮＤＤは、ドレイン用パッドＭ３Ｄの上部に形成され、かつ開口部６２Ｄの底部でドレイン用パッドＭ３Ｄに接して電気的に接続された導体層ＣＮＤであり、開口部６２Ｄを平面的に内包している。ゲート用導体層ＣＮＤＧは、ゲート用パッドＭ３Ｇの上部に形成され、かつ開口部６２Ｇの底部でゲート用パッドＭ３Ｇに接して電気的に接続された導体層ＣＮＤであり、開口部６２Ｇを平面的に内包している。ソース用導体層ＣＮＤＳは、ソース用パッドＭ３Ｓの上部に形成され、かつ開口部６２Ｓの底部でソース用パッドＭ３Ｓに接して電気的に接続された導体層ＣＮＤであり、開口部６２Ｓを平面的に内包している。ドレイン用導体層ＣＮＤＤ、ゲート用導体層ＣＮＤＧおよびソース用導体層ＣＮＤＳは、それぞれ例えば円形状の平面形状を有している。
ドレインバンプを複数設ける場合には、複数のドレイン用パッドＭ３Ｄの各々の上部に開口部６２Ｄとその開口部６２Ｄを平面的に内包するドレイン用導体層ＣＮＤＤとが形成され、各ドレイン用導体層ＣＮＤＤが、各開口部６２Ｄの底部で各ドレイン用パッドＭ３Ｄに接して電気的に接続される。また、同じソース用パッドＭ３Ｓ上に複数のソースバンプを設ける場合には、同じソース用パッドＭ３Ｓ上に、開口部６２Ｓとその開口部６２Ｓを平面的に内包するソース用導体層ＣＮＤＳとの対が複数形成され、各ソース用導体層ＣＮＤＳが、各開口部６２Ｓの底部で同じソース用パッドＭ３Ｓ上に接して電気的に接続される。
次に、基板３１（絶縁膜６１）上に、導体層ＣＮＤを覆うように、表面保護膜（最上層保護膜）として、例えばポリイミド樹脂などの樹脂材料膜（樹脂膜）からなる絶縁膜（樹脂膜、樹脂絶縁膜、パッシベーション膜）ＰＩ１を形成する。これにより、導体層ＣＮＤが、表面保護膜としての絶縁膜ＰＩ１により被覆される。この絶縁膜ＰＩ１は、半導体チップ２の最上層の膜となり、半導体チップ２を保護する最上層保護膜として機能する。最上層の絶縁膜ＰＩ１をポリイミド樹脂などのような樹脂膜（有機系絶縁膜）とすることで、比較的軟らかい樹脂膜を最上層として半導体チップ２の取り扱いを容易にすることができる。
次に、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜ＰＩ１に、導体層ＣＮＤの一部を露出する開口部（バンプ用開口部）ＯＰを形成する。開口部ＯＰの底部では、導体層ＣＮＤ（のニッケル膜６５）が露出する。
次に、図２５に示されるように、開口部ＯＰで露出する導体層ＣＮＤ（のニッケル膜６５）上に、導電体からなるＵＢＭ（Under Bump Metal）膜（バンプ下地金属層、導電体膜）６９を形成する。ＵＢＭ膜６９は、例えばパラジウム（Ｐｄ）膜とチタン（Ｔｉ）膜の積層膜あるいはクロム（Ｃｒ）膜とニッケル（Ｎｉ）系合金膜と金（Ａｕ）膜の積層膜などから形成される。ＵＢＭ膜６９は、めっき法またはスパッタリング法などにより形成することができる。スパッタリング法でＵＢＭ膜６９を形成した場合には、不要な領域のＵＢＭ膜６９は、エッチングなどで除去することができる。
また、上記図２３の段階ではニッケル膜６５を形成せず、絶縁膜ＰＩ１に開口部ＯＰを形成した後に、開口部ＯＰで露出する銅膜６４上に上記ニッケル膜６５を形成し、このニッケル膜６５上にＵＢＭ膜６９を形成することもでき、この場合には、上記ニッケル膜６５は、銅膜６４の上面において、開口部ＯＰから露出する部分にのみ形成されることになる。この場合、導体層ＣＮＤは、開口部ＯＰから露出する部分は、シード膜６３、銅膜６４およびニッケル膜６５の積層膜で形成され、絶縁膜ＰＩ１で覆われている部分は、シード膜６３および銅膜６４の積層膜で形成されることになる。
次に、開口部ＯＰで露出する銅膜６４上のＵＢＭ膜６９上にバンプ電極ＢＰを形成する。バンプ電極ＢＰは、例えば半田バンプなどからなる。半田バンプ（バンプ電極ＢＰ）は、例えば、ＵＢＭ膜６９上に半田ペーストを印刷した後、熱処理（半田リフロー処理）を施すことによって、ＵＢＭ膜６９上に球形の半田バンプ（バンプ電極ＢＰ）を形成することができる。ＵＢＭ膜６９は、バンプ電極ＢＰの一部とみなすこともできる。
図２６および図２７は、図２５と同じ工程段階の他の要部断面図である。また、図２８は、図２５〜図２７の工程段階に対応する要部平面図であり、図２８には上記図１０に対応する領域が示されている。図２８には、バンプ電極ＢＰ、すなわちソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧの平面レイアウトが実線で示されている。また、位置関係を理解しやすいように、図２８においては、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧを破線で示し、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇを二点鎖線で示し、上記図１０で示したＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１を破線で示してある。なお、図２６は、図２８のＢ１−Ｂ１線の断面図にほぼ対応し、図２７は、図２８のＣ１−Ｃ１線の断面図にほぼ対応する。また、図２５および上記図２２〜図２４は、ソース用バンプ電極ＢＰＳの一部が図示されるように、図２８のＡ２−Ａ２線の位置の断面図にほぼ対応したものとなっている。
図２５〜図２８に示されるように、バンプ電極ＢＰは、ドレイン用バンプ電極（ドレインバンプ）ＢＰＤと、ゲート用バンプ電極（ゲートバンプ）ＢＰＧと、ソース用バンプ電極（ソースバンプ）ＢＰＳとを含んでいる。ドレイン用バンプ電極ＢＰＤは、ドレイン用導体層ＣＮＤＤ上に形成されたバンプ電極ＢＰ、すなわち、ドレイン用パッドＭ３Ｄの上部にドレイン用導体層ＣＮＤＤを介して形成されたバンプ電極ＢＰである。ゲート用バンプ電極ＢＰＧは、ゲート用導体層ＣＮＤＧ上に形成されたバンプ電極ＢＰ、すなわち、ゲート用パッドＭ３Ｇの上部にゲート用導体層ＣＮＤＧを介して形成されたバンプ電極ＢＰである。ソース用バンプ電極ＢＰＳは、ソース用導体層ＣＮＤＳ上に形成されたバンプ電極ＢＰ、すなわち、ソース用パッドＭ３Ｓの上部にソース用導体層ＣＮＤＳを介して形成されたバンプ電極ＢＰである。
ソース用バンプ電極ＢＰＳは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に形成されているので、ソース用バンプ電極ＢＰＳは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａの複数のソース領域（ｎ＋型ソース領域４５）、複数のドレイン領域（ｎ＋型ドレイン領域４４）および複数のゲート電極３９の少なくとも一部と平面的に重なっている。一方、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に平面的に重ならない位置に配置されている。
ドレイン用バンプ電極ＢＰＤを複数設ける場合には、複数のドレイン用パッドＭ３Ｄの各々の上部にドレイン用導体層ＣＮＤＤを介してドレイン用バンプ電極ＢＰＤが形成される。また、複数のソース用バンプ電極ＢＰＳを設ける場合には、ＬＤＭＯＦＥＴ形成領域ＲＥＧ１に平面的に重なるように配置された共通の（同じ）ソース用パッドＭ３Ｓ上に、複数のソース用バンプ電極ＢＰＳが、各々ソース用導体層ＣＮＤＳを介して形成され、各ソース用バンプ電極ＢＰＳは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に平面的に内包されている。
ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ１、上記ドレインバンプＢＰＤ１および上記ゲートバンプＢＰＧ１に対応する。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ２、上記ドレインバンプＢＰＤ２および上記ゲートバンプＢＰＧ２に対応する。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ３、上記ドレインバンプＢＰＤ３および上記ゲートバンプＢＰＧ３に対応する。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ４、上記ドレインバンプＢＰＤ４および上記ゲートバンプＢＰＧ４に対応する。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ５、上記ドレインバンプＢＰＤ５および上記ゲートバンプＢＰＧ５に対応する。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３に対応する場合は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、それぞれ上記ソースバンプＢＰＳ６、上記ドレインバンプＢＰＤ６および上記ゲートバンプＢＰＧ６に対応する。バンプ電極ＢＰの高さＴ３（絶縁膜２７の上面からバンプ電極ＢＰの頂点までの基板３１の主面に垂直な方向の高さであり、図２６に図示してある）は、例えば３０〜５０μｍ程度であり、これはソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧに共通である。
その後、ダイシングなどにより基板１を切断して各半導体チップ２に分離（個片化）するが、ここではその詳細な説明は省略する。また、ダイシングの前に、基板３１の裏面研削を行うこともできる。なお、基板３１のエピタキシャル層３２を形成した側とは反対側の主面（半導体チップ２の裏面２ｂに対応）には、裏面電極（金属電極層）は形成されない。個片化された半導体チップ２は、上記配線基板３にフリップチップ実装されて、電力増幅モジュール１が製造される。
＜第１の比較例の半導体チップについて＞
図２９は、第１の比較例の半導体チップ２０２の要部断面図である。
図２９は、本実施の形態の図２５に相当するものであり、図２９に示される第１の比較例の半導体チップ２０２は、ソース用パッドＭ３Ｓおよびそれよりも下の構造については、図２５に示される本実施の形態の半導体チップ２と同様であるので、ここではその説明は省略する。
図２９の第１の比較例の半導体チップ２０２では、ソース用パッドＭ３Ｓを形成した後、本実施の形態とは異なり、上記導体層ＣＮＤに相当するものを形成しない。そして、第１の比較例の半導体チップ２０２では、図２９に示されるように、ソース用パッドＭ３Ｓを覆うように表面保護用の樹脂絶縁膜ＰＩ２（本実施の形態の絶縁膜ＰＩ１に相当するもの）を形成し、この樹脂絶縁膜ＰＩ２に、ソース用パッドＭ３Ｓの一部を露出するバンプ用開口部ＯＰ２を形成する。そして、図２９に示されるように、バンプ用開口部ＯＰ２で露出するソース用パッドＭ３Ｓ上に、ＵＢＭ膜２６９（本実施の形態のＵＢＭ膜６９に相当するもの）およびソース用バンプ電極ＢＰ２０２（本実施の形態のソース用バンプ電極ＢＰＳに相当するもの）を形成する。
一般に、バンプ電極はパッド部上に直接的に形成される。このため、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１にソース用バンプ電極を形成することを考えた場合、図２９の第１の比較例の半導体チップ２０２のように、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１にソース用パッドＭ３Ｓを配置し、このソース用パッドＭ３Ｓ上に、上記導体層ＣＮＤを形成することなく、直接的にソース用バンプ電極ＢＰ２０２を形成することが考えられる。しかしながら、この場合には、次のような不具合が生じる可能性があることが、本発明者の検討により分かった。
すなわち、パッド部を形成した後には、バンプ電極を形成する前に、このパッド部に検査用のプローブを当てて行うプローブ検査を行うことが一般的である。しかしながら、図２９の第１の比較例の半導体チップ２０２のように、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１にソース用パッドＭ３Ｓを配置した場合には、このソース用パッドＭ３Ｓにプローブを当てて押圧すると、プローブによる外力がソース用パッドＭＳ３の下方に位置する配線構造や複数の上記単位ＬＤＭＯＳＦＥＴ５０ａに応力を生じさせ、配線構造や素子の変形を招く可能性がある。これは、製造される半導体チップ２０２の信頼性を低下させてしまう可能性がある。
＜第２の比較例の半導体チップについて＞
図３０は、第２の比較例の半導体チップ３０２の要部断面図である。
図３０には、第２の比較例の半導体チップ３０２において、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１における上記図２５の一部に相当する部分の断面図（図３０において符号ＲＥＧ１で示された範囲の断面図）と、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域における断面図（図３０において符号ＲＥＧ３で示された範囲の断面図）とが並べて図示されている。
図３０に示される第２の比較例の半導体チップ３０２は、ソース配線Ｍ１Ｓおよびそれよりも下の構造については、図２５に示される本実施の形態の半導体チップ２と同様であるので、ここではその説明は省略する。
第２の比較例の半導体チップ３０２においては、図３０に示されるように、ソース用パッドＭ３Ｓ３０２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域ＲＥＧ３に配置されている。このため、バンプ電極を形成する前に、このソース用パッドＭ３Ｓ３０２に検査用のプローブを当ててプローブ検査を行っても、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の素子や配線構造に変形などが生じる可能性が低い。
しかしながら、第２の比較例の半導体チップ３０２においては、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上にソース用バンプ電極ＢＰ３０２を配置可能とするために、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域ＲＥＧ３のソース用パッドＭ３Ｓ３０２を、いわゆる再配線技術を用いて、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上まで再配線３６６で引き回している。そして、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の部分の再配線３６６上にソース用バンプ電極ＢＰ３０２を配置している。
具体的には、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域ＲＥＧ３において、窒化シリコンなどの絶縁膜ＩＬと樹脂膜（樹脂絶縁膜）ＰＩ３との積層膜に形成された開口部３６２の底部でソース用パッドＭ３Ｓ３０２に接して電気的に接続されるように、樹脂膜ＰＩ３上に再配線３６６を形成し、この再配線３６６をＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上にまで延在させている。この再配線３６６は、メッキ電極として機能するクロム（Ｃｒ）膜などのシード膜３６３と、シード膜３６３上にめっき法で形成された銅（Ｃｕ）膜３６４と、銅膜６４上にめっき法で形成されたニッケル（Ｎｉ）膜３６５との積層膜からなる。そして、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上において、半導体チップ３０２の表面保護用の最上層の樹脂絶縁膜ＰＩ４にソースバンプ用の開口部ＯＰ３を設け、この開口部ＯＰ３から露出する部分の再配線３６６上に、ＵＢＭ膜３６９およびソース用バンプ電極ＢＰ３０２を形成している。
図３０の第２の比較例の半導体チップ３０２のように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域ＲＥＧ３にソース用パッドＭ３Ｓ３０２を配置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上にソース用バンプ電極ＢＰ３０２を配置した場合、両者を繋ぐ再配線３６６の延在距離が長くなり、再配線３６６の大部分（ソース用パッドＭ３Ｓ３０２に接する部分以外）は、樹脂膜ＰＩ３上に位置することになる。樹脂膜ＰＩ３を設けている理由は、再配線３６６と絶縁膜ＩＬの接着性が低いことや、再配線３６６をめっき法で形成する際の応力保護の観点からである。このため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の複数の上記単位ＬＤＭＯＳＦＥＴ５０ａで発生した熱がＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上のソース用バンプ電極ＢＰ３０２に伝わるには、樹脂膜ＰＩ３を経由することになるが、ポリイミド樹脂のような樹脂膜ＰＩ３は熱伝導率が非常に低い。従って、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の複数の上記単位ＬＤＭＯＳＦＥＴ５０ａで発生した熱を、ソース用バンプ電極ＢＰ３０２から上記配線基板３に放熱しようとすると、低熱伝導率の樹脂膜ＰＩ３が邪魔をし、放熱特性を低下させてしまう。このことは、図３０において、ソース用パッドＭ３Ｓ３０２をソース配線Ｍ２Ｓと同層に設けた場合（この場合には絶縁膜５７は省略可能）においても、同様である。
＜本実施の形態の半導体チップの特徴＞
本実施の形態の半導体チップ２は、上述したように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成されたＬＤＭＯＳＦＥＴ素子（複数の単位ＬＤＭＯＳＦＥＴ５０ａを並列に接続して構成されたＬＤＭＯＳＦＥＴ素子）のソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧのうち、ソース用バンプ電極ＢＰＳを、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置している。これにより、半導体チップ２の特性、特に放熱特性を向上させることができ、それによって、電力増幅モジュール１の性能（特性）、特に放熱特性を向上させることができる。
そして、本実施の形態の半導体チップ２では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に平面的に重なるようにソース用パッドＭ３Ｓを配置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の領域において、ソース用パッドＭ３Ｓ上に、ソース用パッドＭ３Ｓよりも厚いソース用導体層ＣＮＤＳを介して、ソース用バンプ電極ＢＰＳを形成（配置）している。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の近傍ではあるが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域上に、ドレイン用パッドＭ３Ｄを配置し、ドレイン用パッドＭ３Ｄ上に、ドレイン用パッドＭ３Ｄよりも厚いドレイン用導体層ＣＮＤＤを介して、ドレイン用バンプ電極ＢＰＤを形成（配置）している。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の近傍ではあるが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域上に、ゲート用パッドＭ３Ｇを配置し、ゲート用パッドＭ３Ｇ上に、ゲート用パッドＭ３Ｇよりも厚いゲート用導体層ＣＮＤＧを介して、ゲート用バンプ電極ＢＰＧを形成（配置）している。
すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上において、図２５に示されるように、ソース用パッドＭ３Ｓと、ソース用導体層ＣＮＤＳと、ソース用バンプ電極ＢＰＳ（ＵＢＭ膜６９を含む）とが、下から順に積層された状態となっている。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の近傍ではあるが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域上において、図２６に示されるように、ドレイン用パッドＭ３Ｄと、ドレイン用導体層ＣＮＤＤと、ドレイン用バンプ電極ＢＰＤ（ＵＢＭ膜６９を含む）とが、下から順に積層された状態となっている。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の近傍ではあるが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の外部の領域上において、図２７に示されるように、ゲート用パッドＭ３Ｇと、ゲート用導体層ＣＮＤＧと、ゲート用バンプ電極ＢＰＧ（ＵＢＭ膜６９を含む）とが、下から順に積層された状態となっている。
このため、本実施の形態では、バンプ電極ＢＰを形成する前に行うプローブ検査を、上記図２４の工程段階、すなわち、絶縁膜ＰＩ１に複数の開口部ＯＰを形成して、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧの各一部を各開口部ＯＰから露出させた段階（ＵＢＭ膜６９およびバンプ電極ＢＰを形成する前の段階）で行うことができる。
図３１は、本実施の形態の半導体装置（上記半導体チップ２に対応）の製造工程中の要部断面図であり、上記図２４までの工程を行ってから、図２５の工程（ＵＢＭ膜６９およびバンプ電極ＢＰの形成工程）を行う前に、プローブ検査工程を行う様子が模式的に示されている。
本実施の形態においては、プローブ検査工程は、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇ上のソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧにプローブ（探針）ＰＲＢを当接させて行う。図３１では、ソース用導体層ＣＮＤＳにプローブＰＲＢを当接した状態が模式的に示されている。
なお、プローブ検査とは、半導体ウエハ（ここでは基板３１に対応）をダイシング（切断）する前において、プローブ（探針）を当てて半導体装置の電気的特性を検査する工程を言い、上記第１および第２の比較例の半導体チップ２０２，３０２の場合は、プローブＰＲＢは、ソースパッドＭ３Ｓ，Ｍ３Ｓ３０２に当てるが、本実施の形態では、プローブＰＲＢは、ソースパッドＭ３Ｓ上のソース用導体層ＣＮＤＳに当てる。
ソース用導体層ＣＮＤＳに当てられたプローブＰＲＢは、図３１の矢印７０で示される方向に押圧される。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の領域にプローブＰＲＢを当てた場合には、上記図２９の第１の比較例の半導体チップ２０２に関連して説明したように、プローブＰＲＢによる外力が、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の配線構造や素子に応力を与えて、これらを変形させてしまう可能性がある。
それに対して、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上にソース用パッドＭ３Ｓを配置するが、このソース用パッドＭ３Ｓ上にソース用パッドＭ３Ｓよりも厚いソース用導体層ＣＮＤＳを介して、ソース用バンプ電極ＢＰＳを形成（配置）している。このため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上にソース用パッドＭ３Ｓを配置したとしても、プローブ検査は、ソース用パッドＭ３Ｓよりも厚いソース用導体層ＣＮＤＳにプローブＰＲＢを当てて行うことができ、この厚いソース用導体層ＣＮＤＳが、プローブＰＲＢの外力（圧力、衝撃）やそれに起因した応力がソース用パッドＭ３Ｓの下の配線構造や素子に作用するのを、抑制（緩和）する。
すなわち、本実施の形態では、厚いソース用導体層ＣＮＤＳがある分、この厚いソース用導体層ＣＮＤＳがプローブＰＲＢの外力を吸収または緩和できるため、上記図２９の第１の比較例の半導体チップ２０２の場合のように、ソース用導体層ＣＮＤＳ無しでソース用パッドＭ３Ｓに直接プローブを当接する場合に比べて、ソース用パッドＭ３Ｓの下の配線構造や素子に応力が作用するのを抑制できる。従って、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の配線構造やＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成されたＬＤＭＯＳＦＥＴ素子の変形を抑制または防止でき、製造される半導体チップ２の信頼性を向上させることができる。
このため、本実施の形態では、ソース用導体層ＣＮＤＳがプローブＰＲＢの外力を吸収（緩和）できるようにするために、ソース用導体層ＣＮＤＳの厚みＴ２が、ソース用パッドＭ３Ｓの厚みＴ２よりも厚い（Ｔ２＞Ｔ１）ことが好ましい。ここで、ソース用導体層ＣＮＤＳとドレイン用導体層ＣＮＤＤとゲート用導体層ＣＮＤＧの厚みＴ２は互いにほぼ同じで、ソース用パッドＭ３Ｓとドレイン用パッドＭ３Ｄとゲート用パッドＭ３Ｇの厚みＴ１は互いにほぼ同じである。このため、ソース用導体層ＣＮＤＳの厚みＴ２を、ソース用パッドＭ３Ｓの厚みＴ１よりも厚く、ドレイン用導体層ＣＮＤＤの厚みＴ２を、ドレイン用パッドＭ３Ｄの厚みＴ１よりも厚く、ゲート用導体層ＣＮＤＧの厚みＴ２を、ゲート用パッドＭ３Ｇの厚みＴ１よりも厚くするのである。ソース用パッドＭ３Ｓの厚みＴ１は、好ましくは２μｍ程度であり、ソース用導体層ＣＮＤＳの厚みＴ２は、好ましくは６μｍ程度である。また、ソース用導体層ＣＮＤＳの厚みＴ２は主として銅膜６４の厚みが占めているため、銅膜６４の厚みは、好ましくは４μｍ程度となる。
なお、厚みＴ１，Ｔ２は、上記図２３および図２５〜図２７に示してある。ここで、ソース用導体層ＣＮＤＳの厚みＴ２とソース用パッドＭ３Ｓの厚みＴ１とは、ソース用バンプ電極ＢＰＳの直下の領域での厚みを指し、ドレイン用導体層ＣＮＤＤの厚みＴ２とドレイン用パッドＭ３Ｄの厚みＴ１とは、ドレイン用バンプ電極ＢＰＤの直下の領域での厚みを指し、ゲート用導体層ＣＮＤＧの厚みＴ２とドレイン用パッドＭ３Ｇの厚みＴ１とは、ゲート用バンプ電極ＢＰＧの直下の領域での厚みを指すものとする。
また、上記図３０の第２の比較例の半導体チップ３０２に関連して説明したように、ソース用バンプ電極ＢＰＳの直下の領域において、ソース用導体層ＣＮＤＳの下にもし樹脂膜が存在していると、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａからソース用バンプ電極ＢＰＳまでの熱抵抗が大きくなってしまう。
それに対して、本実施の形態では、図２５〜図２７からも分かるように、ソース用パッドＭ３Ｓとソース用導体層ＣＮＤＳとの間、ドレイン用パッドＭ３Ｄとドレイン用導体層ＣＮＤＤとの間、およびゲート用パッドＭ３Ｇとゲート用導体層ＣＮＤＧとの間には、樹脂膜である絶縁膜ＰＩ１はもちろん、他の樹脂膜も形成されていない。
すなわち、ソース用導体層ＣＮＤＳとソース用パッドＭ３Ｓの両方とも、ソース用バンプ電極ＢＰＳを平面的に内包しているため、ソース用バンプ電極ＢＰＳ（ＵＢＭ膜６９を含む）の直下の領域には、ソース用導体層ＣＮＤＳとその下のソース用パッドＭ３Ｓの積層構造が存在している。更にその下には、ソース配線Ｍ２Ｓ，Ｍ１Ｓおよびドレイン配線Ｍ２Ｄ，Ｍ１Ｄや層間絶縁膜（５７，５４，５１）などからなる多層配線構造と、複数の上記単位ＬＤＭＯＳＦＥＴ５０ａの複数のゲート電極３９、複数のソース領域および複数のドレイン領域が存在している。また、上記開口部６２Ｓがソース用バンプ電極ＢＰＳを平面的に内包していれば、より好ましく、これにより、図２５に示されるように、ソース用導体層ＣＮＤＳとソース用パッドＭ３Ｓとの間に絶縁膜６１が介在する部分は、ソース用バンプ電極ＢＰＳの直下の領域外となり、ソース用バンプ電極ＢＰＳの直下の領域では、樹脂膜はもちろん、絶縁膜もソース用導体層ＣＮＤＳとソース用パッドＭ３Ｓとの間に介在しなくなる。これにより、ソース用バンプ電極ＢＰＳとソース用パッドＭ３Ｓとの間の熱抵抗を更に低減することができる。
このため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａで発生した熱は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上の配線構造を介してＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上のソース用パッドＭ３Ｓに伝わり、更にソース用導体層ＣＮＤＳを介してソース用バンプ電極ＢＰＳに伝わる。ソース用バンプ電極ＢＰＳに平面的に重なる領域において、ソース用バンプ電極ＢＰＳからソース用導体層ＣＮＤＳを介してソース用パッドＭ３Ｓに達するまでの上下方向の熱伝導経路に、樹脂膜が介在していないため、ソース用パッドＭ３Ｓからソース用バンプ電極ＢＰＳまでの熱抵抗を低減できる。また、ソース用バンプ電極ＢＰＳだけでなくソース用パッドＭ３ＳもＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置されているため、ソース用パッドＭ３Ｓと、その直下のＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａの間に、ソース配線Ｍ２Ｓ，Ｍ１Ｓおよびドレイン配線Ｍ２Ｄ，Ｍ１Ｄやプラグ５９，５６，５３などが介在する。このため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａからソース用パッドＭ３Ｓまでの熱抵抗を低減することができる。
従って、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数の単位ＬＤＭＯＳＦＥＴ５０ａで発生した熱を、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に形成されたソース用バンプ電極ＢＰＳまで効率的に伝導させ、ソース用バンプ電極ＢＰＳから、上記配線基板３に効率的に放熱できるようになる。
また、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧとは、ソース用バンプ電極ＢＰＳほど半導体チップ２の放熱特性には影響しないが、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧもソース用バンプ電極ＢＰＳと同工程で形成するため、同様の構成とすることが好ましい。すなわち、ドレイン用導体層ＣＮＤＤとドレイン用パッドＭ３Ｄの両方ともドレイン用バンプ電極ＢＰＤを平面的に内包しているため、図２６に示されるように、ドレイン用バンプ電極ＢＰＤ（ＵＢＭ膜６９を含む）の直下の領域には、ドレイン用導体層ＣＮＤＤとその下のドレイン用パッドＭ３Ｄの積層構造が存在している。そして、好ましくは上記開口部６２Ｄがドレイン用バンプ電極ＢＰＤを平面的に内包することで、ドレイン用バンプ電極ＢＰＤの直下の領域では、ドレイン用導体層ＣＮＤＤとドレイン用パッドＭ３Ｄとの間に樹脂膜はもちろん絶縁膜も介在しなくなる。また、ゲート用導体層ＣＮＤＧとゲート用パッドＭ３Ｇの両方とも、ゲート用バンプ電極ＢＰＧを平面的に内包しているため、図２７に示されるように、ゲート用バンプ電極ＢＰＧ（ＵＢＭ膜６９を含む）の直下の領域には、ゲート用導体層ＣＮＤＧとその下のゲート用パッドＭ３Ｇの積層構造が存在している。そして、好ましくは上記開口部６２Ｇがゲート用バンプ電極ＢＰＧを平面的に内包することで、ゲート用バンプ電極ＢＰＧの直下の領域では、ゲート用導体層ＣＮＤＧとゲート用パッドＭ３Ｇとの間に樹脂膜はもちろん絶縁膜も介在しなくなる。
本実施の形態の半導体チップ２において、樹脂膜（樹脂材料膜）であるのは最上層保護膜である絶縁膜ＰＩ１である。この樹脂膜（絶縁膜ＰＩ１）は、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧが配置されていない部分のソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧとソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇとを覆うように形成されている。しかしながら、この樹脂膜（すなわち絶縁膜ＰＩ１）は、ソース用パッドＭ３Ｓとソース用導体層ＣＮＤＳとの間、ドレイン用パッドＭ３Ｄとドレイン用導体層ＣＮＤＤとの間、およびゲート用パッドＭ３Ｇとゲート用導体層ＣＮＤＧとの間には、介在していない（形成されていない）。
最上層保護膜である絶縁膜ＰＩ１は、半導体チップ２の保護や取り扱いやすさなどの観点から、樹脂膜とすることが好ましいが、絶縁膜ＰＩ１以外の絶縁膜５１，５４，５７，６１は、放熱特性などの観点から、樹脂材料では形成しない方が好ましい。これにより、基板３１上において、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧの直下の領域、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧの直下の領域、およびソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇの直下の領域のいずれにおいても、樹脂膜である絶縁膜ＰＩ１はもちろん、他の樹脂膜も存在しない状態となる。
また、開口部６２Ｓ，６２Ｄ，６２Ｇの底部において、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤ、およびゲート用導体層ＣＮＤＧは、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇに密着しており、その密着面積は開口部６２Ｓ，６２Ｄ，６２Ｇの面積に対応する。この密着面積が大きくすれば、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤ、およびゲート用導体層ＣＮＤＧの剥離防止効果が大きくなる。このため、開口部６２Ｓ，６２Ｄ，６２Ｇを、ソース用バンプ電極ＢＰＧ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧをそれぞれ平面的に内包するような平面形状とすれば、密着面積を大きくしてソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤ、およびゲート用導体層ＣＮＤＧの剥離を的確に防止することができる。
また、上記図２９の第１の比較例の半導体チップ２０２において、ソース用パッドＭ３Ｓの厚みを厚くすることで、例えば、ソース用パッドＭ３Ｓの厚みを上記厚みＴ１と厚みＴ２との和に相当する厚みまで厚くすることで、プローブ検査でプローブＰＲＢをソース用パッドＭ３Ｓに当接させたときのプローブＰＲＢの外力をソース用パッドＭ３Ｓ自身で吸収（緩和）させることも考えられる。しかしながら、ソース用導体層ＣＮＤＳを設けずにソース用パッドＭ３Ｓ自身の厚みを厚くした場合には、配線Ｍ３（ソース用パッドＭ３Ｓと同層の配線）を使用した単体素子（例えば配線Ｍ３で形成したインダクタ素子など）の特性変動や、あるいは配線Ｍ３の配線ルール（配線ピッチルール）の見直しが必要となりチップサイズ拡大に繋がるなどという不具合が生じる可能性がある。
それに対して、本実施の形態では、ソース用パッドＭ３Ｓ上にソース用導体層ＣＮＤＳを形成し、このソース用導体層ＣＮＤＳによってプローブＰＲＢの外力を収（緩和）させることができるため、上記不具合を生じることがない。
また、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧ（すなわち導体層ＣＮＤ）は、銅（Ｃｕ）を主体として形成されている。すなわち、導体層ＣＮＤの主導体膜を銅膜６４により構成し、上記シード膜６３およびニッケル膜６５よりも銅膜６４の厚みを厚くしている。すなわち、導体層ＣＮＤの過半は銅膜６４で構成されている。これにより、熱伝導率の良い銅を使用することで熱抵抗低減という利点を得られる。
＜配線基板の構成＞
本実施の形態の配線基板３の構成、特に配線基板３におけるビアＶＨ１，ＶＨ２，ＶＨ３について、より詳細に説明する。
図３２は、本実施の形態の電力増幅モジュール１に用いられている配線基板３の要部断面図である。図３２には、主として、半導体チップ２の上記ソース用バンプ電極ＢＰＳに接続されるソース用ビアＶＨ２Ｓ, ＶＨ１Ｓ,ＶＨ３Ｓを横切る断面が示されている。図３３は、配線基板３上に半導体チップ２を搭載する直前の状態を模式的に示す要部断面図、図３４は、配線基板３上に半導体チップ２をフリップチップ実装した状態を示す要部断面図である。従って、図３４は、電力増幅モジュール１の要部断面図にも対応するが、図３４では、封止樹脂７は図示されていない。図３５は、配線基板３が搭載する上記半導体チップ２の要部平面図であり、上記図２８に相当する領域が示され、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧのレイアウトが実線で示され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が破線で示されている。なお、図３５は、平面図であるが、理解を簡単にするために、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧに斜線のハッチングを付してある。半導体チップ２を配線基板３上にフリップチップ実装した際に、図３５のＡ３−Ａ３線に沿った断面になるのが、図３２〜図３４の断面図に対応する。また、図３３および図３４と、後述の図４４〜図４７および図４９においては、半導体チップ２における上記ＬＤＭＯＤＦＥＴ形成領域ＲＥＧ１とソース用バンプ電極ＢＰＳとの位置関係が分かりやすいように、上記ＬＤＭＯＤＦＥＴ形成領域ＲＥＧ１に相当する位置（領域、範囲）を破線で模式的に示してある。
本実施の形態で用いられる配線基板３は、多層配線基板であり、上述のように、多層配線基板を構成する絶縁層として、コア層ＣＲ１と、コア層ＣＲ１の上面側に配置されたプリプレグ層ＰＰ１と、コア層ＣＲ１の下面側に配置されたプリプレグ層ＰＰ２とを有している。配線基板３は、更に、プリプレグ層ＰＰ１の上面上の導体層７３と、コア層ＣＲ１とプリプレグ層ＰＰ１との間の導体層７２と、コア層ＣＲ１とプリプレグ層ＰＰ２との間の導体層７３と、プリプレグ層ＰＰ２の下面上の導体層７４とを有している。図３２には、配線基板３が、３つの絶縁層(すなわちコア層ＣＲ１およびプリプレグ層ＰＰ１，ＰＰ２)の層間と上下両面に導体層が合計４層（すなわち導体層７１，７２，７３，７４）形成された、いわゆる４層基板の場合が示されている。コア層ＣＲ１は、例えばガラス織布を含有する樹脂層（樹脂基材層）からなり、樹脂材料としてはエポキシ樹脂などを用いることができる。プリプレグ層ＰＰ１，ＰＰ２は、樹脂層であるが、補強材としてガラス織布を含有する樹脂層とすることもでき、樹脂材料としてはエポキシ樹脂などを用いることができる。導体層７１，７２，７３，７４は、例えば銅（Ｃｕ）層である。各層の厚みの一例をあげると、コア層ＣＲ１は例えば１００μｍ程度、各プリプレグ層ＰＰ１，ＰＰ２は例えば６０μｍ程度、各導体層７１，７２，７３，７４は例えば２０〜３０μｍ程度とすることができる。
導体層７１，７２，７３，７４は、それぞれ所定のパターンにパターン化されている。プリプレグ層ＰＰ１上の導体層７１が配線基板３の最上層の導体層７１であり、この導体層７１によって、上記ランドＬＰ、上記配線パターンＷＰおよび上記チップ搭載用導体パターン１１が形成されている。また、プリプレグ層ＰＰ２の下面上の導体層７４が配線基板３の最下層の導体層７４であり、この導体層７４によって、上記裏面端子ＴＥ１，ＴＥ２が形成されている。
更に、配線基板３は、プリプレグ層ＰＰ１の上面上に形成された半田レジスト層（ソルダレジスト層）ＳＲ１と、プリプレグ層ＰＰ２の下面上に形成された半田レジスト層（ソルダレジスト層）ＳＲ２とを有している。なお、半田レジスト層ＳＲ１は、上記ランドＬＰおよび上記チップ搭載用導体パターン１１を（半田レジスト層ＳＲ１の開口部から）露出しかつ上記配線パターンＷＰは半田レジスト層ＳＲ１で覆われるように、プリプレグ層ＰＰ１の上面上に形成されている。また、半田レジスト層ＳＲ２は、上記裏面端子ＴＥ１，ＴＥ２が半田レジスト層ＳＲ２で覆われずに露出されるように、プリプレグ層ＰＰ２の下面上に形成されている。
また、コア層ＣＲ１には、導体層７２と導体層７３との間を電気的に接続するためのビア（ビアホール、バイアホール）ＶＨ１が複数形成されている。ビアＶＨ１は、コア層ＣＲ１に形成された孔（貫通孔、開口部、スルーホール）と、その孔の内部を埋めるように形成された導体膜または導体部とで構成されている。このビアＶＨ１を構成する導体膜または導体部によって、配線基板３の内部において、上下の導体層７２，７３間が電気的に接続されるのである。このビアＶＨ１を構成する導体膜または導体部は、例えば銅メッキ膜のようなメッキ膜で形成されている。
コア層ＣＲ１に形成されたビアＶＨ１は、配線基板３の内部の導体層（配線層）間、ここでは導体層７２と導体層７３との間、を接続するビアであり、いわゆるインナビアホールである。インナビアホールであるビアＶＨ１は、配線基板３の上面３ａおよび下面３ｂ（の導体層７１，７４）には達していない。
また、プリプレグ層ＰＰ１には、導体層７１と導体層７２との間を電気的に接続するためのビア（ビアホール、バイアホール）ＶＨ２が複数形成されている。各ビアＶＨ２は、プリプレグ層ＰＰ１に形成された孔（貫通孔、開口部、スルーホール）と、その孔の内部を埋めるように形成された導体膜または導体部とで構成されている。このビアＶＨ２を構成する導体膜または導体部によって、上下の導体層７１，７２間が電気的に接続されるのである。このビアＶＨ２を構成する導体膜または導体部は、例えば銅メッキ膜のようなメッキ膜で形成されている。
プリプレグ層ＰＰ１に形成されたビアＶＨ２は、配線基板３の上面に形成された導体層（配線基板３を構成する複数の導体層のうちの最上層の導体層、ここでは導体層７１）と、その１つ下の導体層（ここでは導体層７２）との間を接続するビアであり、いわゆるブラインドビアホールである。ブラインドビアホールであるビアＶＨ２は、上端が配線基板３の上面３ａ（の導体層７１）に達し、下端は配線基板３の下面３ｂ（の導体層７４）には達せずに、配線基板３の内部（の導体層７２）で終端している。
また、プリプレグ層ＰＰ２には、導体層７３と導体層７４との間を電気的に接続するためのビア（ビアホール、バイアホール）ＶＨ３が複数形成されている。各ビアＶＨ３は、プリプレグ層ＰＰ２に形成された孔（貫通孔、開口部、スルーホール）と、その孔の内部を埋めるように形成された導体膜または導体部とで構成されている。このビアＶＨ３を構成する導体膜または導体部によって、上下の導体層７３，７４間が電気的に接続されるのである。このビアＶＨ３を構成する導体膜または導体部は、例えば銅メッキ膜のようなメッキ膜で形成されている。
プリプレグ層ＰＰ２に形成されたビアＶＨ３は、配線基板３の下面に形成された導体層（配線基板３を構成する複数の導体層のうちの最下層の導体層、ここでは導体層７４）と、その１つ上の導体層（ここでは導体層７３）との間を接続するビアであり、いわゆるブラインドビアホールである。ブラインドビアホールであるビアＶＨ３は、下端が配線基板３の下面３ｂ（の導体層７４）に達し、上端は配線基板３の上面３ａ（の導体層７１）には達せずに、配線基板３の内部（の導体層７３）で終端している。
なお、インナビアホールとは、多層配線基板の内部の導体層間を接続するビアのことを言い、ブラインドビアホールとは、多層配線基板の上面または下面の導体層と内部の導体層とを接続するビアのことを言う。
配線基板３のランドＬＰには、半導体チップ２のバンプ電極ＢＰが接続されるランドＬＰと、上記ボンディングワイヤ１４が接続されるランドＬＰと、上記受動部品５の電極が接続されるランドＬＰと、上記集積受動部品６の上記バンプ電極１５が接続されるランドＬＰとがある。半導体チップ２のバンプ電極ＢＰが接続されるランドＬＰには、ソース用バンプ電極ＢＰＳが接続されるランドＬＰと、ドレイン用バンプ電極ＢＰＤが接続されるランドＬＰと、ゲート用バンプ電極ＢＰＧが接続されるランドＬＰとが含まれている。このうち、半導体チップ２のソース用バンプ電極ＢＰＳが接続されるランドＬＰを、符号ＬＰＳを付してソース用ランドＬＰＳと称し、半導体チップ２のドレイン用バンプ電極ＢＰＤが接続されるランドＬＰを、符号ＬＰＤを付してドレイン用ランドＬＰＤと称することとし、図３２には、これらソース用ランドＬＰＳおよびドレイン用ランドＬＰＤが示されている。
各ドレイン用ランドＬＰＤは、図３２に示されるように、パターン化された導体層７１の一部であるドレインランド用導体パターン（ランドパターン、導体層部分、導体パターン）７１Ｄが、半田レジストＳＲ１の開口部から露出することで形成されている。半田レジスト層ＳＲ１で覆われた領域において、パターン化された導体層７１の一部からなる配線ＷＰの一端が、ドレインランド用導体パターン７１Ｄに一体的に連結（接続）されている。この配線ＷＰを介して、ドレイン用ランドＬＰＤは、半導体チップ２搭載領域（配線基板３上に半導体チップ２をフリップチップ実装した際に半導体チップ２の下方に位置する領域）の外部に引き出されている。
各ソース用ランドＬＰＳは、図３２に示されるように、パターン化された導体層７１の一部であるソースランド用導体パターン（ランドパターン、導体層部分、導体パターン）７１Ｓが、ソルダレジストＳＲ１の開口部から露出することで形成されている。図３２では、各ソース用ランドＬＰＳを構成するソースランド用導体パターン７１Ｓが互いに分離された孤立パターンである場合が図示されている。
図３６は、本実施の形態の配線基板３の第１の変形例（他の形態）を示す要部断面図であり、上記図３２に対応するものである。ソース用バンプ電極ＢＰＳ同士は、等電位（グランド電位）とされるため、各ソース用ランドＬＰＳを構成するソースランド用導体パターン７１Ｓ同士は、等電位とされる。このため、図３６に示されるように、半田レジスト層ＳＲ１で覆われた領域において、各ソース用ランドＬＰＳを構成するソースランド用導体パターン７１Ｓ同士を一体的に連結（接続）することもでき、この場合、一体的なソースランド用導体パターン上に、半田レジスト層ＳＲ１の開口部が複数設けられ、各開口部から露出される同じソースランド用導体パターンによって、複数のソース用ランドＬＰＳが形成されることになる。
＜配線基板の特徴＞
次に、ソース用バンプ電極ＢＰＳから配線基板３へ伝導した熱の配線基板３における放熱経路に関連して、本実施の形態の配線基板３の特徴について説明する。
本実施の形態では、半導体チップ２の上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子によって発生した熱を、ソース用バンプ電極ＢＰＳを介して配線基板３に放熱し、この熱を更に配線基板３の下面３ｂに伝導して、配線基板３の下面３ｂから電力増幅モジュール１の外部に放熱するようにしている。このため、図３２などに示されるように、配線基板３において、各ソース用ランドＬＰＳ（ソースランド用導体パターン７１Ｓ）は、ソース用ビアＶＨ２Ｓ、導体層７２、ソース用ビアＶＨ１Ｓ、導体層７３およびソース用ビアＶＨ３Ｓを介して、配線基板３の下面３ｂに形成されている裏面端子ＴＥ２に電気的に接続されるとともに、熱的にも接続されている。
なお、ソース用ビアＶＨ２Ｓは、プリプレグ層ＰＰ１形成された上記ビアＶＨ２であるが、ソース用ランドＬＰＳ（ソースランド用導体パターン７１Ｓ）に電気的に接続されたビアＶＨ２である。また、ソース用ビアＶＨ１Ｓは、コア層ＣＲ１形成された上記ビアＶＨ１であるが、ソース用ビアＶＨ２Ｓに電気的に接続されたビアＶＨ２である。また、ソース用ビアＶＨ３Ｓは、プリプレグ層ＰＰ２形成された上記ビアＶＨ３であるが、ソース用ビアＶＨ１Ｓに電気的に接続されたビアＶＨ３である。
本実施の形態では、図３３〜図３５にも示されるように、半導体チップ２の同じＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（に形成されたＬＤＭＯＳＦＥＴ素子）に対して複数のソース用バンプ電極ＢＰＳが形成され、これら複数のソース用バンプ電極ＢＰＳが、配線基板３の複数のソース用ランドＬＰＳにそれぞれ電気的かつ機械的に接続される。また、半導体チップ２の同じＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１（に形成されたＬＤＭＯＳＦＥＴ素子）に対してドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧも形成されるが、これらドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧは、配線基板３のドレイン用ランドＬＰＤおよびゲート用ランド（図３２〜図３４ではゲート用ランドは図示されていない）にそれぞれ電気的かつ機械的に接続される。
バンプ電極ＢＰが半田バンプである場合には、半田リフロー処理により、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧを構成する半田が、それぞれソース用ランドＬＰＳ、ドレイン用ランドＬＰＤおよびゲート用ランドに濡れ広がって接合され、電気的かつ機械的に接続される。
そして、本実施の形態の配線基板３では、複数のソース用ビアＶＨ２Ｓが、複数のソース用ランドＬＰＳ（すなわち複数のソース用バンプＢＰＳがそれぞれ接合された複数のソース用ランドＬＰＳ）の下（直下）にそれぞれ配置され、かつ、それら複数のソース用ランドＬＰＳにそれぞれ電気的に接続されている。更に、複数のソース用ビアＶＨ１Ｓが、複数のソース用ビアＶＨ２Ｓの下（直下）にそれぞれ配置され、かつ、それら複数のソース用ビアＶＨ２Ｓにそれぞれ電気的に接続されている。更に、複数のソース用ビアＶＨ３Ｓが、複数のソース用ビアＶＨ１Ｓの下（直下）にそれぞれ配置され、かつ、それら複数のソース用ビアＶＨ１Ｓにそれぞれ電気的に接続されている。
すなわち、複数のソース用ビアＶＨ２Ｓと複数のソース用ビアＶＨ１Ｓと複数のソース用ビアＶＨ３Ｓとが、それぞれ配線基板３の上面３ａに直交する同一の直線上に(上下に並んで)配置されている。従って、配線基板３上に半導体チップ２をフリップチップ実装した電力増幅モジュール１においては、半導体チップ２の複数のソース用バンプ電極ＢＰＳの下（直下）に、複数のソース用ランドＬＰＳ、複数のソース用ビアＶＨ２Ｓ、複数のソース用ビアＶＨ１Ｓおよび複数のソース用ビアＶＨ３Ｓが、それぞれ配線基板３の上面３ａに直交する直線上に位置して上下に並んで配置されている。
ソース用ビアＶＨ２Ｓとその直下のソースビアＶＨ１Ｓとの間の電気的接続は、ソース用ビアＶＨ２Ｓおよびソース用ビアＶＨ１Ｓを構成する各孔内の導体層または導体部とソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ間に介在する導体層７２とによってなされている。ソース用ビアＶＨ１Ｓとその直下のソース用ビアＶＨ３Ｓとの間の電気的接続は、ソース用ビアＶＨ１Ｓおよびソース用ビアＶＨ３Ｓを構成する各孔内の導体層または導体部とソース用ビアＶＨ１Ｓ，ＶＨ３Ｓ間に介在する導体層７３とによってなされている。また、各ソース用ランドＬＰＳの下にソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓが配線基板３の上面３ａに直交する直線上に上下に並んで確実に配置されるように、ソース用ランドＬＰＳの直径をビアＶＨ２の直径よりも大きくして、各ソース用ランドＬＰＳが、その下に配置された各ビアＶＨ２を平面的に内包するようにすることが好ましい。
上記図４および図５を参照すると分かるように、配線基板３において、半導体チップ２搭載領域の下方には、裏面端子ＴＥ２が存在しており、この裏面端子ＴＥ２は、配線基板３の下面３ｂにおける半導体チップ２の直下に位置する領域を全て含むように形成されている。すなわち、裏面端子ＴＥ２は、配線基板３の上面３ａに平行な平面で見て、半導体チップ２を平面的に内包するように、半導体チップ２よりも大面積のパターンで配線基板３の下面３ｂに形成されている。
このため、ソース用ビアＶＨ３Ｓの下には、導体層７４で構成された裏面端子ＴＥ２が存在しており、ソース用ビアＶＨ３Ｓはこの裏面端子ＴＥ２に電気的に接続されている。このため、ソース用バンプ電極ＢＰＳの各々は、配線基板３の上面３ａに直交する同一の直線上に上下に並んで配置されたソース用ランドＬＰＳ、ソース用ビアＶＨ２Ｓ、ソース用ビアＶＨ１Ｓおよびソース用ビアＶＨ３Ｓを介して配線基板３の下面３ｂの裏面端子ＴＥ２まで、一直線かつ最短経路で電気的かつ熱的に接続されることになる。このため、半導体チップ２のソース用バンプ電極ＢＰＳを配線基板３の下面３ｂの裏面端子ＴＥ２まで電気的に接続するだけでなく、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子によって生じた熱を、ソース用バンプ電極ＢＰＳから、ソース用ランドＬＰＳ及びソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓを介して配線基板３の下面３ｂの裏面端子ＴＥ２まで効率的に伝導させ、そこから放熱することができる。なお、配線基板３の裏面端子ＴＥ２は、ソース用ビアＶＨ３Ｓ，ＶＨ１Ｓ，ＶＨ２Ｓを介して半導体チップ２のソース用バンプ電極ＢＰＳに電気的に接続されるため、ソース用端子とみなすこともできる。
＜比較例の配線基板について＞
図３７は、第１の比較例の配線基板２０３の要部断面図、図３８は、第２の比較例の配線基板３０３の要部断面図であり、いずれも本実施の形態の上記図３２に対応するものである。
図３７に示される第１の比較例の配線基板２０３は、３つの絶縁層２０３ｃ，２０３ｄ，２０３ｅと、絶縁層２０３ｃ，２０３ｄ，２０３ｅの間および絶縁層２０３ｃ上と絶縁層２０３ｅの下とに形成された導体層を有する多層配線基板である。絶縁層２０３ｃ，２０３ｄ，２０３ｅ間の導体層は、図３７では示されていないが、絶縁層２０３ｃ上の導体層によって、ソース用ランドＬＰＳ２０３およびドレイン用ランドＬＰＤが形成され、絶縁層２０３ｅの下の導体層によって、裏面端子ＴＥ２０３が形成されている。ソース用ランドＬＰＳ２０３、ドレイン用ランドＬＰＤ２０３および裏面端子ＴＥ２０３は、それぞれ本実施の形態のソース用ランドＬＰＳ、ドレイン用ランドＬＰＤおよび裏面端子ＴＥ２に相当するものである。
図３７に示される第１の比較例の配線基板２０３では、本実施の形態とは異なり、ソース用ランドＬＰＳの下に、サーマルビアとして、配線基板２０３全体を貫通する貫通ビアＶＨ２０３を形成している。貫通ビアＶＨ２０３では、配線基板２０３全体を貫通する孔の側壁上に導体膜が形成されている。すなわち、配線基板２０３を構成する絶縁層２０３ｃ，２０３ｄ，２０ｅ全体を貫通するように貫通ビアＶＨ２０３を設け、この貫通ビアＶＨ２０３を介して、配線基板２０３の上面のソース用ランドＬＰＳ２０３と配線基板２０３の下面の裏面端子ＴＥ２とを電気的かつ熱的に接続している。
配線基板２０３全体を貫通する貫通ビアＶＨ２０３を形成する場合、貫通ビアＶＨ２０３用の孔を絶縁層２０３ｃ，２０３ｄ，２０３ｅ全体に形成する必要があるため、ドリルによって孔を形成することが一般的である。しかしながら、ドリルによる孔形成は、孔の位置精度がよくない。このため、貫通ビアＶＨ２０３の位置精度が低くなることを考慮して、配線基板２０３におけるランドの寸法や間隔をある程度大きくする必要がある。
しかしながら、電力増幅モジュール１の小面積化や低コスト化のために、半導体チップ２のチップ面積を縮小しようとすると、半導体チップ２におけるバンプ電極ＢＰの配列間隔が狭くなる。上述したように、貫通ビアＶＨ２０３の位置精度が低くなることを考慮して、配線基板２０３におけるランドの寸法や間隔を大きくすることは、半導体チップ２の面積の縮小には不利となり、また、半導体チップ２におけるバンプ電極ＢＰの配置位置を含めたチップ設計に対して、著しい制約を与えてしまう。
特に、本実施の形態のように、ソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置した場合には、ソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域の外部の領域上に配置した場合に比べて、ソース用バンプ電極ＢＰＳとドレイン用バンプ電極ＢＰＤとの間の間隔が短くなる。ソース用バンプ電極ＢＰＳ同士、あるいはドレイン用バンプ電極ＢＰＤ同士は、短絡しても電気的な問題は生じないが、ソース用バンプ電極ＢＰＳとドレイン用バンプ電極ＢＰＤとの間が短絡するのは、電気的に問題であるため必ず防止する必要がある。しかしながら、第１の比較例の配線基板２０３では、貫通ビアＶＨ２０３の位置精度が低いことから、ソース用のランドＬＰＳ２０３用の導体パターンの寸法を大きくする必要があるため、ソース用ランドＬＰＳ２０３とドレイン用ランド２０３との間のピッチ（中心間距離）を大きくする必要がある。このため、第１の比較例の配線基板２０３上に本実施の形態の半導体チップ２をフリップチップ実装しようとすると、ソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置した分、ドレイン用バンプ電極ＢＰＤをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１から遠ざける必要が生じてしまう。これは、半導体チップ２の面積の大型化を招く可能性がある。
ドリルによる孔形成に比べて、レーザによる孔形成やフォトリソグラフィを用いたエッチングによる孔形成は、孔の位置精度が高い。しかしながら、配線基板２０３において、貫通ビアＶＨ２０３用の孔形成にレーザ技術やフォトリソグラフィを用いたエッチング技術を適用することは困難である。それは、配線基板の総厚が通常０．３〜０．４ｍｍあるため、レーザ等では、この厚さを貫通させるのは困難なためである。
図３８に示される第２の比較例の配線基板３０３は、コア層ＣＲ１、プリプレグ層ＰＰ１，ＰＰ２、導体層７１，７２，７３，７４および半田レジスト層ＳＲ１，ＳＲ２で構成されている点は、本実施の形態の配線基板３と同様である。しかしながら、図３８に示される第２の比較例の配線基板３０３では、プリプレグ層ＰＰ１に形成されたソース用ビアＶＨ３０２と、コア層ＣＲ１に形成されたソース用ビアＶＨ３０１と、プリプレグ層ＰＰ３に形成されたソース用ビアＶＨ３０３とは、本実施の形態とは異なり、配線基板３の上面３ａに直交する同一の直線上に配置されておらず、平面的にずれて配置されている。なお、ソース用ビアＶＨ３０１，ＶＨ３０２，ＶＨ３０３は、それぞれ本実施の形態のソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓに相当するものである。
図３８に示される第２の比較例の配線基板３０３上に上記半導体チップ２をフリップチップ実装した場合には、ソース用バンプ電極ＢＰＳからの熱は、ソース用ランドＬＰＳからソース用ビアＶＨ３０２を介して導体層７２に伝導し、この導体層７２を介して配線基板３０３内で一旦横方向に伝導してから、ソース用ビアＶＨ３０１に伝導する。そして、このソース用ビアＶＨ３０１から導体層７３に伝導した熱は、この導体層７３を介して配線基板３０３内でまた横方向に伝導してから、ソース用ビアＶＨ３０３を介して裏面端子ＴＥ２に伝導する。配線基板３０３において、ビアを介した上下方向の熱伝導に比べて、導体層を介した横方向の熱伝導は、導体層が薄いこともあり、熱抵抗が大きく、放熱効率を低下させる要因となる。このため、半導体チップ２のソース用バンプ電極ＢＰＳから、配線基板３０３の裏面端子ＴＥ２までの熱抵抗が大きくなり、放熱効率（放熱特性）が低くなってしまう。
＜配線基板について＞
それに対して、本実施の形態では、配線基板３において、コア層ＣＲ１とプリプレグ層ＰＰ１とプリプレグ層ＰＰ２とに、それぞれ複数のビアＶＨ１と複数のビアＶＨ２と複数のビアＶＨ３とを設けており、ビアＶＨ１とビアＶＨ２とビアＶＨ３とは、個別に形成している。すなわち、配線基板３において、ソース用ビアＶＨ２Ｓとソース用ビアＶＨ１Ｓとソース用ビアＶＨ３Ｓとは、配線基板３の上面３ａに直交する同一の直線上に位置しているが、同工程で一緒に形成された貫通ビアではない。
ソース用ビアＶＨ１Ｓは、配線基板３の内部の導体層間（ここでは導体層７２と導体層７３との間）を接続するインナビアホールである。そして、ソース用ビアＶＨ２Ｓは、配線基板３の上面に形成された導体層（ここでは導体層７１）とその１つ下の導体層（ここでは導体層７２）との間を接続するブラインドビアホールであり、ソース用ビアＶＨ３Ｓは、配線基板３の下面に形成された導体層（ここでは導体層７４）とその１つ上の導体層（ここでは導体層７３）との間を接続するブラインドビアホールである。これら３層のビア（ソース用ビアＶＨ２Ｓとソース用ビアＶＨ１Ｓとソース用ビアＶＨ３Ｓ）は、別個に形成されるが、配線基板３の上面３ａに直交する同一の直線上に位置するように配置しているのである。
例えば、配線基板３を作製するには、まず、導体層７２，７３およびビアＶＨ１を形成したコア層ＣＲ１（硬化済）を用意してから（なおビアＶＨ１用の孔はメッキ膜で埋めてある）、これをプリプレグ層ＰＰ１（未硬化）および導体層７１用銅箔とプリプレグ層ＰＰ２（未硬化）および導体層７４用銅箔とで上下に挟み、この積層体を加熱、加圧してプリプレグ層ＰＰ１，ＰＰ２を硬化させて積層体を一体化させる。その後、ビアＶＨ２用の孔とビアＶＨ３用の孔の一方を形成してから、他方を形成する。プリプレグ層ＰＰ１，ＰＰ２にビアＶＨ２，ＶＨ３用の孔を形成した後には、この孔の内部をメッキ膜で埋め、更に、導体層７１用銅箔および導体層７４用銅箔をフォトリソグラフィを利用したエッチングによってパターニングして所定のパターンの導体層７１，７４を形成する。更に、ソルダレジスト層ＳＲ１，ＳＲ２を形成することで、配線基板３が作製される。このように、ビアＶＨ１（ソース用ビアＶＨ１Ｓを含む）とビアＶＨ２（ソース用ビアＶＨ２Ｓを含む）とビアＶＨ３（ソース用ビアＶＨ３Ｓを含む）とは、別工程で別個に形成される。コア層ＣＲ１におけるビアＶＨ１用の孔は、レーザを用いて位置精度良く形成することができ、また、プリプレグ層ＰＰ１，ＰＰ２におけるビアＶＨ２，ＶＨ３用の孔は、フォトリソグラフィを利用したエッチングを用いて位置精度良く形成することができる。このため、ソース用ビアＶＨ２Ｓとソース用ビアＶＨ１Ｓとソース用ビアＶＨ３Ｓとは、別個に形成されても、配線基板３の上面３ａに直交する同一の直線上位置するように、上下に並んで配置させることができる。
本実施の形態では、半導体チップ２のソース用バンプ電極ＢＰＳに接続されるソース用ランドＬＰＳと、配線基板３０３の裏面端子ＴＥ２との間を接続する配線基板３のビアを、配線基板３全体を貫通する貫通ビアではなく、ブラインドビアホールであるソース用ビアＶＨ１Ｓと、インナビアホールであるソース用ビアＶＨ１Ｓと、ブラインドビアホールであるソース用ビアＶＨ３Ｓとで電気的に接続している。このため、本実施の形態では、コア層ＣＲ１のビアＶＨ１とプリプレグ層ＰＰ１のビアＶＨ２とプリプレグ層ＰＰ２とのビアＶＨ３とを別個に（別工程で）形成することができるため、位置精度が低いドリルを用いずに、位置精度が高いレーザ技術あるいはフォトリソグラフィを用いたエッチング技術などによって、各ビアＶＨ１，ビアＶＨ２，ビアＶＨ３用の孔を形成することができる。従って、配線基板３におけるランドＬＰ（ソース用ランドＬＰＳ、ドレイン用ランドＬＰＤおよびゲート用ランドを含む）の寸法や間隔を小さくすることができる。
これにより、半導体チップ２におけるバンプ電極ＢＰの配列間隔を狭くすることができるため、半導体チップ２の小面積化を図ることができ、また、半導体チップ２におけるバンプ電極ＢＰの配置位置を含めたチップ設計に対する自由度を高めることができる。
特に、ソース用ランドＬＰＳとドレイン用ランドＬＰＤとの間のピッチ（中心間距離）を短くすることができるため、ソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置した半導体チップ２を配線基板３上にフリップチップ実装しても、配線基板３側の制約でソース用バンプ電極ＢＰＳとドレイン用バンプ電極ＢＰＤとの間の間隔を離す必要がなくなる。このため、半導体チップ２において、ソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置しても、ドレイン用バンプ電極ＢＰＤをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１から遠ざけなくともよくなり、半導体チップ２の面積を縮小することができる。
また、本実施の形態では、上述のように、半導体チップ２の上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子によって生じた熱を、ソース用バンプ電極ＢＰＳから、ソース用ランドＬＰＳおよびソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓを介して配線基板３の下面３ｂの裏面端子ＴＥ２まで効率的に伝導させ、そこから放熱させる。このソース用ビアＶＨ２Ｓとソース用ビアＶＨ１Ｓとソース用ビアＶＨ３Ｓとは、上下に並んで配置されている、すなわち、配線基板３の上面３ａに直交する同一の直線上に位置している。このため、半導体チップ２のソース用バンプ電極ＢＰＳからの熱を、配線基板３の内部において、上下に直線的に並んだソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓを介して上下方向に直線的に配線基板３の下面３ｂの裏面端子ＴＥ２まで伝導させることができる。このため、半導体チップ２のソース用バンプ電極ＢＰＳの各々は、配線基板３の下面３ｂの裏面端子ＴＥ２まで、一直線かつ最短経路で電気的かつ熱的に接続されることになるため、電力増幅モジュール１の放熱効率（放熱特性）を高めることができる。
また、配線基板のビアには、配線基板を構成する絶縁層に形成された孔の内壁上に導体膜を形成するが、その孔内を導体膜で完全には埋めないビアと、配線基板を構成する絶縁層に形成された孔内を導体膜または導体部で埋めたビアとがある。ブラインドビアホールであるソース用ビアＶＨ２Ｓ，ＶＨ３Ｓ（従ってビアＶＨ２，ＶＨ３も）は、ランドや裏面端子を形成しやすくするために、後者のビア（孔内を導体膜または導体部で埋めたビア）とすることが好ましい。これにより、ソース用ビアＶＨ２Ｓ，ＶＨ３Ｓを介した放熱効率の向上効果も得られる。一方、インナビアホールであるソース用ＶＨ１Ｓは、ランドや裏面端子に直接接続するのではないため、前者のビア（孔の内壁上に導体膜を形成するが、その孔内を導体膜で完全には埋めないビア）とすることもできるが、ソース用ビアＶＨ１を介した放熱効率をより向上させる観点から、後者のビア（孔内を導体膜または導体部で埋めたビア）とすることが、より好ましい。
また、半導体チップ２において、発熱しやすいのは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３の中でも、特に最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３に対応するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３である。このため、電力増幅モジュール１の放熱特性向上のためには、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３での発熱を、ソース用バンプ電極ＢＰＳから配線基板３に放熱し、更にビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓを介して配線基板３の下面３ｂ側に放熱することが重要である。従って、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３に対応するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３である場合に本実施の形態（バンプ電極などを含めた上述したＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１の構成やソース用バンプ電極ＢＰＳに接続する上述したソース用ビアＶＨ１Ｓ、ＶＨ２Ｓ，ＶＨ３Ｓの構成など）を適用することが、極めて有効である。この場合、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰ及びゲート用バンプ電極ＢＰＧの組が、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３、ソースバンプＢＰＳ３、ドレインバンプＢＰＤ３及びゲートバンプＢＰＧ３の組と、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３、ソースバンプＢＰＳ６、ドレインバンプＢＰＤ６及びゲートバンプＢＰＧ６の組との一方または両方（好ましくは両方）に対応する。
また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３に加えて、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３よりは効果は大きくはないが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２についても、本実施の形態１を適用すれば、放熱効果をより向上させることができる。但し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３に比べて面積が小さいため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対して設けるソース用バンプ電極ＢＰＳやドレイン用バンプ電極ＢＰＤの数は、それぞれ１つとしてもよい。
図３９は、本実施の形態の配線基板３の第２の変形例（他の形態）を示す要部断面図であり、上記図３２に対応するものである。
上記図３２の場合は、配線基板３において、ビアＶＨ２の直径とビアＶＨ１の直径とビアＶＨ３Ｓの直径とを同じにしている。このため、配線基板３の上面３ａに直交する同一の直線上に位置した（すなわち上下に並んで配置された）ソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓにおいて、ソース用ビアＶＨ２Ｓの直径とソース用ビアＶＨ１Ｓの直径とソース用ビアＶＨ３Ｓの直径とが、同じとされている。これにより、ソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓによって形成された放熱経路による放熱効率（放熱特性）を、より向上させることができ、半導体チップ２のソース用バンプ電極ＢＰＳから配線基板３の裏面端子ＴＥ２へ、より効率的に放熱することができるようになる。
一方、図３９の第２の変形例の配線基板３では、ビアＶＨ２の直径およびビアＶＨ３Ｓの直径を、ビアＶＨ１の直径よりも小さくしている。このため、配線基板３の上面３ａに直交する同一の直線上に位置した（すなわち上下に並んで配置された）ソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓにおいて、ソース用ビアＶＨ２Ｓの直径およびソース用ビアＶＨ３Ｓの直径が、ソース用ビアＶＨ１Ｓの直径よりも小さくなっている。一例をあげると、ソース用ビアＶＨ２Ｓの直径およびソース用ビアＶＨ３Ｓの直径をそれぞれ１００μｍ程度とし、ソース用ビアＶＨ１Ｓの直径を１５０μｍ程度とすることができる。
ソース用ビアＶＨ２Ｓは、その直上にソース用ランドＬＰＳ（ソースランド用導体パターン７１Ｓ）を配置し、また、ソース用ビアＶＨ３Ｓは、その直下に裏面端子ＴＥ２を配置しているため、ソース用ビアＶＨ２Ｓ，ＶＨ３Ｓは、ビア内を埋める導体部の表面（ソース用ビアＶＨ２Ｓの場合は導体部の上面、ソース用ビアＶＨ３Ｓの場合は導体部の下面）ができるだけ窪まないようにすることが好ましい。そうすることで、ソース用ランドＬＰＳや裏面端子ＴＥ２の平坦性を高めることができる。一方、ソース用ビアＶＨ１は、配線基板３の内部の導体層のみに接続しているため、ソース用ビアＶＨ１内を埋める導体部の上面および下面が多少窪んでいても、その影響は少ない。ビアを埋める導体部の表面の平坦性を向上させるには、ビアの直径を小さくする方が有利であり、一方、ビアを介した放熱特性を向上させるには、ビアの直径を大きくした方が有利である。
そこで、図３９の第２の変形例の配線基板３では、平坦性が要求されるソース用ビアＶＨ２Ｓ，ＶＨ３は、その直径を小さくして平坦性を高め、平坦性が要求されないソース用ビアＶＨ１Ｓは、その直径を大きくして放熱性を高めている。すなわち、図３９の第２の変形例の配線基板３では、ソース用ビアＶＨ２Ｓの直径およびソース用ビアＶＨ３Ｓの直径をソース用ビアＶＨ１Ｓの直径よりも小さくしている。これにより、ソース用ビアＶＨ２Ｓ，ＶＨ３内を埋める導体部の表面が窪むのを防止でき、ソース用ランドＬＰＳや裏面端子ＴＥ２の平坦性を高めることができるとともに、ソース用ビアＶＨ２Ｓ，ＶＨＳ１，ＶＨＳ３によって形成された放熱経路による放熱効率（放熱特性）を向上させることができる。
（実施の形態２）
図４０は、本実施の形態の半導体チップ２の要部平面図であり、上記実施の形態１の上記図２８に対応するものである。上記図２８と同様、図４０においても、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧの平面レイアウトが実線で示されている。また、位置関係を理解しやすいように、図４０においては、ソース用導体層ＣＮＤＳ、ドレイン用導体層ＣＮＤＤおよびゲート用導体層ＣＮＤＧを破線で示し、ソース用パッドＭ３Ｓ、ドレイン用パッドＭ３Ｄおよびゲート用パッドＭ３Ｇを二点鎖線で示し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１を破線で示してある。図４１は、図４０と同じ領域を示す本実施の形態の半導体チップ２の要部平面図であるが、上記図３５に対応するものであり、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧのレイアウトが実線で示され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が破線で示され、他の構成要素の図示を省略したものである。なお、図４１は、平面図であるが、理解を簡単にするために、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧに斜線のハッチングを付してある。
上記実施の形態１では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数のソース領域（ｎ＋型ソース領域４５）にソース用配線Ｍ１Ｓ，Ｍ２Ｓなどを介して電気的に接続されたソース用バンプ電極ＢＰＳを、そのＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に複数配置していた。そして、ソース用バンプ電極ＢＰＳの各々の平面形状は、他のバンプ電極ＢＰ（ドレイン用バンプ電極ＢＰＤやゲート用バンプ電極ＢＰＧなど）と同様であり、略円形形状であった。
それに対して、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に形成された複数のソース領域（ｎ＋型ソース領域４５）にソース用配線Ｍ１Ｓ，Ｍ２Ｓなどを介して電気的に接続されたソース用バンプ電極ＢＰＳを、そのＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に１つ配置し、このソース用バンプ電極ＢＰＳの平面形状を工夫している。
本実施の形態の半導体チップ２の他の構成は、上記実施の形態１と同様であるので、ここでは相違点について説明する。
図４０と上記図２８あるいは図４１と上記図３５を比べると分かるように、本実施の形態におけるソース用バンプ電極ＢＰＳの平面形状は、上記実施の形態１の半導体チップ２において、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置した複数のソース用バンプ電極ＢＰＳ同士をＸ方向に繋げて一体化した平面形状を有している。これに伴い、本実施の形態におけるソース用導体層ＣＮＤＳの平面形状は、上記実施の形態１の半導体チップ２において、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置した複数のソース用バンプ電極ＢＰＳの各々について設けられたソース用導体層ＣＮＤＳ同士をＸ方向に繋げて一体化した平面形状を有している。
ソース用バンプ電極ＢＰＳから配線基板３側への放熱を考えた場合、ソース用バンプ電極ＢＰＳの平面寸法（面積）が大きい方が、放熱特性は向上する。そして、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置したソース用バンプ電極ＢＰＳの合計の面積は、ソース用バンプ電極ＢＰＳを複数設けるよりも、それらを繋げて１つにした平面形状のソース用バンプ電極ＢＰＳとした方が、より大きくなる。そこで、個々のドレイン用バンプ電極ＢＰＤの面積よりも大きな面積を有するソース用バンプ電極ＢＰＳを、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置するのである。
すなわち、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に、ドレイン用バンプ電極ＢＰＤと同面積（同平面寸法）のソース用バンプ電極を２つ以上配置するよりも、それらを繋いで大面積のソース用バンプ電極ＢＰＳとした方が、放熱特性上有利であることに基づいて、大面積のソース用バンプ電極ＢＰＳを設計している。このため、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置されたソース用バンプ電極ＢＰＳの面積（平面積）は、ドレイン用バンプ電極ＢＰＤ（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子のドレインに接続されたドレイン用バンプ電極ＢＰＤ）の２個分の面積（平面積）よりも大きくなっている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１に対してドレイン用バンプ電極ＢＰＤが複数形成されても、ドレイン用バンプ電極ＢＰＤ同士の面積はほぼ同じであるが、そのうちの２つのドレイン用バンプ電極ＢＰＤの面積の和（すなわち１つのドレイン用バンプ電極ＢＰＤの面積の２倍）よりも、ソース用バンプ電極ＢＰＳの面積の方が大きいのである。
このように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置するソース用バンプ電極ＢＰＳの面積を上述のように大きくすることにより、電力増幅モジュール１において、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子によって生じた熱を、大面積のソース用バンプ電極ＢＰＳから配線基板３に効率よく放熱させることができ、放熱特性を更に高めることができる。
図４２は、本実施の形態の半導体チップ２の第１の変形例を示す要部平面図、図４３は、本実施の形態の半導体チップ２の第２の変形例を示す要部平面図であり、いずれも上記図４１に対応するものである。図４２および図４３では、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧのレイアウトが実線で示され、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が破線で示され、他の構成要素の図示が省略されている。また、上記図４１と同様に、図４２および図４３も、平面図であるが、理解を簡単にするために、ソース用バンプ電極ＢＰＳ、ドレイン用バンプ電極ＢＰＤおよびゲート用バンプ電極ＢＰＧに斜線のハッチングを付してある。
上記図４０および図４１の場合、図４２の場合および図４３の場合のいずれの場合でも、ソース用バンプ電極ＢＰＳの平面形状は略長方形状である。具体的には、Ｘ方向が長辺で、Ｙ方向が短辺となる略長方形状である。従って、ソース用バンプ電極ＢＰＳの長辺の長さ（長辺の寸法、すなわちＸ方向の寸法）Ｌ１がソース用バンプ電極ＢＰＳの短辺の長さ（短辺の寸法、すなわちＹ方向の寸法）Ｌ２よりも長くなっている（Ｌ１＞Ｌ２）。
ここで、略長方形状とは、同じ長さの２本の長辺と同じ長さの２本の短辺とが、長辺と短辺が直角を成すように形成された厳密な長方形のみを意味するのではなく、図４２のソース用バンプ電極ＢＰＳのように、長方形の角に丸みを持たせたもの、図４０および図４１のソース用バンプ電極ＢＰＳのように、長方形の短辺を半円状にしたもの、図４３のソース用バンプ電極ＢＰＳのように、長辺が直線でないものなどを含む。但し、図４３のソース用バンプ電極ＢＰＳのように長辺が直線でない場合よりも、図４１のソース用バンプ電極ＢＰＳや図４２のソース用バンプ電極ＢＰＳのように長辺（Ｘ方向に長さＬ１で延在する辺）が直線である場合の方が、ソース用バンプ電極ＢＰＳの面積を効率的に大きくすることができ、ソース用バンプ電極ＢＰＳから配線基板３への放熱効率を高めることができるため、より好ましい。また、ソース用バンプ電極ＢＰＳの平面形状を、４つの角部が９０度の厳密な長方形とするよりも、図４１や図４２のように、角に丸みを持たせた方が、ソース用バンプ電極ＢＰＳを安定的に形成できるため、より好ましい。
このため、略長方形状のソース用バンプ電極ＢＰＳという場合は、短辺の長さＬ２よりも長辺の長さＬ１が長い平面形状を意味するが、ソース用バンプ電極ＢＰＳの長辺の長さＬ１は、以下のような特徴（すなわちＬ１＞Ｌ３×２，Ｌ１＞Ｌ４）を有している。
上述のように、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に、ドレイン用バンプ電極ＢＰＤと同面積（同平面寸法）のソース用バンプ電極を２つ以上配置するよりも、それらを繋いで略長方形状のソース用バンプ電極ＢＰＳとした方が、放熱特性上有利であることに基づいて、略長方形状のソース用バンプ電極ＢＰＳを設計している。このため、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置されたソース用バンプ電極ＢＰＳの長辺の長さＬ１は、ドレイン用バンプ電極ＢＰＤの直径Ｌ３の２倍よりも長くなっている（Ｌ１＞Ｌ３×２）。あるいは、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置されたソース用バンプ電極ＢＰＳの長辺の長さＬ１は、複数のドレイン用バンプ電極ＢＰＤのうちの隣り合う２個のドレイン用バンプ電極ＢＰＤの中心間の距離Ｌ４よりも長くなっている（Ｌ１＞Ｌ４）。ソース用バンプ電極ＢＰＳの短辺の長さＬ２は、ドレイン用バンプ電極ＢＰＤの直径Ｌ３とほぼ同程度とすることができる。
このように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に配置するソース用バンプ電極ＢＰＳを略長方形状とし、長辺の長さＬ１を上述のように長くすることにより、電力増幅モジュール１において、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子によって生じた熱を、ソース用バンプ電極ＢＰＳから配線基板３に効率よく放熱させることができ、放熱特性を更に高めることができる。
図４４は、本実施の形態の半導体チップ２を配線基板３上に搭載する直前の状態を模式的に示す要部断面図、図４５は、本実施の形態の半導体チップ２を配線基板３上にフリップチップ実装した状態を示す要部断面図である。従って、図４５は、電力増幅モジュール１の要部断面図にも対応するが、図４５では、封止樹脂７は図示されていない。図４４および図４５は、それぞれ上記実施の形態１の上記図３３および図３４に対応するものである。従って、半導体チップ２を配線基板３上にフリップチップ実装した際に、図４１のＡ４−Ａ４線に沿った断面になるのが、図４４および図４５の断面図に対応する。
上記実施の形態１で説明したように、図４４および図４５に示されるように本実施の形態の半導体チップ２を配線基板３にフリップチップ実装して電力増幅モジュール１が構成される。図４４および図４５に示される配線基板３は、上記実施の形態１で使用した上記図３２の配線基板３と同じであるので、ここでは配線基板３の構造についての説明は省略する。以下、配線基板３上への半導体チップ２の実装の仕方で、本実施の形態が上記実施の形態１と異なる点について説明する。
上記実施の形態１では、ソース用バンプ電極ＢＰＳとソース用ランドＬＰＳとを一対一で接合していた。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に複数のソース用バンプ電極ＢＰＳを形成して、これら複数のソース用バンプ電極ＢＰＳの各々を、複数のソース用ランドＬＰＳの各々に電気的かつ機械的に接続しており、１つのソース用バンプ電極ＢＰＳが接合されるのは、１つのソース用ランドＬＰＳであった。
それに対して、本実施の形態では、ソース用バンプ電極ＢＰＳとソース用ランドＬＰＳとを一対複数で接合している。すなわち、上記図４０〜図４３を参照して説明したような平面形状のソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に形成して、このソース用バンプ電極ＢＰＳを、複数のソース用ランドＬＰＳに電気的かつ機械的に接続しており、１つのソース用バンプ電極ＢＰＳが複数のソース用ランドＬＰＳに接合されている。これは、本実施の形態では、上記図４０〜図４３を参照して説明したように、ソース用バンプ電極ＢＰＳが大面積であるため、あるいは長辺の長さＬ１が長いために、容易に実現可能である。これ以外については、配線基板３上への半導体チップ２の実装の仕方は、上記実施の形態１と同様であるので、ここではその説明は省略する。
半導体チップ２から配線基板３の下面３ｂまでの放熱経路については、本実施の形態も、上記実施の形態１と同様である。すなわち、上記実施の形態１と同様、本実施の形態でも、半導体チップ２のＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１のＬＤＭＯＳＦＥＴ素子で発生した熱を、ソース用バンプ電極ＢＰから、ソース用ランドＬＰＳ（ソースランド用導体パターン７１Ｓ）、ソース用ビアＶＨ２Ｓ、導体層７２、ソース用ビアＶＨ１Ｓ、導体層７３およびソース用ビアＶＨ３Ｓを介して、裏面端子ＴＥ２に伝導させ、そこから電力増幅モジュール１外に放熱している。ソース用ランドＬＰＳ、ソース用ビアＶＨ２Ｓ、ソース用ビアＶＨ１Ｓ、ソース用ビアＶＨ３Ｓおよび裏面端子ＴＥ２の位置関係については、上記実施の形態１と同様であるので、ここではその説明は省略する。
但し、本実施の形態では、上述のように、ソース用バンプ電極ＢＰＳを複数のソース用ランドＬＰＳに接合しているため、電力増幅モジュール１においては、１つのソース用バンプ電極ＢＰＳの下（直下）に、複数のソース用ランドＬＰＳ、複数のソース用ビアＶＨ２Ｓ、複数のソース用ビアＶＨ１Ｓおよび複数のソース用ビアＶＨ３Ｓが、それぞれ配線基板３の上面３ａに直交する直線上に位置して上下に並んで配置されている。このため、ソース用バンプ電極ＢＰＳから、複数の直線的放熱経路（上下に並んだソース用ビアＶＨ２Ｓ，ＶＨ１Ｓ，ＶＨ３Ｓで構成される放熱経路）を介して配線基板３の下面３ｂの裏面端子ＴＥ２に放熱され、そこから電力増幅モジュール１外に放熱されることになる。
本実施の形態は、上記実施の形態１と同様の効果を得られるのに加えて、ソース用ランドＬＰＳの平面形状を工夫したことにより、更に、電力増幅モジュール１の放熱特性を向上させることができる。
また、上述したように、半導体チップ２において、発熱しやすいのは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３の中でも、特にＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３であり、面積もＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３が大きい。このため、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１が、最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３に対応するＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３である場合に本実施の形態を適用することが、極めて有効である。この場合、ソースバンプＢＰＳ３，ＢＰＳ６の一方または両方が、上述した平面形状のソース用バンプ電極ＢＰＳに対応したものとなる。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２のソースバンプＢＰＳ１，ＢＰＳ２，ＢＰＳ４，ＢＰＳ５についても、本実施の形態を適用することもできるが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＨ３に比べて面積が小さい。このため、ソースバンプＢＰＳ１，ＢＰＳ２，ＢＰＳ４，ＢＰＳ５は、ドレインバンプと同形状、同面積としてもよい。
図４６は、上記実施の形態１の上記図３６の第１の変形例の配線基板３上に本実施の形態の半導体チップ２をフリップチップ実装した状態を示す要部断面図であり、上記図４５に対応するものである。本実施の形態においても、図４６に示されるように、半田レジスト層ＳＲ１で覆われた領域において、各ソース用ランドＬＰＳを構成するソースランド用導体パターン７１Ｓ同士を一体的に連結（接続）することもできる。
図４７は、上記実施の形態１の上記図３９の第２の変形例の配線基板３上に本実施の形態の半導体チップ２をフリップチップ実装した状態を示す要部断面図であり、上記図４５に対応するものである。本実施の形態においても、図４７に示されるように、ビアＶＨ２の直径およびビアＶＨ３Ｓの直径をビアＶＨ１の直径よりも小さくして、ソース用ビアＶＨ２Ｓの直径およびソース用ビアＶＨ３Ｓの直径をソース用ビアＶＨ１Ｓの直径よりも小さくすることで、上記図３９に関連して説明したような効果を得ることができる。
図４８は、第３の変形例の配線基板３の要部断面図であり、上記図３２に対応するものであるが、図４８の第３の変形例の配線基板３は、上記実施の形態１の半導体チップ２のフリップチップ実装に使用するのではなく、本実施の形態２の半導体チップ２をフリップチップ実装する場合に使用することができる。図４９は、図４８の第３の変形例の配線基板３上に本実施の形態２の半導体チップ２をフリップチップ実装した状態を示す要部断面図であり、上記図４５に対応するものである。
本実施の形態においては、半導体チップ２のソース用バンプ電極ＢＰＳの平面形状を上記図４１〜図４３のような平面形状としているが、図４８および図４９に示される第３の変形例の配線基板３では、このソース用バンプ電極ＢＰＳを接続するソース用ランドＬＰＳの平面形状を、ソース用バンプ電極ＢＰＳの平面形状に対応する（ソース用バンプ電極ＢＰＳの平面形状とほぼ同じ）平面形状としている。このため、図４９に示されるように、ソース用バンプ電極ＢＰＳとソース用ランドＬＰＳとを一対一で接合する。すなわち、図４９では、上記図４０〜図４３を参照して説明したような平面形状のソース用バンプ電極ＢＰＳをＬＤＭＯＳＦＥＴ形成領域ＲＥＧ１上に形成して、このソース用バンプ電極ＢＰＳを、ソース用バンプ電極ＢＰＳに対応する平面形状のソース用ランドＬＰＳに電気的かつ機械的に接続しており、１つのソース用バンプ電極ＢＰＳが１つのソース用ランドＬＰＳに接合されている。そして、図４９では、このソース用ランドＬＰＳの下（直下）に複数のソース用ビアＶＨ２Ｓが配置されている。図４８および図４９に示される第３の変形例の配線基板３の他の構成は、上記図３２の配線基板３、上記図３６の第１の変形例の配線基板３または上記図３９の第２の変形例の配線基板３のいずれかと同様である。従って、図４８および図４９に示される第３の変形例の配線基板３においても、ソース用ビアＶＨ２Ｓ、ソース用ビアＶＨ１Ｓ、ソース用ビアＶＨ３Ｓおよび裏面端子ＴＥ２の位置関係については、上記実施の形態１で説明したものと同様である。
このため、図４８および図４９に示される第３の変形例の配線基板３の場合は、１つのソース用ランドＬＰＳの下（直下）に複数のソース用ビアＶＨ２Ｓが配置され、複数のソース用ビアＶＨ１Ｓが、複数のソース用ビアＶＨ２Ｓの下（直下）にそれぞれ配置され、複数のソース用ビアＶＨ３Ｓが、複数のソース用ビアＶＨ１Ｓの下（直下）にそれぞれ配置されている。すなわち、第３の変形例の配線基板３では、１つのソース用ランドＬＰＳの下（直下）において、複数のソース用ビアＶＨ２Ｓと複数のソース用ビアＶＨ１Ｓと複数のソース用ビアＶＨ３Ｓとが、それぞれ配線基板３の上面３ａに直交する同一の直線上に(上下に並んで)配置されている。従って、図４８の第３の変形例の配線基板３上に本実施の形態２の半導体チップ２をフリップチップ実装した電力増幅モジュール１においては、半導体チップ２のソース用バンプ電極ＢＰＳの下（直下）に、複数のソース用ランドＬＰＳ、複数のソース用ビアＶＨ２Ｓ、複数のソース用ビアＶＨ１Ｓおよび複数のソース用ビアＶＨ３Ｓが、それぞれ配線基板３の上面３ａに直交する直線上に位置して上下に並んで配置されている。
本実施の形態の半導体チップ２のフリップチップ実装用に、図４８および図４９に示される第３の変形例の配線基板３を用いた場合にも、上記図４５の場合とほぼ同様の放熱特性向上効果を得ることができる。
但し、本実施の形態のようにソース用バンプ電極ＢＰＳの平面積を大きくした場合には、図４８および図４９に示される第３の変形例の配線基板３よりも、上記図３２の配線基板３、上記図３６の第１の変形例の配線基板３および上記図３９の第２の変形例の配線基板３を用いる方が、配線基板３にフリップチップ実装した際の半導体チップ２の接続の安定性や半導体チップ２の傾斜防止などの点で、有利である。その理由は、次のようなものである。
すなわち、本実施の形態のようにソース用バンプ電極ＢＰＳの平面積を大きくした場合には、ソース用バンプ電極ＢＰＳの半田量がかなり大きくなる。この場合には、図４９のように半田量が多い大面積のソース用バンプ電極ＢＰＳを大面積のソース用ランドＬＰＳに半田接続すると、大面積のソース用ランドＬＰＳ内で半田接続状態に偏りができ、フリップチップ実装した半導体チップ２が傾いてしまいやすい。それに対して、上記図４５〜図４７のように、半田量が多い大面積のソース用バンプ電極ＢＰＳを複数のソース用ランドＬＰＳに半田接続すると、複数のソース用ランドＬＰＳの各々における半田接続状態が均一になりやすく、フリップチップ実装した半導体チップ２が傾きにくくなる。このため、図４８および図４９の第３の変形例の配線基板３よりも、上記図３２の配線基板３、上記図３６の第１の変形例の配線基板３および上記図３９の第２の変形例の配線基板３を用いる方が、半導体チップ２の接続安定性や傾斜防止などの点で有利となる。このため、図４８および図４９の第３の変形例の配線基板３を用いる場合には、ソース用バンプ電極ＢＰＳの半田量の適正化を行うことにより、半導体チップ２の傾きを防止する必要がある。
また、本実施の形態の半導体チップ２の代わりに、後述の実施の形態３の半導体チップ１９を配線基板３上に搭載（フリップチップ実装）して、電力増幅モジュール１を構成することもできる。この場合、後述のエミッタバンプ電極４１９ｂが本実施の形態におけるソース用バンプ電極ＢＰＳに相当するものとなり、図４５、図４６、図４７あるいは図４９などにおいて、ソース用バンプ電極ＢＰＳに相当するエミッタバンプ電極４１９ｂが、ソース用ランドＬＰＳに相当するエミッタ用ランドに接続されることになり、ソース用ビアＶＨ１Ｓ，ＶＨ２Ｓ，ＶＨ３Ｓは、それぞれエッミタ用ビアとなる。後述のコレクタバンプ電極４１９ａおよびベースバンプ電極４１９ｃは、配線基板３のランドＬＰのうち、コレクタバンプ電極４１９ａおよびベースバンプ電極４１９ｃがそれぞれ接続されるべきランドＬＰ（コレクタ用ランドおよびベース用ランド）に接続される。
（実施の形態３）
本実施の形態は、半導体装置およびその製造技術に関し、特に、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
例えば、ガリウム砒素（ＧａＡｓ）などのIII−Ｖ族化合物半導体を使用した半導体素子がある。化合物半導体はシリコン（Ｓｉ）に比べて移動度が大きく、半絶縁性結晶が得られる特徴を有する。また、化合物半導体は、混晶を作ることが可能であり、ヘテロ接合を形成することができる。
ヘテロ接合を使用した半導体素子として、ヘテロ接合型バイポーラトランジスタ（以下、ＨＢＴという）がある。このＨＢＴは、ガリウム砒素をベース層に用い、インジウムガリウムリン（ＩｎＧａＰ）またはアルミニウムガリウム砒素（ＡｌＧａＡｓ）などをエミッタ層に用いたバイポーラトランジスタである。すなわち、ＨＢＴは、ベース層とエミッタ層で異なる半導体材料を使用してヘテロ接合を形成したバイポーラトランジスタである。
このヘテロ接合により、ベースエミッタ接合におけるエミッタの禁制帯幅をベースの禁制帯幅より大きくすることができる。したがって、エミッタからベースへのキャリアの注入をベースからエミッタへの逆電荷のキャリアの注入に比べて極めて大きくすることができるので、ＨＢＴの電流増幅率は極めて大きくなる特徴がある。
ＨＢＴは、上記したように電流増幅率が極めて大きくなることから、例えば、携帯電話機に搭載される高周波増幅装置（パワーアンプモジュール）に使用されている。パワーアンプモジュールでは、ＨＢＴを形成した半導体チップが配線基板に実装されている。
近年、携帯電話機などの通信端末機器には多くの電子部品が組み込まれており、そのうち、携帯電話機の送信部に組み込まれるパワーアンプモジュールにおいては、急速な小型・高機能化が進んで来ている。
ＲＦ部において処理される送受信電波の周波数は、次の通りである。
日本でのそれぞれの通信規格においての周波数は、ＰＤＣ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ）は８００ＭＨｚ帯、ｃｄｍａＯｎｅ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ Ｏｎｅ）は１．５ＧＨｚ帯、ＣＤＭＡ２０００は１．７ＧＨｚ帯、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）は２１００ＭＨｚ帯が使用されている。
また、ヨーロッパを中心とした世界的な通信方式ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）系の周波数は、９００ＭＨｚ帯、１８００〜１９００ＭＨｚ帯が使用され、アメリカ、カナダで用いられる通信方式Ｄ−ＡＭＰＳ（Ｄｉｇｉｔａｌ Ａｄｖａｎｃｅｄ Ｍｏｂｉｌｅ Ｐｈｏｎｅ Ｓｙｓｔｅｍ）では、８００ＭＨｚ帯、９００ＭＨｚ帯が使用されている。
これらの各周波数になるよう、電話機から基地局へ電波を送るために、送信波を増幅させる部品がパワーアンプである。用途や地域別に前出の周波数を選んで組み合せた様々な通信方式／周波数対応タイプが存在する。
ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ ＧＳＭ Ｅｎｖｉｒｏｎｍｅｎｔ）は３世代技術（３Ｇ）の１つでＧＰＲＳの後継技術である。ＧＳＭ方式、ＴＤＭＡ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ；時分割多元接続）方式を使った通信方式であり、すでに広く普及しているＧＳＭをベースとした方式であるため、既存の通信設備を活用することが可能である。
これらＣＤＭＡやＥＤＧＥの分野において、パワーアンプモジュールのサイズは、現状では縦６ｍｍ、横６ｍｍであるが、次世代のパワーアンプモジュールでは縦４ｍｍ、横４ｍｍのサイズが主流となると想定される。
一方、ＧＳＭの分野も機能は同じで、サイズの小型化を図る要求がある。このようにパワーアンプモジュールの小型化が進むと、半導体チップと配線基板を電気接続するワイヤボンド領域も取れなくなりつつある。
ここで、例えば、ＨＢＴは上記したように携帯電話機に搭載されるパワーアンプモジュールに使用されるが、このパワーアンプモジュールは、ＧＳＭ方式の周波数と、ＤＣＳ方式の周波数それぞれでＩＣを構成しモジュールに２つのＩＣを搭載しており、それらは、例えば３段階の増幅回路とこれらの増幅回路を制御する制御回路を含んでいる。
そして、３段階の増幅回路（ＧＳＭの増幅回路を４０２ａ、４０２ｂ、４０２ｃ、ＤＣＳの増幅回路を４０３ａ、４０３ｂ、４０３ｃとする）のうち高増幅率が要求される終段（３段目の４０２ｃ、４０３ｃ）の増幅回路にＨＢＴが使用されていた。パワーアンプモジュールに含まれる３段階の増幅回路と制御回路とは、１つの半導体チップに形成されてはおらず、２つの半導体チップに分かれて形成されている。
すなわち、２段目と終段の増幅回路が化合物半導体よりなる半導体チップに形成され、制御回路と初段の増幅回路がシリコンよりなる第２の半導体チップに形成されている。そして、これら半導体チップと第２の半導体チップは、配線基板に２次元状に（平面状に）実装され、ワイヤボンディングによって配線基板と電気接続されている。
ここで、図６８により、従来のワイヤボンディングによるモジュールについて説明する。図６８は従来のワイヤボンディングによるモジュールを説明するための断面図である。
チップの数が、制御回路＋初段の増幅回路ＩＣ、レギュレータＩＣ、ＧＳＭの２段目増幅回路と３段目増幅回路構成ＨＢＴ、ＤＣＳの２段目増幅回路と３段目増幅回路構成ＨＢＴの２個のデバイスがワイヤボンディング４２１で接続されていて、電極基板上の配線４１３には、コンデンサ、抵抗、リアクタンス、コイルなどのチップ部品４１４が搭載されているモジュールである。
ＨＢＴを形成した半導体チップ４１９は、素子形成面とは反対側の面を配線基板に向けて実装されている。すなわち、半導体チップは素子形成面を上にしたフェイスアップで実装されている。このため、ＨＢＴなどの素子で発生した熱は、半導体チップ中を通って半導体チップの裏面に伝わる。それから、接続用はんだもしくは高熱伝導接着剤４１５を通して基板表面電極４１６に熱が伝わった後、基板を貫通するように形成されているビア４１８を通って配線基板の裏面電極のＧＮＤ用外部配線４１２へ伝わって放熱されている。
このモジュールサイズを小型化するために、従来、ＥＤＧＡの、ＧＳＭ方式とＤＣＳ方式の両方の周波数に対応する多段増幅回路を１つのＨＢＴに形成し、制御用ＩＣやＬＤＯ（ｌｏｗ ｄｒｏｐ−ｏｕｔ）レギュレータ回路をＩＣに形成して小型化および価格化を実現していた。
すなわち、ＥＤＧＥやＷ-ＣＤＭＡの方式で、所望の通信周波数を１つのＩＣに形成する場合、デバイス設計と構造から小型化が必須となっていた。
ハイパワーアンプに用いられる半導体チップは化合物半導体より形成されているが、化合物半導体はシリコンに比べて熱伝導率が悪い。すなわち、ＨＢＴのエミッタ付近の領域で発生した熱は放熱効率が悪いため、放熱効率を高める目的で、半導体チップの厚さを約８０μｍ程度に薄くしなくてはならない。
半導体チップの薄型化が必要なもうひとつの理由は、ＧａＡｓ基材にＶＩＡホールを形成して裏面のグランド電極への接続をとる必要性である。
図６９により、従来のＶＩＡホールについて説明する。図６９は従来のＶＩＡホールを説明するための説明図であり、ＨＢＴのデバイスを表面から見た場合のフィンガーと呼ぶトランジスタ群の配置を上から見た図である。
図６９において、トランジスタ群の中央位置にあるＶＩＡホール４１７はＧａＡｓ基板のウエットエッチング加工により形成される。これらエッチングプロセスの反応にかかわる工程時間や、ＶＩＡ形状を最適に形成する観点からＧａＡｓ基板は薄くなくてはならない。
以上の理由で、ＧａＡｓ基材を所定の薄さにするため裏面側から研削する、バックグラインドが必要となる。しかしながら、この工程は半導体チップの加工コストを高くする要因の１つである。
次に、ＶＩＡホール形成後に、エミッタ電極４３５やエミッタ配線を形成し、この配線はＶＩＡホール側面配線を通して裏面電極へ接続している。これら配線材料にはＡｕを用いるために非常にコストがかかる。このＡｕ配線やＡｕ裏面電極はおもにめっきで形成するため、プロセスのコストが掛かることがもうひとつの問題点である。
このように、ＧａＡｓ基材にスルーホールと裏面電極を有するＨＢＴ構造には、これらのスルーホールと裏面電極を形成するプロセスに起因してウエハの薄型化が必要である。
チップもしくはウエハレベルでＧａＡｓ基材を薄くした結果、ＧａＡｓの脆さのため、割れやすくなり、ウエハレベルでの取り扱いが非常に困難になるという問題点があった。
また、例えば、特開平６−３４９８４６号公報（特許第３２６８０６４号公報）に記載の技術のように、フィンガー状の中央にＧａＡｓ裏面電極に貫通するＶＩＡホールとエミッタ配線を有するエミッタに群の略直行する方向にエミッタバンプを形成するものがあった。
しかし、図６９に示すようなバンプピッチが狭く、バンプ間距離が小さい場合には、バンプ幅が小さいほど、基板の平坦性の影響をうけて未接続の確率が高くなり、バンプ下にアンダーフィルを入れる場合充填しにくいという問題があった。
そこで、本実施の形態の目的の一つは、ＨＢＴ半導体と、ＨＢＴ半導体を搭載したパワーアンプモジュールの両方に関して、低コスト、高放熱、小型化を兼ね備えた半導体装置を提供することにある。
図５０により、本発明の一実施の形態（本実施の形態３）に係る半導体装置の構成について説明する。図５０は本発明の一実施の形態（本実施の形態３）に係る半導体装置の構成を示す構成図であり、半導体装置として、携帯電話機などに搭載されるパワーアンプモジュールにおける高周波増幅器の回路ブロックを示している。
図５０において、高周波増幅器は、ＬＤＯ（レギュレータ回路）を含む制御回路４０１、増幅器４０２ａ〜４０２ｃおよび増幅器４０３ａ〜４０３ｃを有している。この高周波増幅器は、２種類の周波数帯域の信号を増幅できるようになっている。すなわち、一方は、第１の周波数を利用したＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式であり、周波数帯域として８８０ＭＨｚ〜９１５ＭＨｚを使用している信号を増幅できるようになっている。
また、他方は、第２の周波数を利用したＤＣＳ（Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ １８００）方式であり、周波数帯域として１７１０ＭＨｚ〜１７８５ＭＨｚを使用している信号を増幅できるようになっている。
高周波増幅器の中にある制御回路４０１は、制御信号を入力し、入力した制御信号に基づいて出力される電圧・電流を常に一定に保つように制御しながら、増幅器４０２ａ〜４０２ｃおよび増幅器４０３ａ〜４０３ｃの各増幅器を制御するように構成されている。
この制御回路４０１は、増幅器４０２ａ〜４０２ｃを制御する制御信号（Ｖcontrol（ＧＳＭ））と増幅器４０３ａ〜４０３ｃを制御する制御信号（Ｖcontrol（ＤＣＳ））とをそれぞれ別に入力することができるようになっており、増幅器４０２ａ〜４０２ｃを使用する場合は、Ｖcontrol（ＧＳＭ）に基づいて制御し、増幅器４０３ａ〜４０３ｃを使用する場合は、Ｖcontrol（ＤＣＳ）に基づいて制御するようになっている。このようにして、本実施の形態の高周波増幅器は、２種類の周波数帯域における信号の増幅を制御している。
増幅器４０２ａ〜４０２ｃ（第１回路）は、ＧＳＭ方式の入力電力（入力信号）Ｐin（ＧＳＭ）を入力し、この入力電力Ｐin（ＧＳＭ）を３段階にわたって増幅するように構成されている。
すなわち、入力電力Ｐin（ＧＳＭ）をまず増幅器４０２ａで増幅した後、増幅器４０２ａで増幅した電力を増幅器４０２ｂで増幅する。そして、増幅器４０２ｂで増幅した電力は、終段の増幅器４０２ｃで増幅された後、高周波増幅器から出力される。このように、増幅器４０２ａ〜４０２ｃでは、ＧＳＭ方式による電力を増幅することができるようになっている。
このため、制御回路４０１や初段に使用される増幅器４０２ａの消費電力は数十ミリワットであるのに対し、終段に使用される増幅器４０２ｃの消費電力は数ワットである。なお、中段に使用される増幅器４０２ｂは、例えばＭＯＳＦＥＴやＨＢＴのどちらを使用してもよく、消費電力は数百ミリワットである。
同様に、増幅器４０３ａ〜４０３ｃ（第２回路）は、ＤＣＳ方式の入力電力（入力信号）Ｐin（ＤＣＳ）を入力して、３段階にわたって増幅するように構成されている。
すなわち、入力電力Ｐin（ＤＣＳ）を増幅器４０３ａで増幅した後、さらに増幅器４０３ｂで増幅する。続いて、増幅器４０３ｂで増幅された電力は、増幅器４０３ｃでさらに増幅された後、高周波増幅器から出力される。このように増幅器４０３ａ〜４０３ｃでは、ＤＣＳ方式による電力を増幅することができるようになっている。
なお、初段に使用される増幅器４０２ａおよび増幅器４０３ａと制御回路４０１、増幅器４０２ｂと終段に使用される増幅器４０２ｃ、増幅器４０３ｂと終段に使用される増幅器４０３ｃは１つのチップに形成されている。
次に、図５１〜図５３により、本発明の一実施の形態（本実施の形態３）に係る半導体装置の構造について説明する。図５１は本発明の一実施の形態（本実施の形態３）に係る半導体装置の構造を示す断面図であり、パワーアンプモジュールの構造を示している。図５２は本発明の一実施の形態（本実施の形態３）に係る半導体装置のＨＢＴの素子形成面を簡略化してエミッタ配線層の構造を示した平面図、図５３は本発明の一実施の形態（本実施の形態３）に係る半導体装置のＨＢＴのエミッタ配線層の構造と任意に形成したエミッタ電極バンプ、信号電極用バンプを示した例を表す図である。
図５１において、半導体装置であるパワーアンプモジュールは、まず、外観的な構造を見ると、配線基板４１０と、この配線基板４１０の表面（主面）上に重ねて形成された封止部４２３と、配線基板４１０の裏面に設けられた複数の外部配線４１１およびＧＮＤ用外部配線４１２を有している。
配線基板４１０上には、チップ部品４１４、半導体チップ４１９、制御ＩＣ４２８が配置されている。
このパワーアンプモジュールは、その組み立てにおいて、複数の配線基板４１０が並んでなる多数個取り基板上に、半導体チップ４１９を含む電子部品を搭載し、その後、搭載した電子部品を覆うよう一定の高さの封止部４２３を樹脂により形成する。
そして、封止部４２３を形成した多数個取り基板を縦横に切断分離して一度に複数のパワーアンプモジュールを形成する。このことから、配線基板４１０の側面と封止部４２３の側面は一致し、封止部４２３の端部は、配線基板４１０の端部より外側に位置していない構造になる。
配線基板４１０は、例えばプリント配線基板から構成されており、３層の誘電体層（絶縁層）を貼り合せた構造をしている。この配線基板４１０には、表面（主面）や裏面および内部に所定の配線が形成されているとともに、配線基板４１０の表面に形成された一部の配線と配線基板４１０の裏面に形成された一部の配線とは、配線基板４１０の厚さ方向に延在するビア４１８を介して電気的に接続されている。なお、本実施の形態では、誘電体層は３層で説明しているが、これに限定されないことはいうまでもない。
また、パワーアンプモジュールにおける配線基板４１０の表面には、配線４１３が形成されており、配線４１３に接続するようにチップ部品４１４が形成されている。このチップ部品４１４は例えば抵抗やコンデンサなどの受動部品から構成され、接続端子４１４ａによって配線基板４１０の表面に形成された配線４１３と電気接続している。また、配線４１６は、配線基板４１０の中に形成されたビア４１８を介して、配線基板４１０の裏面に形成されているＧＮＤ用外部配線４１２に接続している。
さらに、配線基板４１０の表面上には、半導体チップ４１９が実装され、半導体チップ４１９は、素子形成面を下側に向けた状態（フェイスダウン）で、コレクタバンプ電極４１９ａ、エミッタバンプ電極４１９ｂ、ベースバンプ電極４１９ｃを介して配線基板４１０に実装されている。
このように、半導体チップ４１９は、素子形成面を下側に向けた状態（フェイスダウン）で配線基板４１０に実装されている。このとき、素子のエミッタ電極から形成されるＭＥ３層上の接続用バンプは、はんだや金属めっきや金属粉を含む接着剤や、それらの組み合せにより作られている。このエミッタ電極付近の発熱部とバンプと配線基板４１０上内部の放熱用ＶＩＡが放熱経路としてなるべくＺ方向に一直線に並ぶような構成に形成することが望ましい。
また、本実施の形態におけるパワーアンプモジュールは、配線基板４１０上に実装されたチップ部品４１４、半導体チップ４１９を覆うように樹脂よりなる封止部４２３が形成されている。
半導体チップ４１９には、図５０で示した回路の増幅器４０２ａ、４０２ｂ、４０２ｃと、４０３ａ、４０３ｂ、４０３ｃが形成されている。このため、半導体チップ４１９の消費電力は従来と比べて相対的に大きくその発熱量も相対的に多くなる。
ここで、図６８、図６９に示す従来型のフェイスアップ接続したデバイスのＨＢＴの発生した熱の放熱割合をシミュレーションにより計算すると、実際の放熱経路は、エミッタ電極付近で発生した熱の大半は、ＧａＡｓ基板を通して裏面電極に至りモジュール実装基板貫通スルーホールを通って裏面に逃げる放熱経路をとっていた。このＧａＡｓ基板を経由する裏面方向への放熱がほとんどであって、ＧａＡｓ基材を貫通するＶＩＡホールを通してはほとんど熱が逃げない。
これらの結果から、裏面にＶＩＡホールを廃止しても放熱には影響ない点から、本実施の形態では、小型化のためにフリップチップにした構造では、ＧａＡｓ基材の貫通ＶＩＡを廃止した。フィンガー内のＶＩＡ部分の面積をシュリンクし、放熱のためエミッタ配線上に直接ＭＥ３配線層を形成し、ＧａＡｓＨＢＴの隣り合うトランジスタ群のエミッタ電極を一面につないで覆う形のエミッタ配線を形成し、高放熱な熱拡散と任意場所にバンプ形成することでモジュール基板の放熱用ＶＩＡに対して最も高放熱になる位置にバンプ形成を行った。
本実施の形態では、さらなるＧａＡｓＨＢＴ群エリアの小型化をねらい、図５２に示すように、ＶＩＡホールをなくした構造とした。その結果、ＶＩＡホール距離だけフィンガー部分が密接するため、発熱密度が上がりより高効率な放熱構造が必要となる。これを解決するために、図５３に示すようにストライプバンプを形成した。
これは発熱部分からの基板放熱部分への放熱経路空間がより熱伝導性の高い材料で構成されている必要があるため、隣り合う球状のバンプを金属でつなげたストライプ形状のバンプを用いている。このバンプを基板の放熱用ＶＩＡにはんだで接続するが、このストライプバンプ配置を任意の位置に作成できるように、図５２に示すようにＭＥ３配線層の隣り合うエミッタ電極４３５のフィンガー群５０１を一面で形成した。
このバンプは、３０μｍ〜５０μｍ程度の微細なピッチの信号電極用バンプ４２０を基板と接続する実装を妨げないよう形成される必要がある。
例えば、放熱用のバンプの形は、略長方形状の形状をしていて、複数のビア（例えば３個）に接続するようになっている。熱抵抗が小さくなるようバンプ高さは低いほどよい。半導体チップ４１９の接続後にアンダーフィルをチップ下に浸透させる場合、図５３に示すように、バンプが同じ方向を向いている方がチップ下にアンダーフィルが入りやすくボイドができにくい。
次に、図５４〜図５７より、本発明の一実施の形態（本実施の形態３）に係る半導体装置の内部構造について説明する。図５４は本発明の一実施の形態（本実施の形態３）に係る半導体装置の内部構造を示す図であり、半導体チップ４１９内に形成されているＨＢＴ２５〜ＨＢＴ２７を示した平面図である。図５５は本発明の一実施の形態（本実施の形態３）に係る半導体装置の複数のＨＢＴと第１配線層までを形成した様子を示す平面図、図５６は本発明の一実施の形態（本実施の形態３）に係る半導体装置の複数のＨＢＴと第１配線層および第２配線層までを形成した様子を示す平面図、図５７は本発明の一実施の形態（本実施の形態３）に係る半導体装置の複数のＨＢＴ群、第１配線層、複数のＨＢＴ群にわたる第２配線層電極を形成した様子を示す平面図である。
図５４において、ＨＢＴ２５〜ＨＢＴ２７は、例えば、メサアイソレーション５００で他の素子から分離されたｎ＋型ＧａＡｓ層よりなるサブコレクタ層４３１上に所定間隔を置いて形成されている。ここで、ＨＢＴ２５〜ＨＢＴ２７は同様の構成をしているため、ＨＢＴ２５〜ＨＢＴ２７のうち、例えば、左端に形成されているＨＢＴ２５の構成について説明する。
ＨＢＴ２５は、サブコレクタ層４３１上に形成されたコレクタ電極４３７とこのコレクタ電極４３７とは所定間隔だけ離間して形成されたコレクタメサ４３２を有している。コレクタ電極４３７は、例えば、金（Ａｕ）等から構成される。
コレクタメサ４３２は、例えば、ｎ型ＧａＡｓ層より形成され、このコレクタメサ４３２とコレクタ電極４３７はサブコレクタ層４３１を介して電気的に接続されている。そして、コレクタメサ４３２上には、例えば、ｐ型ＧａＡｓ層よりなるベースメサ４３３が形成されている。
ベースメサ４３３上の周辺領域には金等よりなるベース電極４３６が形成されている。すなわち、ベースメサ４３３上にコの字形状を反時計周りに９０度回転させた形状をしたベース電極４３６が形成されている。そして、ベースメサ４３３の略中央部上にエミッタ層４３４が形成され、このエミッタ層４３４上にエミッタ電極４３５が形成されている。
例えば、エミッタ層４３４はｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極４３５は、例えば、タングステンシリサイド（ＷＳｉ）から形成されている。
このように、ベースメサ(ｐ型ＧａＡｓ層)４３３とエミッタ層（ｎ型ＩｎＧａＰ層）４３４との間には異種半導体接合（ヘテロ接合）が形成されている。また、本実施の形態におけるＨＢＴ２５は、コレクタ電極４３７が一番下層に形成され、一番上層にエミッタ電極４３５が形成された構造をしており、中間層にベース電極４３６が形成された構造となっている。
ＨＢＴ２５はこのように構成されており、このＨＢＴ２５と同様の構成を有するＨＢＴ２６、ＨＢＴ２７が横方向に並んで形成されている。
続いて、ＨＢＴ２５〜ＨＢＴ２７と第１配線層までを形成した平面図を図５５に示す。図５５に示すように、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極４３７は導電材料を埋め込んだ接続孔４３９ａによって第１コレクタ配線ＭＥ１ｃに共通接続している。すなわち、第１コレクタ配線ＭＥ１ｃは、ＨＢＴ２５〜ＨＢＴ２７の各コレクタ電極４３７を電気的に接続するものであり、第１配線層に形成されている。また、ＨＢＴ２５〜ＨＢＴ２７の各ベース電極４３６は、導電材料を埋め込んだ接続孔４３９ｂによって第１ベース配線ＭＥ１ｂに共通接続している。この第１ベース配線ＭＥ１ｂも第１コレクタ配線ＭＥ１ｃと同層である第１配線層に形成されている。
次に、ＨＢＴ２５〜ＨＢＴ２７、第１配線層および第２配線層までを形成した平面図を図５６に示す。図５６に示すように、ＨＢＴ２５〜ＨＢＴ２７の各エミッタ電極４３５は、導電性材料を埋め込んだ接続孔４４２ａによって、エミッタ配線ＭＥ２ｅに共通接続している。すなわち、エミッタ配線ＭＥ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在していおり、導電性材料を埋め込んだ接続孔４４２ａを介して各エミッタ電極４３５と接続している。このエミッタ配線ＭＥ２ｅは、第１配線層の上部にある第２配線層に形成されている。エミッタ配線ＭＥ２ｅが第２配線層に形成されているのは、エミッタ電極４３５がベース電極４３６やコレクタ電極４３７よりも高い位置に形成されているためである。また、第１コレクタ配線ＭＥ１ｃは、導電性材料を埋め込んだ接続孔４４２ｂによって第２コレクタ配線ＭＥ２ｃに接続し、第１ベース配線ＭＥ１ｂは、導電性材料を埋め込んだ接続孔４４２ｃによって、第２ベース配線ＭＥ２ｂに接続している。これら第２コレクタ配線ＭＥ２ｃや第２ベース配線ＭＥ２ｂは第２配線層に形成されている。
次に、ＨＢＴ２５〜ＨＢＴ２７、第１配線層、第２配線層および第３配線層（バンプ電極）を形成した平面図を図５７に示す。図５７に示すように、第２配線層に形成されたエミッタ配線ＭＥ２ｅ上に直接エミッタバンプ電極４１９ｂが形成されている。すなわち、エミッタバンプ電極４１９ｂは、第３配線層に形成されるが、この第３配線層は、第２配線層との間に接続孔を介さずに直接第２配線層上に形成されている。
エミッタバンプ電極４１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、第２配線層に形成されたエミッタ配線ＭＥ２ｅを介して、各エミッタ電極４３５に電気接続している。このように所定方向に延在しているため熱容量や発熱密度が大きくなったエミッタ電極群５０１に対して共通エミッタ配線層ＭＥ３およびエミッタバンプ電極４１９ｂを形成することにより、各エミッタ電極４３５の近傍で発生した熱は速やかに共通エミッタ配線層ＭＥ３およびエミッタバンプ電極４１９ｂに拡散する。このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱の放熱効率を高めることができる。
また、第２コレクタ配線ＭＥ２ｃ上には直接コレクタバンプ電極４１９ａ（図示せず）が形成されている。第２ベース配線ＭＥ２ｂ上には直接ベースバンプ電極４１９ｃ（図示せず）が形成されている。これらコレクタバンプ電極４１９ａ、エミッタバンプ電極４１９ｂおよびベースバンプ電極４１９ｃは、同じ第３配線層に形成されているため、半導体チップ１９の素子形成面は平坦化されている。ＭＥ２ｅ層はＭＥ３層と同じ工程で形成することが可能である。ＭＥ２ｅ層はＭＥ３層のそれぞれの配線は一体形成してもよいし、別々に形成してもよい。
次に、図５８〜図６３により、本発明の一実施の形態（本実施の形態３）に係る半導体装置の製造方法について説明する。図５８〜図６３は、本発明の一実施の形態（本実施の形態３）に係る半導体装置の製造方法を説明するための断面図である。
まず、図５４のＡ−Ａ線で切断した断面図を図５８に示す。図５８に示すように、半絶縁性のＧａＡｓ基板（半導体ウエハ）４３０上に有機金属気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用して、ｎ＋型ＧａＡｓ層よりなるサブコレクタ層４３１を形成する。そして、サブコレクタ層４３１上にある各チップ領域にＨＢＴ２５〜ＨＢＴ２７を形成する。以下に、ＨＢＴ２５〜ＨＢＴ２７を形成する工程を簡単に説明する。
サブコレクタ層４３１上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＧａＡｓ層よりなるコレクタ層およびｐ型ＧａＡｓ層よりなるベース層を積層して形成する。そして、ベース層上に、ＭＯＣＶＤ法を使用することにより、ｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を順次形成する。
続いて、ＩｎＧａＡｓ層上に導電性膜として、例えばタングステンシリサイド膜を形成する。タングステンシリサイド膜の形成には、例えば、スパッタリング法を使用することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステンシリサイド膜をパターニングして、エミッタ電極４３５を形成する。
次に、エミッタ電極４３５をマスクとして、ｎ型ＩｎＧａＡｓ層、ＧａＡｓ層およびＩｎＧａＰ層を順次エッチングすることにより、エミッタ層４３４を形成する。そして、露出したベース層上に、例えば金などよりなるベース電極４３６を形成する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用してベースメサ４３３を形成し、その後、コレクタメサ４３２を形成する。そして、露出しているサブコレクタ層４３１上に金などよりなるコレクタ電極４３７を形成する。このようにして、ＨＢＴ２５〜ＨＢＴ２７を形成することができる。最後に、メサアイソレーション５００を形成し、他の素子との電気的分離を行う。
次に、図５９に示すように、ＨＢＴ２５〜ＨＢＴ２７を形成したＧａＡｓ基板４３０の素子形成面に絶縁膜４３８を形成する。絶縁膜４３８は、例えばＰ−ＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法およびＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法を使用した積層の酸化シリコン膜より形成される。すなわち、ＳＯＧ法はシリカをアルコールなどの溶媒に溶かした液をＧａＡｓ基板４３０の素子形成面に回転塗布した後、熱処理で溶媒を蒸発させることにより、絶縁膜４３８となる酸化シリコン膜を形成する。
続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜４３８に接続孔４３９ａを形成する。接続孔４３９ａは、コレクタ電極４３７の上部を開口するように形成され、接続孔４３９ａの底部にコレクタ電極４３７が露出する。このとき、図５９には現れないが、ベース電極４３６に貫通する接続孔４３９ｂも形成される。
次に、図５５のＡ−Ａ線で切断した断面図を図６０に示す。図６０に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔４３９ａ内を含む絶縁膜４３８上にモリブデン膜４４０ａ、金膜４４０ｂおよびモリブデン膜４４０ｃを順次形成して、第１コレクタ配線ＭＥ１ｃを形成する。この第１コレクタ配線ＭＥ１ｃは、第１配線層に形成され、各コレクタ電極４３７を共通接続している。
また、図６０には現れないが、接続孔４３９ｂを含む絶縁膜４３８上に第１ベース配線ＭＥ１ｂも形成される（図５５参照）。第１コレクタ配線ＭＥ１ｃや第１ベース配線ＭＥ１ｂは、例えばスパッタリング法を使用して形成してもよい。
続いて、図５６のＡ−Ａ線で切断した断面図を図６１に示す。図６１に示すように、第１コレクタ配線ＭＥ１ｃを形成した絶縁膜４３８上に絶縁膜４４１を形成する。絶縁膜４４１は、例えば、絶縁膜４３８と同様に、Ｐ−ＣＶＤ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法およびＳＯＧ法を使用した積層の酸化シリコン膜より形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜４３８および絶縁膜４４１にエミッタ電極４３５へ到達する接続孔４４２ａを形成する。このとき、図５６に示すような第１コレクタ配線ＭＥ１ｃへ到達する接続孔４４２ｂおよび第１ベース配線ＭＥ１ｂへ到達する接続孔４４２ｃも形成される。
次に、図６１に示すように、めっき技術およびフォトリソグラフィ技術を使用することにより、接続孔４４２ａ内を含む絶縁膜４４１上にモリブデン膜４４３ａ、金膜４４３ｂおよびモリブデン膜４４３ｃを順次形成して、エミッタ配線ＭＥ２ｅを形成する。このエミッタ配線ＭＥ２ｅは、ＨＢＴ２５〜ＨＢＴ２７が並んでいる方向に延在しており、各エミッタ電極４３５に共通接続される。
このエミッタ配線ＭＥ２ｅは、第２配線層に形成される。ここで、図６１には現れないが、図５６に示すように、導電性材料を埋め込んだ接続孔４４２ｂを介して第１コレクタ配線ＭＥ１ｃ上に第２コレクタ配線ＭＥ２ｃが形成され、導電性材料を埋め込んだ接続孔４４２ｃを介して第１ベース配線ＭＥ１ｂ上に第２ベース配線ＭＥ２ｂが形成される。第２コレクタ配線ＭＥ２ｃや第２ベース配線ＭＥ２ｂも第２配線層に形成される。
なお、エミッタ配線ＭＥ２ｅ、第２コレクタ配線ＭＥ２ｃおよび第２ベース配線ＭＥ２ｂは、めっき技術ではなくスパッタリング法などを使用して形成してもよい。
次に、図５７のＡ−Ａ線で切断した断面図を図６２に示す。ここでは、まずエミッタ配線ＭＥ２ｅを含む絶縁膜４４１上にパッシベーション膜となる窒化シリコン膜（図示せず）を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜をパターニングする。パターニングは、バンプ電極形成領域を開口するように行われる。
続いて、モリブデンおよび金よりなるモリブデン／金膜４４５ａを例えば、スパッタリング法を使用してエミッタ配線ＭＥ２ｅ上を含む領域に形成する。その後、フォトリソグラフィ技術、および、めっき技術を使用して、モリブデン／金膜４４５ａ上に金膜４４５ｂを形成してエミッタバンプ電極４１９ｂを形成し、図６３に示すように、その上にはんだ４６を形成する。
このエミッタバンプ電極４１９ｂは、ＨＢＴ２５〜ＨＢＴ２７が並んだ方向に延在しているエミッタ配線ＭＥ２ｅを含むように形成されている。その上のＨＢＴ２５〜ＨＢＴ２７が並んだ方向と隣り合うエミッタ群５０１をつなぐように任意の方向に延在するように形成される前面にＭＥ３層が形成されている。
したがって、エミッタバンプ電極４１９ｂはＨＢＴ２５〜ＨＢＴ２７が並んだエミッタ群５０１の方向と関係なく任意の場所に形成することができる。本実施の形態の場合、隣り合うエミッタ群に対して直行する方向に延在するように形成される。
なお、エミッタバンプ電極４１９ｂを形成する際、図５６に示すようなコレクタバンプ電極４１９ａ（４４２ａ）やベースバンプ電極４１９ｃ（４４２ｃ）も形成される。
次に、ＧａＡｓ基板４３０を切断分離して個々の半導体チップに切り分ける。ここで、切り取られた個々の半導体チップは、例えば、図５１に示す半導体チップ４１９となる。
続いて、図５１に示す配線基板４１０が複数形成された多数個取り基板に半導体チップ４１９を実装する。多数個取り基板内にある各配線基板４１０への半導体チップ４１９の実装は、半導体チップ４１９に形成されたエミッタバンプ電極４１９ｂを配線基板４１０に形成された複数のビア４１８を内包して接続するように行われる。この複数のビア４１８は、図５１に示す配線基板４１０の裏面に形成されたＧＮＤ用外部配線４１２に接続されている。
続いて、図５１に示すように各配線基板４１０へ実装したチップ部品４１４と半導体チップ４１９を、たとえば、Ｓｎ３Ａｇ０．５Ｃｕ（含有される金属組成がＳｎが約９６．５ｗｔ％、Ａｇが約３ｗｔ％、Ｃｕが約０．５ｗｔ％で構成される）はんだペーストで接続し、多数個取り基板の部品実装面を樹脂で封止した後、個々の配線基板４１０に切断分離する。このようにして、図５１に示すようなパワーアンプモジュールを形成することができる。
本実施の形態におけるパワーアンプモジュールにおいて、エミッタ群５０１に関して、１つのエミッタ群の中央にＶＩＡホールがないエミッタ群の方向に延在するエミッタバンプ電極４１９ｂは、複数のビア４１８を介してＧＮＤ用外部配線４１２に接続されている。
このため、ＨＢＴ２５〜ＨＢＴ２７で発生した熱は、ＨＢＴ２５〜ＨＢＴ２７が並ぶ方向に直行する方向に延在しているエミッタバンプ電極４１９ｂに伝わった後、複数のビア４１８を通ってＧＮＤ用外部配線４１２で放熱される。したがって、複数のビア４１８を介して熱が放熱されるので、放熱効率を向上させることができる。
また、本実施の形態におけるパワーアンプモジュールは、半導体チップ４１９をフリップチップ接続するように実装したので、パワーアンプモジュールのワイヤボンディングエリアの小型化を図ることができる。
このように構成することにより、例えば、エミッタバンプ電極４１９ｂを伝わってきた熱は、複数のビア４１８を通ってＧＮＤ用外部配線４１２へ伝わるので、放熱効率を向上させることができる。
また、例えば、エミッタバンプ電極４１９ｂがＧＳＭ方式の回路内にあり、もう１つのエミッタバンプ電極がＤＣＳ方式の回路にある場合では、一方の回路が使用されている場合、他方の回路は使用されていないため、例えばＧＳＭ方式の回路が使用されてエミッタバンプ電極４１９ｂが発熱しているとき、この熱をＤＣＳ方式の回路側のエミッタバンプ電極側にあるビアも使って効率的にＧＮＤ用外部配線４１２へ伝えることができる。
一般的な金属バンプとして、Ａｕスタッドバンプ、ＡｕめっきバンプやＣｕめっきバンプにはんだめっき形成したものや、ＣｕボールにめっきしたものやＣｕ金属片をはんだで形成したものがある。
このような形状のバンプを、共通エミッタ配線層（Ｍ３）の上に任意に形成することができる。基板側に形成可能スルーホールの大きさは、スルーホールの直径や、スルーホール側壁のＣｕ厚さ、周辺に配置すべき信号配線の数等により制限される。このため最も放熱しやすい基板スルーホール直上にバンプ形成できるようエミッタ配線上の任意の場所にバンプ形成することができる。
また、エミッタバンプのＡｕ配線の表面に、Ｍｏ、Ｔｉ、Ｐｔ、ＡｕＧｅ、Ｗ、Ｎｉ-Ｗ等の単体や合金や異種混合物含有の金属層を形成した後、金属めっきによるバンプを形成してもよい。このバンプ上にＰｄ、Ｎｉはんだ拡散バリア層を設け、Ｓｎ系のはんだめっきを形成すればよい。Ｎｉめっきは電気Ｎｉめっき、無電解Ｎｉ-Ｐめっき、無電解Ｎｉ-Ｂめっき等が用いられ、これらに限定されない。
また、これらのはんだめっきの種類は、Ｓｎ、Ｓｎ−Ｃｕ、Ｓｎ−Ｂｉ、Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ，Ｓｎ−Ｚｎ、Ｓｎ−Ｐｂ等でよく、その組成は限定されない。めっきの代わりにはんだペーストを用いてもよい。はんだペーストの種類はＳｎをベースに構成されたペーストであればよく、またＡｕ−ＳｎやＡｕＧｅはんだでもよい。その組成は限定されない。有機接着剤系材料と金属、金属酸化物フィラーの混合物である、Ａｇペースト、Ｃｕペースト、Ａｕペースト、有機接着剤系材料とカーボンナノチューブの混合物が形成されていてもよい。
次に、図６４〜図６７により、本発明の一実施の形態（本実施の形態３）に係る半導体装置の変形例について説明する。図６４〜図６７は本発明の一実施の形態（本実施の形態３）に係る半導体装置の変形例を説明するための説明図である。
まず、図６４に示す変形例は、一連のバンプが一定の方向に並んでいて、略長方形バンプの長さを、図５３に示す例と比べて短く配置したものである。
このような構造とすることにより、アンダーフィル樹脂がチップ下に流入しやすく、巻き込みボイドがアンダーフィル中にできにくい傾向にあるため実装プロセスでの高信頼性を得ることができる。
また、図６５は一群のエミッタ電極群がそれぞれ異なる方向性を持ち、一連のバンプが一定の方向に並んでいる構造としたものである。
この構造の方が、アンダーフィル樹脂がチップ下に流入しやすく、巻き込みボイドがアンダーフィル中にできにくい傾向にあるため実装プロセスでの高信頼性を得ることができる。
また、図６５に示す変形例の場合に、一連の略直行バンプが配置される位置に対して、例えばや４５度の方向に配置してもよい。また、放熱を第一優先した場合、基板の設計にたいして任意の角度にバンプが配列されていてもよい。この場合、アンダーフィルのボイドをできにくくするために、アンダーフィルを先に塗布形成して、仮止めさせる効果を持たせる方法が有効である。
また、図６６は一群のエミッタ電極群がそれぞれ異なる方向性を持ち、一連のバンプが一定の方向に並んでいない構造としたものである。
この構造の場合、アンダーフィルのボイドをできにくくするために、アンダーフィルを先に塗布形成し、仮止め効果を持たせる方法とすることにより、実装プロセス設計の点で、製造プロセス時間が短縮できる。
また、図６６に示す変形例の場合に、アンダーフィルのボイドをできにくくするために、アンダーフィルを先注入のとき、半導体チップにアンダーフィルを注入する際の反対側を真空に引いてアンダーフィル充填を促進する方法とすることにより、アンダーフィル形成するプロセスでの高信頼性を得ることができる。
また、図６６に示す変形例の場合に、アンダーフィルのボイドをできにくくするために、アンダーフィルを封止樹脂で兼ねる、すなわち、モールド樹脂封止する際の型の樹脂流入口と反対側を真空に引いて真空モールドする方法とすることにより、アンダーフィル形成するプロセスでの高信頼性を図ることができ、高信頼性な利点がある。
また、図６７は、共通エミッタ配線層（ＭＥ３）上にＡｕやＣｕの柱（めっき、金属片等）のはんだめっき５０２を形成して、その形状が上に凸な、例えば矩形等の突起５０５を有するバンプ形状としたものである。
このように、例えば薄膜プロセスで金属突起を共通エミッタ配線層（ＭＥ３）の上に任意に形成することで、狭ピッチは接続高さが数ミクロン〜数十ミクロンのはんだ接続に対して、基板の反りを吸収し、高歩留まりな接続が確保できる。
本実施の形態では、ｎｐｎ型のバイポーラトランジスタについて説明したが、ｐｎｐ型のバイポーラトランジスタに適用してもよい。また、ＧａＡｓ基板上に形成されたバイポーラトランジスタについて説明したが、その他の化合物半導体を使用してもよい。
また、本実施の形態では、ＧａＡｓ基板を使用し、エミッタ層としてＩｎＧａＰ層を含む場合について説明したが、ＧａＡｓ基板を使用し、エミッタ層としてＡｌＧａＡｓ（アルミニウムガリウム砒素）を含むＨＢＴに本発明を適用してもよい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ 電力増幅モジュール
２ 半導体チップ
２ａ 表面
２ｂ 裏面
３ 配線基板
３ａ 上面
３ｂ 下面
４ 半導体チップ
５ 受動部品
６ 集積受動部品
７ 封止樹脂
１１ チップ搭載用導体パターン
１２ 半田
１３ パッド電極
１４ ボンディングワイヤ
１５ バンプ電極
２１ 実装基板
２１ａ 上面
２２ 部品
２３ａ，２３ｂ，２３ｃ 端子
２４ 半田
３１ 半導体基板
３２ エピタキシャル層
３３ ｐ型埋め込み層
３４ 素子分離領域
３５ 活性領域
３７ ｐ型ウエル
３８ ゲート絶縁膜
３９ ゲート電極
４０ 第１のｎ−型ドレイン領域
４１ ｎ−型ソース領域４１
４２ サイドウォールスペーサ
４３ 第２のｎ−型ドレイン領域
４４ ｎ＋型ドレイン領域
４５ ｎ＋型ソース領域
４６ ｐ＋型半導体領域
５０ 単位セル
５０ａ 単位ＬＤＭＯＳＦＥＴ
５１，５４，５７ 絶縁膜
５３，５６，５９ プラグ
６１ 絶縁膜
６２，６２Ｄ，６２Ｇ，６２Ｓ 開口部
６３ シード膜
６４ 銅膜
６５ ニッケル膜
６９ ＵＢＭ膜
７０ 矢印
７１，７２，７３，７４ 導体層
７１Ｄ ドレインランド用導体パターン
７１Ｓ ソースランド用導体パターン
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２ 整合回路
１０３ 周辺回路
１０３Ａ 制御回路
１０３Ａ１ 電源制御回路
１０３Ａ２ バイアス電圧生成回路
１０３Ｂ バイアス回路
１０３Ｃ 制御回路
１０４ａ，１０４ｂ，１０４ｃ 入力端子
１０５Ａ，１０５Ｂ 整合回路
１０６ 端子
１０７Ａ，１０７Ｂ 整合回路
１０８Ａ，１０８Ｂ ローパスフィルタ
１０９Ａ，１０９Ｂ スイッチ回路
１１０ａ，１１０ｂ 端子
１３３ 素子形成領域
２０１ 電力増幅モジュール
２０２ 半導体チップ
２０３ 配線基板
２０３ｃ，２０３ｄ，２０３ｅ 絶縁層
２０４ 半導体チップ
２０５ 受動部品
２０６ 集積受動部品
２０７ 封止樹脂
２１１ チップ搭載用導体パターン
２１２ 半田
２１３ パッド電極
２１４ ボンディングワイヤ
２１５ バンプ電極
２６９ ＵＢＭ膜
３６２ 開口部
３６３ シード膜
３６４ 銅膜
３６５ ニッケル膜
３６６ 再配線
３６９ ＵＢＭ膜
４０１ 制御回路
４０２ａ〜４０２ｃ 増幅器
４０３ａ〜４０３ｃ 増幅器
４１０ 配線基板
４１１ 外部配線
４１２ ＧＮＤ用外部配線
４１３ 配線
４１４ チップ部品
４１４ａ 接続端子
４１５ 接続用はんだもしくは高熱伝導接着剤
４１６ 基板表面電極
４１７ ＶＩＡホール
４１８ ビア
４１９ 半導体チップ
４１９ａ コレクタバンプ電極
４１９ｂ エミッタバンプ電極
４１９ｃ ベースバンプ電極
４２０ 信号電極用バンプ
４２３ 封止部
４２５〜４２７ ＨＢＴ
４２８ 制御ＩＣ
４３０ ＧａＡｓ基板
４３１ サブコレクタ層
４３２ コレクタメサ
４３３ ベースメサ
４３４ エミッタ層
４３５ エミッタ電極
４３６ ベース電極
４３７ コレクタ電極
４３８ 絶縁膜
４３９ａ，４３９ｂ 接続孔
４４０ａ モリブデン膜
４４０ｂ 金膜
４４０ｃ モリブデン膜
４４１ 絶縁膜
４４２ａ，４４２ｂ，４４２ｃ 接続孔
４４３ａ モリブデン膜
４４３ｂ 金膜
４４３ｃ モリブデン膜
４４５ａ モリブデン／金膜
４４５ｂ 金膜
５０２ はんだめっき
５０５ 矩形等の突起
ＡＮＴ アンテナ
ＡＮＴ−ＳＷ アンテナスイッチ
ＡＧＣＡＭＰ ＡＧＣアンプ
ＢＢ１ ベースバンド部
ＢＰ，ＢＰ１ バンプ電極
ＢＰＤ，ＢＰＤ１，ＢＰＤ２，ＢＰＤ３，ＢＰＤ４，ＢＰＤ５，ＢＰＤ６ バンプ電極
ＢＰＧ，ＢＰＧ１，ＢＰＧ２，ＢＰＧ３，ＢＰＧ４，ＢＰＧ５，ＢＰＧ６ バンプ電極
ＢＰＳ，ＢＰＳ１，ＢＰＳ２，ＢＰＳ３，ＢＰＳ４，ＢＰＳ５，ＢＰＳ６ バンプ電極
ＢＰ２０２，ＢＰ３０２ ソース用バンプ電極
ＣＤＰ 表示・制御部
ＣＮＤ 導体層
ＣＮＤＤ ドレイン用導体層
ＣＮＤＧ ゲート用導体層
ＣＮＤＳ ソース用導体層
ＣＯＤ１ 音声ＣＯＤＥＣ
ＣＯＤ２ チャネルＣＯＤＥＣ
ＣＲ１ コア層
ＤＡＣ Ｄ／Ａ変換回路
ＤＭＤＬ 復調回路
ＤＰＳ デジタル携帯電話機
ＦＰＬ１ ＲＦ−ＰＬＬ
ＦＰＬ２ ＩＦ−ＰＬＬ
ＩＦＣ ＩＦ回路
ＩＬ 絶縁膜
Ｌ１，Ｌ２ 長さ
Ｌ３ 直径
Ｌ４ 距離
ＬＣＤ 液晶表示部
ＬＤＭＬ，ＬＤＭＨ 電力増幅回路
ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３，ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３ 増幅段
ＬＮＡ 低雑音アンプ
ＬＰ，ＬＰ２０１ ランド
ＬＰＤ，ＬＰＤ２０３ ドレイン用ランド
ＬＰＳ，ＬＰＳ２０３ ソース用ランド
Ｍ１，Ｍ２，Ｍ３ 配線
Ｍ１Ｄ，Ｍ２Ｄ ドレイン配線
Ｍ１Ｇ，Ｍ２Ｇ ゲート配線
Ｍ１Ｓ，Ｍ２Ｓ ソース配線
Ｍ２Ｄ１ 配線部
Ｍ２Ｄ２ 連結配線部
Ｍ３Ｄ ドレイン用パッド
Ｍ３Ｇ ゲート用パッド
Ｍ３Ｓ，Ｍ３Ｓ３０２ ソース用パッド
ＭＣＮ マイコン
ＭＤＬ 変調回路
ＭＩＣ マイク
ＭＲＹ メモリ
ＲＦＢ１ ＲＦブロック部
ＯＰ 開口部
ＯＰ２ バンプ用開口部
ＯＰ３ 開口部
ＰＩ１ 絶縁膜
ＰＩ２ 樹脂絶縁膜
ＰＩ３ 樹脂膜
ＰＩ４ 樹脂絶縁膜
ＰＲ１ レジストパターン
ＰＲ１ａ 開口部
ＰＰ１，ＰＰ２ プリプレグ層
ＱＭＤ 直交変調器
ＲＥＧ１ ＬＤＭＯＳＦＥＴ形成領域
ＲＥＧ２，ＲＥＧ３ 領域
ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３ ＬＤＭＯＳＦＥＴ形成領域
ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３ ＬＤＭＯＳＦＥＴ形成領域
ＲＰＢ プローブ
ＲＸ−ＭＩＸ 受信ミクサ
ＳＲ１，ＳＲ２ 半田レジスト層
ＳＰ スピーカ
Ｔ１，Ｔ２ 厚み
Ｔ３ 高さ
ＴＥ１，ＴＥ２，ＴＥ２０１，ＴＥ２０２ 裏面端子
ＴＸ−ＭＩＸ 送信ミクサ
ＶＨ，ＶＨ１、ＶＨ２，ＶＨ３，ＶＨ２０１ ビア
ＶＨ１Ｓ，ＶＨ２Ｓ，ＶＨ３Ｓ ソース用ビア
ＶＨ２０３ 貫通ビア
ＶＨ３０１，ＶＨ３０２，ＶＨ３０３ ソース用ビア
ＷＰ 配線パターン

Claims (28)

  1. 電力増幅回路用のＬＤＭＯＳＦＥＴ素子が形成され、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有する半導体装置であって、
    半導体基板と、
    前記半導体基板の主面の第１ＬＤＭＯＳＦＥＴ形成領域に形成された、前記ＬＤＭＯＳＦＥＴ素子用の複数のソース領域および複数のドレイン領域と、
    前記半導体基板の前記主面の前記第１ＬＤＭＯＳＦＥＴ形成領域上にそれぞれゲート絶縁膜を介して形成された、前記ＬＤＭＯＳＦＥＴ素子用の複数のゲート電極と、
    前記半導体基板の前記主面上に前記複数のゲート電極よりも上層に形成されたソース用パッド、ドレイン用パッドおよびゲート用パッドと、
    前記半導体基板の前記主面上に前記複数のゲート電極よりも上層でかつ前記ソース用パッド、前記ドレイン用パッドおよび前記ゲート用パッドよりも下層に形成され、前記複数のソース領域と前記ソース用パッドとの間を電気的に接続するソース用配線、前記複数のドレイン領域と前記ドレイン用パッドとの間を電気的に接続するドレイン用配線、および前記複数のゲート電極と前記ゲート用パッドとの間を電気的に接続するゲート用配線と、
    前記ソース用パッド上に前記ソース用パッドよりも厚いソース用導体層を介して形成された前記ソース用バンプ電極と、
    前記ドレイン用パッド上に前記ドレイン用パッドよりも厚いドレイン用導体層を介して形成された前記ドレイン用バンプ電極と、
    前記ゲート用パッド上に前記ゲート用パッドよりも厚いゲート用導体層を介して形成された前記ゲート用バンプ電極と、
    前記ソース用バンプ電極、前記ドレイン用バンプ電極および前記ゲート用バンプ電極が配置されていない部分の前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層と前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドとを覆うように形成された樹脂膜と、
    を備え、
    前記ソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置され、
    前記ソース用バンプ電極と前記ソース用導体層の間、前記ドレイン用バンプ電極と前記ドレイン用導体層の間、および前記ゲート用バンプ電極と前記ゲート用導体層の間には、前記樹脂膜が形成されていないことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドは、互いに同層に形成され、
    前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層は、互いに同層に形成されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記ゲート用パッド、前記ソース用パッドおよび前記ドレイン用パッドは、アルミニウムを主体として形成されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記ゲート用導体層、前記ソース用導体層および前記ドレイン用導体層は、銅を主体として形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記ＬＤＭＯＳＦＥＴ素子は、前記半導体基板の前記第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記ソース用バンプ電極は、前記複数のソース領域、前記複数のドレイン領域および前記複数のゲート電極の少なくとも一部と平面的に重なっていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記ドレイン用バンプ電極および前記ゲート用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域に平面的に重ならない位置に配置されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記樹脂膜は最上層保護膜であることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記ソース用バンプ電極が前記第１ＬＤＭＯＳＦＥＴ形成領域上に複数形成されていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１ＬＤＭＯＳＦＥＴ形成領域に平面的に重なるように配置された共通の前記ソース用パッド上に、複数の前記ソース用バンプ電極が、それぞれ前記ソース用導体層を介して配置されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記樹脂膜はポリイミド樹脂からなることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記電力増幅回路は複数の増幅回路を多段接続した多段構成を有しており、
    前記各増幅回路を構成するＬＤＭＯＳＦＥＴ素子が前記半導体装置に形成され、
    前記第１ＬＤＭＯＳＦＥＴ形成領域に形成された前記複数の単位ＬＤＭＯＳＦＥＴ素子は、多段構成の前記複数の増幅回路のうちの最終段の増幅回路を構成していることを特徴とする半導体装置。
  13. 請求項８記載の半導体装置において、
    前記ドレイン用バンプ電極は複数形成されていることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記ソース用バンプ電極の平面積は、前記複数のドレイン用バンプ電極のうちの２個の前記ドレイン用バンプ電極の平面積の和よりも大きいことを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記ソース用バンプ電極の平面形状は略長方形状であり、その長辺の長さは、前記複数のドレイン用バンプ電極のうちの隣り合う２個の前記ドレイン用バンプ電極の中心間の距離よりも長いことを特徴とする半導体装置。
  16. 電力増幅回路を有する半導体装置であって、
    コア層、前記コア層の上に形成された第１絶縁層、および前記コア層の下に形成された第２絶縁層を含む多層配線基板と、
    前記電力増幅回路用のＬＤＭＯＳＦＥＴ素子を含み、前記多層配線基板上に搭載された半導体チップと、
    を備え、
    前記多層配線基板は、前記コア層に形成された複数の第１ビアと、前記第１絶縁層に形成された複数の第２ビアと、前記第２絶縁層に形成された複数の第３ビアと、前記多層配線基板の上面に形成された複数のランドとを有しており、
    前記半導体チップは、前記半導体チップの第１主面に、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有し、かつ前記第１主面が前記多層配線基板の前記上面に対向するように搭載されており、
    前記ソース用バンプ電極は、前記複数のランドのうちの複数のソース用ランドに電気的かつ機械的に接続されており、
    前記複数の第２ビアのうちの複数のソース用第２ビアが、前記複数のソース用ランドの下にそれぞれ配置されかつ前記複数のソース用ランドにそれぞれ電気的に接続され、
    前記複数の第１ビアのうちの複数のソース用第１ビアが、前記複数のソース用第２ビアの下にそれぞれ配置されかつ前記複数のソース用第２ビアにそれぞれ電気的に接続され、
    前記複数の第３ビアのうちの複数のソース用第３ビアが、前記複数のソース用第１ビアの下にそれぞれ配置されかつ前記複数のソース用第１ビアにそれぞれ電気的に接続されていることを特徴とする半導体装置。
  17. 請求項１６記載の半導体装置において、
    前記複数のソース用第２ビアと前記複数のソース用第１ビアと前記複数のソース用第３ビアとは、前記多層配線基板の前記上面に直交する同一の直線上に配置されていることを特徴とする半導体装置。
  18. 請求項１７記載の半導体装置において、
    前記ＬＤＭＯＳＦＥＴ素子は、前記半導体チップの第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されており、
    前記半導体チップにおいて、前記ソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置されていることを特徴とする半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記多層配線基板の下面にソース用端子が形成されており、
    前記複数のソース用ランドは、前記多層配線基板の前記上面に直交する同一の直線上に配置された前記複数のソース用第１ビア、前記複数のソース用第２ビアおよび前記複数のソース用第３ビアを介して、前記ソース用端子に電気的に接続されていることを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記ソース用端子は、前記多層配線基板の下面における前記半導体チップの直下の領域を全て含むように形成されていることを特徴とする半導体装置。
  21. 請求項２０記載の半導体装置において、
    前記複数のソース用第２ビアおよび前記複数のソース用第３ビアの各々は、ブラインドビアホールであり、
    前記複数のソース用第１ビアの各々は、インナビアホールであることを特徴とする半導体装置。
  22. 請求項２１記載の半導体装置において、
    前記半導体チップには、前記ドレイン用バンプ電極が複数形成されており、
    前記ソース用バンプ電極の平面積は、前記複数のドレイン用バンプ電極のうちの２個の前記ドレイン用バンプ電極の平面積の和よりも大きいことを特徴とする半導体装置。
  23. 請求項２１記載の半導体装置において、
    前記半導体チップには、前記ドレイン用バンプ電極が複数形成されており、
    前記ソース用バンプ電極の平面形状は略長方形状であり、その長辺の長さは、前記複数のドレイン用バンプ電極のうちの隣り合う２個の前記ドレイン用バンプ電極の中心間の距離よりも長いことを特徴とする半導体装置。
  24. 電力増幅回路を有する半導体装置であって、
    コア層、前記コア層の上に形成された第１絶縁層、および前記コア層の下に形成された第２絶縁層を含む多層配線基板と、
    前記電力増幅回路用のＬＤＭＯＳＦＥＴ素子を含み、前記多層配線基板上に搭載された半導体チップと、
    を備え、
    前記多層配線基板は、前記コア層に形成された複数の第１ビアと、前記第１絶縁層に形成された複数の第２ビアと、前記第２絶縁層に形成された複数の第３ビアと、前記多層配線基板の上面に形成された複数のランドとを有しており、
    前記半導体チップは、前記半導体チップの第１主面に、前記ＬＤＭＯＳＦＥＴ素子のソース用バンプ電極、ドレイン用バンプ電極およびゲート用バンプ電極を含む複数のバンプ電極を有し、かつ前記第１主面が前記多層配線基板の前記上面に対向するように搭載されており、
    前記半導体チップには、前記ソース用バンプ電極が複数形成されており、
    前記複数のソース用バンプ電極は、前記複数のランドのうちの複数のソース用ランドにそれぞれ電気的かつ機械的に接続されており、
    前記複数の第２ビアのうちの複数のソース用第２ビアが、前記複数のソース用ランドの下にそれぞれ配置されかつ前記複数のソース用ランドにそれぞれ電気的に接続され、
    前記複数の第１ビアのうちの複数のソース用第１ビアが、前記複数のソース用第２ビアの下にそれぞれ配置されかつ前記複数のソース用第２ビアにそれぞれ電気的に接続され、
    前記複数の第３ビアのうちの複数のソース用第３ビアが、前記複数のソース用第１ビアの下にそれぞれ配置されかつ前記複数のソース用第１ビアにそれぞれ電気的に接続されていることを特徴とする半導体装置。
  25. 請求項２４記載の半導体装置において、
    前記複数のソース用第２ビアと前記複数のソース用第１ビアと前記複数のソース用第３ビアとは、前記多層配線基板の前記上面に直交する同一の直線上に配置されていることを特徴とする半導体装置。
  26. 請求項２５記載の半導体装置において、
    前記ＬＤＭＯＳＦＥＴ素子は、前記半導体チップの第１ＬＤＭＯＳＦＥＴ形成領域に形成された複数の単位ＬＤＭＯＳＦＥＴ素子を並列に接続して構成されており、
    前記半導体チップにおいて、前記複数のソース用バンプ電極は、前記第１ＬＤＭＯＳＦＥＴ形成領域上に配置されていることを特徴とする半導体装置。
  27. 請求項２６記載の半導体装置において、
    前記多層配線基板の下面にソース用端子が形成されており、
    前記ソース用端子は、前記多層配線基板の下面における前記半導体チップの直下の領域を全て含むように形成されており、
    前記複数のソース用ランドは、前記多層配線基板の前記上面に直交する同一の直線上に配置された前記複数のソース用第１ビア、前記複数のソース用第２ビアおよび前記複数のソース用第３ビアを介して、前記ソース用端子に電気的に接続されていることを特徴とする半導体装置。
  28. 請求項２７記載の半導体装置において、
    前記複数のソース用第２ビアおよび前記複数のソース用第３ビアの各々は、ブラインドビアホールであり、
    前記複数のソース用第１ビアの各々は、インナビアホールであることを特徴とする半導体装置。
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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9084377B2 (en) * 2007-03-30 2015-07-14 Stats Chippac Ltd. Integrated circuit package system with mounting features for clearance
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
JP2010272689A (ja) * 2009-05-21 2010-12-02 Renesas Electronics Corp 電界効果トランジスタ
JP5240155B2 (ja) * 2009-10-06 2013-07-17 三菱電機株式会社 実装回路基板
JP5355380B2 (ja) * 2009-12-25 2013-11-27 新光電気工業株式会社 多層配線基板
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
JP5447453B2 (ja) 2010-11-03 2014-03-19 株式会社デンソー スイッチングモジュール
US8304916B1 (en) * 2011-07-06 2012-11-06 Northrop Grumman Systems Corporation Half-through vias for suppression of substrate modes
US8628636B2 (en) * 2012-01-13 2014-01-14 Advance Materials Corporation Method of manufacturing a package substrate
US8670671B2 (en) * 2012-01-30 2014-03-11 Oracle International Corporation Energy-efficient optical source
US9717146B2 (en) * 2012-05-22 2017-07-25 Intersil Americas LLC Circuit module such as a high-density lead frame array (HDA) power module, and method of making same
KR101338015B1 (ko) * 2012-07-27 2013-12-09 숭실대학교산학협력단 스택 구조를 가지는 전력 증폭기
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
JP6093556B2 (ja) * 2012-11-13 2017-03-08 富士通株式会社 半導体装置および半導体集積回路装置、電子装置
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
CN104009772A (zh) * 2013-02-26 2014-08-27 民瑞科技股份有限公司 Gsm移动通讯前端模块电路装置
KR102116962B1 (ko) * 2013-06-25 2020-05-29 삼성전자주식회사 반도체 패키지
CN104425571B (zh) * 2013-09-10 2017-03-01 台达电子工业股份有限公司 半导体装置
US9613921B2 (en) * 2013-10-18 2017-04-04 Globalfoundries Inc. Structure to prevent solder extrusion
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US10868155B2 (en) 2014-11-27 2020-12-15 Murata Manufacturing Co., Ltd. Compound semiconductor device
US11508834B2 (en) 2014-11-27 2022-11-22 Murata Manufacturing Co., Ltd. Compound semiconductor device
JP6071009B2 (ja) 2014-11-27 2017-02-01 株式会社村田製作所 化合物半導体装置
US20180130841A1 (en) * 2015-03-27 2018-05-10 Kyocera Corporation Imaging component and imaging module provided with same
FR3036917B1 (fr) * 2015-05-28 2018-11-02 IFP Energies Nouvelles Dispositif electronique comprenant une carte de circuit imprime avec un refroidissement ameliore.
CN105899003B (zh) * 2015-11-06 2019-11-26 武汉光谷创元电子有限公司 单层电路板、多层电路板以及它们的制造方法
KR102454892B1 (ko) 2015-12-09 2022-10-14 삼성전자주식회사 반도체 칩, 이를 포함하는 반도체 패키지, 및 반도체 칩의 제조 방법
US10165682B2 (en) * 2015-12-28 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Opening in the pad for bonding integrated passive device in InFO package
JP6617590B2 (ja) * 2016-02-03 2019-12-11 富士通株式会社 半導体装置
JP6577910B2 (ja) * 2016-06-23 2019-09-18 ルネサスエレクトロニクス株式会社 電子装置
JP6881726B2 (ja) * 2016-06-28 2021-06-02 株式会社Ｊｏｌｅｄ 実装基板
JP2018098487A (ja) * 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
WO2018168653A1 (ja) * 2017-03-14 2018-09-20 株式会社村田製作所 高周波モジュール
JP2018181943A (ja) 2017-04-05 2018-11-15 株式会社村田製作所 電力増幅モジュール
US11393692B2 (en) * 2017-08-17 2022-07-19 Semiconductor Components Industries, Llc Semiconductor package electrical contact structures and related methods
US10727391B2 (en) 2017-09-29 2020-07-28 International Business Machines Corporation Bump bonded cryogenic chip carrier
US10510694B2 (en) * 2018-04-18 2019-12-17 Analog Devices, Inc. Radio frequency communication systems
JP2019192729A (ja) * 2018-04-23 2019-10-31 株式会社村田製作所 半導体装置
JP2020027973A (ja) 2018-08-09 2020-02-20 株式会社村田製作所 高周波モジュールおよび通信装置
JP2020027974A (ja) 2018-08-09 2020-02-20 株式会社村田製作所 高周波モジュールおよび通信装置
JP2020027975A (ja) * 2018-08-09 2020-02-20 株式会社村田製作所 高周波モジュールおよび通信装置
KR20200087479A (ko) * 2019-01-11 2020-07-21 스템코 주식회사 다층 기판 및 그 제조 방법
JP2020120080A (ja) 2019-01-28 2020-08-06 株式会社村田製作所 半導体素子
CN113424312A (zh) * 2019-02-08 2021-09-21 ams国际有限公司 降低集成电路和传感器对射频干扰的敏感性
JP2020150026A (ja) 2019-03-11 2020-09-17 株式会社村田製作所 多層配線基板
JP7091555B2 (ja) * 2019-04-01 2022-06-27 ヌヴォトンテクノロジージャパン株式会社 電力増幅装置
CN111162069B (zh) * 2019-12-23 2022-04-01 美的集团(上海)有限公司 一种智能功率模块及其制备方法
JP2021103713A (ja) * 2019-12-25 2021-07-15 株式会社村田製作所 高周波モジュール及び通信装置
JP2023520028A (ja) 2020-04-03 2023-05-15 ウルフスピード インコーポレイテッド ソース、ゲート及び／又はドレイン導電性ビアを有するｉｉｉ族窒化物ベースの高周波トランジスタ増幅器
US11837559B2 (en) 2020-04-03 2023-12-05 Wolfspeed, Inc. Group III nitride-based radio frequency amplifiers having back side source, gate and/or drain terminals
JP2021170582A (ja) * 2020-04-15 2021-10-28 株式会社村田製作所 増幅モジュール
US20210328552A1 (en) * 2020-04-17 2021-10-21 Nxp Usa, Inc. Power amplifier modules including topside cooling interfaces and methods for the fabrication thereof
WO2021241339A1 (ja) * 2020-05-27 2021-12-02 株式会社村田製作所 高周波モジュールおよび通信装置
US11387169B2 (en) 2020-08-04 2022-07-12 Nxp Usa, Inc. Transistor with I/O ports in an active area of the transistor
WO2022071009A1 (ja) * 2020-09-30 2022-04-07 株式会社村田製作所 高周波モジュールおよび通信装置
CN116097428A (zh) * 2020-09-30 2023-05-09 株式会社村田制作所 高频模块以及通信装置
CN116114058A (zh) * 2020-09-30 2023-05-12 株式会社村田制作所 高频模块以及通信装置
WO2022071005A1 (ja) * 2020-09-30 2022-04-07 株式会社村田製作所 高周波モジュールおよび通信装置
WO2022071010A1 (ja) * 2020-09-30 2022-04-07 株式会社村田製作所 高周波モジュールおよび通信装置
US11587852B2 (en) 2020-10-12 2023-02-21 Nxp Usa, Inc. Power amplifier modules with flip-chip and non-flip-chip power transistor dies
US11502026B2 (en) 2020-10-12 2022-11-15 Nxp Usa, Inc. Transistor with flip-chip topology and power amplifier containing same
JP2022071925A (ja) * 2020-10-29 2022-05-17 ローム株式会社 半導体装置および半導体装置の製造方法
WO2022202004A1 (ja) * 2021-03-26 2022-09-29 株式会社村田製作所 半導体装置及び半導体モジュール
WO2022202003A1 (ja) * 2021-03-26 2022-09-29 株式会社村田製作所 半導体装置及び半導体モジュール
WO2022224957A1 (ja) * 2021-04-23 2022-10-27 株式会社村田製作所 半導体装置
WO2022224956A1 (ja) * 2021-04-23 2022-10-27 株式会社村田製作所 半導体装置
TWI769090B (zh) * 2021-10-03 2022-06-21 郭明騰 光源模組
EP4195259A1 (en) * 2021-12-07 2023-06-14 Nexperia B.V. Lateral power semiconductor device
WO2023112486A1 (ja) * 2021-12-17 2023-06-22 株式会社村田製作所 バイポーラトランジスタ及び半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3689613B2 (ja) 2000-03-02 2005-08-31 シャープ株式会社 半導体装置の製造方法
JP2003273520A (ja) 2002-03-14 2003-09-26 Tdk Corp 積層モジュール
JP2005327805A (ja) * 2004-05-12 2005-11-24 Renesas Technology Corp 半導体装置およびその製造方法
JP2007188916A (ja) * 2006-01-11 2007-07-26 Renesas Technology Corp 半導体装置
JP4892253B2 (ja) * 2006-02-28 2012-03-07 ルネサスエレクトロニクス株式会社 電子装置
JP2008042038A (ja) * 2006-08-08 2008-02-21 Renesas Technology Corp 電子装置および半導体装置
US20100019324A1 (en) * 2006-12-22 2010-01-28 Hiroyuki Ohara Manufacturing method of semiconductor device and semiconductor device

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