WO2023112486A1 - バイポーラトランジスタ及び半導体装置 - Google Patents

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WO2023112486A1
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emitter
base
layer
collector
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健次 佐々木
浩司 井上
新之助 高橋
聡 後藤
将夫 近藤
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株式会社村田製作所
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors

Definitions

  • the present invention relates to bipolar transistors and semiconductor devices.
  • a heterojunction bipolar transistor (HBT) is used as a high-frequency amplifying element.
  • HBT Het-butadiene bipolar transistor
  • the maximum oscillation frequency fmax is an index indicating the power amplification factor.
  • Patent Document 1 discloses a bipolar transistor in which two ring-shaped base terminals, a ring-shaped emitter terminal, and a ring-shaped collector terminal are formed in diffusion regions. An emitter terminal is arranged between the inner base terminal and the outer base terminal. A collector terminal surrounds the outer base terminal.
  • a base-collector junction is formed so as to include two base terminals and an emitter terminal in plan view.
  • the area of the junction interface between the base and collector becomes larger than the area obtained by adding the area of the two base terminals to the area of the emitter terminal. Since it is difficult to reduce the base-collector junction capacitance, it is also difficult to improve the maximum oscillation frequency fmax.
  • a substrate a mesa structure including a collector layer, a base layer, and an emitter layer stacked over the substrate; an emitter electrode disposed over the mesa structure and electrically connected to the emitter layer; a base electrode disposed on the mesa structure and electrically connected to the base layer; and a collector electrode disposed so as to surround the mesa structure in plan view and electrically connected to the collector layer.
  • the emitter electrode includes a first portion and a second portion;
  • a bipolar transistor is provided in which the base electrode surrounds the first portion of the emitter electrode and the second portion of the emitter electrode surrounds the base electrode in plan view.
  • a semiconductor device including a plurality of the above bipolar transistors, A semiconductor device is provided in which the plurality of bipolar transistors are formed on the common substrate, are arranged in a zigzag pattern in a plan view, and are connected in parallel with each other.
  • the base electrode and the emitter electrode As described above, the parasitic base resistance and base-collector junction capacitance can be reduced. As a result, it is possible to improve the maximum oscillation frequency fmax.
  • FIG. 1 is a plan view of a bipolar transistor according to the first embodiment.
  • 2A and 2B are cross-sectional views taken along dashed-dotted lines 2A-2A and 2B-2B of FIG. 1, respectively.
  • FIG. 3A is a graph showing measurement results of the temperature reached by the HBT when a direct current is passed between the emitter and collector of the HBT for a short time
  • FIG. 3B is a plan view of the bipolar transistor according to the comparative example.
  • 4A and 4B are plan views showing the electrode arrangement of the sample whose SOA boundary was measured.
  • 5A and 5B are graphs showing the relative values of the collector voltages at which the SOA boundary of the bipolar transistors of FIGS. 4A and 4B sharply fall.
  • FIG. 1 is a plan view of a bipolar transistor according to the first embodiment.
  • 2A and 2B are cross-sectional views taken along dashed-dotted lines 2A-2A and 2B-2B of FIG. 1, respectively.
  • FIG. 6 is a graph showing measurement results of IV characteristics of a bipolar transistor.
  • FIG. 7 is a graph showing measurement results of the base resistance of the bipolar transistors shown in FIGS. 4A and 4B.
  • FIG. 8 is a graph showing measurement results of maximum stable power gain (MSG) and maximum available power gain (MAG) of a bipolar transistor.
  • 9A and 9B are plan views showing the shape and arrangement of the base electrode and emitter electrode of the bipolar transistor according to the modified example of the first embodiment.
  • FIG. 10 is a plan view of a bipolar transistor according to another modification of the first embodiment.
  • 11A is a plan view of a bipolar transistor according to still another modification of the first embodiment, and FIG.
  • FIG. 11B is a cross-sectional view taken along dashed-dotted line 11B-11B in FIG. 11A.
  • FIG. 12 is an equivalent circuit diagram of the semiconductor device according to the second embodiment.
  • FIG. 13 is a plan view showing the planar arrangement of each component of the semiconductor device according to the second embodiment.
  • 14 is a cross-sectional view taken along dashed line 14-14 in FIG. 13.
  • FIG. 15 is a plan view showing the planar arrangement of each component of the semiconductor device according to the modification of the second embodiment.
  • FIG. 16 is a plan view showing the planar arrangement of each component of the semiconductor device according to the third embodiment. 17 is a cross-sectional view taken along dashed line 17-17 in FIG. 16.
  • FIG. 18 is a block diagram of a semiconductor device according to a fourth embodiment.
  • FIG. 19 is a diagram showing the layout of each component within the substrate of the semiconductor device according to the fourth embodiment.
  • FIG. 20 is a schematic cross-sectional view of the semiconductor device according to the fourth embodiment mounted on a module substrate.
  • FIG. 1 is a plan view of a bipolar transistor according to the first embodiment.
  • a mesa structure 30 is arranged inside a subcollector layer 105 made of an n-type semiconductor formed on a substrate.
  • the mesa structure 30 includes a collector layer 30C, a base layer 30B, and an emitter layer 30E which are stacked in order from the substrate side.
  • the collector layer 30C and the base layer 30B have substantially the same shape in plan view, and are composed of a regular octagonal portion and a protruding portion protruding from one side of the regular octagon.
  • the emitter layer 30E is arranged inside the collector layer 30C and the base layer 30B in plan view.
  • An emitter electrode 31E, a base electrode 31B, and a base electrode lead-out portion 31BL are arranged inside the mesa structure 30 in plan view.
  • a collector electrode 31C is arranged inside the subcollector layer 105 and outside the mesa structure 30 .
  • the base electrode 31B, the base electrode lead-out portion 31BL, the collector electrode 31C, and the emitter electrode 31E are hatched.
  • the emitter electrode 31E is electrically connected to the emitter layer 30E
  • the base electrode 31B is electrically connected to the base layer 30B.
  • the collector electrode 31C is electrically connected through the subcollector layer 105 to the collector layer 30C.
  • the emitter electrode 31E includes a first portion 31E1 and a second portion 31E2.
  • the emitter layer 30E is arranged so as to substantially overlap the first portion 31E1 and the second portion 31E2 in plan view.
  • the first portion 31E1 is arranged at the center of the regular octagonal portion of the mesa structure 30 in plan view, and the entire area inside the outer peripheral line of the first portion 31E1 is the first portion 31E1 of the emitter electrode 31E.
  • the first portion 31E1 has a solid shape rather than a hollow shape in plan view.
  • the first portion 31E1 has a shape obtained by reducing the regular octagonal portion of the mesa structure 30 with the center position fixed.
  • the base electrode 31B surrounds the first portion 31E1 of the emitter electrode 31E in plan view. More specifically, the base electrode 31B has a common center with the first portion 31E1 and is arranged along the outer circumference of a regular octagon slightly larger than the first portion 31E1.
  • One cut is provided in the base electrode 31B. This cut is provided at a location corresponding to the midpoint of the farthest side from the projecting portion of the mesa structure 30 .
  • the second portion 31E2 of the emitter electrode 31E surrounds the base electrode 31B in plan view. More specifically, they are arranged along the outer circumference of a regular octagon that has a common center with the first portion 31E1 and includes the base electrode 31B. A single cut is provided in the second portion 31E2. This cut is provided at a location corresponding to the midpoint of the side closest to the projecting portion of the mesa structure 30 .
  • the base electrode lead-out portion 31BL extends from the base electrode 31B through the break in the second portion 31E2 of the emitter electrode 31E to the outside of the second portion 31E2.
  • the distal end of the base electrode lead-out portion 31BL is widened and arranged in the projecting portion of the mesa structure 30 in plan view.
  • the collector electrode 31C surrounds the second portion 31E2 of the emitter electrode 31E in plan view. More specifically, the inner peripheral edge of the collector electrode 31 ⁇ /b>C has a shape along the outer circumference of the regular octagon that includes the regular octagonal portion of the mesa structure 30 . One cut is provided in the collector electrode 31C. The tip of the base electrode lead-out portion 31BL is arranged in this gap.
  • emitter wiring 32E, a base wiring 32B, and a collector wiring 32C are arranged on the emitter electrode 31E, the base electrode 31B, and the collector electrode 31C via an interlayer insulating film.
  • emitter wiring 32E, base wiring 32B, and collector wiring 32C are represented by outlines that are relatively thicker than other components.
  • the edge of the emitter wiring 32E substantially matches the outer edge of the second portion 31E2 of the emitter electrode 31E in plan view.
  • the shape of the emitter wiring 32E in plan view is a regular octagon having a common center with the first portion 31E1 of the emitter electrode 31E, and the entire area inside the outer circumference of the regular octagon is the emitter wiring 32E.
  • the emitter wiring 32E is connected to the first portion 31E1 and the second portion 31E2 of the emitter electrode 31E through an opening provided in the underlying interlayer insulating film. In FIG. 1, broken lines indicate openings for connecting the emitter wiring 32E to the first portion 31E1 and the second portion 31E2 of the emitter electrode 31E.
  • the base wiring 32B is drawn out to the outside of the subcollector layer 105 from a portion overlapping with the tip of the base electrode lead-out portion 31BL.
  • the base wiring 32B is connected to the tip of the base electrode lead-out portion 31BL.
  • the dashed line indicates an opening for connecting the base wiring 32B to the tip of the base electrode lead-out portion 31BL.
  • the collector wiring 32C is arranged so as to overlap with the collector electrode 31C and is connected to the collector electrode 31C.
  • the broken line indicates an opening for connecting the collector wiring 32C to the collector electrode 31C.
  • FIG. 2A and 2B are cross-sectional views taken along dashed-dotted lines 2A-2A and 2B-2B of FIG. 1, respectively.
  • a subcollector layer 105 is disposed over a portion of the substrate 100 .
  • 2A and 2B show the region where the subcollector layer 105 is arranged.
  • a mesa structure 30 is formed over a portion of the subcollector layer 105 .
  • the mesa structure 30 is composed of a first stage portion including a collector layer 30C and a base layer 30B and a second stage portion including an emitter layer 30E.
  • the edges of the collector layer 30C and the edges of the base layer 30B are substantially aligned.
  • the emitter layer 30E is arranged directly under each of the first portion 31E1 and the second portion 31E2 (FIG. 1) of the emitter electrode 31E.
  • Emitter electrode 31E is electrically connected to emitter layer 30E.
  • a base electrode 31B is formed on the base layer 30B.
  • Base electrode 31B is electrically connected to base layer 30B.
  • a ledge structure in which an emitter ledge layer is arranged on the base layer 30B may be employed. In this case, base electrode 31B is electrically connected to base layer 30B through an alloyed region penetrating the emitter ledge layer.
  • a base electrode lead-out portion 31BL is continuous with the base electrode 31B.
  • the base electrode lead-out portion 31BL is also electrically connected to the base layer 30B.
  • a collector electrode 31C is arranged in a region of the upper surface of the subcollector layer 105 where the mesa structure 30 is not arranged. Collector electrode 31C is electrically connected to collector layer 30C through subcollector layer 105 .
  • An interlayer insulating film 50 is arranged on the substrate 100 so as to cover the emitter electrode 31E, the base electrode 31B, the base electrode lead-out portion 31BL, and the collector electrode 31C.
  • An emitter wiring 32E, a base wiring 32B, and a collector wiring 32C of the first layer are arranged on the interlayer insulating film 50 .
  • the emitter wiring 32E is connected to the emitter electrode 31E through an opening provided in the interlayer insulating film 50.
  • the base wiring 32B passes through an opening provided in the interlayer insulating film 50 and is connected to the base electrode lead-out portion 31BL.
  • the collector wiring 32C is connected to the collector electrode 31C through an opening provided in the interlayer insulating film 50. As shown in FIG.
  • a semi-insulating GaAs substrate is used as the substrate 100 .
  • the subcollector layer 105 and the collector layer 30C are made of n-type GaAs.
  • the base layer 30B is made of p-type GaAs.
  • the emitter layer 30E is made of n-type InGaP.
  • the collector layer 30C, base layer 30B, and emitter layer 30E form a heterojunction bipolar transistor (HBT). Note that the collector layer 30C, base layer 30B, and emitter layer 30E may be formed of other compound semiconductors.
  • a base current flows from the base electrode 31B to the emitter layer 30E via the base layer 30B.
  • the area of the cross section perpendicular to the current direction of the region through which the base current flows should be increased. That is, in the plan view shown in FIG. 1, the length of the portion where the base electrode 31B and the emitter electrode 31E face each other (base-emitter facing length) may be increased. If the area of the base-collector junction interface increases as a result of lengthening the base-emitter facing length, the base-collector junction capacitance increases. is desirable.
  • the first portion 31E1 and the second portion 31E2 of the emitter electrode 31E are arranged inside and outside the ring-shaped base electrode 31B having the cut, respectively.
  • the edge of the base electrode 31B faces the emitter electrode 31E over almost the entire length. Therefore, the portion where the base electrode 31B and the emitter electrode 31E are opposed to each other is elongated, and the excellent effect of reducing the parasitic base resistance can be obtained.
  • a base current flows between the edges of the base electrode 31B and the emitter electrode 31E facing each other.
  • substantially the entire edge of the base electrode 31B is effectively used as the origin of the base current. That is, there is almost no portion that does not serve as a starting point for the base current. In other words, it can be said that the base electrode 31B has almost no excess portion that does not substantially operate as a base electrode.
  • the region on the outer peripheral side of the second base electrode is an extra portion that does not substantially function as a base electrode.
  • the base-collector junction interface almost coincides with the mesa structure 30 in plan view. That is, the base-collector junction interface includes the base electrode 31B in plan view.
  • the base electrode 31B since the base electrode 31B has almost no extra portion, it is possible to reduce the area of the base-collector junction interface. Therefore, an excellent effect of reducing the base-collector junction capacitance can be obtained.
  • the gap is provided in the base electrode 31B is to make it possible to apply a manufacturing process that cannot form a completely closed annular pattern. Therefore, it is preferable to set the cut of the base electrode 31B to the minimum size allowed by the manufacturing process employed.
  • the reason why the second portion 31E2 of the emitter electrode 31E is provided with a cut is to draw out the base electrode lead-out portion 31BL from the inside to the outside of the second portion 31E2. Therefore, the dimension of the gap of the second portion 31E2 of the emitter electrode 31E is preferably the width of the base electrode lead-out portion 31BL plus an alignment margin.
  • the discontinuity of the base electrode 31B and the discontinuity of the second portion 31E2 of the emitter electrode 31E form a fan shape with a central angle of 90° from the geometric center of the first portion 31E1 of the emitter electrode 31E. It is preferable to make it smaller than the range clipped by .
  • the emitter electrode 31E (FIG. 1) has a square first portion 31E1 and no second portion 31E2.
  • FIG. 3B is a plan view of a bipolar transistor according to a comparative example.
  • Emitter electrodes 31E are arranged on both sides of the elongated base electrode 31B.
  • the shape of each emitter electrode 31E in a plan view is an elongated rectangle with an aspect ratio of 3:40.
  • An emitter wiring 32E extends from one emitter electrode 31E to the other emitter electrode 31E across the base electrode 31B.
  • a collector electrode 31C is arranged outside the two emitter electrodes 31E.
  • a collector wiring 32C is arranged so as to overlap with each of the collector electrodes 31C.
  • a base wiring 32B is connected to one end of the base electrode 31B.
  • the aspect ratio of the emitter wiring 32E is approximately 1:1, whereas in the bipolar transistor according to the comparative example, the emitter wiring 32E has an elongated shape.
  • the bipolar transistor similar to the first embodiment and the bipolar transistor according to the comparative example have the same emitter layer 30E area.
  • FIG. 3A is a graph showing simulation results of the temperature reached by the HBT when a direct current is passed between the emitter and collector of the HBT for a short period of time.
  • the horizontal axis represents the elapsed time from the start of current supply in units [seconds], and the vertical axis represents the temperature of the HBT in relative values.
  • Curve a in the graph shows the temperature change of the bipolar transistor similar to the first example (FIG. 1A), and curve b shows the temperature change of the bipolar transistor according to the comparative example (FIG. 3B).
  • a bipolar transistor similar to the first embodiment reaches a higher temperature in a shorter time than the bipolar transistor according to the comparative example. This is because the aspect ratio of the shape of the bipolar transistor similar to that of the first embodiment is close to 1:1 in a plan view, so that the heat is less likely to diffuse in the in-plane direction of the substrate.
  • the bipolar transistor according to the first embodiment is similar to the bipolar transistor similar to the first embodiment in that the aspect ratio of the shape in plan view is close to 1:1. Therefore, even in the bipolar transistor according to the first embodiment, the temperature rises to a high temperature in a short period of time as compared with the bipolar transistor having an elongated shape.
  • the bipolar transistor according to the first embodiment when a large current flows, it reaches a high temperature in an extremely short time, so that it has an excellent effect of being resistant to breakage.
  • FIG. 4A and 4B are plan views showing the electrode arrangement of the sample whose SOA boundary was measured.
  • FIG. 4A shows the electrode arrangement of the bipolar transistor according to the first embodiment. That is, the emitter electrode 31E includes a first portion 31E1 and a second portion 31E2, between which the base electrode 31B is arranged. A collector electrode 31C surrounds the second portion 31E2 of the emitter electrode 31E.
  • FIG. 4B shows an electrode arrangement of a bipolar transistor according to a comparative example.
  • the electrode arrangement of the bipolar transistor according to the comparative example shown in FIG. 4B is the same as the electrode arrangement of the bipolar transistor according to the comparative example shown in FIG. 3B. That is, emitter electrodes 31E are arranged on both sides of a base electrode 31B elongated in one direction, and collector electrodes 31C are arranged on the outside thereof.
  • the total areas of the emitter electrodes 31E of the bipolar transistors in FIGS. 4A and 4B are almost equal.
  • FIGS. 5A and 5B are graphs showing the relative values of the collector voltages at which the SOA boundaries of the bipolar transistors of FIGS. 4A and 4B sharply fall. 5A and 5B show the results of measurement when the temperature T of the bipolar transistor is ⁇ 30° C. and 25° C., respectively.
  • the collector voltage at which the SOA boundary of the bipolar transistor according to the first embodiment sharply falls. is about 1.46 times that of the bipolar transistor according to the comparative example of FIG. 4B.
  • the bipolar transistor according to the first embodiment has an excellent effect of enlarging the SOA.
  • FIG. 6 is a graph showing measurement results of IV characteristics of a bipolar transistor.
  • the horizontal axis represents the collector voltage as a relative value
  • the vertical axis represents the collector current density as a relative value.
  • a solid line and a dashed line in the graph indicate IV characteristics of a circuit in which a plurality of bipolar transistors shown in FIGS. 4A and 4B are arranged in a row and connected in parallel.
  • FIG. 7 is a graph showing measurement results of the base resistance of the bipolar transistors shown in FIGS. 4A and 4B.
  • Base resistance was measured at a frequency of 10 GHz.
  • the base resistance of the bipolar transistor (FIG. 4A) according to the first embodiment is reduced by about 22% compared to the base resistance of the bipolar transistor (FIG. 4B) according to the comparative example.
  • an excellent effect of reducing the base resistance can be obtained.
  • FIG. 8 is a graph showing measurement results of maximum stable power gain (MSG) and maximum available power gain (MAG) of a bipolar transistor.
  • the horizontal axis represents frequency on a relative scale, and the vertical axis represents MSG and MAG in units [dB].
  • the frequency at which MAG becomes 0 dB corresponds to the maximum oscillation frequency fmax.
  • the MAG of the bipolar transistor according to the first embodiment (FIG. 4A) is greater than the MAG of the bipolar transistor according to the comparative example (FIG. 4B). From the measurement results shown in FIG. 8, it can be seen that in the first example, an excellent effect of improving the maximum oscillation frequency fmax is obtained.
  • FIGS. 9A and 9B are plan views showing the shape and arrangement of the base electrode 31B and emitter electrode 31E of the bipolar transistor according to the modified example of the first embodiment.
  • the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view is a regular octagon.
  • the shapes of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E are circular in plan view.
  • the base electrode 31B has a common center with the first portion 31E1 of the emitter electrode 31E and is arranged along the circumference including the first portion 31E1.
  • a second portion 31E2 of the emitter electrode 31E has a common center with the first portion 31E1 and is arranged along a circumference that includes the base electrode 31B.
  • the shape of the emitter wiring 32E in plan view is a circle having a common center with the first portion 31E1 of the emitter electrode 31E.
  • the shapes of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view are regular hexagons.
  • the base electrode 31B and the second portion 31E2 of the emitter electrode 31E have a shape along the outer circumference of the regular hexagon.
  • the shape of the emitter wiring 32E in plan view is defined by two mutually perpendicular symmetrical axes.
  • the dimension of the emitter wiring 32E in the direction of one line symmetry axis is equal to the dimension in the direction of the other line symmetry axis. That is, the aspect ratio of the shape of the emitter wiring 32E in plan view is 1:1.
  • the dimension of the emitter wiring 32E in the direction of one axis of line symmetry is different from the dimension in the direction of the other axis of line symmetry.
  • the larger dimension is labeled Lmax and the smaller dimension is labeled Lmin.
  • Lmax/Lmin is approximately 1.15.
  • the aspect ratio of the shape of the emitter wiring 32E in a plan view deviates greatly from 1:1, thermal diffusion in the in-plane direction increases, and current begins to flow through the bipolar transistor. The temperature will rise slowly over time. If the temperature rises sharply after the current starts flowing, the breakdown voltage characteristic is improved. Therefore, in order to improve breakdown voltage characteristics, it is preferable to bring the aspect ratio of the shape of the emitter wiring 32E in plan view closer to 1:1. For example, it is preferable to set Lmax/Lmin to 1.2 or less. As an example, when the emitter wiring 32E has a rectangular shape in plan view, it is preferable that the length of the long side is 1.2 times or less the length of the short side.
  • the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view is a regular octagon.
  • the shape of the emitter wiring 32E in plan view is a regular hexagon.
  • the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E may be formed into a regular polygon having four or more vertices.
  • a rectangular shape may be used in which the length of the long sides is 1.2 times or less the length of the short sides.
  • the shape of these electrodes and wiring in plan view should preferably reflect the shape of the mesa structure 30 (FIGS. 1, 2A, and 2B) in plan view.
  • the etching may be affected by the crystal plane orientation of the substrate 100 (FIGS. 2A and 2B).
  • the shape of the mesa structure 30 in plan view should be determined in consideration of the crystal plane orientation of the substrate 100 .
  • the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view may be determined according to the shape of the mesa structure 30 determined in consideration of the crystal plane orientation of the substrate 100.
  • the emitter electrode 31E and the base electrode 31B are formed by different photolithography processes. For this reason, a registration error within an allowable range may occur between the two.
  • the electric field concentrates at the location where the two approach, causing spatial variations in the base current.
  • any linear edge of the emitter electrode 31E will be aligned with any linear edge of the base electrode 31B. get closer to Since the straight edges are close to each other, the concentration of the electric field is alleviated without concentrating the electric field on one point. Therefore, it is possible to suppress a decrease in breakdown voltage due to misalignment.
  • FIG. 10 is a plan view of a bipolar transistor according to this modification. 10, the base electrode 31B, the base electrode lead-out portion 31BL, the collector electrode 31C, and the emitter electrode 31E are hatched, and the base wiring 32B, the emitter wiring 32E, and the collector wiring 32C are relatively is indicated by a thick outline.
  • the base electrode 31B is provided with a gap, but in this modified example, the base electrode 31B is not provided with a gap, and the base electrode 31B is a closed ring-like structure in plan view. has the shape of The reason why the base electrode 31B in the first embodiment is provided with cuts is to make it compatible with various manufacturing processes. If a manufacturing process capable of forming the closed ring-shaped base electrode 31B is employed, the base electrode 31B does not have to be cut. Similarly, in the modified example of the first embodiment shown in FIGS. 9A and 9B, the base electrode 31B may be formed into a continuous closed annular shape.
  • FIG. 11A is a plan view of a bipolar transistor according to this modification
  • FIG. 11B is a cross-sectional view taken along dashed-dotted line 11B-11B in FIG. 11A.
  • the collector electrode 31C and the emitter electrode 31E are hatched with relatively thick upward-sloping hatching, and the base electrode 31B and the base electrode lead-out portion 31BL are relatively lightly hatched with downward-sloping right.
  • the base wiring 32B, the emitter wiring 32E, and the collector wiring 32C are represented by relatively thick outlines.
  • both the base electrode 31B and the second portion 31E2 of the emitter electrode 31E are not cut.
  • the base electrode lead-out portion 31BL intersects the second portion 31E2 of the emitter electrode 31E.
  • An interlayer insulating film 51 (FIG. 11B) is arranged at the intersection of both to ensure insulation between them.
  • the opening for connecting the emitter wiring 32E to the emitter electrode 31E is provided with a break at the intersection of the base electrode lead-out portion 31BL and the second portion 31E2.
  • a configuration in which the second portion 31E2 of the emitter electrode 31E is not cut may be employed.
  • the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view is a regular octagon, but it may be a regular octagon with rounded corners.
  • the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view may be a regular hexagon with rounded corners. More generally, the shape of the first portion 31E1 of the emitter electrode 31E and the emitter wiring 32E in plan view may be a rounded regular polygon having four or more vertices.
  • FIG. A semiconductor device according to the second embodiment includes a plurality of bipolar transistors according to the first embodiment or its modification.
  • FIG. 12 is an equivalent circuit diagram of the semiconductor device according to the second embodiment.
  • the semiconductor device according to the second embodiment includes a plurality of cells 40 connected in parallel.
  • Each of the plurality of cells 40 includes a bipolar transistor Q, a base ballast resistor Rb, and an input capacitor Cin.
  • Bases of a plurality of bipolar transistors Q are connected to a common signal input wiring 33in through input capacitors Cin, respectively.
  • a high frequency signal is input to the base of the bipolar transistor Q via the signal input wiring 33in and the input capacitor Cin.
  • the bases of the plurality of bipolar transistors Q are connected to a common base bias wiring 32BB via base ballast resistors Rb.
  • a base bias is supplied from the base bias circuit 41 to the bipolar transistor Q via the base bias wiring 32BB and the base ballast resistor Rb.
  • the emitters of a plurality of bipolar transistors Q are connected to ground via a common emitter wiring 33E.
  • Collectors of a plurality of bipolar transistors Q are connected to a common collector wiring 32C.
  • Output signals are output from the collectors of the plurality of bipolar transistors Q through the collector wiring 32C.
  • FIG. 13 is a plan view showing the planar arrangement of each component of the semiconductor device according to the second embodiment
  • FIG. 14 is a cross-sectional view taken along the dashed-dotted line 14-14 in FIG.
  • the first-layer wiring is hatched, and the second-layer wiring is indicated by a relatively thick outline.
  • description of the interlayer insulating film is omitted.
  • a plurality of bipolar transistors Q for example eight bipolar transistors Q, are arranged in a row on a common substrate.
  • a signal input wiring 33in is arranged on one side of the column in which a plurality of bipolar transistors Q are arranged.
  • a base wiring 32B is drawn out from each of the plurality of bipolar transistors Q toward the side where the signal input wiring 33in is arranged.
  • the base wiring 32B crosses the signal input wiring 33in.
  • An input capacitor Cin is formed at the intersection of each of the base wirings 32B and the signal input wiring 33in.
  • a base ballast resistor Rb is arranged so as to overlap with each tip of the base wiring 32B.
  • Each of the base ballast resistors Rb is connected to a common base bias wiring 32BB.
  • a second-layer emitter wiring 33E is arranged so as to overlap with a plurality of bipolar transistors Q.
  • the second-layer emitter wiring 33E is connected to the first-layer emitter wiring 32E arranged for each of the plurality of bipolar transistors Q.
  • a first-layer ground wiring 32G is arranged on the side opposite to the side where the signal input wiring 33in is arranged when viewed from the row of the plurality of bipolar transistors Q.
  • the second-layer emitter wiring 33E partially overlaps the ground wiring 32G and is connected to the ground wiring 32G in the overlapping region.
  • FIG. 1 In the first embodiment (FIG. 1), one bipolar transistor and one collector wiring 32C connected thereto are shown. 32C are continuous with each other. A portion of collector interconnection 32C passes between two emitter interconnections 32E connected to two bipolar transistors Q adjacent to each other. The width of the collector wiring 32C passing between the two emitter wirings 32E is denoted by W1.
  • a second-layer collector wiring 33C is arranged so as to overlap with the first-layer ground wiring 32G.
  • the second-layer collector wiring 33C partially overlaps with the first-layer collector wiring 32C, and is connected to the first-layer collector wiring 32C in the overlapping region. Furthermore, the second-layer collector wiring 33C is connected to the bonding pad 35 .
  • a plurality of via holes 100V are formed in a region of the substrate 100 overlapping the ground wiring 32G.
  • a back surface electrode 101 (FIG. 14) is formed on the back surface of the substrate 100 . The back electrode 101 is connected to the ground wiring 32G through the via hole 100V.
  • the semiconductor device according to the second embodiment is mounted face-up with the rear surface electrode 101 (FIG. 14) facing the module substrate.
  • the ground wiring 32G is connected to the ground terminal of the module substrate through the back electrode 101 (FIG. 4) in the via hole 100V.
  • a bonding pad 35 is provided on the substrate 100, and the bonding pad 35 is connected to the collector wiring 33C.
  • the collector electrodes 31C (FIG. 1) of the plurality of bipolar transistors Q are connected to the bonding pads 35 via the first-layer collector wiring 32C and the second-layer collector wiring 33C.
  • the collector electrode 31C is connected to an external terminal of the module substrate through a bonding wire connected to the bonding pad 35. As shown in FIG.
  • the excellent effects of the second embodiment will be described. Since the bipolar transistor Q according to the first embodiment or its modification is used as the bipolar transistor Q included in the semiconductor device according to the second embodiment, the excellent effect of improving the maximum oscillation frequency fmax of the semiconductor device can be obtained. . Furthermore, as described with reference to FIGS. 5A and 5B, the SOA is enlarged, and as described with reference to FIG. 6, the excellent effect of suppressing current collapse is obtained.
  • FIG. 15 is a plan view showing the planar arrangement of each component of the semiconductor device according to the modification of the second embodiment.
  • the first-layer wiring is hatched, and the second-layer wiring is indicated by a relatively thick outline.
  • illustration of the bonding pads 35 (FIG. 13) is omitted.
  • a plurality of bipolar transistors Q are arranged in a straight line.
  • a plurality of bipolar transistors Q are arranged in a zigzag pattern. That is, when serial numbers are assigned to a plurality of bipolar transistors Q from the bipolar transistor Q at one end in the arrangement direction to the bipolar transistor Q at the other end, odd-numbered bipolar transistors Q and even-numbered bipolar transistors Q are shifted in a direction perpendicular to the arrangement direction.
  • the closest bipolar transistors Q are arranged at intervals in the diagonal direction with respect to the arrangement direction.
  • a part of collector wiring 32C passes between two emitter wirings 32E connected to two bipolar transistors Q adjacent to each other in a diagonal direction.
  • the width of the collector wiring 32C passing between the two emitter wirings 32E is denoted by W2.
  • the semiconductor device according to the second embodiment (FIG. 13) and the semiconductor device according to the modification shown in FIG. 15 have the same pitch in the arrangement direction of the bipolar transistors Q, the width W2 ( 15) can be enlarged from the width W1 (FIG. 13). By widening the collector wiring 32C, the parasitic resistance of the collector wiring 32C can be reduced.
  • the distance between the two nearest bipolar transistors Q is wider than in the second embodiment (FIG. 13). Therefore, the heat radiation characteristic is improved, and the temperature rise of the entire semiconductor device including the plurality of bipolar transistors Q can be suppressed.
  • FIGS. 16 and 17 a semiconductor device according to a third embodiment will be described with reference to FIGS. 16 and 17.
  • the semiconductor device according to the second embodiment is mounted face-up on a module substrate, while the semiconductor device according to the third embodiment is mounted face-down via protruding electrodes.
  • FIG. 16 is a plan view showing the planar arrangement of each component of the semiconductor device according to the third embodiment
  • FIG. 17 is a cross-sectional view taken along the dashed-dotted line 17-17 in FIG.
  • the first-layer wiring is hatched
  • the second-layer wiring is indicated by a relatively thick contour line
  • the third-layer projecting electrode is indicated by the thickest contour line.
  • a plurality of bipolar transistors Q are arranged in a zigzag manner, similar to the modification of the second embodiment shown in FIG.
  • the emitter wiring 33E of the second layer is arranged so as to overlap the plurality of bipolar transistors Q in plan view.
  • an emitter projecting electrode 34E is arranged so as to overlap the second-layer emitter wiring 33E in plan view.
  • the emitter protruding electrode 34E is electrically connected to the emitter electrode 31E via the second-layer emitter wiring 33E and the first-layer emitter wiring 32E.
  • a second-layer collector wiring 33C is arranged on the side opposite to the side where the signal input wiring 33in is arranged when viewed from the emitter projection electrode 34E. A part of the second-layer collector wiring 33C overlaps with the first-layer collector wiring 32C. In this overlapping region, the second-layer collector wiring 33C is connected to the first-layer collector wiring 32C.
  • a plurality of collector projection electrodes 34C are arranged so as to be included in the second-layer collector wiring 33C in plan view.
  • the collector projection electrode 34C is electrically connected to the collector electrode 31C via the second layer collector wiring 33C and the first layer collector wiring 32C.
  • the excellent effects of the third embodiment will be described. Since the bipolar transistor Q according to the first embodiment or its modification is used as the bipolar transistor Q included in the semiconductor device according to the third embodiment, the excellent effect of improving the maximum oscillation frequency fmax of the semiconductor device can be obtained. . Furthermore, as described with reference to FIGS. 5A and 5B, the SOA is expanded, and as described with reference to FIG. 6, the excellent effect of suppressing current collapse is obtained.
  • FIGS. 18, 19 and 20 a semiconductor device according to a fourth embodiment will be described with reference to FIGS. 18, 19 and 20.
  • the semiconductor device according to the fourth embodiment includes the semiconductor device according to the third embodiment (FIGS. 16 and 17).
  • FIG. 18 is a block diagram of a semiconductor device 70 according to the fourth embodiment.
  • a semiconductor device 70 according to the fourth embodiment includes a first stage amplifier circuit 71 , an output stage amplifier circuit 72 , an input matching circuit 73 , an interstage matching circuit 74 , a first stage bias circuit 76 and an output stage bias circuit 77 .
  • the semiconductor device according to the fourth embodiment has, as external terminals constituted by bumps, a high frequency signal input terminal RFin, a high frequency signal output terminal RFout, a first stage bias control terminal Vbias1, an output stage bias control terminal Vbias2, power supply terminals Vcc1 and Vcc2. , a bias power supply terminal Vbatt, and a ground terminal GND. Although only one ground terminal GND is shown in the block diagram of FIG. 18, the ground terminal GND is actually composed of a plurality of bumps.
  • a high-frequency signal input from the high-frequency signal input terminal RFin is input to the first-stage amplifier circuit 71 via the input matching circuit 73 .
  • a high-frequency signal amplified by the first-stage amplifier circuit 71 is input to the output-stage amplifier circuit 72 via the inter-stage matching circuit 74 .
  • the high frequency signal amplified by the output stage amplifier circuit 72 is output from the high frequency signal output terminal RFout.
  • a bipolar transistor according to either the first embodiment or its modification is used for the output stage amplifier circuit 72 .
  • a power supply voltage is applied from the power supply terminals Vcc1 and Vcc2 to the first stage amplifier circuit 71 and the output stage amplifier circuit 72, respectively.
  • a bias power supply is supplied to the initial stage bias circuit 76 and the output stage bias circuit 77 from the bias power supply terminal Vbatt.
  • the first-stage bias circuit 76 supplies a bias to the first-stage amplifier circuit 71 based on the bias control signal input to the first-stage bias control terminal Vbias1.
  • the output stage bias circuit 77 supplies a bias to the output stage amplifier circuit 72 based on the bias control signal input to the output stage bias control terminal Vbias2.
  • FIG. 19 is a diagram showing the layout of each component within the substrate of the semiconductor device 70 according to the fourth embodiment.
  • main wirings in the first and second layers are hatched.
  • the output stage amplifier circuit 72 occupies about 40% of the upper surface of the substrate 100 .
  • one emitter projecting electrode 34E is arranged for eight bipolar transistors Q, but in the fourth embodiment, 14 bipolar transistors Q are divided into two groups. An emitter projection electrode 34E is arranged for each of the two sets.
  • three collector projection electrodes 34C are arranged for eight bipolar transistors Q, but in the fourth embodiment, one collector electrode 34C is arranged for 14 bipolar transistors Q.
  • One collector projection electrode 34C is arranged.
  • the collector projection electrode 34C corresponds to the power supply terminal Vcc2 (FIG. 18) and the high frequency signal output terminal RFout.
  • a first-stage amplifier circuit 71 Also on the upper surface of the substrate 100 are a first-stage amplifier circuit 71, an input matching circuit 73, an inter-stage matching circuit 74, a first-stage bias circuit 76, an output-stage bias circuit 77, a high-frequency signal input terminal RFin, a power supply terminal Vcc1, and a bias power supply terminal Vbatt. , an initial stage bias control terminal Vbias1, and an output stage bias control terminal Vbias2. Furthermore, a ground terminal GND connected to the emitters of the plurality of bipolar transistors included in the first stage amplifier circuit 71 and the like are arranged.
  • FIG. 20 is a schematic cross-sectional view of the semiconductor device 70 according to the fourth embodiment mounted on the module substrate 80.
  • FIG. An emitter protruding electrode 34E, a collector protruding electrode 34C, and the like are arranged on one surface of the semiconductor device 70 .
  • a plurality of lands 84 are arranged on the mounting surface of the module substrate 80 .
  • the emitter protruding electrode 34E of the semiconductor device 70 is connected to the ground land 84 of the module substrate 80 by solder 90. As shown in FIG.
  • a plurality of protruding electrodes for power supply and signal are arranged in the semiconductor device 70. These projecting electrodes are also connected to corresponding lands on the module substrate 80 by soldering.
  • a plurality of surface-mounted components 85 such as inductors and capacitors are mounted on the mounting surface of the module substrate 80 in addition to the semiconductor device 70 .
  • a ground plane 82 is arranged on the inner layer of the module substrate 80 and on the surface opposite to the mounting surface (hereinafter referred to as the back surface).
  • a plurality of vias 83 are provided extending from ground lands 84 arranged on the mounting surface to the ground plane 82 on the back surface.
  • one semiconductor chip realizes a two-stage amplifier circuit. Since the bipolar transistor according to the first embodiment or its modification is used in the output stage amplifier circuit 72, the maximum oscillation frequency fmax can be improved. Furthermore, as described with reference to FIGS. 5A and 5B, the SOA is enlarged, and as described with reference to FIG. 6, the excellent effect of suppressing current collapse is obtained.

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Abstract

基板の上に積層されたコレクタ層、ベース層、及びエミッタ層を含むメサ構造が形成されている。メサ構造の上に、エミッタ層に電気的に接続されたエミッタ電極が配置されている。さらに、メサ構造の上に、ベース層に電気的に接続されたベース電極が配置されている。平面視においてメサ構造を取り囲むようにコレクタ電極が配置され、コレクタ電極はコレクタ層に電気的に接続されている。エミッタ電極は、第１部分と第２部分とを含む。平面視において、ベース電極はエミッタ電極の第１部分を取り囲み、エミッタ電極の第２部分はベース電極を取り囲んでいる。

Description

バイポーラトランジスタ及び半導体装置
　本発明は、バイポーラトランジスタ及び半導体装置に関する。
　高周波増幅素子として、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられる。ＨＢＴの高周波特性を表す指標として、最大発振周波数ｆｍａｘがある。最大発振周波数ｆｍａｘは、電力の増幅率を示す指標である。最大発振周波数ｆｍａｘを高くするために、ベース抵抗及びベースコレクタ間接合容量を低減させることが望ましい。
　下記の特許文献１に、２つのリング状のベース端子、リング状のエミッタ端子、及びリング状のコレクタ端子を拡散領域で形成したバイポーラトランジスタが開示されている。内側のベース端子と外側のベース端子との間にエミッタ端子が配置されている。外側のベース端子をコレクタ端子が取り囲んでいる。
特表２０１０－５０３９９９号公報
　特許文献１に開示されたバイポーラトランジスタでは、平面視において２つのベース端子及びエミッタ端子を包含するように、ベースコレクタ接合が形成される。ベースコレクタ間の接合界面の面積が、エミッタ端子の面積に２つのベース端子分の面積が加わった面積よりも大きくなる。ベースコレクタ間接合容量を低減させることが困難であるため、最大発振周波数ｆｍａｘを向上させることも困難である。
　本発明の目的は、最大発振周波数ｆｍａｘを向上させることが可能なバイポーラトランジスタを提供することである。本発明の他の目的は、このバイポーラトランジスタを含む半導体装置を提供することである。
　本発明の一観点によると、
　基板と、
　前記基板の上に積層されたコレクタ層、ベース層、及びエミッタ層を含むメサ構造と、
　前記メサ構造の上に配置され、前記エミッタ層に電気的に接続されたエミッタ電極と、
　前記メサ構造の上に配置され、前記ベース層に電気的に接続されたベース電極と
　平面視において前記メサ構造を取り囲むように配置され、前記コレクタ層に電気的に接続されたコレクタ電極と
を備え、
　前記エミッタ電極は、第１部分と第２部分とを含み、
　平面視において、前記ベース電極は前記エミッタ電極の前記第１部分を取り囲み、前記エミッタ電極の前記第２部分は前記ベース電極を取り囲んでいるバイポーラトランジスタが提供される。
　本発明の他の観点によると、
　上述のバイポーラトランジスタを複数個含み、
　前記複数のバイポーラトランジスタは、共通の前記基板の上に形成されて、平面視において千鳥状に配列されており、相互に並列に接続されている半導体装置が提供される。
　ベース電極及びエミッタ電極を上述の構成にすることにより、寄生ベース抵抗及びベースコレクタ間接合容量を低減させることができる。その結果、最大発振周波数ｆｍａｘを向上させることが可能になる。
図１は、第１実施例によるバイポーラトランジスタの平面図である。 図２Ａ及び図２Ｂは、それぞれ図１の一点鎖線２Ａ－２Ａ及び一点鎖線２Ｂ－２Ｂにおける断面図である。 図３Ａは、ＨＢＴのエミッタコレクタ間に直流電流を短時間流した時のＨＢＴの到達温度の測定結果を示すグラフであり、図３Ｂは、比較例によるバイポーラトランジスタの平面図である。 図４Ａ及び図４Ｂは、それぞれＳＯＡ境界を測定した試料の電極配置を示す平面図である。 図５Ａ及び図５Ｂは、図４Ａ及び図４ＢのバイポーラトランジスタのＳＯＡ境界が急激に立ち下がるコレクタ電圧の相対値を示すグラフである。 図６は、バイポーラトランジスタのＩ－Ｖ特性の測定結果を示すグラフである。 図７は、図４Ａ及び図４Ｂに示したバイポーラトランジスタのベース抵抗の測定結果を示すグラフである。 図８は、バイポーラトランジスタの最大安定電力利得（ＭＳＧ）及び最大有能電力利得（ＭＡＧ）の測定結果示すグラフである。 図９Ａ及び図９Ｂは、第１実施例の変形例によるバイポーラトランジスタのベース電極及びエミッタ電極の形状及び配置を示す平面図である。 図１０は、第１実施例の他の変形例によるバイポーラトランジスタの平面図である。 図１１Ａは、第１実施例のさらに他の変形例によるバイポーラトランジスタの平面図であり、図１１Ｂは、図１１Ａの一点鎖線１１Ｂ－１１Ｂにおける断面図である。 図１２は、第２実施例による半導体装置の等価回路図である。 図１３は、第２実施例による半導体装置の各構成要素の平面的な配置を示す平面図である。 図１４は、図１３の一点鎖線１４－１４における断面図である。 図１５は、第２実施例の変形例による半導体装置の各構成要素の平面的な配置を示す平面図である。 図１６は、第３実施例による半導体装置の各構成要素の平面的な配置を示す平面図である。 図１７は、図１６の一点鎖線１７－１７における断面図である。 図１８は、第４実施例による半導体装置のブロック図である。 図１９は、第４実施例による半導体装置の基板内における各構成要素の配置を示す図である。 図２０は、第４実施例による半導体装置をモジュール基板に実装した状態の概略断面図である。
　［第１実施例］
　図１から図８までの図面を参照して、第１実施例によるバイポーラトランジスタについて説明する。
　図１は、第１実施例によるバイポーラトランジスタの平面図である。基板上に形成されたｎ型半導体からなるサブコレクタ層１０５の内側に、メサ構造３０が配置されている。メサ構造３０は、基板側から順番に積層されたコレクタ層３０Ｃ、ベース層３０Ｂ、及びエミッタ層３０Ｅを含む。コレクタ層３０Ｃ及びベース層３０Ｂの平面視における形状はほぼ一致しており、正八角形の部分と、正八角形の１つの辺から突出した突出部分とで構成される。エミッタ層３０Ｅは、平面視においてコレクタ層３０Ｃ及びベース層３０Ｂの内側に配置されている。
　平面視において、メサ構造３０の内側にエミッタ電極３１Ｅ、ベース電極３１Ｂ、及びベース電極引出部３１ＢＬが配置されている。サブコレクタ層１０５の内側であって、メサ構造３０の外側に、コレクタ電極３１Ｃが配置されている。図１において、ベース電極３１Ｂ、ベース電極引出部３１ＢＬ、コレクタ電極３１Ｃ、及びエミッタ電極３１Ｅにハッチングを付している。エミッタ電極３１Ｅは、エミッタ層３０Ｅに電気的に接続され、ベース電極３１Ｂは、ベース層３０Ｂに電気的に接続されている。コレクタ電極３１Ｃは、サブコレクタ層１０５を介してコレクタ層３０Ｃに電気的に接続されている。
　エミッタ電極３１Ｅは、第１部分３１Ｅ１と第２部分３１Ｅ２とを含む。エミッタ層３０Ｅは、平面視において第１部分３１Ｅ１及び第２部分３１Ｅ２とほぼ重なるように配置されている。第１部分３１Ｅ１は、平面視においてメサ構造３０の正八角形部分の中心部に配置されており、第１部分３１Ｅ１の外周線の内側の全域がエミッタ電極３１Ｅの第１部分３１Ｅ１とされている。言い換えると、第１部分３１Ｅ１は、平面視において中空の形状ではなく、中実（ソリッド）な形状を有する。一例として、第１部分３１Ｅ１は、メサ構造３０の正八角形の部分を、中心の位置を固定した状態で縮小した形状を有する。
　ベース電極３１Ｂは、平面視においてエミッタ電極３１Ｅの第１部分３１Ｅ１を取り囲んでいる。より具体的には、ベース電極３１Ｂは、第１部分３１Ｅ１と共通の中心を持ち、第１部分３１Ｅ１よりやや大きな正八角形の外周線に沿って配置されている。ベース電極３１Ｂに、一つの切れ目が設けられている。この切れ目は、メサ構造３０の突出部分から最も遠い位置の辺の中点に相当する箇所に設けられている。
　エミッタ電極３１Ｅの第２部分３１Ｅ２は、平面視においてベース電極３１Ｂを取り囲んでいる。より具体的には、第１部分３１Ｅ１と共通の中心を持ち、ベース電極３１Ｂを包含する正八角形の外周線に沿って配置されている。第２部分３１Ｅ２に、一つの切れ目が設けられている。この切れ目は、メサ構造３０の突出部分に最も近い位置の辺の中点に相当する箇所に設けられている。
　ベース電極引出部３１ＢＬが、ベース電極３１Ｂからエミッタ電極３１Ｅの第２部分３１Ｅ２の切れ目を通過して、第２部分３１Ｅ２の外側まで延びている。ベース電極引出部３１ＢＬの先端が拡幅されており、平面視においてメサ構造３０の突出部内に配置されている。
　コレクタ電極３１Ｃは、平面視においてエミッタ電極３１Ｅの第２部分３１Ｅ２を取り囲んでいる。より具体的には、コレクタ電極３１Ｃの内周側の縁は、メサ構造３０の正八角形部分を包含する正八角形の外周線に沿う形状を有する。コレクタ電極３１Ｃに、一つの切れ目が設けられている。この切れ目の中に、ベース電極引出部３１ＢＬの先端が配置されている。
　エミッタ電極３１Ｅ、ベース電極３１Ｂ、及びコレクタ電極３１Ｃの上に、層間絶縁膜を介してエミッタ配線３２Ｅ、ベース配線３２Ｂ、及びコレクタ配線３２Ｃが配置されている。図１において、エミッタ配線３２Ｅ、ベース配線３２Ｂ、及びコレクタ配線３２Ｃを、他の構成要素に比べて相対的に太い輪郭線で表している。
　エミッタ配線３２Ｅの縁は、平面視において、エミッタ電極３１Ｅの第２部分３１Ｅ２の外周側の縁とほぼ整合する。エミッタ配線３２Ｅの平面視における形状は、エミッタ電極３１Ｅの第１部分３１Ｅ１と共通の中心を持つ正八角形であり、正八角形の外周線の内側の全域がエミッタ配線３２Ｅとされている。エミッタ配線３２Ｅは、その下の層間絶縁膜に設けられた開口を通って、エミッタ電極３１Ｅの第１部分３１Ｅ１及び第２部分３１Ｅ２に接続されている。図１において、エミッタ配線３２Ｅを、エミッタ電極３１Ｅの第１部分３１Ｅ１及び第２部分３１Ｅ２に接続するための開口を破線で示している。
　ベース配線３２Ｂは、ベース電極引出部３１ＢＬの先端に重なる箇所から、サブコレクタ層１０５の外側まで引き出されている。ベース配線３２Ｂは、ベース電極引出部３１ＢＬの先端に接続されている。図１において、ベース配線３２Ｂをベース電極引出部３１ＢＬの先端に接続するための開口を破線で表している。
　コレクタ配線３２Ｃは、コレクタ電極３１Ｃと重なるように配置されており、コレクタ電極３１Ｃに接続されている。図１において、コレクタ配線３２Ｃをコレクタ電極３１Ｃに接続するための開口を破線で表している。
　図２Ａ及び図２Ｂは、それぞれ図１の一点鎖線２Ａ－２Ａ及び一点鎖線２Ｂ－２Ｂにおける断面図である。基板１００の一部の領域の上にサブコレクタ層１０５が配置されている。図２Ａ及び図２Ｂでは、サブコレクタ層１０５が配置された領域を表している。サブコレクタ層１０５の一部の領域の上にメサ構造３０が形成されている。メサ構造３０は、コレクタ層３０Ｃ及びベース層３０Ｂを含む１段目の部分と、エミッタ層３０Ｅを含む２段目の部分とで構成される。
　コレクタ層３０Ｃの縁とベース層３０Ｂの縁とは、ほぼ一致している。エミッタ層３０Ｅは、エミッタ電極３１Ｅの第１部分３１Ｅ１及び第２部分３１Ｅ２（図１）のそれぞれの直下に配置されている。エミッタ電極３１Ｅはエミッタ層３０Ｅに電気的に接続される。ベース層３０Ｂの上にベース電極３１Ｂが形成されている。ベース電極３１Ｂはベース層３０Ｂに電気的に接続される。なお、ベース層３０Ｂの上にエミッタレッジ層を配置したレッジ構造を採用してもよい。この場合、ベース電極３１Ｂはエミッタレッジ層を貫通する合金化領域を介してベース層３０Ｂに電気的に接続される。
　ベース電極３１Ｂにベース電極引出部３１ＢＬが連続している。ベース電極引出部３１ＢＬも、ベース層３０Ｂに電気的に接続される。
　サブコレクタ層１０５の上面のうち、メサ構造３０が配置されていない領域に、コレクタ電極３１Ｃが配置されている。コレクタ電極３１Ｃは、サブコレクタ層１０５を介してコレクタ層３０Ｃに電気的に接続される。
　エミッタ電極３１Ｅ、ベース電極３１Ｂ、ベース電極引出部３１ＢＬ、及びコレクタ電極３１Ｃを覆うように、基板１００の上に層間絶縁膜５０が配置されている。層間絶縁膜５０の上に、１層目のエミッタ配線３２Ｅ、ベース配線３２Ｂ、及びコレクタ配線３２Ｃが配置されている。エミッタ配線３２Ｅは、層間絶縁膜５０に設けられた開口を通ってエミッタ電極３１Ｅに接続されている。ベース配線３２Ｂは、層間絶縁膜５０に設けられた開口を通ってベース電極引出部３１ＢＬに接続されている。コレクタ配線３２Ｃは、層間絶縁膜５０に設けられた開口を通ってコレクタ電極３１Ｃに接続されている。
　以下、各半導体層の材料の一例について説明する。基板１００として、半絶縁性のＧａＡｓ基板が用いられる。サブコレクタ層１０５及びコレクタ層３０Ｃは、ｎ型ＧａＡｓで形成される。ベース層３０Ｂは、ｐ型ＧａＡｓで形成される。エミッタ層３０Ｅは、ｎ型ＩｎＧａＰで形成される。コレクタ層３０Ｃ、ベース層３０Ｂ、及びエミッタ層３０Ｅによって、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が構成される。なお、コレクタ層３０Ｃ、ベース層３０Ｂ、及びエミッタ層３０Ｅを、その他の化合物半導体で形成してもよい。
　次に、第１実施例の優れた効果について説明する。
　ＨＢＴにおいては、ベース電極３１Ｂからベース層３０Ｂを経由してエミッタ層３０Ｅにベース電流が流れる。寄生ベース抵抗を低減させるために、ベース電流が流れる領域の電流方向に直交する断面の面積を大きくすればよい。すなわち、図１に示した平面図において、ベース電極３１Ｂとエミッタ電極３１Ｅとが対向する部分の長さ（ベースエミッタ対向長）を長くすればよい。なお、ベースエミッタ対向長を長くした結果ベースコレクタ接合界面の面積が大きくなると、ベースコレクタ接合容量が大きくなってしまため、ベースコレクタ接合界面の面積を大きくすることなく、ベースエミッタ対向長を長くすることが望ましい。
　第１実施例では、切れ目を有する環状のベース電極３１Ｂの内側及び外側に、それぞれエミッタ電極３１Ｅの第１部分３１Ｅ１及び第２部分３１Ｅ２が配置されている。言い換えると、ベース電極３１Ｂの縁が、そのほぼ全長に亘ってエミッタ電極３１Ｅに対向している。このため、ベース電極３１Ｂとエミッタ電極３１Ｅとが対向する部分が長くなり、寄生ベース抵抗が低減されるという優れた効果が得られる。
　平面視において、ベース電極３１Ｂとエミッタ電極３１Ｅとの相互に対向する縁の間をベース電流が流れる。第１実施例では、ベース電極３１Ｂの縁のほぼ全域が、ベース電流の起点として有効に利用されている。すなわち、ベース電流の起点とならない部分がほとんどない。言い換えると、ベース電極３１Ｂには、実質的にベース電極として動作しない余分な部分がほとんど無いといえる。
　一比較例として、中央に第１ベース電極が配置されて、それをエミッタ電極が取り囲み、エミッタ電極を第２ベース電極が取り囲み、最外周にコレクタ電極が配置された構成について考察する。この比較例では、第２ベース電極の外周線がコレクタ電極に対向しており、エミッタ電極には対向していない。すなわち、第２ベース電極の外周線上の箇所は、ベース電流の起点とならない。このため、第２ベース電極の外周側の領域は、実質的にベース電極として動作しない余分な部分であるともいえる。
　平面視において、ベースコレクタ接合界面は、メサ構造３０にほぼ一致する。すなわち、平面視においてベースコレクタ接合界面がベース電極３１Ｂを包含している。第１実施例では、ベース電極３１Ｂに余分な部分がほとんど無いため、ベースコレクタ接合界面の面積を小さくすることが可能である。このため、ベースコレクタ間接合容量が低減されるという優れた効果が得られる。
　寄生ベース抵抗、及びベースコレクタ間接合容量が低減されるため、ＨＢＴの最大発振周波数ｆｍａｘが向上するという優れた効果が得られる。最大発振周波数ｆｍａｘを向上させる十分な効果を得るために、ベース電極３１Ｂの切れ目、及びエミッタ電極３１Ｅの第２部分３１Ｅ２の切れ目の周方向の寸法を、なるべく小さくすることが好ましい。
　ベース電極３１Ｂに切れ目を設けているのは、完全に閉じた環状パターンを形成することができない製造プロセスを適用可能にするためである。したがって、ベース電極３１Ｂの切れ目は、採用する製造プロセスで許容される最小寸法に設定することが好ましい。エミッタ電極３１Ｅの第２部分３１Ｅ２に切れ目を設けているのは、第２部分３１Ｅ２の内側から外側にベース電極引出部３１ＢＬを引き出すためである。したがって、エミッタ電極３１Ｅの第２部分３１Ｅ２の切れ目の寸法は、ベース電極引出部３１ＢＬの幅に、位置合わせマージンを加えた程度にすることが好ましい。
　より一般的には、ベース電極３１Ｂの切れ目、及びエミッタ電極３１Ｅの第２部分３１Ｅ２の切れ目は、エミッタ電極３１Ｅの第１部分３１Ｅ１の幾何中心から中心角９０°の扇形を広げたとき、この扇形によって切り取られる範囲より小さくすることが好ましい。
　次に、図３Ａ及び図３Ｂを参照して、第１実施例によるバイポーラトランジスタの破壊耐圧が向上する効果について説明する。
　ＨＢＴにおいて、低温度条件でインパクトイオン化現象が顕著になることにより破壊耐圧が低下することが知られている。言い換えると、ＨＢＴの温度が上昇すると、破壊が生じにくくなる。ＨＢＴに破壊境界の近傍の大電流が流れたときの温度上昇は、インパクトイオン化現象を抑制す方向に作用する。このため、大電流が流れてＨＢＴの温度が直ちに上昇すると、この大電流による破壊が生じにくくなる。以下、第１実施例に類似のバイポーラトランジスタ及び比較例によるバイポーラトランジスタの温度変化のシミュレーション結果について説明する。
　第１実施例に類似のバイポーラトランジスタとして、エミッタ電極３１Ｅ（図１）の第１部分３１Ｅ１が正方形であり、第２部分３１Ｅ２が設けられていないものを用いた。
　図３Ｂは、比較例によるバイポーラトランジスタの平面図である。細長いベース電極３１Ｂの両側にそれぞれエミッタ電極３１Ｅが配置されている。エミッタ電極３１Ｅのそれぞれの平面視における形状は、縦横比が３：４０の細長い長方形である。エミッタ配線３２Ｅが、一方のエミッタ電極３１Ｅからベース電極３１Ｂと交差して他方のエミッタ電極３１Ｅまで至る。
　２本のエミッタ電極３１Ｅより外側に、それぞれコレクタ電極３１Ｃが配置されている。コレクタ電極３１Ｃのそれぞれと重なるように、コレクタ配線３２Ｃが配置されている。ベース電極３１Ｂの一端にベース配線３２Ｂが接続されている。サブコレクタ層１０５、コレクタ層３０Ｃ、ベース層３０Ｂ、エミッタ層３０Ｅの、平面視における包含関係は、第１実施例によるバイポーラトランジスタのこれらの包含関係と同一である。
　第１実施例に類似のバイポーラトランジスタにおいては、エミッタ配線３２Ｅの縦横比がほぼ１：１であるのに対し、比較例によるバイポーラトランジスタにおいては、エミッタ配線３２Ｅが細長い形状を有する。なお、第１実施例に類似のバイポーラトランジスタ、及び比較例によるバイポーラトランジスタのエミッタ層３０Ｅの面積を同一にしている。
　図３Ａは、ＨＢＴのエミッタコレクタ間に直流電流を短時間流した時のＨＢＴの到達温度のシミュレーション結果を示すグラフである。横軸は電流供給開始からの経過時間を単位［秒］で表し、縦軸はＨＢＴの温度を相対値で表す。グラフ中の曲線ａは、第１実施例（図１Ａ）に類似のバイポーラトランジスタの温度変化を示し、曲線ｂは、比較例（図３Ｂ）によるバイポーラトランジスタの温度変化を示す。
　第１実施例に類似のバイポーラトランジスタの方が、比較例によるバイポーラトランジスタより、短時間で高温になっている。これは、第１実施例に類似のバイポーラトランジスタの平面視における形状の縦横比が１：１に近いため、基板面内方向への熱の拡散が生じにくいためである。第１実施例によるバイポーラトランジスタにおいても、平面視における形状の縦横比が１：１に近いという点で、第１実施例に類似のバイポーラトランジスタと共通である。このため、第１実施例によるバイポーラトランジスタにおいても、細長い形状を持つバイポーラトランジスタと比べて、短時間で高温になる。
　第１実施例によるバイポーラトランジスタにおいては、大電流が流れたときに極短時間で高温になることにより、破壊が生じにくいという優れた効果が得られる。
　次に、図４Ａから図５Ｂまでの図面を参照して、第１実施例及び比較例による種々のバイポーラトランジスタについて安全動作領域（ＳＯＡ）を測定した結果について説明する。
　図４Ａ及び図４Ｂは、それぞれＳＯＡ境界を測定した試料の電極配置を示す平面図である。図４Ａは、第１実施例によるバイポーラトランジスタの電極配置を示す。すなわち、エミッタ電極３１Ｅが第１部分３１Ｅ１と第２部分３１Ｅ２とを含み、両者の間にベース電極３１Ｂが配置されている。コレクタ電極３１Ｃがエミッタ電極３１Ｅの第２部分３１Ｅ２を取り囲んでいる。
　図４Ｂは、比較例によるバイポーラトランジスタの電極配置を示す。図４Ｂに示した比較例によるバイポーラトランジスタの電極配置は、図３Ｂに示した比較例によるバイポーラトランジスタの電極配置と同様である。すなわち、一方向に長いベース電極３１Ｂの両側にそれぞれエミッタ電極３１Ｅが配置されており、その外側にそれぞれコレクタ電極３１Ｃが配置されている。
　図４Ａ及び図４Ｂのバイポーラトランジスタのエミッタ電極３１Ｅの合計の面積がほぼ等しい。
　図５Ａ及び図５Ｂは、図４Ａ及び図４ＢのバイポーラトランジスタのＳＯＡ境界が急激に立ち下がるコレクタ電圧の相対値を示すグラフである。図５Ａ及び図５Ｂは、それぞれバイポーラトランジスタの温度Ｔが－３０℃及び２５℃の状態で測定した結果を示す。
　図５Ａ及び図５Ｂに示すように、低温（Ｔ＝－３０℃）及び室温（Ｔ＝２５℃）の条件のいずれにおいても、第１実施例によるバイポーラトランジスタのＳＯＡ境界が急激に立ち下がるコレクタ電圧が、図４Ｂの比較例によるバイポーラトランジスタと比べて、約１．４６倍になっている。このように、第１実施例によるバイポーラトランジスタにおいて、ＳＯＡを拡大する優れた効果が得られることがわかる。
　次に、図６を参照して、電流コラプス現象について説明する。
　図６は、バイポーラトランジスタのＩ－Ｖ特性の測定結果を示すグラフである。横軸はコレクタ電圧を相対値で表し、縦軸はコレクタ電流密度を相対値で表す。グラフ中の実線及び破線は、それぞれ図４Ａ及び図４Ｂに示した複数のバイポーラトランジスタを一列に配置して相互に並列に接続した回路のＩ－Ｖ特性を示す。
　図４Ｂに示した細長い形状のバイポーラトランジスタにおいては、コレクタ電圧を高めていくと、電流コラプス現象によりコレクタ電流が低下しているのに対し、図４Ａに示した第１実施例によるバイポーラトランジスタにおいては、電流コラプス現象が発生していないことがわかる。このように、第１実施例においては、電流コラプス現象が発生しにくいという優れた効果が得られる。
　次に、図７を参照して、ベース抵抗について説明する。
　図７は、図４Ａ及び図４Ｂに示したバイポーラトランジスタのベース抵抗の測定結果を示すグラフである。ベース抵抗は、周波数１０ＧＨｚで測定した。第１実施例によるバイポーラトランジスタ（図４Ａ）のベース抵抗が、比較例によるバイポーラトランジスタ（図４Ｂ）のベース抵抗と比べて約２２％低下している。このように、第１実施例において、ベース抵抗を低減させる優れた効果が得られる。
　次に、図８を参照して最大発振周波数ｆｍａｘについて説明する。
　図８は、バイポーラトランジスタの最大安定電力利得（ＭＳＧ）及び最大有能電力利得（ＭＡＧ）の測定結果示すグラフである。横軸は周波数を相対目盛で表し、縦軸はＭＳＧ及びＭＡＧを単位［ｄＢ］で表す。ＭＡＧが０ｄＢになる周波数が、最大発振周波数ｆｍａｘに相当する。第１実施例によるバイポーラトランジスタ（図４Ａ）のＭＡＧが比較例によるバイポーラトランジスタ（図４Ｂ）のＭＡＧより大きいことがわかる。図８に示した測定結果から、第１実施例において、最大発振周波数ｆｍａｘを向上させる優れた効果が得られていることがわかる。
　次に、図９Ａ及び図９Ｂを参照して、第１実施例の変形例によるバイポーラトランジスタについて説明する。図９Ａ及び図９Ｂは、第１実施例の変形例によるバイポーラトランジスタのベース電極３１Ｂ及びエミッタ電極３１Ｅの形状及び配置を示す平面図である。
　第１実施例（図１）では、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状が正八角形である。これに対して図９Ａに示した変形例では、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状が円形である。ベース電極３１Ｂは、エミッタ電極３１Ｅの第１部分３１Ｅ１と共通の中心を持ち、第１部分３１Ｅ１を包含する円周に沿って配置されている。エミッタ電極３１Ｅの第２部分３１Ｅ２は、第１部分３１Ｅ１と共通の中心を持ち、ベース電極３１Ｂを包含する円周に沿って配置されている。エミッタ配線３２Ｅの平面視における形状は、エミッタ電極３１Ｅの第１部分３１Ｅ１と共通の中心を持つ円形である。
　図９Ｂに示した変形例では、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状が正六角形である。これに対応して、ベース電極３１Ｂ及びエミッタ電極３１Ｅの第２部分３１Ｅ２は、正六角形の外周線に沿った形状を有する。
　第１実施例（図１）、及び第１実施例の変形例（図９Ａ、図９Ｂ）のいずれにおいても、エミッタ配線３２Ｅの平面視における形状は、相互に直交する２本の線対称軸を持つ。第１実施例（図１）及び図９Ａの変形例においては、エミッタ配線３２Ｅの、一方の線対称軸の方向の寸法と他方の線対称軸の方向の寸法とが等しい。すなわち、エミッタ配線３２Ｅの平面視における形状の縦横比が１：１である。
　図９Ｂの変形例においては、エミッタ配線３２Ｅの、一方の線対称軸の方向の寸法と他方の線対称軸の方向の寸法とが異なる。大きい方の寸法をＬｍａｘと標記し、小さい方の寸法をＬｍｉｎと標記する。Ｌｍａｘ／Ｌｍｉｎは、約１．１５である。
　図３Ｂに示した比較例のように、エミッタ配線３２Ｅの平面視における形状の縦横比が１：１から大きくずれると、面内方向への熱拡散が大きくなり、バイポーラトランジスタに電流が流れ始めたときからの温度上昇が緩やかになってしまう。電流が流れ始めてからの温度上昇が急峻であると、破壊耐圧特性が改善される。したがって、破壊耐圧特性を改善するために、エミッタ配線３２Ｅの平面視における形状の縦横比を１：１に近づけることが好ましい。例えば、Ｌｍａｘ／Ｌｍｉｎを１．２以下にすることが好ましい。一例として、エミッタ配線３２Ｅの平面視における形状を長方形した場合、長辺の長さを短辺の長さの１．２倍以下にすることが好ましい。
　第１実施例（図１）では、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状を正八角形にし、図９Ｂに示した変形例では、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状を正六角形にしている。その他の変形例として、エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅを、４個以上の頂点を持つ正多角形にしてもよい。その他に、長辺の長さが短辺の長さの１．２倍以下の長方形にしてもよい。
　これらの電極や配線の平面視における形状は、メサ構造３０（図１、図２Ａ、図２Ｂ）の平面視における形状を反映したものにするとよい。メサ構造３０をエッチングにより形成する際に、エッチングが基板１００（図２Ａ、図２Ｂ）の結晶面方位の影響を受ける場合がある。メサ構造３０の平面視における形状は、基板１００の結晶面方位を考慮して決定するとよい。エミッタ電極３１Ｅの第１部分３１Ｅ１及びエミッタ配線３２Ｅの平面視における形状は、基板１００の結晶面方位を考慮して決定されたメサ構造３０の形状に応じて決定するとよい。
　次に、エミッタ電極３１Ｅ及びベース電極３１Ｂの平面視における形状を正多角形状にすることの優れた効果について説明する。
　エミッタ電極３１Ｅとベース電極３１Ｂ（図１Ａ等）とは、異なるフォトリソグラフィ工程で形成される。このため、両者の間に、許容範囲内の位置合わせ誤差が生じる場合がある。エミッタ電極３１Ｅの一部分がベース電極３１Ｂに近づくと、両者が近づいた箇所に電界が集中し、ベース電流に空間的なばらつきが発生する。
　エミッタ電極３１Ｅ及びベース電極３１Ｂの平面視における形状が正多角形状である場合に位置にずれが生じると、エミッタ電極３１Ｅのいずれかの直線状の縁がベース電極３１Ｂのいずれかの直線状の縁に近づく。直線状の縁同士が近づくため、電界が一点に集中することなく、電界の集中が緩和される。このため、位置ずれに起因する破壊耐圧の低下を抑制することができる。
　次に、図１０を参照して、第１実施例の他の変形例によるバイポーラトランジスタについて説明する。図１０は、本変形例によるバイポーラトランジスタの平面図である。図１０においても図１と同様に、ベース電極３１Ｂ、ベース電極引出部３１ＢＬ、コレクタ電極３１Ｃ、及びエミッタ電極３１Ｅにハッチングを付し、ベース配線３２Ｂ、エミッタ配線３２Ｅ、及びコレクタ配線３２Ｃを、相対的に太い輪郭線で表している。
　第１実施例（図１）では、ベース電極３１Ｂに切れ目が設けられているが、本変形例では、ベース電極３１Ｂに切れ目が設けられておらず、ベース電極３１Ｂが、平面視において閉じた環状の形状を有する。第１実施例においてベース電極３１Ｂに切れ目を設けたのは、種々の製造プロセスに対応可能とするためである。閉じた環状のベース電極３１Ｂを形成することが可能な製造プロセスを採用する場合は、ベース電極３１Ｂに切れ目を設けなくてもよい。図９Ａ及び図９Ｂに示した第１実施例の変形例においても同様に、ベース電極３１Ｂを切れ目のない閉じた環状の形状にしてもよい。
　次に、図１１Ａ及び図１１Ｂを参照して、第１実施例のさらに他の変形例によるバイポーラトランジスタについて説明する。図１１Ａは、本変形例によるバイポーラトランジスタの平面図であり、図１１Ｂは、図１１Ａの一点鎖線１１Ｂ－１１Ｂにおける断面図である。
　図１１Ａにおいて、コレクタ電極３１Ｃ及びエミッタ電極３１Ｅに、相対的に濃い右上がりのハッチングを付し、ベース電極３１Ｂ及びベース電極引出部３１ＢＬに、相対的に淡い右下がりのハッチングを付している。また、図１と同様に、ベース配線３２Ｂ、エミッタ配線３２Ｅ、及びコレクタ配線３２Ｃを、相対的に太い輪郭線で表している。
　本変形例では、ベース電極３１Ｂ、及びエミッタ電極３１Ｅの第２部分３１Ｅ２の両方に、切れ目が設けられていない。ベース電極引出部３１ＢＬは、エミッタ電極３１Ｅの第２部分３１Ｅ２と交差する。両者の交差箇所に層間絶縁膜５１（図１１Ｂ）が配置されており、両者の間の絶縁が確保されている。また、エミッタ配線３２Ｅをエミッタ電極３１Ｅに接続するための開口には、ベース電極引出部３１ＢＬと第２部分３１Ｅ２とが交差する箇所に切れ目が設けられている。本変形例のように、エミッタ電極３１Ｅの第２部分３１Ｅ２に切れ目を設けない構成にしてもよい。
　次に、第１実施例のさらに他の変形例について説明する。第１実施例（図１）では、エミッタ電極３１Ｅの第１部分３１Ｅ１、及びエミッタ配線３２Ｅの平面視における形状を正八角形にしているが、角を丸めた角丸正八角形にしてもよい。同様に、図９Ｂに示した変形例において、エミッタ電極３１Ｅの第１部分３１Ｅ１、及びエミッタ配線３２Ｅの平面視における形状を、角丸正六角形にしてもよい。より一般的には、エミッタ電極３１Ｅの第１部分３１Ｅ１、及びエミッタ配線３２Ｅの平面視における形状を、頂点の個数が４個以上の角丸正多角形にしてもよい。
　［第２実施例］
　次に、図１２、図１３、及び図１４を参照して、第２実施例による半導体装置について説明する。第２実施例による半導体装置は、第１実施例またはその変形例によるバイポーラトランジスタを複数個含んでいる。
　図１２は、第２実施例による半導体装置の等価回路図である。第２実施例による半導体装置は、相互に並列に接続された複数のセル４０を含む。複数のセル４０の各々は、バイポーラトランジスタＱ、ベースバラスト抵抗Ｒｂ、及び入力キャパシタＣｉｎを含む。複数のバイポーラトランジスタＱのベースが、それぞれ入力キャパシタＣｉｎを介して共通の信号入力配線３３ｉｎに接続されている。高周波信号が、信号入力配線３３ｉｎ及び入力キャパシタＣｉｎを介してバイポーラトランジスタＱのベースに入力される。
　さらに、複数のバイポーラトランジスタＱのベースは、それぞれベースバラスト抵抗Ｒｂを介して共通のベースバイアス配線３２ＢＢに接続されている。ベースバイアス回路４１から、ベースバイアス配線３２ＢＢ及びベースバラスト抵抗Ｒｂを介してバイポーラトランジスタＱにベースバイアスが供給される。
　複数のバイポーラトランジスタＱのエミッタが、共通のエミッタ配線３３Ｅを介してグランドに接続されている。複数のバイポーラトランジスタＱのコレクタが、共通のコレクタ配線３２Ｃに接続されている。複数のバイポーラトランジスタＱのコレクタから、コレクタ配線３２Ｃを介して出力信号が出力される。
　図１３は、第２実施例による半導体装置の各構成要素の平面的な配置を示す平面図であり、図１４は、図１３の一点鎖線１４－１４における断面図である。図１３において、１層目の配線にハッチングを付し、２層目の配線を相対的に太い輪郭線で表している。図１４において、層間絶縁膜の記載を省略している。
　複数のバイポーラトランジスタＱ、例えば８個のバイポーラトランジスタＱが、共通の基板上に一列に並んで配置されている。複数のバイポーラトランジスタＱが並ぶ列の片側に、信号入力配線３３ｉｎが配置されている。複数のバイポーラトランジスタＱのそれぞれから、信号入力配線３３ｉｎが配置されている側に向かってベース配線３２Ｂが引き出されている。ベース配線３２Ｂは、信号入力配線３３ｉｎを横切っている。ベース配線３２Ｂのそれぞれと信号入力配線３３ｉｎとの交差箇所に入力キャパシタＣｉｎが形成される。
　ベース配線３２Ｂのそれぞれの先端に重なるように、ベースバラスト抵抗Ｒｂが配置されている。ベースバラスト抵抗Ｒｂのそれぞれは、共通のベースバイアス配線３２ＢＢに接続されている。
　複数のバイポーラトランジスタＱと重なるように、２層目のエミッタ配線３３Ｅが配置されている。２層目のエミッタ配線３３Ｅは、複数のバイポーラトランジスタＱごとに配置された１層目のエミッタ配線３２Ｅに接続されている。複数のバイポーラトランジスタＱの列から見て信号入力配線３３ｉｎが配置された側とは反対側に、１層目のグランド配線３２Ｇが配置されている。２層目のエミッタ配線３３Ｅは、一部の領域においてグランド配線３２Ｇと重なっており、重なり領域においてグランド配線３２Ｇに接続されている。
　第１実施例（図１）では、１つのバイポーラトランジスタと、それに接続された１つのコレクタ配線３２Ｃとを示しているが、本実施例では、複数のバイポーラトランジスタＱのそれぞれに接続されたコレクタ配線３２Ｃが、相互に連続している。コレクタ配線３２Ｃの一部分が、相互に隣り合う２つのバイポーラトランジスタＱのそれぞれに接続された２つのエミッタ配線３２Ｅの間を通過する。２つのエミッタ配線３２Ｅの間を通過する部分のコレクタ配線３２Ｃの幅をＷ１と標記する。
　１層目のグランド配線３２Ｇと重なるように、２層目のコレクタ配線３３Ｃが配置されている。２層目のコレクタ配線３３Ｃは、一部の領域において１層目のコレクタ配線３２Ｃと重なっており、重なり領域において１層目のコレクタ配線３２Ｃに接続されている。さらに、２層目のコレクタ配線３３Ｃは、ボンディングパッド３５に接続されている。
　基板１００の、グランド配線３２Ｇと重なる領域に複数のバイアホール１００Ｖが形成されている。基板１００の裏面に裏面電極１０１（図１４）が形成されている。裏面電極１０１は、バイアホール１００Ｖを通ってグランド配線３２Ｇに接続されている。
　第２実施例におる半導体装置は、裏面電極１０１（図１４）をモジュール基板に対向させた姿勢でフェイスアップ実装される。グランド配線３２Ｇは、バイアホール１００Ｖ内の裏面電極１０１（図４）を介してモジュール基板のグランド端子に接続される。基板１００の上にボンディングパッド３５が設けられており、ボンディングパッド３５はコレクタ配線３３Ｃに接続されている。
　複数のバイポーラトランジスタＱのそれぞれのコレクタ電極３１Ｃ（図１）は、１層目のコレクタ配線３２Ｃ、２層目のコレクタ配線３３Ｃを介してボンディングパッド３５に接続されている。コレクタ電極３１Ｃは、ボンディングパッド３５に接続されるボンディングワイヤを介してモジュール基板の外部端子に接続される。
　次に、第２実施例の優れた効果について説明する。
　第２実施例による半導体装置に含まれるバイポーラトランジスタＱとして、第１実施例またはその変形例によるバイポーラトランジスタが用いられているため、半導体装置の最大発振周波数ｆｍａｘが向上するという優れた効果が得られる。さらに、図５Ａ及び図５Ｂを参照して説明したように、ＳＯＡが拡大され、図６を参照して説明したように、電流コラプスの発生が抑制されるという優れた効果が得られる。
　次に、図１５を参照して第２実施例の変形例による半導体装置について説明する。
　図１５は、第２実施例の変形例による半導体装置の各構成要素の平面的な配置を示す平面図である。図１５においても図１３と同様に、１層目の配線にハッチングを付し、２層目の配線を相対的に太い輪郭線で表している。図１５では、ボンディングパッド３５（図１３）の記載を省略している。
　第２実施例（図１３）では、複数のバイポーラトランジスタＱが直線状に並んで配置されている。これに対して本変形例では、複数のバイポーラトランジスタＱが千鳥状に配列されている。すなわち、複数のバイポーラトランジスタＱに、配列方向の一方の端のバイポーラトランジスタＱから他方の端のバイポーラトランジスタＱに向かって通し番号を付したとき、奇数番目のバイポーラトランジスタＱと、偶数番目のバイポーラトランジスタＱとは、配列方向に対して直交する方向にずれて配置されている。
　複数のバイポーラトランジスタＱの各々に着目すると、最も近接するバイポーラトランジスタＱは、配列方向に対して斜め方向に間隔を隔てて配置される。斜め方向に隣り合う２つのバイポーラトランジスタＱのそれぞれに接続された２つのエミッタ配線３２Ｅの間を、コレクタ配線３２Ｃの一部分が通過する。２つのエミッタ配線３２Ｅの間を通過する部分のコレクタ配線３２Ｃの幅をＷ２と標記する。
　次に、図１５に示した第２実施例の変形例の優れた効果について説明する。
　第２実施例（図１３）による半導体装置と、図１５に示した変形例による半導体装置とで、複数のバイポーラトランジスタＱの配列方向のピッチが同一である場合、コレクタ配線３２Ｃの幅Ｗ２（図１５）を幅Ｗ１（図１３）より拡大することができる。コレクタ配線３２Ｃを拡幅することにより、コレクタ配線３２Ｃの寄生抵抗を低減させることができる。
　また、図１５に示した変形例では、第２実施例（図１３）と比べて、最近接の２つのバイポーラトランジスタＱの間隔が広くなる。このため、放熱特性が向上し、複数のバイポーラトランジスタＱを含む半導体装置全体としての温度上昇を抑制することができる。
　なお、半導体装置全体としての温度上昇は抑制されるが、図３Ａを参照して説明した個々のバイポーラトランジスタＱの極短時間の温度上昇は、バイポーラトランジスタＱのピッチの影響を受けない。このため、図１５に示した変形例においても、大電流が流れたときに極短時間で高温になることにより、破壊耐圧が向上するという優れた効果が得られる。
　［第３実施例］
　次に、図１６及び図１７を参照して第３実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図１２、図１３、図１４）と共通の構成については説明を省略する。第２実施例による半導体装置は、モジュール基板にフェイスアップ実装されるが、第３実施例による半導体装置は、突起電極を介してフェイスダウン実装される。
　図１６は、第３実施例による半導体装置の各構成要素の平面的な配置を示す平面図であり、図１７は、図１６の一点鎖線１７－１７における断面図である。図１６において、１層目の配線にハッチングを付し、２層目の配線を相対的に太い輪郭線で表し、３層目の突起電極を最も太い輪郭線で表している。
　第３実施例による半導体装置においても、図１５に示した第２実施例の変形例と同様に、複数のバイポーラトランジスタＱが千鳥状に配列されている。第２実施例（図１３）と同様に、平面視において複数のバイポーラトランジスタＱと重なるように２層目のエミッタ配線３３Ｅが配置されている。さらに、平面視において２層目のエミッタ配線３３Ｅと重なるように、エミッタ突起電極３４Ｅが配置されている。エミッタ突起電極３４Ｅは、２層目のエミッタ配線３３Ｅ、１層目のエミッタ配線３２Ｅを介してエミッタ電極３１Ｅに電気的に接続されている。
　エミッタ突起電極３４Ｅから見て信号入力配線３３ｉｎが配置された側とは反対側に、２層目のコレクタ配線３３Ｃが配置されている。２層目のコレクタ配線３３Ｃの一部が、１層目のコレクタ配線３２Ｃに重なっている。この重なり領域において、２層目のコレクタ配線３３Ｃが１層目のコレクタ配線３２Ｃに接続されている。
　平面視において２層目のコレクタ配線３３Ｃに包含されるように、複数のコレクタ突起電極３４Ｃが配置されている。コレクタ突起電極３４Ｃは、２層目のコレクタ配線３３Ｃ及び１層目のコレクタ配線３２Ｃを介してコレクタ電極３１Ｃに電気的に接続されている。
　次に、第３実施例の優れた効果について説明する。
　第３実施例による半導体装置に含まれるバイポーラトランジスタＱとして、第１実施例またはその変形例によるバイポーラトランジスタが用いられているため、半導体装置の最大発振周波数ｆｍａｘが向上するという優れた効果が得られる。さらに、図５Ａ及び図５Ｂを参照して説明したように、ＳＯＡが拡大し、図６を参照して説明したように、電流コラプスの発生が抑制されるという優れた効果が得られる。
　［第４実施例］
　次に、図１８、図１９、及び図２０を参照して、第４実施例による半導体装置について説明する。以下、第３実施例による半導体装置（図１６、図１７）と共通の構成については説明を省略する。第４実施例による半導体装置は、第３実施例による半導体装置（図１６、図１７）を含んでいる。
　図１８は、第４実施例による半導体装置７０のブロック図である。第４実施例による半導体装置７０は、初段増幅回路７１、出力段増幅回路７２、入力整合回路７３、段間整合回路７４、初段バイアス回路７６、及び出力段バイアス回路７７を含む。さらに、第４実施例による半導体装置は、バンプで構成される外部端子として、高周波信号入力端子ＲＦｉｎ、高周波信号出力端子ＲＦｏｕｔ、初段バイアス制御端子Ｖｂｉａｓ１、出力段バイアス制御端子Ｖｂｉａｓ２、電源端子Ｖｃｃ１、Ｖｃｃ２、バイアス電源端子Ｖｂａｔｔ、及びグランド端子ＧＮＤを含む。なお、図１８のブロック図ではグランド端子ＧＮＤを１個のみ示しているが、実際にはグランド端子ＧＮＤは複数のバンプで構成される。
　高周波信号入力端子ＲＦｉｎから入力された高周波信号が、入力整合回路７３を介して初段増幅回路７１に入力される。初段増幅回路７１で増幅された高周波信号が段間整合回路７４を介して出力段増幅回路７２に入力される。出力段増幅回路７２で増幅された高周波信号が高周波信号出力端子ＲＦｏｕｔから出力される。出力段増幅回路７２に、第１実施例及びその変形例のいずれかによるバイポーラトランジスタが用いられる。
　電源端子Ｖｃｃ１及びＶｃｃ２から、それぞれ初段増幅回路７１及び出力段増幅回路７２に電源電圧が印加される。バイアス電源端子Ｖｂａｔｔから初段バイアス回路７６及び出力段バイアス回路７７にバイアス電源が供給される。初段バイアス回路７６が、初段バイアス制御端子Ｖｂｉａｓ１に入力されたバイアス制御信号に基づいて、初段増幅回路７１にバイアスを供給する。出力段バイアス回路７７が、出力段バイアス制御端子Ｖｂｉａｓ２に入力されたバイアス制御信号に基づいて、出力段増幅回路７２にバイアスを供給する。
　図１９は、第４実施例による半導体装置７０の基板内における各構成要素の配置を示す図である。図１９において、１層目及び２層目の主な配線にハッチングを付している。
　出力段増幅回路７２が、基板１００の上面の約４０％の領域を占める。第３実施例（図１６）では、８個のバイポーラトランジスタＱに対して１つのエミッタ突起電極３４Ｅが配置されているが、第４実施例では、１４個のバイポーラトランジスタＱが２つの組に分けられ、２つの組のそれぞれに対してエミッタ突起電極３４Ｅが配置されている。また、第３実施例（図１６）では、８個のバイポーラトランジスタＱに対して３つのコレクタ突起電極３４Ｃが配置されているが、第４実施例では、１４個のバイポーラトランジスタＱに対して１つのコレクタ突起電極３４Ｃが配置されている。コレクタ突起電極３４Ｃは、電源端子Ｖｃｃ２（図１８）及び高周波信号出力端子ＲＦｏｕｔに相当する。
　基板１００の上面に、その他に、初段増幅回路７１、入力整合回路７３、段間整合回路７４、初段バイアス回路７６、出力段バイアス回路７７、高周波信号入力端子ＲＦｉｎ、電源端子Ｖｃｃ１、バイアス電源端子Ｖｂａｔｔ、初段バイアス制御端子Ｖｂｉａｓ１、及び出力段バイアス制御端子Ｖｂｉａｓ２が配置されている。さらに、初段増幅回路７１に含まれる複数のバイポーラトランジスタのエミッタに接続されるグランド端子ＧＮＤ等が配置されている。
　図２０は、第４実施例による半導体装置７０をモジュール基板８０に実装した状態の概略断面図である。半導体装置７０の一方の面に、エミッタ突起電極３４Ｅ、コレクタ突起電極３４Ｃ等が配置されている。モジュール基板８０の実装面に複数のランド８４が配置されている。半導体装置７０のエミッタ突起電極３４Ｅが、モジュール基板８０のグランド用のランド８４に、ハンダ９０により接続されている。
　なお、半導体装置７０には、エミッタ突起電極３４Ｅ、コレクタ突起電極３４Ｃ以外にも、電源用や信号用の複数の突起電極（図１９）が配置されている。これらの突起電極も、モジュール基板８０の対応するランドにハンダにより接続される。
　モジュール基板８０の実装面に、半導体装置７０以外に、インダクタ、キャパシタ等の複数の表面実装部品８５が実装されている。モジュール基板８０の内層、及び実装面とは反対側の表面（以下、裏面という。）に、グランドプレーン８２が配置されている。実装面に配置されたグランド用のランド８４から裏面のグランドプレーン８２まで達する複数のビア８３が設けられている。
　次に、第４実施例の優れた効果について説明する。
　第４実施例では、１つの半導体チップで２段の増幅回路が実現される。出力段増幅回路７２に、実施例１またはその変形例によるバイポーラトランジスタが用いられているため、最大発振周波数ｆｍａｘを向上させることができる。さらに、図５Ａ及び図５Ｂを参照して説明したように、ＳＯＡが拡大され、図６を参照して説明したように、電流コラプスの発生が抑制されるという優れた効果が得られる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
３０　メサ構造
３０Ｂ　ベース層
３０Ｃ　コレクタ層
３０Ｅ　エミッタ層
３１Ｂ　ベース電極
３１ＢＬ　ベース電極引出部
３１Ｃ　コレクタ電極
３１Ｅ　エミッタ電極
３１Ｅ１　エミッタ電極の第１部分
３１Ｅ２　エミッタ電極の第２部分
３２Ｂ　１層目のベース配線
３２ＢＢ　ベースバイアス配線
３２Ｃ　１層目のコレクタ配線
３２Ｅ　エミッタ配線
３２Ｇ　グランド配線
３３Ｃ　２層目のコレクタ配線
３３Ｅ　２層目のエミッタ配線
３３ｉｎ　信号入力配線
３４Ｃ　コレクタ突起電極
３４Ｅ　エミッタ突起電極
３５　ボンディングパッド
４０　セル
４１　ベースバイアス回路
５０、５１　層間絶縁膜
７０　半導体装置
７１　初段増幅回路
７２　出力段増幅回路
７３　入力整合回路
７４　段間整合回路
７６　初段バイアス回路
７７　出力段バイアス回路
８０　モジュール基板
８２　グランドプレーン
８３　ビア
８４　ランド
８５　表面実装部品
９０　ハンダ
１００　基板
１００Ｖ　バイアホール
１０１　裏面電極
１０５　サブコレクタ層

Claims (11)

  1. 　基板と、
    　前記基板の上に積層されたコレクタ層、ベース層、及びエミッタ層を含むメサ構造と、
    　前記メサ構造の上に配置され、前記エミッタ層に電気的に接続されたエミッタ電極と、
    　前記メサ構造の上に配置され、前記ベース層に電気的に接続されたベース電極と
    　平面視において前記メサ構造を取り囲むように配置され、前記コレクタ層に電気的に接続されたコレクタ電極と
    を備え、
    　前記エミッタ電極は、第１部分と第２部分とを含み、
    　平面視において、前記ベース電極は前記エミッタ電極の前記第１部分を取り囲み、前記エミッタ電極の前記第２部分は前記ベース電極を取り囲んでいるバイポーラトランジスタ。
  2. 　さらに、
    　前記コレクタ電極、前記エミッタ電極、及び前記ベース電極を覆うように、前記基板の上に配置された層間絶縁膜と、
    　前記層間絶縁膜の上に配置され、前記層間絶縁膜に設けられた開口を通って前記エミッタ電極の前記第１部分及び前記第２部分に接続されたエミッタ配線と
    を備え、
    　前記エミッタ配線の平面視にける形状は、相互に直交する２本の線対称軸を持ち、一方の線対称軸の方向の寸法と、他方の線対称軸の方向の寸法とのうち、大きい方の寸法が小さい方の寸法の１．２倍以下である請求項１に記載のバイポーラトランジスタ。
  3. 　前記ベース電極は、平面視において、前記エミッタ電極の前記第１部分を切れ目なく取り囲んでいる請求項１または２に記載のバイポーラトランジスタ。
  4. 　前記エミッタ電極の前記第２部分は、平面視において前記ベース電極を切れ目なく取り囲んでいる請求項１乃至３のいずれか１項に記載のバイポーラトランジスタ。
  5. 　前記エミッタ電極の前記第２部分の一部に切れ目が設けられており、
    　さらに、前記ベース電極に連続し、前記エミッタ電極の前記第２部分の切れ目を通って前記第２部分の外側まで引き出されているベース電極引出部を備えた請求項１乃至３のいずれか１項に記載のバイポーラトランジスタ。
  6. 　前記エミッタ電極の前記第１部分は、平面視において正六角形、正八角形、角丸正六角形、または角丸正八角形である請求項１乃至５のいずれか１項に記載のバイポーラトランジスタ。
  7. 　前記コレクタ層、前記ベース層、及び前記エミッタ層は化合物半導体で形成されている請求項１乃至６のいずれか１項に記載のバイポーラトランジスタ。
  8. 　請求項１乃至７のいずれか１項に記載のバイポーラトランジスタを複数個含み、
    　前記複数のバイポーラトランジスタは、共通の前記基板の上に形成されて、平面視において千鳥状に配列されており、相互に並列に接続されている半導体装置。
  9. 　請求項１乃至７のいずれか１項に記載のバイポーラトランジスタを複数個含み、
    　前記複数のバイポーラトランジスタは、共通の前記基板の上に形成されており、
    　さらに、前記基板の、前記メサ構造が形成された面とは反対側の面に形成された裏面電極を備え、
    　前記基板に、前記基板を貫通するバイアホールが設けられており、
    　前記裏面電極は、前記バイアホールを通って前記エミッタ電極に電気的に接続されている半導体装置。
  10. 　さらに、前記コレクタ電極に接続されたボンディングパッドを備えた請求項９に記載の半導体装置。
  11. 　請求項１乃至７のいずれか１項に記載のバイポーラトランジスタを複数個含み、
    　前記複数のバイポーラトランジスタは、共通の前記基板の上に形成されており、
    　さらに、前記基板の上に形成され、前記エミッタ電極に電気的に接続されたエミッタ突起電極を備えた半導体装置。
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