JP2001230261A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、ベース・コレクタ間の容量を低減化
できる半導体装置及びその製造方法を提供することを課
題とする。を提供することを課題とする。 【解決手段】 エミッタ電極２が、コレクタ電極３とベ
ース電極１との間に設けられていることによって上記課
題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。

【０００２】

【従来の技術】ヘテロ接合バイポーラトランジスタ（以
下、適宜「ＨＢＴ」という。）とはエミッタ／ベース接
合が異種の半導体材料で構成されるバイポーラトランジ
スタをいう。ＨＢＴは、エミッタ層の禁制帯幅（バンド
ギャップエネルギー）をベース層の禁制帯幅よりも大き
くすることにより、ベース層内の多数キャリアがエミッ
タ層内に逆注入される「ベースリーク電流」を抑えるこ
とができる。従って、ＨＢＴは通常のホモ接合バイポー
ラトランジスタに比べてエミッタ注入効率（全エミッタ
電流に対するベースへの注入電流の比）を大きくするこ
とができる。

【０００３】このようなデバイス特性を有するヘテロ接
合バイポーラトランジスタにおいて、ベース・コレクタ
間の容量の低減化については考慮されておらず、ＨＢＴ
の動作速度の向上が図られていなかった。

【発明が解決しようとする課題】

【０００４】以下に図７(a)、図７(b)、及び図８(a)を
参照してベース・コレクタ間の容量を大きくさせる原因
について説明する。図７(a)は従来のヘテロ接合バイポ
ーラトランジスタを示す平面図であり、図７(b)は図７
(a)のＢ−Ｂ’線断面図である。また、図８(a)は図７
(a)のヘテロ接合バイポーラトランジスタの寸法を示す
図である。図７(a)に示すように、ＨＢＴは中央に設け
られたエミッタ電極２と、エミッタ電極２の両側に設け
られたベース電極１と、ベース電極１の両側に設けられ
たコレクタ電極３とを備えて構成される。また、図７
(b)に示すように、ＨＢＴは半絶縁性基板１０上に順次
に形成されたバッファ層９、サブコレクタ層８、コレク
タ層４、ベース層５、エミッタ層６、及びキャップ層７
を備えて構成され、エミッタ電極２、ベース電極１、コ
レクタ電極３はそれぞれキャップ層７、ベース層５、サ
ブコレクタ層８の上に形成されている。

【０００５】通常、ベース電極１を形成するには、コレ
クタ電極３を形成するためにベース層５及びコレクタ層
４をウェットエッチングしてサブコレクタ層８の一部を
面出しする。その後、ウェットエッチングされなかった
ベース層５及び面出しされたコレクタ層４の表面にエッ
チングレジスト（図示せず）を塗布し、レジストの一部
に設けた開口部（図示せず）に露呈するベース層５の上
にベース電極１を形成する。ここで、通常、図７(b)に
示すコレクタ層４の厚さはベース層５、エミッタ層６、
又はキャップ層７の厚さに比べて厚く、例えば、コレク
タ層４の厚さは８００〜９００ｎｍ（８０００〜９００
０Å）である。従って、ベース層５の表面とサブコレク
タ層８の表面との間に８００〜９００ｎｍ以上の大きな
段差があるので、エッチングレジスト塗布膜の厚さ、露
光時の目ずれ量、ウェットエッチング時のサイドエッチ
ング幅等のばらつきが大きくなる。このようなばらつき
によってベース電極１が不完全に形成されることを避け
るため、図８(a)に示すように、ベース電極１の外部に
必要なベース電極外マージンＷｂｍｏが大きくなる。こ
れにより、実効的にベース層５とコレクタ層４とが接合
する面積が大きくなり、ベース・コレクタ間の容量が大
きくなっているという問題があった。

【０００６】本発明は以上の従来技術における問題に鑑
みてなされたものであって、ベース・コレクタ間の容量
を低減化できる半導体装置及びその製造方法を提供する
ことを課題とする。

【０００７】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、半絶縁性基板上に形成されるバッファ
層と、前記バッファ層の上に形成されるサブコレクタ層
と、前記サブコレクタ層の上に形成されるコレクタ層
と、前記コレクタ層の上に形成されるベース層と、前記
ベース層の上に形成されるエミッタ層と、前記エミッタ
層の上に形成されるキャップ層と、前記キャップ層の表
面に形成されるエミッタ電極と、一部を面出しされた前
記サブコレクタ層の表面に形成されるコレクタ電極と、
一部を面出しされた前記ベース層の表面に形成されるベ
ース電極とを備えて構成される半導体装置であって、前
記エミッタ電極が、前記コレクタ電極と前記ベース電極
との間に設けられていることを特徴とする半導体装置で
ある。

【０００８】また本出願第２の発明は、半絶縁性基板上
に形成されるバッファ層と、前記バッファ層の上に形成
されるサブコレクタ層と、前記サブコレクタ層の上に形
成されるコレクタ層と、前記コレクタ層の上に形成され
るベース層と、前記ベース層の上に形成されるエミッタ
層と、前記エミッタ層の上に形成されるキャップ層と、
前記キャップ層の表面に形成され且つ互いに対向する二
のエミッタ電極と、一部を面出しされた前記サブコレク
タ層の表面に形成され且つ互いに対向する二のコレクタ
電極と、一部を面出しされた前記ベース層の表面に形成
されるベース電極とを備えて構成される半導体装置であ
って、互いに対向する二の前記エミッタ電極が、互いに
対向する二の前記コレクタ電極の間に設けられ、且つ前
記ベース電極が、互いに対向する二の前記エミッタ電極
の間に設けられていることを特徴とする半導体装置であ
る。

【０００９】また本出願第３の発明は、半絶縁性基板上
に形成されるバッファ層と、前記バッファ層の上に形成
されるサブコレクタ層と、前記サブコレクタ層の上に形
成されるコレクタ層と、前記コレクタ層の上に形成され
るベース層と、前記ベース層の上に形成されるエミッタ
層と、前記エミッタ層の上に形成されるキャップ層と、
前記キャップ層の表面に形成されるエミッタ電極と、一
部を面出しされた前記サブコレクタ層の表面に形成され
且つ互いに対向する二のコレクタ電極と、一部を面出し
された前記ベース層の表面に形成されるベース電極とを
備えて構成される半導体装置であって、前記エミッタ電
極が、互いに対向する二の前記コレクタ電極の間に設け
られ、且つ前記エミッタ電極が、前記ベース電極を取り
囲むように設けられていることを特徴とする半導体装置
である。

【００１０】従って、本出願第１の発明から本出願第３
の発明の何れか一の発明の半導体装置によれば、ベース
電極を形成する時にベース層の表面とエミッタ層の表面
との間に小さな段差があることになる。これにより、エ
ッチングレジスト塗布膜の厚さ、露光時の目ずれ量、ウ
ェットエッチング時のサイドエッチング幅等のばらつき
が小さくなり、ベース電極の外部に必要なベース電極外
マージンＷｂｍｏが小さくなる。結果として、実効的に
ベース層とコレクタ層とが接合する面積が小さくなり、
ベース・コレクタ間の容量を低減化できる。尚、本出願
第１の発明から本出願第３の発明に係るバッファ層、サ
ブコレクタ層、コレクタ層、ベース層、エミッタ層、及
びキャップ層の働きについては、段落１９に後述する。

【００１１】また本出願第４の発明は、半絶縁性基板上
に形成されるバッファ層と、前記バッファ層の上に形成
されるサブコレクタ層と、前記サブコレクタ層の上に形
成されるコレクタ層と、前記コレクタ層の上に形成され
るベース層と、前記ベース層の上に形成されるエミッタ
層と、前記エミッタ層の上に形成されるキャップ層とか
らなる半導体ウェハの最表面である前記キャップ層の一
部にエミッタ電極を形成する第１の工程と、第１の前記
工程後に前記エミッタ電極の周辺のキャップ層をウェッ
トエッチングして前記エミッタ層の一部を面出しする第
２の工程と、第２の前記工程後に一部を面出しされた前
記エミッタ層をウェットエッチングして前記ベース層の
一部を面出しする第３の工程と、第３の前記工程後に一
部を面出しされた前記ベース層の表面にベース電極を形
成する第４の工程と、第４の前記工程後に一部を面出し
された前記エミッタ層と前記ベース層と前記コレクタ層
とをウェットエッチングして前記サブコレクタ層の一部
を面出しする第５の工程と、第５の前記工程後に一部を
面出しされた前記サブコレクタ層の表面にコレクタ電極
を形成する第６の工程とを備えて構成され、前記エミッ
タ電極が、前記コレクタ電極と前記ベース電極との間に
設けられていることを特徴とする半導体装置の製造方法
である。

【００１２】また本出願第５の発明は、半絶縁性基板上
に形成されるバッファ層と、前記バッファ層の上に形成
されるサブコレクタ層と、前記サブコレクタ層の上に形
成されるコレクタ層と、前記コレクタ層の上に形成され
るベース層と、前記ベース層の上に形成されるエミッタ
層と、前記エミッタ層の上に形成されるキャップ層とか
らなる半導体ウェハの最表面である前記キャップ層の一
部に対向する二のエミッタ電極を形成する第１の工程
と、第１の前記工程後に前記エミッタ電極の周辺のキャ
ップ層をウェットエッチングして前記エミッタ層の一部
を面出しする第２の工程と、第２の前記工程後に一部を
面出しされた前記エミッタ層をウェットエッチングして
前記ベース層の一部を面出しする第３の工程と、第３の
前記工程後に一部を面出しされた前記ベース層の表面に
ベース電極を形成する第４の工程と、第４の前記工程後
に一部を面出しされた前記エミッタ層と前記ベース層と
前記コレクタ層とをウェットエッチングして前記サブコ
レクタ層の一部を面出しする第５の工程と、第５の前記
工程後に一部を面出しされた前記サブコレクタ層の表面
に対向する二のコレクタ電極を形成する第６の工程とを
備えて構成され、互いに対向する二の前記エミッタ電極
が、互いに対向する二の前記コレクタ電極の間に設けら
れ、且つ前記ベース電極が、互いに対向する二の前記エ
ミッタ電極の間に設けられていることを特徴とする半導
体装置の製造方法である。

【００１３】また本出願第６の発明は、半絶縁性基板上
に形成されるバッファ層と、前記バッファ層の上に形成
されるサブコレクタ層と、前記サブコレクタ層の上に形
成されるコレクタ層と、前記コレクタ層の上に形成され
るベース層と、前記ベース層の上に形成されるエミッタ
層と、前記エミッタ層の上に形成されるキャップ層とか
らなる半導体ウェハの最表面である前記キャップ層の一
部にエミッタ電極を形成する第１の工程と、第１の前記
工程後に前記エミッタ電極の周辺のキャップ層をウェッ
トエッチングして前記エミッタ層の一部を面出しする第
２の工程と、第２の前記工程後に一部を面出しされた前
記エミッタ層をウェットエッチングして前記ベース層の
一部を面出しする第３の工程と、第３の前記工程後に一
部を面出しされた前記ベース層の表面にベース電極を形
成する第４の工程と、第４の前記工程後に一部を面出し
された前記エミッタ層と前記ベース層と前記コレクタ層
とをウェットエッチングして前記サブコレクタ層の一部
を面出しする第５の工程と、第５の前記工程後に一部を
面出しされた前記サブコレクタ層の表面に対向する二の
コレクタ電極を形成する第６の工程とを備えて構成さ
れ、前記エミッタ電極が、互いに対向する二の前記コレ
クタ電極の間に設けられ、且つ前記エミッタ電極が、前
記ベース電極を取り囲むように設けられていることを特
徴とする半導体装置の製造方法である。

【００１４】従って、本出願第４の発明から本出願第６
の発明の何れか一の発明の半導体装置の製造方法によれ
ば、ベース電極を形成する第４の工程前の第３の工程に
おいて、エミッタ層をウェットエッチングしてベース層
の一部を面出しする、即ちベース層の表面とエミッタ層
の表面との間に小さな段差があることになる。これによ
り、ベース電極の外部に必要なベース電極外マージンＷ
ｂｍｏを小さくすることができるので、実効的にベース
層とコレクタ層とが接合する面積が小さくなり、ベース
・コレクタ間の容量を低減化できる。

【００１５】

【発明の実施の形態】以下に本発明の実施の形態の半導
体装置及びその製造方法につき図面を参照して説明す
る。

【００１６】図１は本発明の実施の形態のヘテロ接合バ
イポーラトランジスタを示す平面図である。図２は図１
のＡ−Ａ’線断面図である。図３は半導体ウェハの断面
構造図である。図１及び図２に示すように、本発明の実
施の形態のヘテロ接合バイポーラトランジスタは、半絶
縁性基板１０上に形成されるバッファ層９と、バッファ
層９の上に形成されるサブコレクタ層８と、サブコレク
タ層８の上に形成されるコレクタ層４と、コレクタ層４
の上に形成されるベース層５と、ベース層５の上に形成
されるエミッタ層６と、エミッタ層６の上に形成される
キャップ層７と、キャップ層７の表面に形成され且つ互
いに対向する二のエミッタ電極２と、一部を面出しされ
たサブコレクタ層８の表面に形成され且つ互いに対向す
る二のコレクタ電極３と、一部を面出しされたベース層
５の表面に形成されるベース電極１とを備えて構成さ
れ、以下の条件１及び条件２を満たしている。条件１：
互いに対向する二のエミッタ電極２が、互いに対向する
二のコレクタ電極３の間に設けられいること。条件２：
ベース電極１が、互いに対向する二のエミッタ電極２の
間に設けられていること。

【００１７】また、図１及び図２に示すヘテロ接合バイ
ポーラトランジスタは、二のコレクタ電極３のうち何れ
か一のコレクタ電極３について換言すれば、以下の条件
を満たしている。条件：エミッタ電極２がコレクタ電極
３とベース電極１との間に設けられていること。

【００１８】先ず、図１及び図２に示すヘテロ接合バイ
ポーラトランジスタの構造を得るための前提となる半導
体ウェハの製造方法につき、図３を参照して説明する。
図３に示す半導体ウェハは、半絶縁性基板１０の上にバ
ッファ層９と、サブコレクタ層８と、コレクタ層４と、
ベース層５と、エミッタ層６と、キャップ層７とをＭＢ
Ｅ(Molecular Beam Epitaxy)法又はＭＯＶＰＥ(Metal O
rganic Vapor Phase Epitaxy)法を用いて上述に示した
層を順次に結晶成長させることによって得られる。ここ
で、通常、図７(b)に示すコレクタ層４の厚さはベース
層５、エミッタ層６、又はキャップ層７の厚さに比べて
厚く、例えば、コレクタ層４の厚さは８００〜９００ｎ
ｍである。一方、例えば、ベース層５は８０ｎｍ、エミ
ッタ層６は６０ｎｍ、キャップ層７は２００ｎｍであ
る。尚、ベース層５が薄い理由は、ベース層５で電子が
減少するのを防ぐためである。通常、動作時に電子はエ
ミッタで電極２からベース層５を通ってコレクタ電極３
に移動するので、その電子はベース層５内で正孔（ホー
ル）と結合し、コレクタ電極３に流れる電子が減少して
しまう。また、ベース層５が薄い理由を換言すれば、エ
ミッタ接地直流増幅率（コレクタ電流／ベース電流）を
大きくするためである。また、エミッタ層６が薄い理由
は、エミッタ層６及びキャップ層７の寄生抵抗小さくす
るためである。これらに対し、ベース層５が厚い理由
は、ベース・コレクタ間の容量を小さくするためであ
る。

【００１９】また、図３に示す半絶縁性基板１０には、
例えば、ＧａＡｓ基板が用いられ、半絶縁性基板１０の
上に安定して結晶成長させるためにバッファ層９として
ＧａＡｓを結晶成長させる。サブコレクタ層８はＧａＡ
ｓに高濃度の不純物をドープしてｎ型ＧａＡｓ層とする
ことによって、後にサブコレクタ層８に形成されるコレ
クタ電極３とオーミックに接触できる。次に、トランジ
スタの動作層であるコレクタ層４と、ベース層５とにそ
れぞれ不純物をドープして、ｎ型ＧａＡｓ、ｐ型ＧａＡ
ｓ層とする。次に、エミッタは、ベース層５とは異種の
半導体材料であるＡｌＧａＡｓに不純物をドープしてｎ
型ＡｌＧａＡｓ層とする。最後に、キャップ層７は、高
濃度の不純物をドープしてｎ型ＡｌＧａＡｓ層とするこ
とによって、後にキャップ層７に形成されるエミッタ電
極２とオーミックに接触できる。尚、コレクタ層／ベー
ス層／エミッタ層はｎ型層／ｐ型層／ｎ型層ではなく、
ｐ型層／ｎ型層／ｐ型層であってもよい。

【００２０】このように結晶成長させた半導体ウェハを
基に、エミッタ電極２、ベース電極１、及びコレクタ電
極３を形成してヘテロ接合バイポーラトランジスタを得
る。図４は本発明の実施の形態のヘテロ接合バイポーラ
トランジスタの製造方法を示す工程図である。先ず、図
４(a)に示すような構造を得るために、半導体ウェハの
最表面であるキャップ層７の一部にエミッタ電極２を形
成する。ここで、電極を形成する方法には、例えば、ス
パッタリング法等があり、エミッタ電極２にはＴｉ／Ｍ
ｏ／Ａｕ合金等を用いることができる。その後、エミッ
タ電極２の周辺のキャップ層７をウェットエッチングし
てエミッタ層６の一部を面出しする。（エミッタ電極２
が形成されたキャップ層７以外のキャップ層７、若しく
はエミッタ電極２を残すようにキャップ層７をウェット
エッチングしてエミッタ層６の一部を面出しする。）

【００２１】次に、図４(b)に示すような構造を得るた
めに、一部を面出しされたエミッタ層６をウェットエッ
チングしてベース層５の一部を面出しする。その後、一
部を面出しされたベース層５の表面にベース電極１を形
成する。ベース電極１には、例えば、Ｔｉ／Ｍｏ／Ａｕ
合金等を用いることができる。次に、図４(c)に示すよ
うな構造を得るために、一部を面出しされたエミッタ層
６とベース層５とコレクタ層４とをウェットエッチング
してサブコレクタ層８の一部を面出しする。その後、一
部を面出しされたサブコレクタ層８の表面にコレクタ電
極３を形成する。コレクタ電極３には、例えば、ＡｕＧ
ｅ／Ｎｉ／Ａｕ合金等を用いることができる。

【００２２】次に、図４(d)に示すような構造を得るた
めに、不要なエミッタ層６とベース層５とコレクタ層４
とサブコレクタ層８とバッファ層９と、半絶縁性基板１
０とにイオン注入を行って絶縁層１１を形成する。最後
に、半導体ウェハの最表面に保護膜（図示せず）を形成
し、保護膜にスルーホール（図示せず）を明けて各電極
（エミッタ電極２、ベース電極１、コレクタ電極３）を
配線してヘテロ接合バイポーラトランジスタを形成す
る。

【００２３】次に本発明の実施の形態のヘテロ接合バイ
ポーラトランジスタの動作について説明する。エミッタ
電極２を接地し、コレクタ電極３とエミッタ電極２との
間に一定の電圧を印加した状態で、ベース電極１とコレ
クタ電極３との間に電圧を印加して所望のコレクタ電流
に調節することができる。尚、ベース電極１の両側に設
けたエミッタ電極２の直下の領域が動作層となる。

【００２４】上述したように、本発明の実施の形態のヘ
テロ接合バイポーラトランジスタ及びその製造方法は、
ベース電極１を形成する時にベース層５の表面とエミッ
タ層６の表面との間に小さな段差があることになる。こ
れにより、エッチングレジスト塗布膜の厚さ、露光時の
目ずれ量、ウェットエッチング時のサイドエッチング幅
等のばらつきが小さくなり、ベース電極１の外部に必要
なベース電極外マージンＷｂｍｏが小さくなる（図８
(b)参照）。結果として、実効的にベース層５とコレク
タ層４とが接合する面積が小さくなり、ベース・コレク
タ間の容量を低減化できる。

【００２５】次に図８を参照しながらベース・コレクタ
間の容量を数式を用いて計算し、ベース・コレクタ間の
容量の低減量を見積もることにする。図８(a)は従来の
ヘテロ接合バイポーラトランジスタの寸法を示す図であ
り、図８(b)は本発明のヘテロ接合バイポーラトランジ
スタの寸法を示す図である。図８中に示す記号について
は、以下の通りとする。Ｗｂｍｏ：ベース電極外マージ
ン、Ｗｂｍｉ：ベース電極内マージン、Ｗｅｍｏ：エミ
ッタ電極外マージン、Ｗｅｍｉ：エミッタ電極内マージ
ン、Ｗｂ：ベース電極幅、Ｗｅ：エミッタ電極幅、Ｗｂ
ｃ：ベース層・コレクタ層間の接合幅 尚、エミッタ電極外マージン（Ｗｅｍｏ）及びエミッタ
電極内マージン（Ｗｅｍｉ）は、露光時の目ずれ量及び
ウェットエッチング時のサイドエッチング幅のばらつき
によるマージンのほか、ヘテロガードリング幅を含んで
いるものとする。即ち、エミッタ電極外マージン（Ｗｅ
ｍｏ）及びエミッタ電極内マージン（Ｗｅｍｉ）は少な
くともヘテロガードリング幅以上（実験的には０．３μ
ｍ以上）である必要がある。ここで、ヘテロガードリン
グには、保護層（図示せず）を介してベース電極１から
エミッタ電極２に流れる表面再結合電流（ベースリーク
電流）を抑制する役割がある。

【００２６】また、図１(a)及び図７(a)に示す記号につ
いては、以下の通りとする。 Ｌｅ：エミッタ長さ、 Ｌｂｃ：ベース層・コレクタ層間の接合長さ

【００２７】図８(b)中に示す本発明のヘテロ接合バイ
ポーラトランジスタの寸法は、図８(a)中に示す従来の
ヘテロ接合バイポーラトランジスタの寸法に比べて、Ｗ
ｂ（ベース電極幅）、Ｗｅ（エミッタ電極幅）、Ｌｅ
（エミッタ長さ）、及びＬｂｃ（ベース層・コレクタ層
間の接合長さ）は同じであると設定して、ベース・コレ
クタ間の容量を数式を用いて計算する。尚、図８(a)及
び図８(b)中に示すＷｅ（エミッタ電極幅）が同じであ
ると設定するので、図８(b)中に示す本発明のヘテロ接
合バイポーラトランジスタの一本分のエミッタ電極幅は
従来のものに比べて半分とする（Ｗｅ／２）。従って、
図８(b)中に示すＷｂｃ（ベース層・コレクタ層間の接
合幅）は２倍のＷｅｍｏ（エミッタ電極外マージン）分
だけ増加する。また、図８(a)及び図８(b)中に示す一本
分のＷｂ（ベース電極幅）が同じである、即ち図８(b)
中に示す本発明の全ベース電極幅は従来のものに比べて
半分である。従って、図８(b)中に示すＷｂｃ（ベース
層・コレクタ層間の接合幅）は一本分のＷｂ（ベース電
極幅）分と２倍のＷｂｍｏ（ベース電極外マージン）分
とだけ減少する。

【００２８】図８(a)を参照するに、従来のベース・コ
レクタ間の容量Ｃｂｃ（従来）は Ｃｂｃ（従来）＝Ｗｂｃ（従来）×Ｌｂｃ ＝｛２×（Ｗｂｍｏ＋Ｗｂ＋Ｗｂｍｉ）＋（Ｗｅｍｉ＋Ｗｅ＋Ｗｅｍｉ）｝× Ｌｂｃ ---式(1) である。

【００２９】図８(b)を参照するに、本発明のベース・
コレクタ間の容量Ｃｂｃ（本発明）は Ｃｂｃ（本発明）＝Ｗｂｃ（本発明）×Ｌｂｃ ＝｛２×（Ｗｅｍｏ＋Ｗｅ／２＋Ｗｅｍｉ）＋（Ｗｂｍｉ＋Ｗｂ＋Ｗｂｍｉ） ｝×Ｌｂｃ ---式(2) である。

【００３０】次に、例えば、Ｗｂｍｏ＝０．５μｍ、Ｗ
ｂ＝２．０μｍ、Ｗｂｍｉ＝０．２μｍ、Ｗｅｍｉ＝
０．３μｍ、Ｗｅｍｏ＝０．３μｍとして式(1)及び式
(2)に代入する。 Ｃｂｃ（従来）＝｛２×（０．５＋２．０＋０．２）＋（０．３＋Ｗｅ＋０． ３）｝×Ｌｂｃ ＝（６．０＋Ｗｅ）×Ｌｂｃ ---式(3) Ｃｂｃ（本発明）＝｛２×（０．３＋Ｗｅ／２＋０．３）＋（０．２＋２．０ ＋０．２）｝×Ｌｂｃ ＝（３．６＋Ｗｅ）×Ｌｂｃ ---式(4)

【００３１】ここで、Ｗｅ＝３．０μｍ、式(3)及び式
(4)より、容量低減の割合ΔＣｂｃ（％）は ΔＣｂｃ＝Ｃｂｃ（本発明）／Ｃｂｃ（従来）×１００ ＝（３．６＋３．０）／（６．０＋３．０）×１００ 〜７３（％） ---式(5) である。従って、本発明によれば、ベース・コレクタ間
の容量を約２７％だけ低減化できると見積もれる。

【００３２】次に、ベース・コレクタ間の容量の低減化
について考察する。上述したように、ベース・コレクタ
間の容量の低減化は以下の（１）及び（２）に起因して
いる。 （１）一本のＷｂ（ベース電極幅）分の低減 （２）電極外マージンの減少分の低減 （１）については、言うまでもないので、以下に、
（２）について説明する。電極外マージンの減少分と
は、２倍のＷｂｍｏ（ベース電極外マージン）−２倍の
Ｗｅｍｏ（エミッタ電極外マージン）をいう。即ち、電
極外マージンの減少は、従来のベース電極外マージン
（Ｗｂｍｏ＝０．５μｍ）よりも本発明のエミッタ電極
外マージン（Ｗｅｍｏ＝０．３μｍ）の方が小さいこと
に起因している。

【００３３】従来、ベース電極１を形成するには、コレ
クタ電極３を形成するためにベース層５及びコレクタ層
４をウェットエッチングしてサブコレクタ層８の一部を
面出しする。従って、ベース層５の表面とサブコレクタ
層８の表面との間に大きな段差があるので、ベース電極
外マージン（Ｗｂｍｏ＝０．５μｍ）が大きくなる。一
方、本発明によれば、最初にエミッタ電極２を形成する
（図４(a)）。従って、には、半導体ウェハの最表面で
あるキャップ層７には段差がないので、エミッタ電極外
マージン（Ｗｅｍｏ＝０．３μｍ）が小さくなる。換言
すれば、段差が与えるエッチングレジスト塗布膜の厚さ
のばらつきによるマージンを考慮する必要がないので、
エミッタ電極外マージン（Ｗｅｍｏ＝０．３μｍ）は、
露光時の目ずれ量及びウェットエッチング時のサイドエ
ッチング幅のばらつきによるエミッタ電極内マージン
（Ｗｅｍｉ＝０．３μｍ）と等しくなる。

【００３４】次に、結晶方位の違いによるサイドエッチ
ング幅のばらつきについて、図５を参照して考察する。
図５(a)及び図５(b)は半絶縁性基板１０の（０,０,１）
結晶方位（図中の矢印１３）を同じくした時のヘテロ接
合バイポーラトランジスタを配置した図である。結晶方
位の違いによりウェットエッチング速度が異なるので、
サイドエッチング幅も変化する。従って、サイドエッチ
ング幅の変化を考慮して、従来のベース電極外マージン
（Ｗｂｍｏ＝０．５μｍ）を最適化する必要がある。こ
こで、従来のベース電極外マージン（Ｗｂｍｏ）には段
差が与えるエッチングレジスト塗布膜の厚さのばらつき
も同時に考慮するので、最適化が複雑となる。同様に、
サイドエッチング幅の変化を考慮して、本発明のエミッ
タ電極外マージン（Ｗｅｍｏ＝０．３μｍ）を最適化す
る必要がある。ここで、本発明のエミッタ電極外マージ
ン（Ｗｅｍｏ＝０．３μｍ）には段差が与えるエッチン
グレジスト塗布膜の厚さのばらつきを考慮する必要がな
いので、最適化が簡単となる。

【００３５】他の実施の形態の構成として、図６に示す
構成としても、本発明は実施できる。即ち、本発明の実
施の形態のヘテロ接合バイポーラトランジスタは、半絶
縁性基板１０上に形成されるバッファ層９と、バッファ
層９の上に形成されるサブコレクタ層８と、サブコレク
タ層８の上に形成されるコレクタ層４と、コレクタ層４
の上に形成されるベース層５と、ベース層５の上に形成
されるエミッタ層６と、エミッタ層６の上に形成される
キャップ層７と、キャップ層７の表面に形成されるエミ
ッタ電極２と、一部を面出しされたサブコレクタ層８の
表面に形成され且つ互いに対向する二のコレクタ電極３
と、一部を面出しされたベース層５の表面に形成される
ベース電極１とを備えて構成され、以下の条件１及び条
件２を満たしている。下の条件１及び条件２を満たして
いてもよい。条件１：エミッタ電極２が、互いに対向す
る二のコレクタ電極３の間に設けられていること。条件
２：エミッタ電極２が、ベース電極１を取り囲むように
設けられていること。エミッタ電極２がコレクタ電極３
とベース電極１との間に設けられてさえすればよい。

【００３６】尚、図６に示すヘテロ接合バイポーラトラ
ンジスタは、図１に示すヘテロ接合バイポーラトランジ
スタに比べて、エミッタ面積に対するベース層・コレク
タ層間の接合面積が小さいので、ベース・コレクタ間の
容量を更に低減化できる。

【００３７】

【発明の効果】上述のように本発明は、エミッタ電極が
コレクタ電極とベース電極との間に設けられている。従
って、ベース電極を形成する時にベース層の表面とエミ
ッタ層の表面との間に小さな段差があることになる。こ
れにより、エッチングレジスト塗布膜の厚さ、露光時の
目ずれ量、ウェットエッチング時のサイドエッチング幅
等のばらつきが小さくなり、ベース電極の外部に必要な
ベース電極外マージンＷｂｍｏが小さくなる。結果とし
て、実効的にベース層とコレクタ層とが接合する面積が
小さくなり、ベース・コレクタ間の容量を低減化でき
る。

【図面の簡単な説明】

【図１】 図１は本発明の実施の形態のヘテロ接合バイ
ポーラトランジスタを示す平面図である。

【図２】 図２は図１のＡ−Ａ’線断面図である。

【図３】 図３は半導体ウェハの断面構造図である。

【図４】 図４は本発明の実施の形態のヘテロ接合バイ
ポーラトランジスタの製造方法を示す工程図である。

【図５】 図５は半絶縁性基板の結晶方位を示す図であ
る。

【図６】 図６は本発明の他の実施の形態のヘテロ接合
バイポーラトランジスタを示す平面図である。

【図７】 図７(a)は従来のヘテロ接合バイポーラトラ
ンジスタを示す平面図であり、図７(b)は図７(a)のＢ−
Ｂ’線断面図である。

【図８】 図８(a)は図７(a)のヘテロ接合バイポーラト
ランジスタの寸法を示す図である。図８(b)は図２のヘ
テロ接合バイポーラトランジスタの寸法を示す図であ
る。

【符号の説明】

１ ベース電極 ２ エミッタ電極 ３ コレクタ電極 ４ コレクタ層 ５ ベース層 ６ エミッタ層 ７ キャップ層 ８ サブコレクタ層 ９ バッファ層 １０ 半絶縁性基板 １１ 絶縁層 １３ 矢印

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層と、前記キャップ層の表
   面に形成されるエミッタ電極と、一部を面出しされた前
   記サブコレクタ層の表面に形成されるコレクタ電極と、
   一部を面出しされた前記ベース層の表面に形成されるベ
   ース電極とを備えて構成される半導体装置であって、前
   記エミッタ電極が、前記コレクタ電極と前記ベース電極
   との間に設けられていることを特徴とする半導体装置。
2. 【請求項２】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層と、前記キャップ層の表
   面に形成され且つ互いに対向する二のエミッタ電極と、
   一部を面出しされた前記サブコレクタ層の表面に形成さ
   れ且つ互いに対向する二のコレクタ電極と、一部を面出
   しされた前記ベース層の表面に形成されるベース電極と
   を備えて構成される半導体装置であって、互いに対向す
   る二の前記エミッタ電極が、互いに対向する二の前記コ
   レクタ電極の間に設けられ、且つ前記ベース電極が、互
   いに対向する二の前記エミッタ電極の間に設けられてい
   ることを特徴とする半導体装置。
3. 【請求項３】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層と、前記キャップ層の表
   面に形成されるエミッタ電極と、一部を面出しされた前
   記サブコレクタ層の表面に形成され且つ互いに対向する
   二のコレクタ電極と、一部を面出しされた前記ベース層
   の表面に形成されるベース電極とを備えて構成される半
   導体装置であって、前記エミッタ電極が、互いに対向す
   る二の前記コレクタ電極の間に設けられ、且つ前記エミ
   ッタ電極が、前記ベース電極を取り囲むように設けられ
   ていることを特徴とする半導体装置。
4. 【請求項４】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層とからなる半導体ウェハ
   の最表面である前記キャップ層の一部にエミッタ電極を
   形成する第１の工程と、第１の前記工程後に前記エミッ
   タ電極の周辺のキャップ層をウェットエッチングして前
   記エミッタ層の一部を面出しする第２の工程と、第２の
   前記工程後に一部を面出しされた前記エミッタ層をウェ
   ットエッチングして前記ベース層の一部を面出しする第
   ３の工程と、第３の前記工程後に一部を面出しされた前
   記ベース層の表面にベース電極を形成する第４の工程
   と、第４の前記工程後に一部を面出しされた前記エミッ
   タ層と前記ベース層と前記コレクタ層とをウェットエッ
   チングして前記サブコレクタ層の一部を面出しする第５
   の工程と、第５の前記工程後に一部を面出しされた前記
   サブコレクタ層の表面にコレクタ電極を形成する第６の
   工程とを備えて構成され、前記エミッタ電極が、前記コ
   レクタ電極と前記ベース電極との間に設けられているこ
   とを特徴とする半導体装置の製造方法。
5. 【請求項５】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層とからなる半導体ウェハ
   の最表面である前記キャップ層の一部に対向する二のエ
   ミッタ電極を形成する第１の工程と、第１の前記工程後
   に前記エミッタ電極の周辺のキャップ層をウェットエッ
   チングして前記エミッタ層の一部を面出しする第２の工
   程と、第２の前記工程後に一部を面出しされた前記エミ
   ッタ層をウェットエッチングして前記ベース層の一部を
   面出しする第３の工程と、第３の前記工程後に一部を面
   出しされた前記ベース層の表面にベース電極を形成する
   第４の工程と、第４の前記工程後に一部を面出しされた
   前記エミッタ層と前記ベース層と前記コレクタ層とをウ
   ェットエッチングして前記サブコレクタ層の一部を面出
   しする第５の工程と、第５の前記工程後に一部を面出し
   された前記サブコレクタ層の表面に対向する二のコレク
   タ電極を形成する第６の工程とを備えて構成され、互い
   に対向する二の前記エミッタ電極が、互いに対向する二
   の前記コレクタ電極の間に設けられ、且つ前記ベース電
   極が、互いに対向する二の前記エミッタ電極の間に設け
   られていることを特徴とする半導体装置の製造方法。
6. 【請求項６】 半絶縁性基板上に形成されるバッファ層
   と、前記バッファ層の上に形成されるサブコレクタ層
   と、前記サブコレクタ層の上に形成されるコレクタ層
   と、前記コレクタ層の上に形成されるベース層と、前記
   ベース層の上に形成されるエミッタ層と、前記エミッタ
   層の上に形成されるキャップ層とからなる半導体ウェハ
   の最表面である前記キャップ層の一部にエミッタ電極を
   形成する第１の工程と、第１の前記工程後に前記エミッ
   タ電極の周辺のキャップ層をウェットエッチングして前
   記エミッタ層の一部を面出しする第２の工程と、第２の
   前記工程後に一部を面出しされた前記エミッタ層をウェ
   ットエッチングして前記ベース層の一部を面出しする第
   ３の工程と、第３の前記工程後に一部を面出しされた前
   記ベース層の表面にベース電極を形成する第４の工程
   と、第４の前記工程後に一部を面出しされた前記エミッ
   タ層と前記ベース層と前記コレクタ層とをウェットエッ
   チングして前記サブコレクタ層の一部を面出しする第５
   の工程と、第５の前記工程後に一部を面出しされた前記
   サブコレクタ層の表面に対向する二のコレクタ電極を形
   成する第６の工程とを備えて構成され、前記エミッタ電
   極が、互いに対向する二の前記コレクタ電極の間に設け
   られ、且つ前記エミッタ電極が、前記ベース電極を取り
   囲むように設けられていることを特徴とする半導体装置
   の製造方法。