JPH0936132A - バイポーラトランジスタ - Google Patents
バイポーラトランジスタInfo
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- JPH0936132A JPH0936132A JP8176752A JP17675296A JPH0936132A JP H0936132 A JPH0936132 A JP H0936132A JP 8176752 A JP8176752 A JP 8176752A JP 17675296 A JP17675296 A JP 17675296A JP H0936132 A JPH0936132 A JP H0936132A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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Abstract
(57)【要約】
【課題】 電流ゲインを低下させる電子／ホール再結合
を効果的に抑える二重メサ構造を有するバイポーラトラ
ンジスタを提供する。 【解決手段】 コレクタ、ベースおよびエミッタが積層
された基板を含むＩＩＩ−Ｖ属半導体材料に基づくヘテ
ロ接合バイポーラトランジスタであって、エミッタは、
ベースに積層された半導体材料ＭI，ＭII，ＭIIIの少な
くとも３つの層（１），（２）および（３）から成るい
わゆる「二重メサ」構造を備え、層（１）と（２）の断
面は層（３）の断面より大きく、各層は基板に平行に形
成されている。
を効果的に抑える二重メサ構造を有するバイポーラトラ
ンジスタを提供する。 【解決手段】 コレクタ、ベースおよびエミッタが積層
された基板を含むＩＩＩ−Ｖ属半導体材料に基づくヘテ
ロ接合バイポーラトランジスタであって、エミッタは、
ベースに積層された半導体材料ＭI，ＭII，ＭIIIの少な
くとも３つの層（１），（２）および（３）から成るい
わゆる「二重メサ」構造を備え、層（１）と（２）の断
面は層（３）の断面より大きく、各層は基板に平行に形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明はバイポーラトランジ
スタ、特に、電流が基板表面に垂直に流れる垂直構成ヘ
テロ接合バイポーラトランジスタに関する。これらのト
ランジスタはマイクロ波を利用した分野に用いられてい
る。
スタ、特に、電流が基板表面に垂直に流れる垂直構成ヘ
テロ接合バイポーラトランジスタに関する。これらのト
ランジスタはマイクロ波を利用した分野に用いられてい
る。
【０００２】
【従来の技術】これらのトランジスタは、複数の半導体
材料層のスタックにより形成されており、このうち、少
なくとも１つの表面層が「メサ型」にエッチング、すな
わち、突き出た、浮き出しパターンになっている。図１
はヘテロ接合バイポーラトランジスタの従来の構成、す
なわちエミッタ、ベースおよびコレクタが３つの異なっ
たレベルにあるＨＢＴを示す。従来、接点ＣEは、適合
する層を重ね合わせたエミッタ表面に形成されている。
２つの接点ＣB1とＣB2は、ベースに横方向に形成されエ
ミッタの両側にある。２つの接点ＣC1とＣC2はコレクタ
に横方向に形成され、ベースの両側にある。
材料層のスタックにより形成されており、このうち、少
なくとも１つの表面層が「メサ型」にエッチング、すな
わち、突き出た、浮き出しパターンになっている。図１
はヘテロ接合バイポーラトランジスタの従来の構成、す
なわちエミッタ、ベースおよびコレクタが３つの異なっ
たレベルにあるＨＢＴを示す。従来、接点ＣEは、適合
する層を重ね合わせたエミッタ表面に形成されている。
２つの接点ＣB1とＣB2は、ベースに横方向に形成されエ
ミッタの両側にある。２つの接点ＣC1とＣC2はコレクタ
に横方向に形成され、ベースの両側にある。
【０００３】この型の垂直構成バイポーラトランジスタ
は、図１に示すｓ1とｓ2の自由表面で電子／ホール再結
合という問題を引き起こす。これらの再結合は電流のゲ
インの悪化に主要な役割を果たしている。
は、図１に示すｓ1とｓ2の自由表面で電子／ホール再結
合という問題を引き起こす。これらの再結合は電流のゲ
インの悪化に主要な役割を果たしている。
【０００４】トラジスタを小さくすればするほど、この
現象（端部での電子の漏れによる）は顕著になる。従っ
て、この型の垂直構成バイポーラトランジスタをマイク
ロ波を利用した分野に応用するときこの問題により大き
な不利益を被ることになる。事実、マイクロ波を利用し
た分野に用いる場合、バイポーラトランジスタは、いく
つかの並列接続した基本トランジスタ（フィンガとも呼
ぶ）から構成されており、基本トランジスタのベース抵
抗を制限するためにはエミッタの幅を制限する必要があ
る。通常、フィンガの幅は、１００ ＧＨｚ以下の周波
数の応用では２μｍの範囲になければならないが、エミ
ッタフィンガの長さは約３０ミクロンであっても良い。
現象（端部での電子の漏れによる）は顕著になる。従っ
て、この型の垂直構成バイポーラトランジスタをマイク
ロ波を利用した分野に応用するときこの問題により大き
な不利益を被ることになる。事実、マイクロ波を利用し
た分野に用いる場合、バイポーラトランジスタは、いく
つかの並列接続した基本トランジスタ（フィンガとも呼
ぶ）から構成されており、基本トランジスタのベース抵
抗を制限するためにはエミッタの幅を制限する必要があ
る。通常、フィンガの幅は、１００ ＧＨｚ以下の周波
数の応用では２μｍの範囲になければならないが、エミ
ッタフィンガの長さは約３０ミクロンであっても良い。
【０００５】
【発明が解決しようとする課題】この問題に対処するた
め、既にいくつかの解決策、特に、ＧａＡｌＡｓ／Ｇａ
Ａｓ材料Ｂで構成されるＨＢＴトランジスタが提案され
ている。このうちの方法の１つが、自由キャリアが存在
しないため、電子／ホール再結合が事実上発生しない中
間過疎領域（intermediate depopulated zone)をエミッ
タとベースの間に形成するパッシベーション層を設ける
ことである。更に、図２はベースを構成するＰドープさ
れたＧａＡｓ層の上に堆積されたＧａＡｌＡｓ層を部分
的にエッチングすることにより得られる特殊なエミッタ
構造を持つ構成を示す。２つの接点ＣB1とＣB2がｓ´1
とｓ´2面上のエミッタレベルに形成される。次に、適
切な処理により、これらの接点は厚さｅoに拡散され
る。この構成において、ベースの自由表面に早い時期に
形成されるベースの電子／ホール再結合は、ベースに保
持されるエミッタ厚さｅoにより制限される。従って、
この型の構造に関する問題は、接点の拡散を完全には制
御できず、それゆえ、時間の経過と温度の上昇に伴い拡
大し続けるという可能性があることに起因する不安定性
にある。
め、既にいくつかの解決策、特に、ＧａＡｌＡｓ／Ｇａ
Ａｓ材料Ｂで構成されるＨＢＴトランジスタが提案され
ている。このうちの方法の１つが、自由キャリアが存在
しないため、電子／ホール再結合が事実上発生しない中
間過疎領域（intermediate depopulated zone)をエミッ
タとベースの間に形成するパッシベーション層を設ける
ことである。更に、図２はベースを構成するＰドープさ
れたＧａＡｓ層の上に堆積されたＧａＡｌＡｓ層を部分
的にエッチングすることにより得られる特殊なエミッタ
構造を持つ構成を示す。２つの接点ＣB1とＣB2がｓ´1
とｓ´2面上のエミッタレベルに形成される。次に、適
切な処理により、これらの接点は厚さｅoに拡散され
る。この構成において、ベースの自由表面に早い時期に
形成されるベースの電子／ホール再結合は、ベースに保
持されるエミッタ厚さｅoにより制限される。従って、
この型の構造に関する問題は、接点の拡散を完全には制
御できず、それゆえ、時間の経過と温度の上昇に伴い拡
大し続けるという可能性があることに起因する不安定性
にある。
【０００６】このような理由から、本発明は特定のエミ
ッタ構成によって表面の再結合を最小化する、ヘテロ接
合バイポーラトランジスタ構成を提案する。
ッタ構成によって表面の再結合を最小化する、ヘテロ接
合バイポーラトランジスタ構成を提案する。
【０００７】
【課題を解決するための手段】本発明の目的は、コレク
タ、ベースおよびエミッタがそれぞれ積層された基板を
含むＩＩＩ−Ｖ属半導体材料に基づくヘテロ接合バイポ
ーラトランジスタを提供することである。ここで、エミ
ッタは、ベースに積層された半導体材料ＭI，ＭII，Ｍ
IIIの少なくとも３つの層（１），（２）および（３）
を含み、層（１）と（２）の断面は層（３）の断面より
大きく、各層は基板に平行に形成されており、層（１）
は弱くドープされてパッシベーション機能を実現するい
わゆる「二重メサ」構造を備えている。
タ、ベースおよびエミッタがそれぞれ積層された基板を
含むＩＩＩ−Ｖ属半導体材料に基づくヘテロ接合バイポ
ーラトランジスタを提供することである。ここで、エミ
ッタは、ベースに積層された半導体材料ＭI，ＭII，Ｍ
IIIの少なくとも３つの層（１），（２）および（３）
を含み、層（１）と（２）の断面は層（３）の断面より
大きく、各層は基板に平行に形成されており、層（１）
は弱くドープされてパッシベーション機能を実現するい
わゆる「二重メサ」構造を備えている。
【０００８】好ましくは、層（１）と（３）は、同一の
半導体材料ＭIから構成されている。材料ＭIとＭIIは２
つのエッチング方法に関し異なる挙動を示す。
半導体材料ＭIから構成されている。材料ＭIとＭIIは２
つのエッチング方法に関し異なる挙動を示す。
【０００９】本発明によるバイポーラトランジスタにお
いて、材料ＭIは好ましくはＧａＩｎＰであり、材料Ｍ
IIはＧａＡｓである。
いて、材料ＭIは好ましくはＧａＩｎＰであり、材料Ｍ
IIはＧａＡｓである。
【００１０】ヘテロ接合バイポーラトランジスタは、更
に、有利にはエミッタ自身と接点ＣEへのアクセスを提
供する層との間に組込まれた層（４）を含んでいる。こ
の層は、通常、層（３）より更に弱くドープした材料
（ＩＩＩ）から構成され、エミッタに組込まれたバラス
ト抵抗を形成する。
に、有利にはエミッタ自身と接点ＣEへのアクセスを提
供する層との間に組込まれた層（４）を含んでいる。こ
の層は、通常、層（３）より更に弱くドープした材料
（ＩＩＩ）から構成され、エミッタに組込まれたバラス
ト抵抗を形成する。
【００１１】この層（４）の存在は、平行に実装された
ヘテロ接合バイポーラトランジスタを用いる熱レーシン
グ（thermal racing)現象が重大な電力応用に有効であ
る。
ヘテロ接合バイポーラトランジスタを用いる熱レーシン
グ（thermal racing)現象が重大な電力応用に有効であ
る。
【００１２】事実、熱レーシングの基本的メカニズム
は、特性ＩE（ＶBE）（エミッタとベースに印加された
電圧の関数であるエミッタ電流）の約−１．５ｍｖ／Ｋ
の差から生ずる。これは基本構成要素が、エミッタ電流
の大部分を放出することを意味する。例えば、ベース電
流が一定であれば、構成要素の熱が大きくなればなるほ
ど、次第に局部化される最も熱い領域により多くの電流
が集中する。このメカニズムは、最終的にデバイスを破
壊に至らせる熱点の形成を誘発する エミッタに外付け抵抗を追加する従来の手法に比べ、組
込まれた抵抗を用いると、熱レーシングを克服するのに
必要な抵抗値を約３０％（実験による評価）低減するこ
とを可能にする。この結果として、実質的に性能レベル
が向上する。
は、特性ＩE（ＶBE）（エミッタとベースに印加された
電圧の関数であるエミッタ電流）の約−１．５ｍｖ／Ｋ
の差から生ずる。これは基本構成要素が、エミッタ電流
の大部分を放出することを意味する。例えば、ベース電
流が一定であれば、構成要素の熱が大きくなればなるほ
ど、次第に局部化される最も熱い領域により多くの電流
が集中する。このメカニズムは、最終的にデバイスを破
壊に至らせる熱点の形成を誘発する エミッタに外付け抵抗を追加する従来の手法に比べ、組
込まれた抵抗を用いると、熱レーシングを克服するのに
必要な抵抗値を約３０％（実験による評価）低減するこ
とを可能にする。この結果として、実質的に性能レベル
が向上する。
【００１３】
【発明の実施の形態】本発明は、新規なバイポーラトラ
ンジスタ構成、特に、エミッタが新規な構成を有するヘ
テロ接合バイポーラトランジスタ構成を提供する。図３
はベースＢに積層された少なくとも３つの層（１），
（２）および（３）から構成され、ベース自体はコレク
タＣに積層されているこの構造を示す。エッチングがベ
ースＢと層（２）上でそれぞれ良好に制御されるように
材料ＭIとＭIIIを用いることにより、ベース上にエミッ
タの「二重メサ」構造を形成することができる。このた
め、これにより、従来技術で提案されるようなエミッタ
媒体の拡散工程に頼らずともベース接点ＣB1とＣB2が形
成できる。
ンジスタ構成、特に、エミッタが新規な構成を有するヘ
テロ接合バイポーラトランジスタ構成を提供する。図３
はベースＢに積層された少なくとも３つの層（１），
（２）および（３）から構成され、ベース自体はコレク
タＣに積層されているこの構造を示す。エッチングがベ
ースＢと層（２）上でそれぞれ良好に制御されるように
材料ＭIとＭIIIを用いることにより、ベース上にエミッ
タの「二重メサ」構造を形成することができる。このた
め、これにより、従来技術で提案されるようなエミッタ
媒体の拡散工程に頼らずともベース接点ＣB1とＣB2が形
成できる。
【００１４】本発明を、ＧａＩｎＰとＧａＡｓ半導体材
料から構成されるヘテロ接合バイポーラトランジスタの
特定の場合について記載する、実際、この２つの材料
は、いくつかの理由により一般的なＧａＡｌ／Ａｓ／Ｇ
ａＡｓシステムに比較し、特に有効である。
料から構成されるヘテロ接合バイポーラトランジスタの
特定の場合について記載する、実際、この２つの材料
は、いくつかの理由により一般的なＧａＡｌ／Ａｓ／Ｇ
ａＡｓシステムに比較し、特に有効である。
【００１５】水性化学的手段またはドライエッチングの
いずれかを用いて、ＧａＩｎＰ／ＧａＡｓ対の選択的エ
ッチングが可能ないくつかのエッチング方法がある。こ
れにより、選択度の限定を受けることなく、ＧａＩｎＰ
から構成される層を全体的にエッチングし、ＧａＡｓ層
でエッチングを停止することが可能である。
いずれかを用いて、ＧａＩｎＰ／ＧａＡｓ対の選択的エ
ッチングが可能ないくつかのエッチング方法がある。こ
れにより、選択度の限定を受けることなく、ＧａＩｎＰ
から構成される層を全体的にエッチングし、ＧａＡｓ層
でエッチングを停止することが可能である。
【００１６】具体的には、半導体材料のすべての機能層
を備えたエピタキシャル成長させたトランジスタ構成を
用いれば、図３に示す構造を得ることができる。
を備えたエピタキシャル成長させたトランジスタ構成を
用いれば、図３に示す構造を得ることができる。
【００１７】ヘテロ接合バイポーラトランジスタは、図
４に示す連続した層から形成できる。
４に示す連続した層から形成できる。
【００１８】半絶縁ＧａＡｓ基板Ｓ上に、以下の層を標
準的方法で形成する。
準的方法で形成する。
【００１９】−通常、４．１０18ｃｍ-3のｎドーピング
濃度と８００ｎｍのオーダの厚さのＧａＡｓ（Ｓｉ）か
ら形成されるサブコレクタ層（ＳＣ）。
濃度と８００ｎｍのオーダの厚さのＧａＡｓ（Ｓｉ）か
ら形成されるサブコレクタ層（ＳＣ）。
【００２０】−２．１０16ｃｍ-3のｎドーピング濃度と
１，０００ｎｍのオーダの厚さのＧａＡｓ（Ｓｉ）から
形成されるコレクタ層（Ｃ）。
１，０００ｎｍのオーダの厚さのＧａＡｓ（Ｓｉ）から
形成されるコレクタ層（Ｃ）。
【００２１】−７．１０19ｃｍ-3のオーダのｐドーピン
グ濃度と１２０ｎｍの厚さのＧａＡｓ（炭素）から形成
されるベース層（Ｂ）。
グ濃度と１２０ｎｍの厚さのＧａＡｓ（炭素）から形成
されるベース層（Ｂ）。
【００２２】次に、本発明に関するエミッタ構造の以下
の層を形成する。
の層を形成する。
【００２３】−３．１０17ｃｍ-3のｎドーピング濃度と
約３０ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成される
層（１）。
約３０ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成される
層（１）。
【００２４】−３．１０18ｃｍ-3のｎドーピング濃度と
約５ｎｍの非常に薄い厚さのＧａＡｓ（Ｓｉ）から形成
される層（２）。
約５ｎｍの非常に薄い厚さのＧａＡｓ（Ｓｉ）から形成
される層（２）。
【００２５】−３．１０17ｃｍ-3のｎドーピング濃度と
約１２０ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成され
る層（３）。
約１２０ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成され
る層（３）。
【００２６】好ましくは、バラスト抵抗層はエミッタ構
造に組込まれる。これは層（１）〜（３）のドーピング
より低いドーピング濃度を持つ層（４）である。すなわ
ち、 −７．１０16ｃｍ-3のｎドーピング濃度と２５０ｎｍの
厚さのＧａＩｎＰ（Ｓｉ）から形成される層（４）。
造に組込まれる。これは層（１）〜（３）のドーピング
より低いドーピング濃度を持つ層（４）である。すなわ
ち、 −７．１０16ｃｍ-3のｎドーピング濃度と２５０ｎｍの
厚さのＧａＩｎＰ（Ｓｉ）から形成される層（４）。
【００２７】以下の層は従来の方法で組込むことができ
る。
る。
【００２８】−３．１０18ｃｍ-3の高いｎドーピング濃
度と約１００ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成
される層（５）。この層は主にＧａＩｎｐから構成され
るエミッタとＧａＡｓから形成される上部層との間のト
ランジション（遷移）層として用いられ、エミッタのオ
ーミックコンタクトの形成を容易にする。
度と約１００ｎｍの厚さのＧａＩｎＰ（Ｓｉ）から形成
される層（５）。この層は主にＧａＩｎｐから構成され
るエミッタとＧａＡｓから形成される上部層との間のト
ランジション（遷移）層として用いられ、エミッタのオ
ーミックコンタクトの形成を容易にする。
【００２９】−３．１０18ｃｍ-3の高いドーピング濃度
と２００ｎｍの領域の厚さのＧａＡｓ（Ｓｉ）から形成
される層（６）。
と２００ｎｍの領域の厚さのＧａＡｓ（Ｓｉ）から形成
される層（６）。
【００３０】エミッタ接点ＣEが形成されている３．１
０18ｃｍ-3のドーピング濃度と２０ｍｍの厚さのＧａ１
−ｘＩｎｘＡｓ（Ｓｉ）から形成されるオプション層
（７）。
０18ｃｍ-3のドーピング濃度と２０ｍｍの厚さのＧａ１
−ｘＩｎｘＡｓ（Ｓｉ）から形成されるオプション層
（７）。
【００３１】これらのすべての層のスタックを用い、Ｇ
ａＩｎＰ／ＧａＡｓの組合せの選択的エッチングによっ
て所望の構造を形成できる。層（３）を含む「メサ」の
横方向の寸法は、エッチングマスクとしてエミッタオー
ミックコンタクトを用いる反応性イオンエッチング（Ｒ
ＩＥ）等のようなドライエッチング法によって決定され
る。エミッタ接点ＣEは、あらかじめ上部層（７）の上
に形成される。金属接点の形成に用いるメタライゼーシ
ョンはＡｕＧｅ／Ｎｉ／Ａｕの合金であっても良い。
ａＩｎＰ／ＧａＡｓの組合せの選択的エッチングによっ
て所望の構造を形成できる。層（３）を含む「メサ」の
横方向の寸法は、エッチングマスクとしてエミッタオー
ミックコンタクトを用いる反応性イオンエッチング（Ｒ
ＩＥ）等のようなドライエッチング法によって決定され
る。エミッタ接点ＣEは、あらかじめ上部層（７）の上
に形成される。金属接点の形成に用いるメタライゼーシ
ョンはＡｕＧｅ／Ｎｉ／Ａｕの合金であっても良い。
【００３２】第２段階において、全ユニットを樹脂で被
覆してから、層（１）と（２）に対応する低部「メサ」
の境界を設けるのが望ましい位置でエッチングする。樹
脂で被覆されない領域では、層（１）と（２）はベース
表面に達するまでエッチングされる。
覆してから、層（１）と（２）に対応する低部「メサ」
の境界を設けるのが望ましい位置でエッチングする。樹
脂で被覆されない領域では、層（１）と（２）はベース
表面に達するまでエッチングされる。
【００３３】ホウ素イオン注入により、ベース−コレク
タの容量値を制限するため電気的絶縁溝を形成すること
が可能である。ホウ素をベース層の下まで拡散させ、メ
タライゼーションによってベース接点ＣB1とＣB2を形成
することができる（図５に示す）。
タの容量値を制限するため電気的絶縁溝を形成すること
が可能である。ホウ素をベース層の下まで拡散させ、メ
タライゼーションによってベース接点ＣB1とＣB2を形成
することができる（図５に示す）。
【００３４】保護領域の樹脂を除去すると、所望の構造
が得られる。
が得られる。
【００３５】全ユニットは保護パッシベーション層
（Ｐ）によって被覆される。
（Ｐ）によって被覆される。
【図１】標準バイポーラトランジスタ構成を示す図であ
る。
る。
【図２】従来のバイポーラトタンジスタを示す図であ
る。
る。
【図３】本発明によるバイポーラトランジスタを示す図
である。
である。
【図４】本発明によるヘテロ接合バイポーラトランジス
タで用いられるエピタキシャル成長構造の例である。
タで用いられるエピタキシャル成長構造の例である。
【図５】本発明によるバイポーラトランジスタの例の断
面図を示す図である。
面図を示す図である。
ＣE エミッタ接点 ＣB1，ＣB2 ベース接点 ＣC1，ＣC2 コレクタ接点 Ｂ ベース層 Ｃ コレクタ層 ＳＣ サブコレクタ層 Ｓ 基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチヤン・ブリリンスキ フランス国、92200・ヌイリー・エス／セ ーヌ、リユ・ルイ・フイリツプ、15 (72)発明者 エルベ・ブランク フランス国、94110・アルキユイユ、リ ユ・ベルトレ、19
Claims (6)
- 【請求項１】 コレクタ、ベースおよびエミッタがそれ
ぞれ積層された基板を含むＩＩＩ−Ｖ属半導体材料に基
づくヘテロ接合バイポーラトランジスタであって、エミ
ッタはベースに積層された半導体材料ＭI，ＭII，ＭIII
の少なくとも３つの層（１），（２）および（３）から
なるいわゆる「二重メサ」構造を備え、層（１）と
（２）の断面は層（３）の断面より大きく、各層は基板
に平行に形成されていることを特徴とするヘテロ接合バ
イポーラトランジスタ。 - 【請求項２】 ベースと層（２）は同一の材料ＭIから
構成され、層（１）と（３）も同一の半導体材料ＭIか
ら構成され、材料ＭIとＭIIは２つのエッチング方法に
関し異なった挙動を示す、請求項１に記載のヘテロ接合
バイポーラトランジスタ。 - 【請求項３】 材料ＭIはＧａＩｎＰ、材料ＭIIはＧａ
Ａｓである、請求項２に記載のヘテロ接合バイポーラト
ランジスタ。 - 【請求項４】 エミッタは層（３）に積層された層
（４）を含み、該層（４）はトランジスタに組込まれた
バラスト抵抗を構成するように該層（３）より弱くドー
プされている、請求項１に記載のヘテロ接合バイポーラ
トランジスタ。 - 【請求項５】 エミッタを構成する層より高いドーピン
グ濃度を持つオーミックコンタクトの形成を容易にする
少なくとも１つの層を含む、請求項１に記載のヘテロ接
合バイポーラトランジスタ。 - 【請求項６】 コレクタ、ベースおよびエミッタを積み
重ねた層の両側に、コレクタにイオン注入をして形成し
た電気的絶縁溝を含む、請求項１に記載のヘテロ接合バ
イポーラトランジスタ。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR9508238 | 1995-07-07 | ||
| FR9508238A FR2736468B1 (fr) | 1995-07-07 | 1995-07-07 | Transistor bipolaire a structure optimisee |
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| Publication Number | Publication Date |
|---|---|
| JPH0936132A true JPH0936132A (ja) | 1997-02-07 |
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ID=9480791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8176752A Pending JPH0936132A (ja) | 1995-07-07 | 1996-07-05 | バイポーラトランジスタ |
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|---|---|
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| EP (1) | EP0752723B1 (ja) |
| JP (1) | JPH0936132A (ja) |
| DE (1) | DE69627933T2 (ja) |
| FR (1) | FR2736468B1 (ja) |
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- 1996-07-05 US US08/674,564 patent/US5668388A/en not_active Expired - Lifetime
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