DE10225525A1 - Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor - Google Patents
Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-TransistorInfo
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- 238000002161 passivation Methods 0.000 title claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 38
- 239000010410 layer Substances 0.000 claims description 185
- 238000000034 method Methods 0.000 claims description 38
- 239000004065 semiconductor Substances 0.000 claims description 36
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 10
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000036961 partial effect Effects 0.000 claims description 5
- 229920000642 polymer Polymers 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000003631 wet chemical etching Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000007373 indentation Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- 230000007774 longterm Effects 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 239000004922 lacquer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
- H01L29/66318—Heterojunction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
Für einen Heterobipolartransistor, insbesondere auf GaAs-Basis, werden ein vorteilhafter Aufbau und ein Herstellungsverfahren zur Erzielung günstiger und langzeitstabiler Bauelemente angegeben.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung eines Hetero-Bipolar- Transistors sowie einen Hetero-Bipolar-Transistor.
- Hetero-Bipolar-Tranistoren (HBT), insbesondere in Verbindungshalbleitermaterialien auf GaAs-Basis, weisen typischerweise eine Reliefstruktur mit einer als Mesa bezeichneten Emitterform über einer Basisschicht auf, wobei die Kontakte zur Ansteuerung der Basis seitlich von der Emitter-Mesa-Struktur beabstandet sind.
- Es ist bekannt, dass durch Passivierung der Halbleiteroberfläche der Basisschicht zwischen Basiskontakten und Emittermesa mit einem ladungsträgerverarmten Halbleitermaterial die Langzeitstabilität der Bauelementeigenschaften, insbesondere der Stromverstärkung wesentlich verbessert werden kann. Eine solche Passivierungsschicht wird für HBT allgemein und auch im folgenden als Ledge bezeichnet. Der Ledge besteht dabei im Regelfall aus Emitter- Halbleitermaterial, bei einem aus mehreren Halbleiterschichten aufgebauten Emitter wenigstens aus dem Material der unmittelbar auf die Basisschicht folgenden Emitterschicht und weist typischerweise eine geringe Schichtdicke auf.
- Aus der US 5 298 439 ist beispielsweise ein Verfahren bekannt, bei welchem ein lithographisch strukturierter metallischer Emitterkontakt als Maske zur ionenreaktiven anisotropen Ätzung der Emittermesa dient, wobei seitlich der Emittermesa eine dünne Restschicht des Emitter-Halbleitermaterials InGaP mit einer Dicke von ca. 70 nm auf der aus GaAs bestehenden Basisschicht belassen wird. In weiteren lithographischen Schritten wird in dieser Restschicht die Struktur des Ledge definiert, wobei wiederum ionenreaktive Ätzverfahren (RIE) zum Einsatz kommen.
- In der US 5 668 388 ist ein besonders vorteilhafter Schichtaufbau für den Emitter eines HBT auf GaAs beschrieben, welcher die hochselektive Ätzbarkeit zwischen GaAs und InGaP in einer Schichtenfolge mit mehreren GaAs- Schichten und mehreren InGaP-Schichten ausnutzt. Insbesondere wird auf der GaAs-Basisschicht eine erste Emitterschicht aus InGaP mit einer Schichtdicke von ca. 30 nm abgeschieden, welche von einer nur 5 nm dicken GaAs-Schicht und danach weiteren InGaP- und GaAs-Schichten bedeckt ist. In einem ersten Schritt wird die Mesa-Struktur unter Verwendung eines zuvor strukturierten Emitter-Metallkontakts als Ätzmaske bis zu der sehr dünnen GaAs-Schicht geätzt, wobei eine leichte Unterätzung der Halbleiterschichten unter der Kontaktmetallschicht auftritt. Nachfolgend wird in einer ganzflächig aufgebrachten Photolackschicht die laterale Struktur des Ledge definiert und die dünne GaAs- Schicht und die InGaP-Emitterschicht werden in den nicht von Photolack geschützten Bereichen weggeätzt.
- Eine ähnliche Schichtenfolge mit abwechselnden GaAs- und InGaP-Schichten ist in IEEE Device Letters, Vol. 17, No. 12, S. 555-556 zugrunde gelegt, um unter dem metallischen Emitterkontakt mit wechselndem Einsatz selektiver Ätzmittel nasschemisch die Halbleiterschichten des Emitters lateral zurückzuätzen, wobei unter dem maskierenden metallischen Emitterkontakt ein Ledge und eine gegenüber diesem weiter lateral zurückgeätzte Emitter-Mesa entstehen. Dabei wird insbesondere auch ausgenutzt, dass GaAs auch einen lateralen Ätzstop für eine eingeschlossene InGaP-Schicht bildet. Bei diesem Verfahren wird der Ledge ohne zusätzliche Lithographieschritte selbstjustierend zum Emitter ausgerichtet, wobei aber die Einstellung der lateralen Dimensionen durch die wiederholt angewandten nasschemischen Ätzschritte Probleme aufwirft. Der metallische Emitterkontakt dient zugleich als Maske für eine nachfolgende Aufdampfung von Kontaktmetall für den Basiskontakt. Eine selbstjustierende Ausrichtung von Emitterkontakt und Basiskontakten eines HBT ist auch aus der EP 0 480 803 B1 bekannt, wo durch seitliche Spacer an einer Emittermesa ein definierter Abstand von Emittermesa und Basiskontakten eingestellt wird. Ein seitlicher Einzug in den Spacerschichten verhindert Kurzschlüsse zwischen Emitterkontakt und Basiskontakt.
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines HBT (oder eines vergleichbar aufgebauten Bauelements) sowie einen insbesondere nach einem solchen Verfahren hergestellten HBT mit besonders guter Langzeitstabilität der Bauelementeigenschaften anzugeben.
- Erfindungsgemäße Lösungen sind in den unabhängigen Patentansprüchen beschrieben. Die abhängigen Ansprüche enthalten vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung.
- Das erfindungsgemäße Verfahren mit der frühzeitigen Abscheidung einer Passivierungsschicht führt zu vorteilhaften Bauelementeigenschaften, indem die auf dem Ledge abgeschiedene Passivierungsschicht eine Schädigung der Ledge-Schicht bzw. der Grenzfläche des Ledge zur Basisschicht in folgenden Prozessschritten zuverlässig verhindert. Die Passivierungsschicht wird strukturiert und dient mit dieser Struktur als Maske für eine nachfolgende Ätzung des Ledge. Diese Ätzung des Ledge kann dabei vorteilhafterweise mit einem schonenden isotropen, insbesondere nasschemischen Ätzverfahren durchgeführt werden, so dass eine Schädigung der dabei freigelegten Basisschicht ausgeschlossen werden kann. Es zeigt sich, dass auf diese Weise hergestellte HBT- Bauelemente reproduzierbar eine sehr gute Langzeitstabilität der elektrischen Bauelementeigenschaften aufweisen. Die Passivierungsschicht verbleibt vorzugsweise dauerhaft auf dem Ledge, so dass dieser in nachfolgenden Prozessschritten zuverlässig gegen Schädigungen geschützt ist.
- Für die Passivierungsschicht wird vorteilhafterweise Nitrid, insbesondere Si3N4 auf der Ledge-Schicht bzw. bei der besonders vorteilhaften Kombination der ersten Emitterschicht mit einer diese abdeckenden und zu dieser selektiv ätzbaren Halbleiter-Ätzstopschicht für den Ledge-Bereich auf dieser Ätztstopschicht abgeschieden. Nitrid haftet sehr gut auf der Halbleiteroberfläche, so dass keine Spaltbildung zwischen Halbleiterschicht und Passivierungsschicht auftritt, welche zu einer unkontrollierten und/oder ungleichmäßigen Ätzung des Ledge unter der Passivierungsschicht führen könnte. Die Passivierungsschicht kann auch, z. B. um ein schnelleres Schichtwachstum zu erreichen, aus unterschiedlichen, vorzugsweise in Teilschichten nacheinander abgeschiedenen Materialien, beispielsweise Nitrid und Oxid bestehen, wobei vorzugsweise das besser auf dem Halbleitermaterial haftende Material, im Beispielsfall Nitrid zuerst, d. h. unmittelbar auf der Halbleiteroberfläche abgeschieden wird.
- Die Passivierungsschicht wird vorteilhafterweise auch an den vertikalen Flanken der Emittermesa abgeschieden, beispielsweise in einem im wesentlichen isotropen Prozess wie einer Gasphasenabscheidung CVD, so dass die Struktur der Mesa durch die kristallschonende, insbesondere nasschemische Ätzung der Ledge-Schicht und nachfolgende Prozessschritte unbeeinflusst bleibt.
- Die Strukturierung der Passivierungsschicht kann in einer ersten Ausführungsform unter Einsatz einer photolithographisch erzeugten Maske erfolgen, welche zugleich auch als Maske zur Erzeugung von metallischen Basiskontakten in einem Lift-off-Prozess dienen kann. Vorzugsweise wird jedoch eine Deckschicht der Emittermesa, welche insbesondere auch als erste Maske für die Strukturierung der Emittermesa in einem vorausgehenden Schritt dient, als zweite Maske oder als Grundlage für die zweite Maske zur Strukturierung der Passivierungsschicht eingesetzt. Der Einsatz der Deckschicht als Maske zur Strukturierung der Passivierungsschicht, welche wiederum die Ätzung des Ledge maskiert, bedingt, dass die Halbleiter-Emittermesa unter der Deckschicht einen lateralen Einzug aufweist, welcher im wesentlichen das laterale Maß des Ledge besitzt. Die Verwendung der strukturierten Deckschicht für die erste und die zweite Maske führt durch die selbstjustierte Ausrichtung unter Einsatz eines im wesentlichen anisotropen Ätzverfahrens zu einer besonders symmetrischen und/oder gleichmäßigen und präzis einstellbaren Dimensionierung des Ledge, was sich als besonders vorteilhaft für langzeitstabile Eigenschaften der derart hergestellten Bauelemente erweist. Der von Deckschicht, Halbleiter- Emittermesa und Ledge mehrseitig umgebene Raum wird gemäß einer vorteilhaften Weiterbildung mit einem definierten Dielektrikum, insbesondere einem Polymer, vorzugsweise BCB (Benzocyclobuten) dauerhaft aufgefüllt, um die unkontrollierte Abscheidung von Materialien aus nachfolgenden Prozessschritten zu vermeiden.
- Als Deckschicht kann in an sich aus dem Stand der Technik der Technik bekannter Weise ein metallischer Emitterkontakt dienen, insbesondere bei der Ausführung mit photolithographischer zweiter Maske. Bevorzugt wird die Deckschicht aber nicht durch den metallischen Emitterkontakt, sondern durch eine auf diesem abgeschiedene dielektrische Schicht, vorzugsweise ein Oxid gebildet, welche nach anfänglicher Strukturierung von den folgenden Ätzschritten im wesentlichen unbeeinflusst bleibt. Die dielektrische Deckschicht ermöglicht die Erzeugung eines lateralen Einzugs durch Unterätzen mit besonders hoher Präzision durch selektives Ätzen der metallischen Emitterkontaktschicht und die Strukturierung der Emitter-Halbleiterschichten mit im wesentlichen den lateralen Strukturen des metallischen Kontakts, welcher dann in den Halbleiterschichten nur gering unterätzt wird. Hierdurch werden zum einen elektrochemische Einflüsse der Metallschichten, welche nur die Seitenflanken als Kontaktflächen zu einem nasschemischen Ätzmittel bieten, minimiert. Zum anderen kann durch die automatische Verlangsamung der Ätzrate der Emitterhalbleiterschichten bei Erreichen der lateralen Strukturen des insoweit als Ätzmaske für die Emitter- Halbleiterschichten bei deren vorzugsweise nasschemischer Ätzung dienenden Emitterkontakts die weitere Unterätzung der lateralen Struktur des metallischen Kontakts in den Emitter-Halbleiterschichten sehr gering gehalten werden, so dass Schwankungen der lateralen Struktur der Emitter-Halbleiterschichten aufgrund von unzureichend kontrollierbarer Ätzrate oder insbesondere aufgrund von kristallrichtungsabhängiger Ätzrate weitgehend vermieden bzw. gering gehalten werden können und der durch die Unterätzung der dielektrischen Deckschicht in der metallischen Kontaktschicht bestimmte laterale Einzug und damit auch die laterale Erstreckung der Ledge von der Emittermesa weg präzise einstellbar ist.
- Je nach Schichtaufbau des Emitters kann es vorteilhaft sein, in einem Zwischenschritt, insbesondere nach weitgehender Fertigstellung der Emitter- Halbleitermesa, eine Schutzschicht abzuscheiden, welche die bereits geätzte Struktur in nachfolgenden Schritten vor erneuter Einwirkung eines Ätzmittels schützt und vor Abscheiden der Passivierungsschicht wieder entfernt werden kann. In einer vorteilhaften Ausführungsform kann eine solche Schutzschicht ohne zusätzliche Maskierung erzeugt werden.
- Die Erfindung ist nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die Abbildungen noch eingehend veranschaulicht. Dabei zeigt
- Fig. 1 eine erste vorteilhafte Prozessfolge,
- Fig. 2 eine bevorzugte Prozessfolge,
- Fig. 3 eine weitere vorteilhafte Prozessfolge.
- Bei der nachfolgenden Beschreibung der Ausführungsbeispiele wird von einer besonders vorteilhaften Schichtenfolge ausgegangen, welche auch bereits in der eingangs genannten US 5 668 388 angegeben ist. Dabei bilden die Halbleiterschichten 2 bis 10 auf dem GaAs-Substrat 1 das Vertikalprofil eines HBT, wobei 2 den hochdotierten Subkollektor, 3 eine InGaP Stopschicht, 4 den niedrig dotierten Kollektor, 5 die Basis, 6 den InGaP Emitter, 7 eine sehr dünne GaAs Stopschicht, 8 eine InGaP Stopschicht, die bei erhöhter Dicke auch als Ballastwiderstand verwendet werden kann, 9 und 10 den GaAs/InGaAs- Emitterkontakt, der in 10 mit einer hochdotierten InGaAs Schicht endet (Fig. 1a), darstellen. Nach einer nasschemischen Vorbehandlung wird die metallische Kontaktschicht 11 und die ebenfalls metallische Kontaktverstärkung 12 aufgebracht (Fig. 1b). Vorzugsweise werden gesputterte Diffusionsbarrieren wie WTiN, WSiN, TaN oder WTiSiN eingesetzt. Die aus 11 und 12 bestehende Doppelschicht sollte eine geringe mechanische Verspannung aufweisen, gute Haftungseigenschaften auf InGaAs besitzen und ist vorzugsweise in einem auf Fluor basierenden Plasma strukturierbar. Nach Abscheidung der Oxidschicht 13 erfolgt mittels der Lackmaske 14 (Fig. 1c, d) die Erzeugung einer ersten Maskenstruktur 13a in dieser Oxidschicht, welche anschließend die Ätzung der Metallschichten 12 und 11 maskiert (Fig. 1e, f). Durch die je nach Ätzparametern unterschiedlichen lateralen Ätzraten der Schichten 11-13 mit geringem lateralem Abtrag des Oxids 13a entsteht die in Fig. 1f gezeigte überhängende Struktur. Die laterale Ätzung der metallischen Schichten 11 und 12 ist richtungsunabhängig und gut kontrollierbar, so dass das Maß der Unterätzung präzis einstellbar ist. Nach Entfernung des Fotolackes wird die Halbleiter- Emittermesa in den Schichten 9 und 10 vorzugsweise nasschemisch strukturiert (Fig. 1g). Die Metallschichten 11a, 12a bleiben dabei im wesentlichen unverändert erhalten. Dieser Ätzvorgang erfolgt selektiv zu der InGaP Schicht 8, die ganzflächig erhalten bleibt. Bei der nasschemischen Ätzung der Halbleiter- Schichten 9 und 10 schreitet vorzugsweise in an sich bekannter Art die Ätzung senkrecht zur Schichtebene wesentlich schneller voran als in der Schichtebene. Hierbei kann durch Zeitvorgabe und/oder optischer Beobachtung des Ätzfortschritts eine vollständige Ätzung der Schichten 9 und 10 in nicht von der Metallschicht 11 abgedeckten Bereichen zuverlässig erreicht und zugleich gewährleistet werden, dass die Halbleiterschichten 9, 10 nur eine geringe weitere Unterätzung der Metallschicht 11 zeigen und im wesentlichen deren präzise einstellbarer lateraler Struktur folgen.
- Durch eine Fotolackmaske 17 in Fig. 1 h, deren laterale Dimensionen unkritisch sind, werden die bis dahin geätzten Flanken der Schichten 9a und 10a der Emittermesa vor einem lateralen Ätzangriff geschützt. Nachfolgend wird die InGaP-Schicht 8 nasschemisch, z. B. in HCl selektiv zu den GaAs-Schichten 7 und 9a geätzt, wobei die laterale Unterätzung bei der InGaP Ätzung sehr hoch ist und die Schutzschicht 17 stark unterätzt wird. Die laterale Abtragung der Schicht 8 stoppt aber in bekannter Weise automatisch an der GaAs-Schicht 9a (Fig. 1i). Nach Entfernung des Fotolackes 17 wird eine aus SiN und SiO2 bestehende Doppelschicht (15, 16) isotrop, vorzugsweise in einer Plasmaabscheidung aufgebracht (Fig. 1j). In einem anisotropen Ätzverfahren wird diese Doppelschicht mit der durch die Passivierungsschicht 15, 16 seitlich verbreiterten Deckschichtstruktur 13b als Maske abgetragen, wobei unter dem Überhang von 13b kein Abtrag erfolgt, so dass in der Doppelschicht 15, 16 über den Halbleiterschichten 6, 7 die mit 15a, 16a bezeichnete laterale Struktur entsteht, deren Verlauf im wesentlichen von der Form der Oxidmaske 13a mit der Verbreiterung durch die Passivierungsschicht 15, 16 abhängt. Durch Abschwächung der Anisotropie dieser Ätzung gegen Ende des Ätzvorgangs kann sich eine leichte Unterschneidung der Oxidschicht 16a in der darunter liegenden Nitridschicht 15a ergeben Die GaAs-Schicht 7 wirkt als vertikaler Ätzstop. Anschließend wird mit den bekannten Verfahren zur nasschemischen Ätzung von GaAs und In- GaP die Struktur von 7a und 6a aus 6 und 7 geätzt (Fig. 11). Die Ätzung erfolgt vorzugsweise selektiv in zwei Schritten, wobei in einem ersten Schritt die GaAs- Schicht 7 entfernt wird und durch deren sehr geringe Dicke eine Unterschneidung der Maske 15a gering bleibt. Die Ätzung der InGaP-Schicht 6 erfolgt vorzugsweise wieder mittels HCl, so dass die GaAs-Schicht 7a wieder als lateraler Ätzstop wirkt. Im Bereich von 8a ist nun der Emitter, während der Bereich außerhalb als Ledge definiert ist. Der Ledge mit Halbleiterschichten 6a, 7a weist durch diese zu der Emittermesa selbstjustierende Herstellung eine sehr gleichmäßige laterale Erstreckung, welche primär durch die anfängliche Unterätzung der Oxidmaske 13a bei der Herstellung der Mesa bestimmt ist, gegen die Mesa auf.
- In Fig. 2a ist das Prozessstadium der Fig. 1g aufgegriffen. Die in Fig. 1h und 1i gezeigte Fotolackschicht 17 ist in Fig. 2b ersetzt durch die selbstjustiert erzeugten Fotolackabstandsstücke 21 als Schutzschicht. Dazu wird der Fotolack ganzflächig aufgebracht und durch eine Flutbelichtung belichtet. Die Oxidmaske 13a ist für diese Belichtung durchsichtig. Durch die gegenüber den Halbleiterschichten 9a und 10a überhängenden Metallschichten 11a und 12a erfolgt ein Schutz vor der Belichtung des Fotolacks an den Flanken von 9a und 10a, was nach der Entwicklung dazu führt, dass der Fotolack an diesen Flanken als Schutzschicht verbleibt (Fig. 2b). Die Fotolackabstandsstücke 21 schützen bei der folgenden Ätzung der InGaP-Schicht 8 die InGaAs-Kontaktschicht 10a vor einem lateralen Angriff der konzentrierten HCl (Fig. 2c). Die weitere Prozessfolge entspricht dem vorhergehenden Ausführungsbeispiel. Die Maskierung einer die Halbleiterschichten 9a, 10a bedeckenden Schutzschicht, hier der Photolackschicht 21, durch die metallische Kontaktschicht ist allgemein von besonderem Vorteil zur Erzeugung einer Schutzschicht an lateralen Flanken einer Emittermesa.
- Zusätzlich kann vorgesehen sein, nach Abscheidung der Doppelschicht 15, 16 als Passivierungsschicht den von der Maskierungsstruktur 13a, den Mesa- Schichten 8 bis 12 und der Basisschicht bzw. den auf dieser abgeschiedenen Schichten mehrseitig umgebenen Hohlraum definiert mit einem Dielektrikum, vorzugsweise dem temperaturstabilen Polymer BCB (Benzocyclobuten) dauerhaft zu verfüllen. BCB wird beispielsweise flüssig aufgeschleudert, bei erhöhter Temperatur verfestigt, planarisiert (18 in Fig. 2d) und außerhalb des Hohlraums durch Ätzen wieder entfernt, so dass eine dauerhafte Verfüllung 18a mit BCB verbleibt. Durch die Verfüllung des Hohlraumes, welche auch in die Prozessfolge nach Fig. 1 eingefügt werden kann, ist gewährleistet, dass bei späteren Prozessschritten keine Lack- oder Chemikalienreste in diesem Bereich verbleiben, die gegebenenfalls die Bauelementeigenschaften beeinflussen können.
- In dem Ausführungsbeispiel nach Fig. 3 wird abweichend von den vorherigen Ausführungsbeispielen die Oxidschicht 13 nur wenig größer als die vorgesehene laterale Abmessung der Emitter-Halbleiter-Mesa in die Form 13c strukturiert und in den metallischen Schichten 12c, 11c sowie den Halbleiterschichten 10c, 9c und 8c nur mit geringem lateralem Einzug unterätzt, wie in Fig. 3a veranschaulicht.
- Auf diese Mesastruktur sowie die dabei freigelegte Schicht 7 wird eine wiederum vorzugsweise aus Nitrid bestehende Passivierungsschicht 15 ganzflächig abgeschieden. Eine photolithographisch erzeugte Photolackmaske 19, welche als zweite Maske mit lateraler Überstreckung die Emittermesa einschließt, wird mittels eines anisotropen Ätzverfahrens in die Passivierungsschicht 15 als Struktur 15c übertragen (Fig. 3b).
- Die Struktur 15c der Passivierungsschicht dient wie bei den anderen Ausführungsbeispielen als Maske zur Erzeugung des Ledge 6c, 7c in den Halbleiterschichten 6 und 7. Die Ledge-Struktur ist in diesem Ausführungsbeispiel nicht selbstjustiert zur Emittermesa (Fig. 3c).
- Auf dem Aufbau nach Fig. 3c, in welchem unverändert die Photolackmaske 19 vorliegt und die Basisschicht 5 außerhalb des Ledge freigelegt ist, wird ganzflächig eine Metallschicht 20 abgeschieden, welche auf der Halbleiterschicht 5 die metallischen Basiskontakte 20c bildet (Fig. 3d). Die Basiskontakte reichen bis dicht an die Struktur 15c der Passivierungsschicht. In einem Lift-off-Prozess wird die auf der Photolackmaske 20 abgeschiedene Metallschicht entfernt (Fig. 3e). Für einen sauberen Lift-off-Prozess weist die Photolackmaske 19 einen leichten Überhang und nach unten eingezogene Seitenflanken auf.
- Günstigerweise kann auch die Struktur 15a in der Passivierungsschicht leicht gegen die vertikale Projektion der Photolackmaske zurückweichen, was durch Abschwächung der Anisotropie bei der Ätzung der Passivierungsschicht erreicht werden kann.
- Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar. Insbesondere können andere Materialien als die beispielhaft angegebenen zum Einsatz kommen. Bei anderer Materialwahl von der Funktion her nicht benötigte Schichten können entfallen, andere Schichten können zusätzlich vorgesehen sein.
Claims (15)
1. Verfahren zur Herstellung eines Hetero-Bipolar-Transistors mit einem aus
mehreren Schichten aufgebauten Emitter in Mesa-Struktur und einem die
Mesa-Struktur seitlich überragenden Ledge in einer auf einer Basisschicht
abgeschiedenen ersten Emitterschicht aus einer Schichtenfolge ganzflächig
abgeschiedener Halbleiterschichten und wenigstens einer Deckschicht,
welche strukturiert als erste Maske zur Erzeugung der Emitter-Mesa-Struktur
mit Unterätzung der Deckschicht unter Einsatz materialselektiver
Ätzprozesse dient, wobei die erste Emitterschicht von einer zu dieser selektiv ätzbaren
ersten Stop-Schicht bedeckt ist, dadurch gekennzeichnet, dass nach Ätzung
der Mesa-Struktur bis zu der ersten Stop-Schicht ganzflächig eine
Passivierungsschicht abgeschieden wird, dass die Passivierungsschicht unter
Einsatz einer zweiten Maske strukturiert wird und dass der Ledge mit der
Passivierungsschicht als dritter Maske mittels eines isotropen Ätzverfahrens bis
zur Basisschicht geätzt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für die
Passivierungsschicht Nitrid, insbesondere Si3N4 abgeschieden wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass für die
Passivierungsschicht eine erste Teilschicht aus Nitrid, insbesondere Si3N4,
und nachfolgend eine zweite Teilschicht aus einem davon verschiedenen
Dielektrikum, insbesondere SiO2 abgeschieden wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
dass die Passivierungsschicht auch an vertikalen Flanken der Mesa-Struktur
abgeschieden wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
dass die Deckschicht zugleich als zweite Maske zur Strukturierung der
Passivierungsschicht dient.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
dass die Passivierungsschicht mit einer photolithographisch erzeugten
zweiten Maske strukturiert wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet,
dass als Deckschicht eine dielektrische Schicht, insbesondere SiO2 auf dem
Kontaktmetall des Emitters abgeschieden wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet,
dass vor der Strukturierung der Passivierungsschicht der von Deckschicht,
Emitter-Mesa-Struktur und Basisschicht mehrseitig umgebene Raum auf
Dauer mit einem Dielektrikum, insbesondere einem Polymer, vorzugsweise
BCB (Benzocyclobuten) gefüllt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet,
dass in einem Zwischenschnitt mit teilweise geätzter Emitter-Mesa-Struktur
die geätzten Schichten seitlich durch eine Schutzschicht umgeben werden,
welche vor Abscheiden der Passivierungsschicht wieder entfernt wird.
10. Hetero-Bipolar-Transistor-Bauelement mit einer gegenüber einer Emitter-
Deckschicht unterätzten Emitter-Mesa-Struktur und einem sich seitlich von
der Emitter-Mesa-Struktur auf einer Basisschicht erstreckenden Ledge,
dadurch gekennzeichnet, dass der Ledge durch eine im wesentlichen mit
dessen Kontur endende Passivierungsschicht bedeckt ist.
11. Bauelement nach Anspruch 10, dadurch gekennzeichnet, dass die
Passivierungsschicht auch die vertikalen Flanken der Emitter-Mesa-Struktur
bedeckt.
12. Bauelement nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die
Passivierungsschicht Nitrid, insbesondere Si3N4 enthält.
13. Bauelement nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet,
dass die Passivierungsschicht aus wenigstens zwei Teilschichten besteht
und die unmittelbar auf den Halbleiteroberflächen abgeschiedene
Teilschicht Nitrid, insbesondere Si3N4 enthält.
14. Bauelement nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet,
dass das Basismaterial GaAs enthält und dass der Ledge eine auf der
Basis-Schicht abgeschiedene InGaP-Schicht umfasst.
15. Bauelement nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet,
dass der von Deckschicht, Emitter-Mesa-Struktur und Ledge mehrseitig
umgebene Raum zumindest überwiegend mit einem Dielektrikum,
insbesondere einem Polymer, vorzugsweise BCB ausgefüllt ist.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10225525A DE10225525A1 (de) | 2002-06-10 | 2002-06-10 | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
AU2003238428A AU2003238428A1 (en) | 2002-06-10 | 2003-05-30 | Method for producing a hetero-bipolar transistor and hetero-bipolar-transistor |
EP03732493A EP1518266A1 (de) | 2002-06-10 | 2003-05-30 | Verfahren zur herstellung eines hetero-bipolar-transistors und hetero-bipolar-transistor |
PCT/EP2003/005658 WO2003105211A1 (de) | 2002-06-10 | 2003-05-30 | Verfahren zur herstellung eines hetero-bipolar-transistors und hetero-bipolar-transistor |
US10/486,531 US6946355B2 (en) | 2002-06-10 | 2003-05-30 | Method for producing a hetero-bipolar transistor and hetero-bipolar transistor |
CNB03813330XA CN100378927C (zh) | 2002-06-10 | 2003-05-30 | 制造异质双极型晶体管的方法和异质双极型晶体管 |
CA002484791A CA2484791A1 (en) | 2002-06-10 | 2003-05-30 | Method for the production of a hetero-bipolar transistor, and hetero-bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10225525A DE10225525A1 (de) | 2002-06-10 | 2002-06-10 | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10225525A1 true DE10225525A1 (de) | 2003-12-18 |
Family
ID=29557686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10225525A Ceased DE10225525A1 (de) | 2002-06-10 | 2002-06-10 | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
Country Status (7)
Country | Link |
---|---|
US (1) | US6946355B2 (de) |
EP (1) | EP1518266A1 (de) |
CN (1) | CN100378927C (de) |
AU (1) | AU2003238428A1 (de) |
CA (1) | CA2484791A1 (de) |
DE (1) | DE10225525A1 (de) |
WO (1) | WO2003105211A1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6946355B2 (en) | 2002-06-10 | 2005-09-20 | United Monolithic Semiconductors Gmbh | Method for producing a hetero-bipolar transistor and hetero-bipolar transistor |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7655529B1 (en) * | 2004-08-20 | 2010-02-02 | Hrl Laboratories, Llc | InP based heterojunction bipolar transistors with emitter-up and emitter-down profiles on a common wafer |
JP2008004779A (ja) * | 2006-06-23 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 窒化物半導体バイポーラトランジスタ及び窒化物半導体バイポーラトランジスタの製造方法 |
US9530708B1 (en) | 2013-05-31 | 2016-12-27 | Hrl Laboratories, Llc | Flexible electronic circuit and method for manufacturing same |
CN107910363B (zh) * | 2017-11-22 | 2020-01-14 | 成都海威华芯科技有限公司 | 一种异质结双极晶体管基极基座使用单层光罩蚀刻方法 |
CN109817701B (zh) * | 2018-12-25 | 2022-05-10 | 泉州三安半导体科技有限公司 | 一种异质结双极晶体管发射极结构和发射极的薄化方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668988A (en) * | 1995-09-08 | 1997-09-16 | International Business Machines Corporation | Method for mining path traversal patterns in a web environment by converting an original log sequence into a set of traversal sub-sequences |
US5767540A (en) * | 1993-02-17 | 1998-06-16 | Sharp Kabushiki Kaisha | Hetero-junction bipolar transistor having AlGaAsP emitter layer underneath a base electrode |
JPH10321643A (ja) * | 1997-05-19 | 1998-12-04 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法 |
JPH10321642A (ja) * | 1997-05-19 | 1998-12-04 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
JP2000174031A (ja) * | 1998-12-02 | 2000-06-23 | Nec Corp | ヘテロ接合バイポーラトランジスタ |
US20010005025A1 (en) * | 1998-01-26 | 2001-06-28 | Lg Electronics Ins. | Heterojunction bipolar transistor and its fabrication method |
JP2001326229A (ja) * | 2000-05-12 | 2001-11-22 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
WO2002009189A1 (en) * | 2000-07-24 | 2002-01-31 | Korea Advanced Institute Of Science And Technology | Method for manufacturing hetero junction bipolar transistor |
US20020031892A1 (en) * | 1997-05-30 | 2002-03-14 | Sylvain Delage | Bipolar transistor stabilized with electrical insulating elements |
US6368929B1 (en) * | 2000-08-17 | 2002-04-09 | Motorola, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5097312A (en) * | 1989-02-16 | 1992-03-17 | Texas Instruments Incorporated | Heterojunction bipolar transistor and integration of same with field effect device |
FR2667724B1 (fr) | 1990-10-09 | 1992-11-27 | Thomson Csf | Procede de realisation des metallisations d'electrodes d'un transistor. |
US5298439A (en) * | 1992-07-13 | 1994-03-29 | Texas Instruments Incorporated | 1/f noise reduction in heterojunction bipolar transistors |
US5682046A (en) * | 1993-08-12 | 1997-10-28 | Fujitsu Limited | Heterojunction bipolar semiconductor device and its manufacturing method |
FR2736468B1 (fr) * | 1995-07-07 | 1997-08-14 | Thomson Csf | Transistor bipolaire a structure optimisee |
JP2000174301A (ja) | 1998-12-09 | 2000-06-23 | Japan Storage Battery Co Ltd | 太陽電池を使用した融雪装置 |
DE10225525A1 (de) | 2002-06-10 | 2003-12-18 | United Monolithic Semiconduct | Verfahren zur Herstellung eines Hetero-Bipolar-Transistors und Hetero-Bipolar-Transistor |
-
2002
- 2002-06-10 DE DE10225525A patent/DE10225525A1/de not_active Ceased
-
2003
- 2003-05-30 CN CNB03813330XA patent/CN100378927C/zh not_active Expired - Fee Related
- 2003-05-30 US US10/486,531 patent/US6946355B2/en not_active Expired - Fee Related
- 2003-05-30 WO PCT/EP2003/005658 patent/WO2003105211A1/de not_active Application Discontinuation
- 2003-05-30 AU AU2003238428A patent/AU2003238428A1/en not_active Abandoned
- 2003-05-30 CA CA002484791A patent/CA2484791A1/en not_active Abandoned
- 2003-05-30 EP EP03732493A patent/EP1518266A1/de not_active Withdrawn
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5767540A (en) * | 1993-02-17 | 1998-06-16 | Sharp Kabushiki Kaisha | Hetero-junction bipolar transistor having AlGaAsP emitter layer underneath a base electrode |
US5668988A (en) * | 1995-09-08 | 1997-09-16 | International Business Machines Corporation | Method for mining path traversal patterns in a web environment by converting an original log sequence into a set of traversal sub-sequences |
JPH10321643A (ja) * | 1997-05-19 | 1998-12-04 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法 |
JPH10321642A (ja) * | 1997-05-19 | 1998-12-04 | Sanyo Electric Co Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
US20020031892A1 (en) * | 1997-05-30 | 2002-03-14 | Sylvain Delage | Bipolar transistor stabilized with electrical insulating elements |
US20010005025A1 (en) * | 1998-01-26 | 2001-06-28 | Lg Electronics Ins. | Heterojunction bipolar transistor and its fabrication method |
US6395608B2 (en) * | 1998-01-26 | 2002-05-28 | Lg Electronics Inc. | Heterojunction bipolar transistor and its fabrication method |
JP2000174031A (ja) * | 1998-12-02 | 2000-06-23 | Nec Corp | ヘテロ接合バイポーラトランジスタ |
JP2001326229A (ja) * | 2000-05-12 | 2001-11-22 | Toshiba Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
WO2002009189A1 (en) * | 2000-07-24 | 2002-01-31 | Korea Advanced Institute Of Science And Technology | Method for manufacturing hetero junction bipolar transistor |
US6368929B1 (en) * | 2000-08-17 | 2002-04-09 | Motorola, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6946355B2 (en) | 2002-06-10 | 2005-09-20 | United Monolithic Semiconductors Gmbh | Method for producing a hetero-bipolar transistor and hetero-bipolar transistor |
Also Published As
Publication number | Publication date |
---|---|
AU2003238428A1 (en) | 2003-12-22 |
CN100378927C (zh) | 2008-04-02 |
EP1518266A1 (de) | 2005-03-30 |
CN1659693A (zh) | 2005-08-24 |
US6946355B2 (en) | 2005-09-20 |
CA2484791A1 (en) | 2003-12-18 |
US20040175895A1 (en) | 2004-09-09 |
WO2003105211A1 (de) | 2003-12-18 |
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Legal Events
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OM8 | Search report available as to paragraph 43 lit. 1 sentence 1 patent law | ||
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8131 | Rejection |