JPH10321643A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＨＢＴの製造方法の改善に関する。 【解決手段】 ダミーエミッタ29Ａをマスクにしてキャ
ップ層28と、エミッタ層27とをウエットエッチングし
て、ダミーエミッタ29Ａの形成領域以外の領域のキャッ
プ層28の全部を除去し、同時にエミッタ層27を一定膜厚
だけ残存させて除去し、全面に第２の絶縁膜を形成し、
これをエッチバックしてダミーエミッタ29Ａの上部及び
側部と、キャップ層28及びエミッタ層27の側部を被覆す
る側壁保護膜ＳＷを形成し、側壁保護膜ＳＷ及びダミー
エミッタ29Ａをマスクとし、エミッタ層27の残部をエッ
チングしてベース領域25を露出させ、側壁保護膜ＳＷの
形成領域で残存するエミッタ層27の一部をエミッタレッ
ジ27Ａとし、全面に第１の金属膜を蒸着して、ベース層
25上を第１の金属膜で被覆していること。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は化合物半導体装置の
製造方法及び化合物半導体装置に関し、さらに詳しくい
えば、ＨＢＴ（Heterojunction bipolar transistor ）
の製造方法及びＨＢＴの改善に関する。

【０００２】

【従来の技術】以下で、従来例に係るＨＢＴ（Heteroju
nction bipolar transistor）及びその製造方法につい
て図面を参照しながら説明する。図４６は、従来例に係
るＨＢＴの構造を説明する断面図であり、図４７〜図６
８は従来例に係るＨＢＴの製造方法を説明する断面図で
ある。

【０００３】最初に、従来例に係るＨＢＴの構造につい
て図４６を参照しながら説明する。このＨＢＴは、図４
６に示すように、ＧａＡｓ基板１と、ＧａＡｓ基板１上
に形成されたｎ−ＧａＡｓ層からなる膜厚１００００オ
ングストローム程度のサブコレクタ層２と、該サブコレ
クタ層２の一部領域上にメサ型に形成され、ｎ−ＧａＡ
ｓ層からなる膜厚５０００オングストロームのコレクタ
層４と、該コレクタ層４上に形成されたｐ−ＧａＡｓか
らなる膜厚１０００オングストローム程度のベース層５
と、サブコレクタ層２上のベース層５を取り囲む様にし
て形成されたＡｕＧｅ／Ｎｉからなるコレクタ電極３
と、ベース層５上に形成され、ｎ−Ａｌ0.25Ｇａ0.75Ａ
ｓからなる膜厚１３００オングストローム程度のエミッ
タ層７と、ｎ−ＩｎＧａＡｓからなる膜厚４０００オン
グストローム程度のキャップ層８と、Ｔｉ／Ｐｔ／Ａｕ
からなるエミッタ電極９と、シリコン窒化膜からなり、
上記のエミッタ電極９，キャップ層８，エミッタ層７の
側壁に形成された側壁保護膜ＳＷと、側壁保護膜ＳＷの
周囲のベース層５上に形成されたＴｉ／Ｐｔ／Ａｕから
なるベース電極６を有する。

【０００４】上記装置において、エミッタ層７の一部は
ベース電極６方向に２００〜３００オングストローム程
度に突出しており、これをエミッタレッジ７Ａという。
これはキャリアの表面再結合を防止する為にエミッタ層
７の一部を突出させることでこの部分だけをディプリー
トさせているものである。また、メサ状にベース層５か
ら突出したキャップ層８，エミッタ層７を以下でエミッ
タメサと称する。

【０００５】上記のＨＢＴの製造方法について以下で説
明する。なお、図４７〜図５７においては、ＧａＡｓ基
板１とサブコレクタ層２とは説明の都合上図示していな
い。まず、ＧａＡｓ基板１上に順次サブコレクタ層２，
コレクタ層４，ベース層５，エミッタ層７，キャップ層
８を形成した後に、シリコン窒化膜を全面に８０００オ
ングストローム程度に積層し、ＲＩＥ（Reactive Ion E
tching）でパターニングしてエミッタ電極を後に形成す
る領域に残存させる（以下でこのシリコン窒化膜をダミ
ーエミッタ９Ａと称する）。

【０００６】次に、図４７に示すように、ダミーエミッ
タ９Ａをマスクにして硫酸系のエッチャントを用いて、
キャップ層８とエミッタ層７をウエットエッチング・除
去してメサ形状をなすようにする。このときエミッタ層
７を完全に除去させてベース層５を露出させるようには
せず、一定膜厚（２００〜５００オングストローム程度
が好ましい）だけ残存させる。後にエミッタレッジ７Ａ
を形成するためである。

【０００７】次いで、図４８に示すように全面にシリコ
ン窒化膜９Ｂを１５００オングストローム程度形成した
後に、異方性エッチングでエッチングすることにより図
４９に示すような側壁保護膜ＳＷを形成する。このとき
側壁保護膜ＳＷは、完全に除去されていないで薄くなっ
たエミッタ層７上を被覆するように形成されている。次
に、図５０に示すように側壁保護膜ＳＷ及びダミーエミ
ッタ９Ａをマスクにしてエミッタ層７をウエットエッチ
ングしてこれを除去し、ベース層５を露出させる。この
とき、側壁保護膜ＳＷ直下のエミッタ層７Ａは残存して
横方向に突出し、これがエミッタレッジ７Ａとなる。こ
の段階でエミッタメサが形成される。

【０００８】次いで、図５１に示すように、全面にフォ
トレジストを塗布してレジスト膜ＰＲを形成した後に、
レジスト膜ＰＲを異方性エッチしてダミーエミッタ９
Ａ，側壁保護膜ＳＷなどのシリコン窒化膜を頭出しした
後に、ウエットエッチングでこれらのシリコン窒化膜を
除去し、図５２に示すようにキャップ層８を露出させ
る。このとき図５２に示すようにレジスト膜ＰＲにはダ
ミーエミッタ９Ａ分の段差ＤＳが形成されることにな
る。

【０００９】次に、全面にＴｉ／Ｐｔ／Ａｕを５０００
オングストローム程度蒸着する。すると、図５３に示す
ようにキャップ層８上にＴｉ／Ｐｔ／Ａｕが蒸着され、
残余のＴｉ／Ｐｔ／Ａｕはレジスト膜ＰＲ上に蒸着され
ることになる。このとき、段差ＤＳがあるため、レジス
トＰＲ上のＴｉ／Ｐｔ／Ａｕはキャップ層８上のそれと
分離されている。

【００１０】次いで、剥離剤を用いてレジスト膜ＰＲを
剥離する。すると、レジスト膜ＰＲ上に蒸着されていた
Ｔｉ／Ｐｔ／Ａｕも同時に除去されることになるので、
結果として図５４に示すようにキャップ層８上にのみＴ
ｉ／Ｐｔ／Ａｕが残存することになる（リフトオフ）。
かくしてエミッタ電極９が形成されることになる。その
後、全面に再びＴｉ／Ｐｔ／Ａｕを蒸着させる。する
と、図５５に示すように、エミッタ電極９上にＴｉ／Ｐ
ｔ／Ａｕ９Ａが蒸着され、同時にベース層５上にＴｉ／
Ｐｔ／Ａｕ６Ａが蒸着される。このＴｉ／Ｐｔ／Ａｕ６
Ａはのちにベース電極となるものである。このとき、エ
ミッタメサの段差分があるため、Ｔｉ／Ｐｔ／Ａｕ６Ａ
とＴｉ／Ｐｔ／Ａｕ９Ａとは蒸着の段階ですでに分離さ
れている。このため従来のようにこれらを分離させるた
めの斜めからのイオンミリング工程は不要になる。

【００１１】次に、図５６に示すように、全面にポリイ
ミドＰＩを形成したのちにこれをパターニングして、後
にベース電極を形成する領域とエミッタ電極９等の形成
領域とを被覆するように選択形成する。次いで、図５７
に示すように、このポリイミドＰＩをマスクにしてベー
ス層５上のＴｉ／Ｐｔ／Ａｕ６Ａをドライエッチングで
エッチング・除去して、ベース電極６を形成する。

【００１２】その後、図５８に示すようにポリイミドＰ
Ｉをマスクにしてベース層５，コレクタ層４をウエット
エッチングしてサブコレクタ層２を露出させ、ベース層
５，コレクタ層４などがメサ形状をなすようにする。次
いで、図５９に示すように全面にＡｕＧｅ／Ｎｉを蒸着
で形成する。すると、サブコレクタ層２上にＡｕＧｅ／
Ｎｉ３Ａが、ポリイミド上にＡｕＧｅ／Ｎｉ３Ｂがそれ
ぞれ蒸着される。

【００１３】その後、ウエットエッチングでポリイミド
ＰＩを除去することによって、ポリイミドＰＩ上のＡｕ
Ｇｅ／Ｎｉ３Ｂが同時に除去される。その後、サブコレ
クタ２上のＡｕＧｅ／Ｎｉ３Ａをパターニングしてコレ
クタ電極３を形成することにより、図４６に示すような
ＨＢＴの素子が完成する。以下で、上記のＨＢＴの電極
に接続する配線の形成工程等について図６０〜図６８を
参照しながら説明する。図６０は図４６の側断面図であ
る。

【００１４】図６０の状態に引き続いて、フォトレジス
トを全面に塗布し、フォトリソグラフィ法によって上述
のＨＢＴの素子を被覆するようにパターニングしてレジ
スト膜１０を形成し、図６１に示すように、レジスト膜
１０をマスクにして基板をエッチングして分離メサを形
成する。次いで、レジスト膜１０を除去した後に、図６
２に示すように、全面にＳｉＮ膜を積層し、パターニン
グして分離メサを含むＨＢＴの素子を被覆し、かつベー
ス電極６の上に開口が形成されるようなパターンを有す
るＳｉＮ膜１１を形成する。

【００１５】次に、蒸着法などによりＴｉ／Ｐｔ／Ａｕ
を形成したのちに、パターニングして図６３に示すよう
にベース配線１２をベース電極６と接続するように形成
し、これと同時にコレクタ配線１３とエミッタサーマル
シャント１６を形成する。コレクタ配線１３は不図示の
領域でコレクタ電極と接続する配線である。エミッタサ
ーマルシャント１６は、後にエミッタ電極と接続してＨ
ＢＴが動作中に発生する熱を放熱する為のパターンであ
る。

【００１６】次いで、全面にポリイミド膜１４を形成
し、その上に不図示のフォトレジストを形成し、フォト
リソグラフィ法によりパターニングする。そして図６４
に示すようにこのフォトレジストをマスクにして異方性
エッチし、エミッタサーマルシャント１６の形成領域に
開口１５が形成され、エミッタ電極９の上に形成された
ＳｉＮ膜１１が露出されるようにパターニングする。

【００１７】その後図６５に示すように露出したＳｉＮ
膜１１をエッチングで除去してエミッタ電極９を露出さ
せる。次いで図６６に示すように全面にＴｉ／Ｐｔ／Ａ
ｕ膜１７を蒸着させる。この時点でエミッタサーマルシ
ャント１６とエミッタ電極９とがＴｉ／Ｐｔ／Ａｕ膜１
７によって接続することになる。次いで、フォトレジス
トを全面に塗布し、フォトリソグラフィ法によって開口
１５の形成領域とエミッタ電極９の形成領域を含むよう
な領域に開口が形成されたレジスト膜１８を形成し、こ
れをマスクにしてＡｕメッキをする。すると、図６７に
示すようにレジスト１８の開口から露出したＴｉ／Ｐｔ
／Ａｕ膜１７上にＡｕ１９が形成される。

【００１８】その後、レジスト膜１８を剥離し、全面イ
オンミリングして金メッキの無い領域のＴｉ／Ｐｔ／Ａ
ｕをメサエッチすることで、図６８に示すようなＨＢＴ
素子と、これに接続する配線とが形成される。以上の製
造方法によれば、エミッタメサを形成する際にウエット
エッチングで行っているので、ベース層表面などにダメ
ージが入ることを抑止できる。又、キャップ層８に開口
を有するレジスト膜ＰＲを形成してＴｉ／Ｐｔ／Ａｕを
蒸着してリフトオフでエミッタ電極９をキャップ層８上
に選択形成している。この時点で既にエミッタメサが形
成されており、その後Ｔｉ／Ｐｔ／Ａｕを全面蒸着して
ベース電極を形成する際にも、このエミッタメサによっ
てエミッタ電極となるＴｉ／Ｐｔ／Ａｕと、ベース電極
となるＴｉ／Ｐｔ／Ａｕとは分離されるので、従来の製
造方法のように斜め方向からのイオンミリングによって
これらを分離する工程が不要になるという利点もある。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来のＨＢＴの製造方法によれば、図５０に示すようにエ
ミッタレッジ７Ａを形成した工程の後に図５２に示すよ
うにダミーエミッタ９Ａを除去し、その後エミッタ電極
９を形成した後にはじめてベース層５上にＴｉ／Ｐｔ／
Ａｕを蒸着させ、これをパターニングすることでベース
電極を形成している。

【００２０】すなわち、エミッタレッジ７Ａの形成から
エミッタ電極９の形成までの間はベース層５の表面は露
出しているので、その間の工程（例えばエッチング工
程）によってはベース層５の表面が荒れてしまうという
問題が生じていた。

【００２１】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ｎ+−ＧａＡｓ層からなるサブ
コレクタ層，前記サブコレクタ層よりも不純物濃度の低
いｎ-−ＧａＡｓ層からなるコレクタ層，ｐ+−ＧａＡｓ
からなるベース層，ｎ−ＡｌＧａＡｓからなるエミッタ
層及びｎ+−ＩｎＧａＡｓ等からなるキャップ層を、Ｇ
ａＡｓ基板上に順次形成し、のちにエミッタ電極を形成
する領域の前記キャップ層上に、第１の絶縁膜からなる
ダミーエミッタを選択形成する工程と、前記ダミーエミ
ッタをマスクにして前記キャップ層と、前記エミッタ層
とをウエットエッチングして、前記ダミーエミッタの形
成領域以外の領域の前記キャップ層の全部を除去し、同
時に前記エミッタ層を一定膜厚だけ残存させて除去する
工程と、全面に第２の絶縁膜を形成し、前記第２の絶縁
膜を異方性エッチして前記ダミーエミッタの上部及び側
部と、前記キャップ層及び前記エミッタ層の側部を被覆
する側壁保護膜を形成する工程と、前記側壁保護膜及び
前記ダミーエミッタをマスクとし、前記エミッタ層の残
部をエッチングして前記ベース層を露出させ、前記側壁
保護膜の形成領域で残存する前記エミッタ層の一部をエ
ミッタレッジとする工程と、全面に第１の金属膜を蒸着
して、前記ベース層上を前記第１の金属膜で被覆する工
程と、全面にフォトレジストを塗布してレジスト膜を形
成したのちにこれを異方性エッチして前記ダミーエミッ
タ及び側壁保護膜の少なくとも一部を露出させる工程
と、前記レジスト膜をマスクにして前記ダミーエミッタ
及び側壁保護膜をウエットエッチングで除去させ、前記
キャップ層を露出させる工程と、全面に第２の金属膜を
蒸着させたのちに前記レジスト膜を剥離することで前記
キャップ層表面に前記第２の金属膜を選択的に形成し
て、エミッタ電極を形成する工程と、前記エミッタ電極
の形成領域及びのちにベース電極となるべき領域を第３
の絶縁膜で被覆し、該第３の絶縁膜をマスクにして前記
ベース層上の前記第１の金属膜をエッチング・除去して
ベース電極を形成する工程と、前記第３の絶縁膜をマス
クにして前記ベース層及び前記コレクタ領域を選択的に
エッチング・除去して前記サブコレクタ層を露出させた
後に、前記第３の絶縁膜をマスクにして第３の金属膜を
前記サブコレクタ層上に蒸着させて、コレクタ電極を形
成する工程とを有することを特徴とする化合物半導体装
置の製造方法や、ｎ−ＧａＡｓ層からなるサブコレクタ
層，前記サブコレクタ層よりも不純物濃度の低いｎ−Ｇ
ａＡｓ層からなるコレクタ層，ｐ−ＧａＡｓからなるベ
ース層，ｎ−ＡｌＧａＡｓからなるエミッタ層及びｎ−
ＩｎＧａＡｓ等からなるキャップ層を、ＧａＡｓ基板上
に順次形成し、のちにエミッタ電極を形成する領域の前
記キャップ層上に、第１の絶縁膜からなるダミーエミッ
タを選択形成する工程と、前記ダミーエミッタをマスク
にして前記キャップ層と、前記エミッタ層とをウエット
エッチングして、前記ダミーエミッタの形成領域以外の
領域の前記キャップ層の全部を除去し、同時に前記エミ
ッタ層を一定膜厚だけ残存させて除去する工程と、全面
に第２の絶縁膜を形成し、前記第２の絶縁膜を異方性エ
ッチして前記ダミーエミッタの上部及び側部と、前記キ
ャップ層及び前記エミッタ層の側部を被覆する側壁保護
膜を形成する工程と、前記側壁保護膜及び前記ダミーエ
ミッタをマスクとし、前記エミッタ層の残部をエッチン
グして前記ベース層を露出させ、前記側壁保護膜の形成
領域で残存する前記エミッタ層の一部をエミッタレッジ
とする工程と、全面に第１の金属膜を蒸着して、前記ベ
ース層上を前記第１の金属膜で被覆する工程と、前記エ
ミッタ電極の形成領域及びのちにベース電極となるべき
領域の前記第１の金属膜，前記エミッタ層，前記エミッ
タレッジ，前記キャップ層，前記側壁保護膜及び前記ダ
ミーエミッタを第３の絶縁膜で被覆し、該第３の絶縁膜
をマスクにして前記ベース層上の前記第１の金属膜をエ
ッチング・除去してベース電極を形成する工程と、前記
第３の絶縁膜をマスクにして前記ベース層及び前記コレ
クタ領域を選択的にエッチング・除去して前記サブコレ
クタ層を露出させる工程と、前記第３の絶縁膜をマスク
にして第２の金属膜を前記サブコレクタ層上に蒸着させ
て、コレクタ電極を形成する工程と、前記第３の絶縁膜
をエッチングで除去して、該第３の絶縁膜で被覆されて
いた前記ベース電極，前記エミッタ層，前記エミッタレ
ッジ，前記キャップ層，前記側壁保護膜及び前記ダミー
エミッタを露出させる工程と、全面にフォトレジストを
形成し、パターニングして前記ダミーエミッタ，前記キ
ャップ層，前記エミッタ層，前記エミッタ電極，前記ベ
ース層，前記コレクタ層及び前記コレクタ電極を被覆す
るレジスト膜を形成し、前記レジスト膜をマスクにして
前記コレクタ層をエッチング・除去する工程と、前記レ
ジスト膜を除去したのちに全面に第４の絶縁膜を形成
し、前記ダミーエミッタ，前記キャップ層，前記エミッ
タ層，前記エミッタ電極，前記ベース層，前記コレクタ
層及び前記コレクタ電極を被覆するようにパターニング
し、前記ベース電極の形成領域の一部の前記第４の絶縁
膜に開口を形成する工程と、前記ベース電極の形成領域
の一部の開口を介して前記ベース電極に接続するベース
配線を形成するとともに、前記コレクタ電極に接続する
コレクタ配線と、エミッタサーマルシャントを前記Ｇａ
Ａｓ基板上に形成する工程と、全面に第５の絶縁膜を形
成したのちに、前記第５の絶縁膜上に前記エミッタサー
マルシャントの形成領域の一部に開口が形成されたレジ
スト膜を形成する工程と、前記レジスト膜をマスクにし
て、前記レジスト膜が除去されるまで前記第５の絶縁膜
をエッチングして前記エミッタサーマルシャントの形成
領域の一部に開口を形成して前記エミッタサーマルシャ
ントを露出すると同時に、前記ダミーエミッタ上に形成
された前記第４の絶縁膜を露出する工程と、前記第４の
絶縁膜及び前記ダミーエミッタをエッチングで除去し、
前記キャップ層を露出する工程と、全面に第２の金属膜
を形成した後にパターニングして、前記キャップ層上に
エミッタ電極を形成し、同時に、前記エミッタサーマル
シャントと前記エミッタ電極に接続するエミッタ配線を
形成する工程とを有することを特徴とする化合物半導体
装置の製造方法や、ＧａＡｓ基板の一部に、素子として
用いるＨＢＴを形成するための第１の領域と、前記素子
として用いるＨＢＴよりも大きく、動作特性を試験する
ためのテスト用ＨＢＴを形成するための第２の領域とを
用意する工程と、前記第１の領域に前記素子として用い
るＨＢＴを形成するのと並行して、前記第２の領域に前
記テスト用ＨＢＴを形成し、前記第１の領域で前記素子
として用いるＨＢＴが完成する以前に前記第２の領域で
前記テスト用ＨＢＴを完成させる工程とを有することを
特徴とする化合物半導体装置の製造方法により、上記課
題を解決するものである。

【００２２】

【発明の実施の形態】

（１）第１の実施形態 以下で、本発明の実施形態に係るＨＢＴ（Heterojuncti
on bipolar transistor）及びその製造方法について図
面を参照しながら説明する。図１〜図１４は本発明の実
施形態に係るＨＢＴの製造方法を説明する断面図であ
る。

【００２３】最初に、本発明の実施形態に係るＨＢＴの
構造について図１４を参照しながら説明する。このＨＢ
Ｔは、図１４に示すように、ＧａＡｓ基板２１と、Ｇａ
Ａｓ基板２１上に形成されたｎ+−ＧａＡｓ層からなる
膜厚１００００オングストローム程度のサブコレクタ層
２２と、該サブコレクタ層２２の一部領域上にメサ型に
形成され、ｎ-−ＧａＡｓ層からなる膜厚５０００オン
グストロームのコレクタ層２４と、該コレクタ層２４上
に形成されたｐ+−ＧａＡｓからなる膜厚１０００オン
グストローム程度のベース層２５と、サブコレクタ層２
２上のベース層２５を取り囲む様にして形成されたＴｉ
／Ｐｔ／Ａｕからなるコレクタ電極２３と、ベース層２
５上に形成され、ｎ−Ａｌ0.25Ｇａ0.75Ａｓからなる膜
厚１３００オングストローム程度のエミッタ層２７と、
ｎ−ＩｎＧａＡｓからなる膜厚４０００オングストロー
ム程度のキャップ層２８と、Ｔｉ／Ｐｔ／Ａｕからなる
エミッタ電極２９と、シリコン窒化膜からなり、上記の
エミッタ電極２９，キャップ層２８，エミッタ層２７の
側壁に形成された側壁保護膜ＳＷと、側壁保護膜ＳＷの
周囲のベース層２５上に形成されたＴｉ／Ｐｔ／Ａｕか
らなるベース電極２６を有する。

【００２４】上記装置において、エミッタ層２７の一部
はベース電極２６方向に２００〜３００オングストロー
ム程度に突出しており、これをエミッタレッジ２７Ａと
いう。これはキャリアの表面再結合を防止する為にエミ
ッタ層２７の一部を突出させることでこの部分だけをデ
ィプリートさせているものである。また、メサ状にベー
ス層２５から突出したキャップ層２８，エミッタ層２７
を以下でエミッタメサと称する。

【００２５】本実施形態に係るＨＢＴの製造方法につい
て以下で説明する。なお、図１〜図１１においては、Ｇ
ａＡｓ基板２１とサブコレクタ層２２とは説明の都合上
図示していない。まず、ＧａＡｓ基板２１上に順次サブ
コレクタ層２２，コレクタ層２４，ベース層２５，エミ
ッタ層２７，キャップ層２８を形成した後に、シリコン
窒化膜を全面に８０００オングストローム程度に積層
し、ＲＩＥ（Reactive Ion Etching）でパターニングし
て、後にエミッタ電極を形成するべき領域に残存させる
（以下でこのシリコン窒化膜をダミーエミッタ２９Ａと
称する）。

【００２６】次に、図１に示すように、ダミーエミッタ
２９Ａをマスクにして硫酸系のエッチャントを用いて、
キャップ層２８とエミッタ層２７をウエットエッチング
・除去してメサ形状をなすようにパターニングする。こ
のときエミッタ層２７を完全に除去させてベース層２５
を露出させるようにはせず、一定膜厚（２００〜５００
オングストローム程度が好ましい）だけ残存させる。後
にエミッタレッジ２７Ａを形成するためである。

【００２７】次いで、図２に示すように全面にシリコン
窒化膜２９Ｂを１５００オングストローム程度形成した
後に、異方性エッチングで異方性エッチすることにより
図３に示すような側壁保護膜ＳＷを形成する。このとき
側壁保護膜ＳＷは、完全に除去されていないで薄くなっ
たエミッタ層２７上を被覆するように形成されている。

【００２８】次に、図４に示すように側壁保護膜ＳＷ及
びダミーエミッタ２９Ａをマスクにしてエミッタ層２７
をウエットエッチングしてこれを除去し、ベース層２５
を露出させる。このとき、側壁保護膜ＳＷ直下のエミッ
タ層２７Ａは残存して横方向に突出し、これがエミッタ
レッジ２７Ａとなる。この段階でエミッタメサが形成さ
れる。

【００２９】次いで、図５に示すように全面にＴｉ／Ｐ
ｔ／Ａｕを蒸着する。このとき、エミッタレッジの上に
はＴｉ／Ｐｔ／Ａｕ２９Ｃが、露出したベース層２５の
上にＴｉ／Ｐｔ／Ａｕ２６Ａが、それぞれ蒸着される。
その後図６に示すようにレジスト膜ＰＲを全面に形成
し、異方性エッチしてＴｉ／Ｐｔ／Ａｕ２９Ｃと、ダミ
ーエミッタ２９Ａ及び側壁保護膜ＳＷの一部を露出させ
る。

【００３０】次いで図７に示すように、レジスト膜ＰＲ
をマスクにしてＳｉＮ用のエッチャントを用いてダミー
エミッタ２９Ａ及び側壁保護膜ＳＷをともにエッチング
して除去し、キャップ層２８を除去する。このとき、ダ
ミーエミッタ２９Ａ上に形成されていたＴｉ／Ｐｔ／Ａ
ｕ２９Ｃも同時に除去される。また、図７に示すように
レジスト膜ＰＲにはダミーエミッタ２９Ａの分だけの段
差ＤＳが形成されることになる。

【００３１】その後、図８に示すように全面にＴｉ／Ｐ
ｔ／Ａｕを５０００オングストローム程度蒸着する。こ
れによりキャップ層２８上にはエミッタ電極２７が形成
され、残余のＴｉ／Ｐｔ／Ａｕ２７Ａはレジスト膜ＰＲ
上に蒸着されることになる。このとき、レジスト膜ＰＲ
には段差ＤＳがあるので、レジスト膜ＰＲ上に蒸着され
たＴｉ／Ｐｔ／Ａｕ２７Ａはエミッタ電極２７と分離さ
れている。

【００３２】次いで、剥離剤を用いてレジスト膜ＰＲを
剥離する。すると、レジスト膜ＰＲ上に蒸着されていた
Ｔｉ／Ｐｔ／Ａｕも同時に除去されることになるので、
結果として図９に示すようにキャップ層２８上に蒸着し
たＴｉ／Ｐｔ／Ａｕからなるエミッタ電極２７のみが残
存することになる（リフトオフ）。次に、図１０に示す
ように、全面にポリイミドＰＩを形成したのちにこれを
パターニングして、後にベース電極を形成する領域とエ
ミッタ電極２７等の形成領域とを被覆するように選択形
成する。

【００３３】次いで、図１１に示すように、このポリイ
ミドＰＩをマスクにしてベース層２５上のＴｉ／Ｐｔ／
Ａｕ２６Ａをドライエッチングでエッチング・除去し
て、ベース電極２６を形成する。本実施形態では、従来
と異なり、エミッタレッジ２７Ａを形成した後に直ちに
Ｔｉ／Ｐｔ／Ａｕをベース層２５上に蒸着させているの
で、エミッタレッジを形成した後にレジスト膜を形成し
てリフトオフによってエミッタ電極を形成した後にＴｉ
／Ｐｔ／Ａｕを蒸着させている従来と異なり、エミッタ
レッジ２７Ａの形成工程からエミッタ電極を形成する工
程までの間にベース層が露出しておらず、エッチング雰
囲気等に晒されることを抑止することができる。このた
め、エミッタレッジ２７Ａの形成工程からエミッタ電極
を形成する工程までの間の工程でベース層２５の表面が
荒れることを極力抑止することが可能になる。

【００３４】その後、図１２に示すようにポリイミドＰ
Ｉをマスクにしてベース層２５，コレクタ層２４をウエ
ットエッチングしてサブコレクタ層２２を露出させ、ベ
ース層２５，コレクタ層２４などがメサ形状をなすよう
にパターニングする。次いで、図１３に示すように全面
にＡｕＧｅ／Ｎｉを蒸着で形成する。すると、サブコレ
クタ層２２上にＡｕＧｅ／Ｎｉ２３Ａが、ポリイミド上
にＡｕＧｅ／Ｎｉ２３Ｂがそれぞれ蒸着される。

【００３５】その後、ウエットエッチングでポリイミド
ＰＩを除去することによって、ポリイミドＰＩ上のＡｕ
Ｇｅ／Ｎｉ２３Ｂが同時に除去される。その後、サブコ
レクタ１２上のＡｕＧｅ／Ｎｉ２３Ａをパターニングし
てコレクタ電極２３を形成することにより、図１４に示
すようなＨＢＴが完成する。なお、本実施形態ではダミ
ーエミッタ２９Ａ、側壁保護膜ＳＷの材料としてともに
シリコン窒化膜を用いているが、本発明はこれに限ら
ず、例えばシリコン酸化膜を用いても良い。また、電極
の材料等も本実施形態に示したものに限られるものでは
ない。

【００３６】（２）第２の実施形態 以下で、本発明の第２の実施形態について説明する。な
お、第１の実施形態と共通する事項については、重複を
避ける為説明を省略する。図１５〜図２４は、本発明の
第２の実施形態に係るＨＢＴの製造方法を説明する正断
面図である。また、図２５〜図３３は本発明の第２の実
施形態に係るＨＢＴの製造方法を説明する側断面図であ
る。

【００３７】本実施形態に係るＨＢＴの製造方法につい
て以下で説明する。なお、図１５〜図２１においては、
ＧａＡｓ基板３１とサブコレクタ層３２とは説明の都合
上図示していない。まず、ＧａＡｓ基板３１上に順次サ
ブコレクタ層３２，コレクタ層３４，ベース層３５，エ
ミッタ層３７，キャップ層３８を形成した後に、シリコ
ン窒化膜を全面に８０００オングストローム程度に積層
し、ＲＩＥ（Reactive Ion Etching）でパターニングし
てエミッタ電極を後に形成する領域に残存させる（以下
でこのシリコン窒化膜をダミーエミッタ３９Ａと称す
る）。

【００３８】次に、図１５に示すように、ダミーエミッ
タ３９Ａをマスクにして硫酸系のエッチャントを用い
て、キャップ層３８とエミッタ層３７をウエットエッチ
ング・除去してメサ形状をなすようにする。このときエ
ミッタ層３７を完全に除去させてベース層３５を露出さ
せるようにはせず、一定膜厚（２００〜５００オングス
トローム程度が好ましい）だけ残存させる。後にエミッ
タレッジ３７Ａを形成するためである。

【００３９】次いで、図１６に示すように全面にシリコ
ン窒化膜３９Ｂを１５００オングストローム程度形成し
た後に、異方性エッチングで異方性エッチすることによ
り図１７に示すような側壁保護膜ＳＷを形成する。この
とき側壁保護膜ＳＷは、完全に除去されていないで薄く
なったエミッタ層３７上を被覆するように形成されてい
る。

【００４０】次に、図１８に示すように側壁保護膜ＳＷ
及びダミーエミッタ３９Ａをマスクにしてエミッタ層３
７をウエットエッチングしてこれを除去し、ベース層３
５を露出させる。このとき、側壁保護膜ＳＷ直下のエミ
ッタ層３７Ａは残存して横方向に突出し、これがエミッ
タレッジ３７Ａとなる。この段階でエミッタメサが形成
される。

【００４１】次いで、図１９に示すように全面にＴｉ／
Ｐｔ／Ａｕを蒸着する。このとき、エミッタレッジの上
にはＴｉ／Ｐｔ／Ａｕ３９Ｃが、露出したベース層２５
の上にはＴｉ／Ｐｔ／Ａｕ３６Ａが、それぞれ蒸着され
る。その後、図２０に示すようにＴｉ／Ｐｔ／Ａｕ３９
Ｃを含むエミッタメサを被覆するようにポリイミド膜Ｐ
Ｉを形成する。

【００４２】次いで、図２１に示すようにこのポリイミ
ド膜ＰＩをマスクにしてベース層３５の上のＴｉ／Ｐｔ
／Ａｕ３６Ａをエッチングして除去し、ベース電極３６
を形成する。次に、図２２に示すようにポリイミド膜Ｐ
Ｉをマスクにしてベース層３５，コレクタ層３４をウエ
ットエッチングしてサブコレクタ層３２を露出させ、ベ
ース層３５，コレクタ層３４などがメサ形状をなすよう
にパターニングする。

【００４３】次いで、図２３に示すように全面にＡｕＧ
ｅ／Ｎｉを蒸着で形成する。すると、サブコレクタ層３
２上にＡｕＧｅ／Ｎｉ３３Ａが、ポリイミド上にＡｕＧ
ｅ／Ｎｉ３３Ｂがそれぞれ蒸着される。その後、図２４
に示すようにウエットエッチングでポリイミドＰＩを除
去することによって、ポリイミドＰＩ上のＡｕＧｅ／Ｎ
ｉ３３Ｂが同時に除去される。その後、サブコレクタ３
２上のＡｕＧｅ／Ｎｉ３３Ａをパターニングしてコレク
タ電極３３を形成する。

【００４４】まだこの段階ではエミッタ電極が形成され
ていないのでＨＢＴは素子として機能しない。以下でこ
のＨＢＴに配線を接続し、かつエミッタ電極を形成する
工程について図２５〜図３３を参照しながら説明する。
なお、図２５は図２４の側断面図である。図２５の工程
に引き続いて、フォトレジストを全面に塗布し、フォト
リソグラフィ法によって上述のＨＢＴの素子を被覆する
ようにパターニングしてレジスト膜４０を形成し、図２
６に示すように、レジスト膜４０をマスクにして基板を
エッチングして分離メサを形成する。

【００４５】次いで、図２７に示すように、レジスト膜
４０を除去した後に、全面にＳｉＮ膜を積層し、パター
ニングして分離メサを含むＨＢＴの素子を被覆し、ベー
ス電極３６の上に開口ＯＰが形成されるようなパターン
を有するＳｉＮ膜４１を形成する。次に、蒸着法などに
よりＴｉ／Ｐｔ／Ａｕを形成し、パターニングして図２
８に示すようにベース配線４２を、開口ＯＰを介してベ
ース電極３６と接続するように形成し、これと同時にコ
レクタ配線４３とエミッタサーマルシャント４６を形成
する。コレクタ配線４３は不図示の領域でコレクタ電極
と接続する配線である。エミッタサーマルシャント４６
は、後にエミッタ電極と接続してＨＢＴが動作中に発生
する熱を放熱する為のパターンである。

【００４６】次いで、全面にポリイミド膜４４を形成
し、その上に不図示のフォトレジストを形成し、フォト
リソグラフィ法によりパターニングする。そして図２９
に示すようにこのフォトレジストをマスクにして異方性
エッチし、エミッタサーマルシャント４６の形成領域に
開口４５が形成され、ダミーエミッタ３９Ａの上に形成
されたＳｉＮ膜４１が露出されるようにパターニングす
る。

【００４７】その後図３０に示すように露出したＳｉＮ
膜４１をウエットエッチングで除去する。このとき、同
時にＳｉＮ膜からなるダミーエミッタ３９Ａも除去され
るので、キャップ層３８が露出することになる。次い
で、図３１に示すように全面にＴｉ／Ｐｔ／Ａｕ膜４７
を蒸着させる。この時点でキャップ層３８上にはＴｉ／
Ｐｔ／Ａｕからなるエミッタ電極３９が形成され、同時
にエミッタサーマルシャント４６と接続するＴｉ／Ｐｔ
／Ａｕ膜４７が形成されることになる。

【００４８】次いで、フォトレジストを全面に塗布し、
フォトリソグラフィ法によって開口４５の形成領域とエ
ミッタ電極３９の形成領域を含むような領域に開口が形
成されたレジスト膜ＰＲを形成し、これをマスクにして
Ａｕメッキをする。すると、図３２に示すようにレジス
トＰＲの開口から露出したＴｉ／Ｐｔ／Ａｕ膜４７上に
Ａｕ１９が選択的に形成される。

【００４９】その後、レジスト膜ＰＲを剥離すること
で、図３３に示すようなＨＢＴ素子と、その電極に接続
する配線とが形成されることになる。本実施形態に係る
以上の製造方法によれば、Ｔｉ／Ｐｔ／Ａｕ膜からなる
配線を形成する工程に至るまで同じＴｉ／Ｐｔ／Ａｕ膜
からなるエミッタ電極３９を形成しておらず、エミッタ
電極に接続する配線を形成する際に同時にエミッタ電極
を形成している。

【００５０】このため、最初にＴｉ／Ｐｔ／Ａｕを蒸着
することでエミッタ電極を形成し、後にこれに接続する
配線を形成する際に同じＴｉ／Ｐｔ／Ａｕを蒸着して形
成していたことで、Ｔｉ／Ｐｔ／Ａｕの蒸着工程が２回
必要であった従来に比して、製造工程数を削減すること
が可能になる。 （３）第３の実施形態 上記第２の実施形態の製造方法によれば、エミッタ電極
を形成する工程とこれにつながる配線を形成する工程と
を同時に行うことで工程数の削減が可能になった。

【００５１】しかし、配線の形成工程までエミッタ電極
が形成されないことにより、配線が形成されて素子が完
成するまではＨＢＴの試験を行うことが全くできないと
いう欠点もあった。本発明の第３の実施形態は、かかる
欠点を改善する為に提案されたものである。

【００５２】以下で、本発明の第３の実施形態について
図面を参照しながら説明する。まず、ＧａＡｓ基板を第
１の領域と第２の領域とに分ける。第１の領域は、実際
に素子として用いるＨＢＴを形成するための領域であ
る。また、第２の領域は、テスト用ＨＢＴを形成するた
めの領域である。テスト用ＨＢＴとは、一辺１００μｍ
程度の大きさのＨＢＴであって、実際に素子として用い
るＨＢＴと並行して製造され、素子の大きさに依存せず
一定の特性であるＤＣ特性（ｈFE，耐圧等の素子の規模
に依存しない特性）を、素子として用いられるＨＢＴが
完成する以前に試験する為に製造されるＨＢＴである。

【００５３】次に、第１の領域Ｓ１，第２の領域Ｓ２の
両方のＧａＡｓ基板５１上に、順次サブコレクタ層５
２，コレクタ層５４，ベース層５５，エミッタ層５７，
キャップ層５８を形成した後に、シリコン窒化膜を全面
に８０００オングストローム程度に積層する。次に、Ｒ
ＩＥ（Reactive Ion Etching）でシリコン窒化膜をパタ
ーニングして、第１の領域Ｓ１ではエミッタ電極を後に
形成する領域に残存させて第１のダミーエミッタ５９Ａ
を形成し、第２の領域Ｓ２では第２のダミーエミッタを
形成する。

【００５４】次に、図３４に示すように、第１の領域Ｓ
１では第１のダミーエミッタ５９Ａをマスクにして硫酸
系のエッチャントを用いて、第１のキャップ層５８と第
１のエミッタ層５７をウエットエッチング・除去してメ
サ形状をなすようにする。このときエミッタ層５７を完
全に除去させてベース層５５を露出させるようにはせ
ず、一定膜厚（２００〜５００オングストローム程度が
好ましい）だけ残存させる。後に第１のエミッタレッジ
５７Ａを形成するためである。

【００５５】このとき、同時に第２の領域Ｓ２でも第２
のダミーエミッタ６９Ａをマスクにして硫酸系のエッチ
ャントを用いて、第２のキャップ層６８と第２のエミッ
タ層６７をウエットエッチング・除去してメサ形状をな
すようにする。このとき第２のエミッタ層６７を完全に
除去させてベース層５５を露出させるようにはせず、一
定膜厚（２００〜５００オングストローム程度が好まし
い）だけ残存させる。後に第２のエミッタレッジ６７Ａ
を形成するためである。

【００５６】次いで、図３５に示すように全面にシリコ
ン窒化膜５９Ｂを１５００オングストローム程度形成し
た後に、異方性エッチングで異方性エッチすることによ
り、図３６に示すように第１の領域Ｓ１には第１の側壁
保護膜ＳＷ１を、第２の領域には第２の側壁保護膜ＳＷ
２を、それぞれ形成する。次に、図３７に示すように第
１，第２の側壁保護膜ＳＷ１，ＳＷ２及び第１，第２の
ダミーエミッタ５９Ａ，６９Ａをマスクにしてエミッタ
層をウエットエッチングしてこれを除去し、ベース層５
５を露出させる。このとき、第１，第２の側壁保護膜Ｓ
Ｗ１，ＳＷ２直下のエミッタ層５７Ａ，６７Ａは残存し
て横方向に突出し、これがエミッタレッジ５７Ａ，６７
Ａとなる。この段階でエミッタメサが形成される。

【００５７】次いで、第１の領域Ｓ１には不図示のマス
クをしておき、第２の領域Ｓ２にのみレジスト膜ＰＲを
形成し、このレジスト膜ＰＲを異方性エッチして第２の
ダミーエミッタ６９Ａ，第２の側壁保護膜ＳＷ２などの
シリコン窒化膜を頭出しする。その後、ウエットエッチ
ングでこれらのシリコン窒化膜を除去し、第２のキャッ
プ層６８を露出させる。このとき図３８に示すようにレ
ジスト膜ＰＲには第２のダミーエミッタ６９Ａ分の段差
ＤＳが形成されることになる。

【００５８】次に、第２の領域Ｓ２のみにＴｉ／Ｐｔ／
Ａｕを５０００オングストローム程度蒸着して、第２の
キャップ層６８上にＴｉ／Ｐｔ／Ａｕを形成した後に剥
離剤を用いてレジスト膜ＰＲを剥離する。すると、レジ
スト膜ＰＲ上に蒸着されていたＴｉ／Ｐｔ／Ａｕも同時
に除去されることになるので、結果として図３９に示す
ように第２のキャップ層６８上にのみＴｉ／Ｐｔ／Ａｕ
が残存し、第２のエミッタ電極９が形成されることにな
る。

【００５９】次いで、全面に再びＴｉ／Ｐｔ／Ａｕを蒸
着させる。すると、図４０に示すように、第１の領域Ｓ
１では第１のダミーエミッタ５９Ａ上にＴｉ／Ｐｔ／Ａ
ｕ５９Ｃが、第２の領域Ｓ２においては第２のエミッタ
電極６９上にＴｉ／Ｐｔ／Ａｕ６９Ｃが、それぞれ形成
される。同時に、第１の領域Ｓ１のベース層５５上には
Ｔｉ／Ｐｔ／Ａｕ５６Ａが、第２の領域Ｓ２のベース層
５５上にはＴｉ／Ｐｔ／Ａｕ６６Ａが、それぞれ蒸着さ
れる。これらのＴｉ／Ｐｔ／Ａｕ６６Ａは、後にベース
電極となるものである。

【００６０】次に、図４１に示すように、全面にポリイ
ミドＰＩを形成したのちにこれをパターニングして、第
１，第２の領域Ｓ１，Ｓ２ともに後にベース電極を形成
する領域とエミッタ電極等の形成領域とを被覆するよう
に第１，第２のポリイミド膜ＰＩ１，ＰＩ２を形成す
る。次いで、図４２に示すように、第１，第２のポリイ
ミド膜ＰＩ１，ＰＩ２をマスクにしてベース層５５上の
Ｔｉ／Ｐｔ／Ａｕ５６Ａ，６６Ａをドライエッチングで
エッチング・除去して、第１のベース電極５６，第２の
ベース電極６６をそれぞれ形成する。

【００６１】その後、図４３に示すように第１，第２の
ポリイミド膜ＰＩ１，ＰＩ２をマスクにしてベース層５
５，コレクタ層５４をウエットエッチングしてサブコレ
クタ層５２を露出させ、第１の領域Ｓ１には第１のベー
ス層５５Ａ，第１のコレクタ層５４Ａをメサ形状をなす
ように形成する。これと同時に、第２の領域Ｓ２には第
２のベース層５５Ｂ，第２のコレクタ層５４Ｂをメサ形
状をなすように形成する。

【００６２】その後、図４４に示すように第１，第２の
ポリイミド膜ＰＩ１１，ＰＩ１２をウエットエッチング
で除去する。すると、第１の領域Ｓ１における素子のキ
ャップ層上にはまだ第１のダミーエミッタ５９Ａが形成
されていてエミッタ電極は形成されていないが、第２の
領域では第２のキャップ層６８上に第２のエミッタ電極
６９が形成されており、この時点で第２の領域にはＨＢ
Ｔが完成している。

【００６３】従って、第２の実施形態の製造方法におい
てはここまでの段階で素子のＤＣ特性（ｈFE，耐圧等の
素子の規模に依存しない特性）を試験することはできな
かったが、本実施形態では第２の領域Ｓ２にテスト用Ｈ
ＢＴが完成しているので、図４５に示すようにテスト用
ＨＢＴのエミッタ電極６９上に試験用プローブＰＢを突
き立てて、このテスト用ＨＢＴを動作させることによ
り、ＤＣ特性を試験することができる。

【００６４】従って、すなわち配線層まで形成して素子
全体が完成するまで何ら素子の特性の試験をすることが
できなかったという第２の実施形態の製造方法における
欠点を解消することが可能になる。

【００６５】

【発明の効果】本発明の化合物半導体装置の製造方法に
よれば、ｎ−ＧａＡｓ層からなるサブコレクタ層，サブ
コレクタ層よりも不純物濃度の低いｎ−ＧａＡｓ層から
なるコレクタ層，ｐ−ＧａＡｓからなるベース層，ｎ−
ＡｌＧａＡｓからなるエミッタ層及びｎ−ＩｎＧａＡｓ
等からなるキャップ層を、ＧａＡｓ基板上に順次形成
し、のちにエミッタ電極を形成する領域のキャップ層上
に、第１の絶縁膜からなるダミーエミッタを選択形成
し、ダミーエミッタをマスクにしてキャップ層と、エミ
ッタ層とをウエットエッチングして、ダミーエミッタの
形成領域以外の領域のキャップ層の全部を除去し、同時
にエミッタ層を一定膜厚だけ残存させて除去し、その後
全面に第２の絶縁膜を形成し、第２の絶縁膜を異方性エ
ッチしてダミーエミッタの上部及び側部と、キャップ層
及びエミッタ層の側部を被覆する側壁保護膜を形成し、
側壁保護膜及びダミーエミッタをマスクとし、エミッタ
層の残部をエッチングしてベース層を露出させ、側壁保
護膜の形成領域で残存するエミッタ層の一部をエミッタ
レッジとしたのちに、直ちに全面に第１の金属膜を蒸着
して、ベース層上を第１の金属膜で被覆してベース電極
を形成している。

【００６６】このため、エミッタレッジを形成した後に
直ちに第１の金属膜をベース層上に蒸着させているの
で、エミッタレッジを形成した後にレジスト膜を形成し
てリフトオフによってエミッタ電極を形成した後に第１
の金属膜を蒸着させている従来と異なり、エミッタレッ
ジの形成工程からエミッタ電極を形成する工程までの間
にベース層が露出することを抑止できる。

【００６７】これにより、エミッタレッジの形成工程か
らエミッタ電極を形成する工程までの間の工程でベース
層の表面がエッチング雰囲気等に晒されることなどで荒
れることを極力抑止することが可能になる。また、本発
明に係る別の化合物半導体装置の製造方法によれば、全
面に第２の金属膜を形成した後にパターニングして、キ
ャップ層上にエミッタ電極を形成し、かつ、エミッタサ
ーマルシャントとエミッタ電極に接続するエミッタ配線
を同時に形成している。

【００６８】このため、エミッタ電極を予め形成した上
で再び同じ材料の金属膜を蒸着させてエミッタ電極に接
続する配線を形成していたため、該金属膜の蒸着工程が
２回必要であった従来に比して、工程数を削減すること
が可能になる。更に、本発明の別の化合物半導体装置の
製造方法によれば、ＧａＡｓ基板の一部に、素子として
用いるＨＢＴを形成するための第１の領域と、素子とし
て用いるＨＢＴよりも大きく、動作特性を試験するため
のテスト用ＨＢＴを形成するための第２の領域とを用意
し、第１の領域に素子として用いるＨＢＴを形成するの
と並行して、第２の領域にテスト用ＨＢＴを形成し、第
１の領域で素子として用いるＨＢＴが完成する以前に第
２の領域でテスト用ＨＢＴを完成させているので、実際
に素子として用いるＨＢＴが完成する前にＨＢＴの動作
特性を試験することができ、素子の信頼性が向上する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第１の断面図である。

【図２】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第２の断面図である。

【図３】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第３の断面図である。

【図４】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第４の断面図である。

【図５】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第５の断面図である。

【図６】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第６の断面図である。

【図７】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第７の断面図である。

【図８】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第８の断面図である。

【図９】本発明の第１の実施形態に係る化合物半導体装
置の製造方法を説明する第９の断面図である。

【図１０】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１０の断面図である。

【図１１】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１１の断面図である。

【図１２】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１２の断面図である。

【図１３】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１３の断面図である。

【図１４】本発明の第１の実施形態に係る化合物半導体
装置の製造方法を説明する第１４の断面図である。

【図１５】本発明の第２の実施形態に係る化合物半導体
装置を説明する第１の正断面図である。

【図１６】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第２の正断面図である。

【図１７】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第３の正断面図である。

【図１８】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第４の正断面図である。

【図１９】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第５の正断面図である。

【図２０】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第６の正断面図である。

【図２１】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第７の正断面図である。

【図２２】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第８の正断面図である。

【図２３】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第９の正断面図である。

【図２４】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第１０の正断面図である。

【図２５】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第１の側断面図である。

【図２６】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第２の側断面図である。

【図２７】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第３の側断面図である。

【図２８】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第４の側断面図である。

【図２９】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第５の側断面図である。

【図３０】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第６の側断面図である。

【図３１】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第７の側断面図である。

【図３２】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第８の側断面図である。

【図３３】本発明の第２の実施形態に係る化合物半導体
装置の製造方法を説明する第９の側断面図である。

【図３４】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第１の断面図である。

【図３５】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第２の断面図である。

【図３６】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第３の断面図である。

【図３７】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第４の断面図である。

【図３８】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第５の断面図である。

【図３９】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第６の断面図である。

【図４０】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第７の断面図である。

【図４１】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第８の断面図である。

【図４２】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第９の断面図である。

【図４３】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第１０の断面図である。

【図４４】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第１１の断面図である。

【図４５】本発明の第３の実施形態に係る化合物半導体
装置の製造方法を説明する第１２の断面図である。

【図４６】従来の化合物半導体装置の構造を説明する断
面図である。

【図４７】従来の化合物半導体装置の製造方法を説明す
る第１の正断面図である。

【図４８】従来の化合物半導体装置の製造方法を説明す
る第２の正断面図である。

【図４９】従来の化合物半導体装置の製造方法を説明す
る第３の正断面図である。

【図５０】従来の化合物半導体装置の製造方法を説明す
る第４の正断面図である。

【図５１】従来の化合物半導体装置の製造方法を説明す
る第５の正断面図である。

【図５２】従来の化合物半導体装置の製造方法を説明す
る第６の正断面図である。

【図５３】従来の化合物半導体装置の製造方法を説明す
る第７の正断面図である。

【図５４】従来の化合物半導体装置の製造方法を説明す
る第８の正断面図である。

【図５５】従来の化合物半導体装置の製造方法を説明す
る第９の正断面図である。

【図５６】従来の化合物半導体装置の製造方法を説明す
る第１０の正断面図である。

【図５７】従来の化合物半導体装置の製造方法を説明す
る第１１の正断面図である。

【図５８】従来の化合物半導体装置の製造方法を説明す
る第１２の正断面図である。

【図５９】従来の化合物半導体装置の製造方法を説明す
る第１３の正断面図である。

【図６０】従来の化合物半導体装置の製造方法を説明す
る第１の側断面図である。

【図６１】従来の化合物半導体装置の製造方法を説明す
る第２の側断面図である。

【図６２】従来の化合物半導体装置の製造方法を説明す
る第３の側断面図である。

【図６３】従来の化合物半導体装置の製造方法を説明す
る第４の側断面図である。

【図６４】従来の化合物半導体装置の製造方法を説明す
る第５の側断面図である。

【図６５】従来の化合物半導体装置の製造方法を説明す
る第６の側断面図である。

【図６６】従来の化合物半導体装置の製造方法を説明す
る第７の側断面図である。

【図６７】従来の化合物半導体装置の製造方法を説明す
る第８の側断面図である。

【図６８】従来の化合物半導体装置の製造方法を説明す
る第９の側断面図である。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ｎ+−ＧａＡｓ層からなるサブコレクタ
   層，前記サブコレクタ層よりも不純物濃度の低いｎ-−
   ＧａＡｓ層からなるコレクタ層，ｐ+−ＧａＡｓからな
   るベース層，ｎ−ＡｌＧａＡｓからなるエミッタ層及び
   ｎ+−ＩｎＧａＡｓ等からなるキャップ層を、ＧａＡｓ
   基板上に順次形成し、のちにエミッタ電極を形成する領
   域の前記キャップ層上に、第１の絶縁膜からなるダミー
   エミッタを選択形成する工程と、 前記ダミーエミッタをマスクにして前記キャップ層と、
   前記エミッタ層とをウエットエッチングして、前記ダミ
   ーエミッタの形成領域以外の領域の前記キャップ層の全
   部を除去し、同時に前記エミッタ層を一定膜厚だけ残存
   させて除去する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
   性エッチして前記ダミーエミッタの上部及び側部と、前
   記キャップ層及び前記エミッタ層の側部を被覆する側壁
   保護膜を形成する工程と、 前記側壁保護膜及び前記ダミーエミッタをマスクとし、
   前記エミッタ層の残部をエッチングして前記ベース層を
   露出させ、前記側壁保護膜の形成領域で残存する前記エ
   ミッタ層の一部をエミッタレッジとする工程と、 全面に第１の金属膜を蒸着して、前記ベース層上を前記
   第１の金属膜で被覆する工程と、 全面にフォトレジストを塗布してレジスト膜を形成した
   のちにこれを異方性エッチして前記ダミーエミッタ及び
   側壁保護膜の少なくとも一部を露出させる工程と、 前記レジスト膜をマスクにして前記ダミーエミッタ及び
   側壁保護膜をウエットエッチングで除去させ、前記キャ
   ップ層を露出させる工程と、 全面に第２の金属膜を蒸着させたのちに前記レジスト膜
   を剥離することで前記キャップ層表面に前記第２の金属
   膜を選択的に形成して、エミッタ電極を形成する工程
   と、 前記エミッタ電極の形成領域及びのちにベース電極とな
   るべき領域を第３の絶縁膜で選択的に被覆し、該第３の
   絶縁膜をマスクにして前記ベース層上の前記第１の金属
   膜をエッチング・除去してベース電極を形成する工程
   と、 前記第３の絶縁膜をマスクにして前記ベース層及び前記
   コレクタ領域を選択的にエッチング・除去して前記サブ
   コレクタ層を露出させた後に、前記第３の絶縁膜をマス
   クにして第３の金属膜を前記サブコレクタ層上に蒸着さ
   せて、コレクタ電極を形成する工程とを有することを特
   徴とする化合物半導体装置の製造方法。
2. 【請求項２】 前記第１及び第２の絶縁膜はシリコン窒
   化膜又はシリコン酸化膜からなることを特徴とする請求
   項１記載の化合物半導体装置の製造方法。
3. 【請求項３】 前記第１，第２の金属膜はＴｉ／Ｐｔ／
   Ａｕであって、前記第３の金属膜はＡｕＧｅ／Ｎｉから
   なることを特徴とする請求項１記載の化合物半導体装置
   の製造方法。
4. 【請求項４】 ｎ+−ＧａＡｓ層からなるサブコレクタ
   層，前記サブコレクタ層よりも不純物濃度の低いｎ-−
   ＧａＡｓ層からなるコレクタ層，ｐ+−ＧａＡｓからな
   るベース層，ｎ−ＡｌＧａＡｓからなるエミッタ層及び
   ｎ−ＩｎＧａＡｓ等からなるキャップ層を、ＧａＡｓ基
   板上に順次形成し、のちにエミッタ電極を形成する領域
   の前記キャップ層上に、第１の絶縁膜からなるダミーエ
   ミッタを選択形成する工程と、 前記ダミーエミッタをマスクにして前記キャップ層と、
   前記エミッタ層とをウエットエッチングして、前記ダミ
   ーエミッタの形成領域以外の領域の前記キャップ層の全
   部を除去し、同時に前記エミッタ層を一定膜厚だけ残存
   させて除去する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
   性エッチして前記ダミーエミッタの上部及び側部と、前
   記キャップ層及び前記エミッタ層の側部を被覆する側壁
   保護膜を形成する工程と、 前記側壁保護膜及び前記ダミーエミッタをマスクとし、
   前記エミッタ層の残部をエッチングして前記ベース層を
   露出させ、前記側壁保護膜の形成領域で残存する前記エ
   ミッタ層の一部をエミッタレッジとする工程と、 全面に第１の金属膜を蒸着して、前記ベース層上を前記
   第１の金属膜で被覆する工程と、 前記エミッタ電極の形成領域及びのちにベース電極とな
   るべき領域の前記第１の金属膜，前記エミッタ層，前記
   エミッタレッジ，前記キャップ層，前記側壁保護膜及び
   前記ダミーエミッタを第３の絶縁膜で選択的に被覆し、
   該第３の絶縁膜をマスクにして前記ベース層上の前記第
   １の金属膜をエッチング・除去してベース電極を形成す
   る工程と、 前記第３の絶縁膜をマスクにして前記ベース層及び前記
   コレクタ領域を選択的にエッチング・除去して前記サブ
   コレクタ層を露出させる工程と、 前記第３の絶縁膜をマスクにして第２の金属膜を前記サ
   ブコレクタ層上に蒸着させて、コレクタ電極を形成する
   工程と、 前記第３の絶縁膜をエッチングで除去して、該第３の絶
   縁膜で被覆されていた前記ベース電極，前記エミッタ
   層，前記エミッタレッジ，前記キャップ層，前記側壁保
   護膜及び前記ダミーエミッタを露出させる工程と、 全面にフォトレジストを形成し、パターニングして前記
   ダミーエミッタ，前記キャップ層，前記エミッタ層，前
   記エミッタ電極，前記ベース層，前記コレクタ層及び前
   記コレクタ電極を被覆するレジスト膜を形成し、前記レ
   ジスト膜をマスクにして前記コレクタ層をエッチング・
   除去する工程と、 前記レジスト膜を除去したのちに全面に第４の絶縁膜を
   形成し、前記ダミーエミッタ，前記キャップ層，前記エ
   ミッタ層，前記エミッタ電極，前記ベース層，前記コレ
   クタ層及び前記コレクタ電極を被覆するようにパターニ
   ングし、前記ベース電極の形成領域の一部の前記第４の
   絶縁膜に開口を形成する工程と、 前記ベース電極の形成領域の一部の開口を介して前記ベ
   ース電極に接続するベース配線を形成するとともに、前
   記コレクタ電極に接続するコレクタ配線と、エミッタサ
   ーマルシャントを前記ＧａＡｓ基板上に形成する工程
   と、 全面に第５の絶縁膜を形成したのちに、前記第５の絶縁
   膜上に前記エミッタサーマルシャントの形成領域の一部
   に開口が形成されたレジスト膜を形成する工程と、 前記レジスト膜をマスクにして、前記レジスト膜が除去
   されるまで前記第５の絶縁膜をエッチングして前記エミ
   ッタサーマルシャントの形成領域の一部に開口を形成し
   て前記エミッタサーマルシャントを露出すると同時に、
   前記ダミーエミッタ上に形成された前記第４の絶縁膜を
   露出する工程と、 前記第４の絶縁膜及び前記ダミーエミッタをエッチング
   で除去し、前記キャップ層を露出する工程と、 全面に第２の金属膜を形成した後にパターニングして、
   前記キャップ層上にエミッタ電極を形成し、かつ、前記
   エミッタサーマルシャントと前記エミッタ電極に接続す
   るエミッタ配線を同時に形成する工程とを有することを
   特徴とする化合物半導体装置の製造方法。
5. 【請求項５】 前記第１，第２及び第３の絶縁膜はシリ
   コン窒化膜又はシリコン酸化膜からなることを特徴とす
   る請求項４記載の化合物半導体装置の製造方法。
6. 【請求項６】 前記第１，第３の金属膜はＴｉ／Ｐｔ／
   Ａｕであって、前記第２の金属膜はＡｕＧｅ／Ｎｉから
   なることを特徴とする請求項４記載の化合物半導体装置
   の製造方法。
7. 【請求項７】 ＧａＡｓ基板の一部に、素子として用い
   るＨＢＴを形成するための第１の領域と、前記素子とし
   て用いるＨＢＴよりも大きく、動作特性を試験するため
   のテスト用ＨＢＴを形成するための第２の領域とを用意
   する工程と、 前記第１の領域に前記素子として用いるＨＢＴを形成す
   るのと並行して、前記第２の領域に前記テスト用ＨＢＴ
   を形成し、前記第１の領域で前記素子として用いるＨＢ
   Ｔが完成する以前に前記第２の領域で前記テスト用ＨＢ
   Ｔを完成させる工程とを有することを特徴とする化合物
   半導体装置の製造方法。
8. 【請求項８】 ＧａＡｓ基板の一部に、実際に素子とし
   て用いるＨＢＴを形成するための第１の領域と、テスト
   用ＨＢＴを形成するための第２の領域とを用意する工程
   と、 ｎ−ＧａＡｓ層からなるサブコレクタ層，前記サブコレ
   クタ層よりも不純物濃度の低いｎ-−ＧａＡｓ層からな
   るコレクタ層，ｐ+−ＧａＡｓからなるベース層，ｎ−
   ＡｌＧａＡｓからなるエミッタ層及びｎ+−ＩｎＧａＡ
   ｓ等からなるキャップ層を、前記ＧａＡｓ基板上に順次
   形成し、前記第１の領域の一部の前記キャップ層上に、
   第１の絶縁膜からなる第１のダミーエミッタを選択形成
   するとともに、前記第２の領域の一部の前記キャップ層
   上に、前記第１の絶縁膜からなる第２のダミーエミッタ
   を選択形成する工程と、 前記第１，第２のダミーエミッタをマスクにして前記キ
   ャップ層と、前記エミッタ層とをウエットエッチングし
   て、前記第１の領域では前記第１のダミーエミッタの形
   成領域以外の領域の前記キャップ層の全部を除去して第
   １のキャップ層を形成し、前記エミッタ層を一定膜厚だ
   け残存させて除去し、同時に前記第２の領域では前記第
   ２のダミーエミッタの形成領域以外の領域の前記キャッ
   プ層の全部を除去して第２のキャップ層を形成し、前記
   エミッタ層を一定膜厚だけ残存させて除去する工程と、 全面に第２の絶縁膜を形成し、前記第２の絶縁膜を異方
   性エッチして前記第１，第２のダミーエミッタの上部及
   び側部と、前記キャップ層及び前記エミッタ層の側部を
   それぞれ被覆する第１，第２の側壁保護膜を形成する工
   程と、 前記第１，第２の側壁保護膜及び前記第１，第２のダミ
   ーエミッタをマスクとし、前記エミッタ層の残部をエッ
   チングして前記第１のキャップ層の下層に第１のエミッ
   タ層を形成しかつ前記第２のキャップ層の下層に第２の
   エミッタ層を形成するとともに前記ベース層を露出さ
   せ、前記側壁保護膜の形成領域で残存する前記エミッタ
   層の一部をエミッタレッジとする工程と、 前記第２の領域にフォトレジスト膜を選択的に形成し、
   前記第２のダミーエミッタ及び前記第２の側壁保護膜を
   露出したのちにこれらをエッチングして除去し、前記第
   ２のキャップ層を露出する工程と、 前記第２の領域に第１の金属膜を蒸着して、前記フォト
   レジスト膜を除去し、前記第２のキャップ層上に第２の
   エミッタ電極を選択的に形成する工程と、 全面に第２の金属膜を蒸着して、前記ベース層上を前記
   第２の金属膜で被覆する工程と、 前記第１の領域では 前記第１のダミーエミッタの形成
   領域及びのちにベース電極となるべき領域の前記第１の
   金属膜，前記第１のエミッタ層，前記エミッタレッジ，
   前記第１のキャップ層，前記側壁保護膜及び前記第１の
   ダミーエミッタを第３の絶縁膜で被覆し、同時に前記第
   ２の領域では 前記第２のダミーエミッタの形成領域及
   びのちにベース電極となるべき領域の前記第２の金属
   膜，前記第２のエミッタ層，前記エミッタレッジ，前記
   第２のキャップ層，前記側壁保護膜及び前記第２のダミ
   ーエミッタを第４の絶縁膜で被覆する工程と、 該第３，第４の絶縁膜をマスクにして前記ベース層上の
   前記第２の金属膜をエッチング・除去して、第１の領域
   では第１のベース電極を、第２の領域では第２のベース
   電極を、それぞれ形成する工程と、 前記第１の領域では、前記第３の絶縁膜をマスクにして
   前記第２のベース層及び前記第１のコレクタ領域を選択
   的にエッチング・除去して前記第１のサブコレクタ層を
   露出させ、前記第２の領域では、前記第４の絶縁膜をマ
   スクにして前記第２のベース層及び前記第２のコレクタ
   領域を選択的にエッチング・除去して前記第２のサブコ
   レクタ層を露出させる工程と、 前記第１の領域では 前記第３の絶縁膜をマスクにして
   第３の金属膜を前記サブコレクタ層上に蒸着して第１の
   コレクタ電極を形成し、これと同時に前記第２の領域で
   は 前記第４の絶縁膜をマスクにして前記第３の金属膜
   を前記サブコレクタ層上に蒸着して、第２のコレクタ電
   極を形成する工程と、 前記第３及び第４の絶縁膜をエッチングで除去して、前
   記第１の領域では前記第３の絶縁膜で被覆されていた前
   記第１のベース電極，前記第１のエミッタ層，前記第１
   のエミッタレッジ，前記第１のキャップ層，前記第１の
   側壁保護膜及び前記第１のダミーエミッタを露出させ、
   前記第２の領域では 前記第４の絶縁膜で被覆されてい
   た前記第２のベース電極，前記第２のエミッタ層，前記
   第２のエミッタレッジ，前記第２のキャップ層，前記第
   ２の側壁保護膜及び前記第２のエミッタ電極を露出させ
   てテスト用ＨＢＴを完成させる工程と、 前記第１の領域では前記第１のダミーエミッタを除去し
   て前記第１のキャップ層を露出した後に前記第１のキャ
   ップ層上に第４の金属膜を形成し、第１のエミッタ電極
   を形成することで素子として用いるＨＢＴを完成させる
   工程とを有することを特徴とする請求項７記載の化合物
   半導体装置の製造方法。
9. 【請求項９】 前記第２の領域でテスト用ＨＢＴが完成
   した後であって前記第１の領域で前記素子として用いる
   ＨＢＴが完成する以前に、前記テスト用ＨＢＴの動作特
   性を試験する工程を有することを特徴とする請求項８記
   載の化合物半導体装置の製造方法。
10. 【請求項１０】 前記第１及び第２の絶縁膜はシリコン
    窒化膜又はシリコン酸化膜からなり、前記第３及び第４
    の絶縁膜はポリイミドからなることを特徴とする請求項
    ８記載の化合物半導体装置の製造方法。
11. 【請求項１１】 前記第１，第２及び第４の金属膜はＴ
    ｉ／Ｐｔ／Ａｕであって、前記第３の金属膜はＡｕＧｅ
    ／Ｎｉからなることを特徴とする請求項８記載の化合物
    半導体装置の製造方法。