JPH06132297A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、半導体装置の製造方法に関し、エ
ミッタ電極とベース電極をセルファラインで形成する
際、エミッタメサにダメージを入り難くして素子特性を
安定にすることができ、素子微細化及び高速化を実現す
ることができる半導体装置の製造方法を提供することを
目的とする。 【構成】 第１導電型の半導体層４上に第２導電型の半
導体層５、６及び第１の導電性膜７を形成し、該第１の
導電性膜７から該第１の導電型の半導体層４が露出する
までエッチングして、導電性膜パターン７ａ及び該第２
導電型の半導体層パターン５ａ、６ａを形成し、該第２
導電型の半導体層パターン５ａ、６ａを表面平坦化膜10
で埋め込んだ後、該導電性膜パターン７ａ側壁に側壁絶
縁膜11を形成し、該表面平坦化膜10を除去して該第１導
電型の半導体層４を露出させ、次いで、堆積法により該
導電性膜パターン７ａ上及び該第１導電型の半導体層４
上に第２の導電性膜12を形成するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、詳しくは、メサ型のバイポーラトランジスタの
製造方法等に適用することができ、特に、エミッタ電極
とベース電極をセルファラインで形成する際、エミッタ
メサにダメージを入り難くして素子特性を安定にするこ
とができる半導体装置の製造方法に関する。

【０００２】近年、半導体プロセスにおいては、素子の
微細化及び高速化の要求に対応するため、素子をマスク
合わせなしでセルファラインで形成することが重要とな
っている。素子の微細化、寄生抵抗の低減は電子デバイ
スの高性能化にとって必要不可欠なものであり、ＨＢＴ
においても同様である。特に、ＨＢＴでは、素子の真性
な速度性能が高いだけに、寄生素子部分の影響を受け易
く、これを如何に小さくするかが問題となっている。化
合物半導体の加工技術はＳｉのそれとは大きく異なり、
セルファラインメント構造もＨＢＴには特有なものが求
められている。また、ＨＢＴは内部ベース抵抗がＳｉバ
イポーラと比べてかなり低くできるので、セルファライ
ンはエミッタの微細化のみが主要目的ではなく、現状の
構造では、むしろ外部ベース抵抗の低減や、コレクタ容
量の低減に大幅に活かされている。これまでに各種のセ
ルファライン技術が報告されているが、そのひとつとし
て、Ｔ−シェイプ（Ｓｈａｐｅ）を用いた構造が知られ
ている。これはメサの形状をＴ字型にすることで、各電
極間の分離を容易にし、かつ、電極をメサに近接して形
成することができるという構造である。しかも、Ｔ−シ
ェイプ構造は斜めイオンミリング等を用いないため、電
極の分離をダメージレスで行えるという特徴を有する。

【０００３】しかしながら、このＴ−シェイプはメサの
エッチング形状に大きく依存するため、その利用度はエ
ッチング液またはガス、及び被エッチング材料によって
かなり制限を受けている。従って、このようにメサのエ
ッチング形状にさほど依存しないようにするためには、
メサを形成する際に用いるマスク材料をメサよりも大き
く形成し、結果的にＴ−シェイプ構造にするのが好まし
い。

【０００４】そこで、これらの問題点を踏まえ、簡易に
プロセスが行え、かつ、電極の分離が行えるようなセル
ファラインプロセスを有する半導体装置の製造方法が要
求されている。

【０００５】

【従来の技術】図４、５は従来の半導体装置の製造方法
を説明する図である。図示例はヘテロ接合バイポーラト
ランジスタの製造方法に適用する場合である。図４、５
において、31はＩｎＰ等の基板であり、32は基板31上に
形成されたｎ⁺ −ＩｎＧａＡｓ等のサブコレクタ層であ
り、33はサブコレクタ層32上に形成されたｎ−ＩｎＧａ
Ａｓ等のコレクタ層であり、33ａはコレクタ層33がエッ
チングされ形成されたコレクタ層パターンである。次い
で、34はコレクタ層33上に形成されたｐ⁺ −ＩｎＧａＡ
ｓ等のベース層であり、34ａはベース層34がエッチング
され形成されたベース層パターンであり、35はベース層
34上に形成されたＩｎＰ等のエミッタ層であり、35ａは
エミッタ層35がエッチングされ形成されたエミッタ層パ
ターンであり、36はエミッタ層35上に形成されたｎ⁺ −
ＩｎＧａＡｓ等のキャップ層であり、36ａはキャップ層
36がエッチングされ形成されたキャップ層パターンであ
る。次いで、37はキャップ層パターン36ａ及びエミッタ
層パターン35ａからなるエミッタメサであり、38はエミ
ッタメサ37を覆うように全面に形成されたＳｉＯ₂ 等の
絶縁膜であり、38ａは絶縁膜38が異方性エッチングされ
てエミッタメサ37側壁に形成された側壁絶縁膜である。
そして、39はエミッタメサ37及び側壁絶縁膜38ａを覆う
ように形成されたＴｉ／Ｐｔ／Ａｕ等の導電性膜であ
り、39ａは導電性膜39が斜めイオンミリングによりエッ
チングされエミッタメサ37上に形成されたエミッタ電極
であり、39ｂは導電性膜39が斜めイオンミリングにより
エッチングされベース層34上に形成されたベース電極で
あり、40はベース層パターン34ａ及びコレクタ層パター
ン33ａからなるベースメサであり、41はサブコレクタ層
32上に形成されたＴｉ／Ｐｔ／Ａｕ等のコレクタ電極で
ある。

【０００６】次に、その半導体装置の製造方法を説明す
る。まず、図４（ａ）に示すように、ＭＯＶＰＥ法等に
よりＩｎＰ基板31上にｎ⁺−ＩｎＧａＡｓ、ｎ−ＩｎＧ
ａＡｓ、ｐ⁺ −ＩｎＧａＡｓ、ｎ−ＩｎＰ、ｎ⁺ −Ｉｎ
ＧａＡｓを順次堆積して、ｎ⁺ −ＩｎＧａＡｓサブコレ
クタ層32、ｎ−ＩｎＧａＡｓコレクタ層33、ｐ⁺ −Ｉｎ
ＧａＡｓベース層34、ｎ−ＩｎＰエミッタ層35及びｎ⁺
−ＩｎＧａＡｓキャップ層36を形成する。

【０００７】次に、図４（ｂ）に示すように、全面にレ
ジストを塗布し露光・現像によりエミッタメサに対応す
る領域が残るようにレジストパターニングを行ってレジ
ストマスクを形成し、このレジストマスクを用い、Ｈ₃
ＰＯ₄系とＨＣｌ系の溶液によりキャップ層36及びエミ
ッタ層35のエミッタメサ部分が残るようにウエットエッ
チングしてキャップ層パターン36ａ及びエミッタ層パタ
ーン35ａを形成する。この時、キャップ層パターン36ａ
及びエミッタ層パターン35ａからなるエミッタメサ37が
形成される。

【０００８】なお、Ｈ₃ＰＯ₄系溶液はキャップ層36のエ
ッチャントであり、ＨＣｌ系溶液はエミッタ層35のエッ
チャントである。次に、図４（ｃ）に示すように、ＣＶ
Ｄ法等によりエミッタメサ37を覆うようにＳｉＯ₂ を堆
積して絶縁膜38を形成した後、図４（ｄ）に示すよう
に、ＲＩＥ等により絶縁膜38を異方性エッチングしてエ
ミッタメサ37側壁に側壁絶縁膜38ａを形成する。

【０００９】次に、図５（ｅ）に示すように、蒸着法等
により全面にＴｉ／Ｐｔ／Ａｕを堆積して導電性膜39を
形成する。次に、図５（ｆ）に示すように、Ａｒ等の斜
めイオンミリングによりエミッタ電極部分とベース電極
部分間の側壁絶縁膜38ａにかけて形成された厚膜の導電
性膜39部分をエッチング除去してエミッタメサ37上にエ
ミッタ電極39ａを形成するとともに、ベース層34上にベ
ース電極39ｂを形成する。

【００１０】次いで、ベース電極39ｂ幅を決めるための
レジストマスクを用いてベース電極39ｂの不要な部分を
除去した後、このレジストマスクを除去する。次いで、
フォトリソグラフィー工程によりベースメサ形成用のレ
ジストマスクを形成し、このレジストマスクを用いてＨ
₃ＰＯ₄系の溶液でベース層34からサブコレクタ層32が露
出するまでウエットエッチングしてベース層パターン34
ａ及びコレクタ層パターン33ａからなるベースメサ40を
形成した後、蒸着、ＲＩＥ法等によりサブコレクタ層32
上にＴｉ／Ｐｔ／Ａｕからなるコレクタ電極41を形成す
ることにより、図５（ｇ）に示すような半導体装置を得
ることができる。

【００１１】この従来の半導体装置の製造方法では、エ
ミッタ電極39ａとベース電極39ｂをマスク合わせなしで
セルファラインで形成することができる。

【００１２】

【発明が解決しようとする課題】上記したように、従来
の半導体装置の製造方法では、Ａｒ等の斜めイオンミリ
ングによりエミッタ電極部分とベース電極部分間の側壁
絶縁膜38ａにかけて形成された導電性膜39部分をエッチ
ング除去して、エミッタメサ37上にエミッタ電極39ａを
形成するとともに、ベース層34上にベース電極39ｂを形
成している。しかしながら、近時の厳しい素子微細化、
高速化の要求に伴い、エミッタメサ37とベース電極39ｂ
間の側壁絶縁膜38ａ幅は小さくなってきている。このよ
うに、則壁絶縁膜38ａ幅が小さい状態で、側壁絶縁膜38
ａ表面の導電性膜39部分を斜めイオンミリングで短時間
でエッチング除去しようとすると、かなりのパワーが必
要である。そのうえ、斜めイオンミリングはエッチング
選択比を利用したエッチングではないので、エミッタ電
極39ａとベース電極39ｂ間の側壁絶縁膜38ａが露出され
た時点でエッチングを止めるのは制御的に非常に困難で
ある。このため、側壁絶縁膜38ａをエッチングしてしま
い、エミッタメサ37にまでエッチングが進行してエミッ
タメサ37にダメージを入り易いという問題があった。こ
れは素子が微細化される程顕著になる傾向があった。こ
のため、斜めイオンミリング時のパワーを小さくすれば
よいと考えられるが、パワーを小さくすると、側壁絶縁
膜38ａ表面の導電性膜39部分を除去するには長時間を要
してしまう。

【００１３】そこで本発明は、エミッタ電極とベース電
極をセルファラインで形成する際、エミッタメサにダメ
ージを入り難くして素子特性を安定にすることができ、
素子微細化及び高速化を実現することができる半導体装
置の製造方法を提供することを目的としている。

【００１４】

【課題を解決するための手段】本発明は上記目的達成の
ため、第１導電型の半導体層上に第２導電型の半導体層
及び第１の導電性膜を形成する工程と、次いで、該第１
の導電性膜から該第１の導電型の半導体層が露出するま
でエッチングして、導電性膜パターン及び該第２導電型
の半導体層パターンを形成する工程と、次いで、該第２
導電型の半導体層パターンを表面平坦化膜で埋め込む工
程と、次いで、該導電性膜パターン側壁に側壁絶縁膜を
形成する工程と、次いで、該表面平坦化膜を除去して該
第１導電型の半導体層を露出させる工程と、次いで、堆
積法により該導電性膜パターン上及び該第１導電型の半
導体層上に第２の導電性膜を形成する工程とを含むもの
である。

【００１５】本発明においては、前記第２の導電性膜形
成後、斜めイオンミリングにより該側壁絶縁膜にかけて
形成された該第２の導電性膜を除去するようにしてもよ
い。この場合、側壁絶縁膜と第１導電型の半導体層間は
離間しているため、側壁絶縁膜表面には第２の導電性膜
はほとんど堆積されずにこの下の第１導電型の半導体層
上に堆積される。このため、従来の側壁絶縁膜側壁の厚
膜の導電性膜を斜めイオンミリングする場合よりも小さ
いパワーで斜めイオンミリングしても側壁絶縁膜表面の
第２の導電性膜を除去することができるので、従来より
もエミッタメサにダメージを与え難くすることができ
る。しかも、薄膜なので、短時間で行うことができる。

【００１６】

【作用】本発明では、例示する実施例の図１〜３に示す
如く、エッチングにより導電性膜パターン７ａとこの導
電性膜パターン７ａ下にキャップ層パターン６ａ及びエ
ミッタ層パターン５ａからなるエミッタメサ９を形成
し、エミッタメサ９をポリイミド膜10で埋め込み、導電
性膜パターン７ａ側壁に側壁絶縁膜11を形成した後、ポ
リイミド膜10を除去してベース層４を露出させている。
このため、側壁絶縁膜11下に隙間（側壁絶縁膜11とベー
ス層４間）を付けることができる。このように、側壁絶
縁膜11下に隙間を付けた状態で蒸着したため、側壁絶縁
膜11上にも形成されるが導電性膜パターン７ａ上にエミ
ッタ電極となる導電性膜12と、側壁絶縁膜11下の領域を
除く露出されたベース層４上にベース電極となる導電性
膜12とを各々離間させて形成することができる。なお、
エミッタメサ９厚と導電性膜12厚、及び側壁絶縁膜11幅
等を適宜調整することにより、導電性膜パターン７ａ上
のエミッタ電極となる導電性膜12とベース層４上のベー
ス電極となる導電性膜12は各々容易に離間させることが
できる。しかも、従来の側壁絶縁膜上に形成された導電
性膜を斜めイオンミリングで除去する場合よりも、極め
て短時間（１，２分）で除去することができる。このた
め、従来の場合よりもエミッタメサ９及び導電性膜パタ
ーン７ａにイオンミリングによるダメージを入り難くし
て素子特性を安定にすることができる。従って、素子微
細化及び高速化を実現することができる。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜３は本発明の一実施例に則した半導体装置
の製造方法を説明する図である。図１〜３において、１
はＩｎＰ等の基板であり、２は基板１上に形成されたｎ
⁺ −ＩｎＧａＡｓ等のサブコレクタ層であり、３はサブ
コレクタ２上に形成されたｎ−ＩｎＧａＡｓ等のコレク
タ層であり、３ａはコレクタ層３がエッチングされ形成
されたコレクタ層パターンであり、４はコレクタ層３上
に形成されたｐ ⁺ −ＩｎＧａＡｓ等のベース層であり、
４ａはベース層４がエッチングされ形成されたベース層
パターンである。次いで、５はベース層４上に形成され
たｎ−ＩｎＰ等のエミッタ層であり、５ａはエミッタ層
５がエッチングされ形成されたエミッタ層パターンであ
り、６はエミッタ層５上に形成されたｎ⁺ −ＩｎＧａＡ
ｓ等のキャップ層であり、６ａはキャップ層６がエッチ
ングされ形成されたキャップ層パターンである。次い
で、７はキャップ層６上に形成されたＷＳｉ等の導電性
膜であり、７ａは導電性膜７がエッチングされ形成され
た導電性膜パターンであり、８は導電性膜７上に形成さ
れたＳｉＯ₂ （ＳｉＯＮでもよい）等の絶縁膜であり、
８ａは絶縁膜８がエッチングされ形成された絶縁膜パタ
ーンであり、９はキャップ層パターン６ａ及びエミッタ
層パターン５ａからなるエミッタメサである。そして、
10はキャップ層パターン６ａ及びエミッタ層パターン５
ａからなるエミッタメサ９を埋め込むように形成された
表面平坦化用のポリイミド膜であり、11は導電性膜パタ
ーン７ａ側壁に形成されたＳｉＯＮ等の側壁絶縁膜であ
り、12は導電性膜パターン７ａ上及び側壁絶縁膜11下の
領域を除く露出されたベース層４上に形成されたＴｉ／
Ｐｔ／Ａｕ等の導電性膜であり、13はベース層パターン
４ａ及びコレクタ層パターン３ａからなるベースメサで
あり、14はサブコレクタ層２上に形成されたＴｉ／Ｐｔ
／Ａｕ等のコレクタ電極である。

【００１８】次に、その半導体装置の製造方法について
説明する。まず、図１（ａ）に示すように、ＭＯＶＰＥ
法等によりＩｎＰ基板１上にｎ⁺−ｎＧａＡｓ、ｎ−Ｉ
ｎＧａＡｓ、ｐ⁺ −ＩｎＧａＡｓ、ｎ−ＩｎＰ及びｎ⁺
−ｎＧａＡｓを順次堆積して、膜厚３０００Åのｎ⁺ −
ＩｎＧａＡｓサブコレクタ層２、膜厚３５００Åのｎ−
ＩｎＧａＡｓコレクタ層３、膜厚５００Åのｐ⁺ −Ｉｎ
ＧａＡｓベース層４、膜厚１６００Åのｎ−ＩｎＰエミ
ッタ層５及び膜厚１５００Åのｎ⁺ −ＩｎＧａＡｓキャ
ップ層６を形成する。次いで、スパッタ法等によりキャ
ップ層６上にＷＳｉを堆積し、更にＣＶＤ法等によりＳ
ｉＯ₂ を堆積して、膜厚５０００ÅのＷＳｉ導電性膜７
及び膜厚３０００ÅのＳｉＯ₂ 絶縁膜８を形成する。

【００１９】次に、図１（ｂ）に示すように、全面にレ
ジストを塗布し、露光・現像によりエミッタメサに対応
する領域が残るようにレジストパターニングを行ってレ
ジストマスクを形成し、このレジストマスクを用い、Ｒ
ＩＥ等により絶縁膜８をエッチングして絶縁膜パターン
８ａを形成した後、Ｏ₂ アッシング等によりレジストマ
スクを除去する。

【００２０】次に、図１（ｃ）に示すように、絶縁膜パ
ターン８ａをマスクとし、ＣＦ₄ ＋Ｏ₃ ガスによるＲＩ
Ｅ等によりＷＳｉ導電性膜７をドライエッチングしてエ
ミッタ電極を構成する導電性膜パターン７ａを形成し、
次いで、絶縁膜パターン８ａ及び導電性膜パターニング
７ａをマスクとし、Ｈ₃ ＰＯ₄ 系等のエッチング液（Ｈ
₃ ＰＯ₄ ：Ｈ₂ Ｏ₂ ：Ｈ₂ Ｏ＝１：１：40）でＩｎＧａ
Ａｓキャップ層６をウエットエッチングしてキャップ層
パターン６ａを形成した後、絶縁膜パターン８ａ、導電
性膜パターン７ａ及びキャップ層パターン６ａをマスク
とし、ＨＣｌ系等のエッチング液（例えばＨｃｌ：Ｈ₃
ＰＯ₄ ＝１：20）でＩｎＰエミッタ層５をウエットエッ
チングしてエミッタ層パターン５ａを形成する。この
時、ベース層４が露出されるとともに、キャップ層パタ
ーン６ａ及びエミッタ層パターン５ａからなるエミッタ
メサ９が形成される。

【００２１】次に、図２（ｄ）に示すように、ポリイミ
ドを全面に塗布してポリイミド膜10を形成した後、ポリ
イミド膜10をエミッタメサ９のキャップ層パターン６ａ
上面が露出するまでエッチバックする。この時、キャッ
プ層パターン６ａ及びエミッタ層パターン５ａからなる
エミッタメサ９がポリイミド膜10で埋め込まれる。次
に、図２（ｅ）に示すように、ＣＶＤ法（例えば流量比
Ｎ₂ ／ＳｉＨ₄ ／ＮＨ₃ ／Ｎ₂ Ｏ＝68／13.5／27／３ｓ
ｃｃｍ）等により全面にＳｉＯＮを堆積して膜厚３００
０ÅのＳｉＯＮ膜を形成した後、ＲＩＥ等によりＳｉＯ
Ｎ膜を異方性エッチングして導電性膜パターン７ａ側壁
に幅３０００Åの側壁絶縁膜11を形成する。

【００２２】次に、図２（ｆ）に示すように、ポリイミ
ド膜10をＮＭＰ等の溶液で剥離してベース層４を露出さ
せた後、蒸着法等により導電性膜パターン７ａ及び側壁
絶縁膜11下の領域を除く露出されたベース層４上にＴｉ
／Ｐｔ／Ａｕ（膜厚１００Å／４００Å／２５００Å）
を堆積して導電性膜12を形成する。この時、Ｔｉ／Ｐｔ
／Ａｕ膜は側壁絶縁膜11表面にも薄く形成されるが、側
壁絶縁膜11下の露出されたベース層４上には形成されな
い。

【００２３】次に、図３（ｆ）に示すように、全面にレ
ジストを塗布し、露光・現像によりエミッタ電極部分と
ベース電極部分に対応する領域が残るようにレジストパ
ターニングを行ってレジストマスクを形成し、このレジ
ストマスクを用い、ＲＩＥ等によりベース層４上の不要
な導電性膜12をエッチングしてベース電極12ａを形成し
た後、レジストマスクをＯ₂ アッシング等により除去す
る。次いで、Ａｒ等の斜めイオンミリングにより側壁絶
縁膜11表面に形成された不要な薄膜の導電性膜12を除去
することにより、エミッタ電極12ｂを形成する。なお、
ここでの斜めイオンミリングではベース電極12ａとエミ
ッタ電極12ｂが完全に分離されているので、行わなくて
もよいが、行うことでベース電極12ａとエミッタ電極12
ｂ間のリークをより生じ難くすることができ好ましい。
また、ベース層４上での導電性膜12のエッチング工程と
斜めイオンミリング工程は上記の場合と逆に行ってもよ
い。

【００２４】そして、フォトリソグラフィー工程とエッ
チング工程によりベース層４及びコレクタ層３をパター
ニングしてベース層パターン４ａ及びコレクタ層パター
ン３ａからなるベースメサ13を形成したあと、蒸着・Ｒ
ＩＥ等によりサブコレクタ層２上にＴｉ／Ｐｔ／Ａｕ
（膜厚１００Å／４００Å／２５００Å）からなるコレ
クタ電極14を形成することにより、図３（ｇ）に示すよ
うな半導体装置を得ることができる。

【００２５】このように本実施例では、エッチングによ
り導電性膜パターン７ａとこの導電性膜パターン７ａ下
にキャップ層パターン６ａ及びエミッタ層パターン５ａ
からなるエミッタメサ９を形成し、このエミッタメサ９
をポリイミド膜10で埋め込み、導電性膜パターン７ａ側
壁に側壁絶縁膜11を形成した後、ポリイミド膜10を除去
してベース層４を露出させている。このため、側壁絶縁
膜11下に隙間（側壁絶縁膜11とベース層４間）を付ける
ことができる。このように、側壁絶縁膜11下に隙間を付
けた状態で蒸着したため、側壁絶縁膜11上にも形成され
るが導電性膜パターン７ａ上にエミッタ電極となる導電
性膜12と、側壁絶縁膜11下の領域を除く露出されたベー
ス層４上にベース電極となる導電性膜12とを各々離間さ
せて形成することができる。なお、エミッタメサ９厚と
導電性膜12厚、及び側壁絶縁膜11幅等を適宜調整するこ
とにより、導電性膜パターン７ａ上のエミッタ電極とな
る導電性膜12と、ベース層４上のベース電極となる導電
性膜12とは各々容易に離間させることができる。しか
も、従来の側壁絶縁膜上に形成された導電性膜を斜めイ
オンミリングで除去する場合よりも、極めて短時間
（１，２分）で除去することができる。このため、従来
の場合よりもエミッタメサ９及び導電性膜パターン７ａ
にイオンミリングによるダメージを入り難くして素子特
性を安定にすることができる。従って、素子微細化及び
高速化を実現することができる。

【００２６】なお、上記実施例では、蒸着金属にＴｉ／
Ｐｔ／Ａｕを用いる場合について説明したが、本発明は
これに限定されるものではなく、例えばＡｕＧｅ／Ａｕ
又はＰｄ／Ｚｎ／Ｐｔ／Ａｕ等の他の金属を用いる場合
であってもよい。また、上記実施例では、ＩｎＰ／Ｉｎ
ＧａＡｓヘテロ接合パイポーラトランジスタを製造する
方法に適用する場合を説明したが、本発明はこれに限定
されるものではなく、他の半導体装置の製造方法、例え
ばＡ ＧａＡｓ／ＧａＡｓ、ＩｎＡ Ａｓ／ＩｎＧａＡ
ｓ等による半導体装置の製造方法に適用することができ
るのは言うまでもない。

【００２７】

【発明の効果】本発明によれば、エミッタ電極とベース
電極をセルファラインで形成する際、エミッタメサにダ
メージを入り難くして素子特性を安定にすることがで
き、素子微細化及び高速化を実現することができるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。

【図２】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。

【図３】本発明の一実施例に則した半導体装置の製造方
法を説明する図である。

【図４】従来例の半導体装置の製造方法を説明する図で
ある。

【図５】従来例の半導体装置の製造方法を説明する図で
ある。

【符号の説明】

１ 基板 ２ サブコレクタ層 ３ コレクタ層 ３ａ コレクタ層パターン ４ ベース層 ４ａ ベース層パターン ５ エミッタ層 ５ａ エミッタ層パターン ６ キャップ層 ６ａ キャップ層パターン ７ 導電性膜 ７ａ 導電性膜パターン ８ 絶縁膜 ８ａ 絶縁膜パターン ９ エミッタメサ 10 ポリイミド膜 11 側壁絶縁膜 12 導電性膜 12ａ ベース電極 12ｂ エミッタ電極 13 コレクタメサ 14 コレクタ電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層（４）上に第２導
   電型の半導体層（５、６）及び第１の導電性膜（７）を
   形成する工程と、 次いで、該第１の導電性膜（７）から該第１の導電型の
   半導体層（４）が露出するまでエッチングして、導電性
   膜パターン（７ａ）及び該第２導電型の半導体層パター
   ン（５ａ、６ａ）を形成する工程と、 次いで、該第２導電型の半導体層パターン（５ａ、６
   ａ）を表面平坦化膜（10）で埋め込む工程と、 次いで、該導電性膜パターン（７ａ）側壁に側壁絶縁膜
   （11）を形成する工程と、 次いで、該表面平坦化膜（10）を除去して該第１導電型
   の半導体層（４）を露出させる工程と、 次いで、堆積法により該導電性膜パターン（７ａ）上及
   び該第１導電型の半導体層（４）上に第２の導電性膜
   （12）を形成する工程とを含むことを特徴とする半導体
   装置の製造方法。
2. 【請求項２】 前記第２の導電性膜（12）形成後、斜め
   イオンミリングにより該側壁絶縁膜（11）にかけて形成
   された該第２の導電性膜（12）を除去することを特徴と
   する請求項１記載の半導体装置の製造方法。