JP3279269B2 - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はベース電極抵抗を低
減することができると共に、ベース電極に通流すること
ができる許容電流を高めることができるヘテロ接合バイ
ポーラトランジスタ及びその製造方法に関する。
減することができると共に、ベース電極に通流すること
ができる許容電流を高めることができるヘテロ接合バイ
ポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】図１１は従来のヘテロ接合バイポーラト
ランジスタを示す断面図である。図１１に示すように、
基板２１の表面には、ＧａＡｓからなるサブコレクタ層
２２、ＧａＡｓからなるコレクタ層２３、ＧａＡｓから
なるベース層２４、ＡｌＧａＡｓエミッタ層２５、Ｇａ
Ａｓエミッタ層２６及びＩｎＧａＡｓからなるエミッタ
キャップ層２７が順次エピタキシャル成長により形成さ
れている。また、基板２１の表面上にはエミッタ電極２
８が選択的に形成されている。
ランジスタを示す断面図である。図１１に示すように、
基板２１の表面には、ＧａＡｓからなるサブコレクタ層
２２、ＧａＡｓからなるコレクタ層２３、ＧａＡｓから
なるベース層２４、ＡｌＧａＡｓエミッタ層２５、Ｇａ
Ａｓエミッタ層２６及びＩｎＧａＡｓからなるエミッタ
キャップ層２７が順次エピタキシャル成長により形成さ
れている。また、基板２１の表面上にはエミッタ電極２
８が選択的に形成されている。
【０００３】更に、エミッタ電極２８をマスクとして、
ドライエッチング法又はウエットエッチング法によりエ
ミッタキャップ層２７及びＧａＡｓエミッタ層２６が選
択的にエッチング除去されて、エミッタ電極２８、エミ
ッタキャップ層２７及びＧａＡｓエミッタ層２６からな
るメサ型のエミッタ部が形成されており、これにより、
ＡｌＧａＡｓエミッタ層２５の表面が露出している。
ドライエッチング法又はウエットエッチング法によりエ
ミッタキャップ層２７及びＧａＡｓエミッタ層２６が選
択的にエッチング除去されて、エミッタ電極２８、エミ
ッタキャップ層２７及びＧａＡｓエミッタ層２６からな
るメサ型のエミッタ部が形成されており、これにより、
ＡｌＧａＡｓエミッタ層２５の表面が露出している。
【０００４】更にまた、全面にＳｉＯ2膜が形成された
後、エミッタ電極２８上及びベース電極形成領域上にお
けるＳｉＯ2膜が選択的に除去されることにより、メサ
型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層２
５の表面上にＳｉＯ2膜２９が選択的に形成されてい
る。更にまた、ＳｉＯ2膜２９をマスクとして、エミッ
タ部の両側方のベース電極形成領域上におけるＡｌＧａ
Ａｓエミッタ層２５が選択的にエッチング除去されるこ
とにより、ベース層２４が露出してベース層のコンタク
ト領域が形成されている。なお、ＡｌＧａＡｓエミッタ
層２５におけるＧａＡｓエミッタ層２６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域３０とな
っている。
後、エミッタ電極２８上及びベース電極形成領域上にお
けるＳｉＯ2膜が選択的に除去されることにより、メサ
型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層２
５の表面上にＳｉＯ2膜２９が選択的に形成されてい
る。更にまた、ＳｉＯ2膜２９をマスクとして、エミッ
タ部の両側方のベース電極形成領域上におけるＡｌＧａ
Ａｓエミッタ層２５が選択的にエッチング除去されるこ
とにより、ベース層２４が露出してベース層のコンタク
ト領域が形成されている。なお、ＡｌＧａＡｓエミッタ
層２５におけるＧａＡｓエミッタ層２６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域３０とな
っている。
【０００５】更にまた、全面にベース電極用導電膜（図
示せず）が形成され、ＳｉＯ2膜２９を利用したスペー
サリフトオフ法により、ベース層２４のコンタクト領域
上のみに、自己整合的にベース電極用導電膜を残存させ
ることにより、この導電膜からなるベース電極３１が形
成されている。更にまた、所定の位置におけるＡｌＧａ
Ａｓエミッタ層２５、ベース層２４及びコレクタ層２３
がエッチング除去されて、サブコレクタ層２２の表面が
露出しており、このサブコレクタ層２２の上にコレクタ
電極３２が形成されている。
示せず）が形成され、ＳｉＯ2膜２９を利用したスペー
サリフトオフ法により、ベース層２４のコンタクト領域
上のみに、自己整合的にベース電極用導電膜を残存させ
ることにより、この導電膜からなるベース電極３１が形
成されている。更にまた、所定の位置におけるＡｌＧａ
Ａｓエミッタ層２５、ベース層２４及びコレクタ層２３
がエッチング除去されて、サブコレクタ層２２の表面が
露出しており、このサブコレクタ層２２の上にコレクタ
電極３２が形成されている。
【０００６】このように構成された従来のヘテロ接合バ
イポーラトランジスタにおいては、ＡｌＧａＡｓエミッ
タ層２５の一部がＡｌＧａＡｓパッシベーション領域３
０となっており、このパッシベーション領域３０により
ベースのリーク電流を低減することができる。このよう
に、エミッタ層の一部を利用してパッシベーション領域
が形成されたヘテロ接合バイポーラトランジスタは公知
である（特開平６−３７１００号公報）。また、ベース
電極をリフトオフ法により自己整合的に製造する技術に
ついても、従来より提案されている（特開平５−６７６
２８号公報、特開平８−２８８３０２号公報、特開平９
−１１５９１９号公報及び特許第２７７０５８６号）。
イポーラトランジスタにおいては、ＡｌＧａＡｓエミッ
タ層２５の一部がＡｌＧａＡｓパッシベーション領域３
０となっており、このパッシベーション領域３０により
ベースのリーク電流を低減することができる。このよう
に、エミッタ層の一部を利用してパッシベーション領域
が形成されたヘテロ接合バイポーラトランジスタは公知
である（特開平６−３７１００号公報）。また、ベース
電極をリフトオフ法により自己整合的に製造する技術に
ついても、従来より提案されている（特開平５−６７６
２８号公報、特開平８−２８８３０２号公報、特開平９
−１１５９１９号公報及び特許第２７７０５８６号）。
【０００７】ところで、トランジスタの高周波化及び高
速化を実現するためには、寄生素子の影響を小さくする
必要がある。従って、従来より、素子寸法の微細化が進
められている。例えば、コレクタ−ベース容量を低減す
るためには、図１１に示すパッシベーション領域３０の
幅Ｗ2を縮小すると共に、ベース電極３１とベース層２
４とが接触している領域の幅Ｗ3を縮小することが必要
である。
速化を実現するためには、寄生素子の影響を小さくする
必要がある。従って、従来より、素子寸法の微細化が進
められている。例えば、コレクタ−ベース容量を低減す
るためには、図１１に示すパッシベーション領域３０の
幅Ｗ2を縮小すると共に、ベース電極３１とベース層２
４とが接触している領域の幅Ｗ3を縮小することが必要
である。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
従来のヘテロ接合バイポーラトランジスタにおいては、
ベース電極３１をリフトオフ法により形成しているの
で、ベース層２４の露出領域（コンタクト領域）よりも
ベース電極３１を広く形成することが困難であり、ベー
ス電極３１の幅（面積）がベース層２４の露出領域より
も狭くなるので、ベース電極抵抗を低減することが困難
であるという問題点がある。また、ベース電極３１の面
積が小さくなるので、ベース電極３１に通流することが
できる許容電流も制限される。
従来のヘテロ接合バイポーラトランジスタにおいては、
ベース電極３１をリフトオフ法により形成しているの
で、ベース層２４の露出領域（コンタクト領域）よりも
ベース電極３１を広く形成することが困難であり、ベー
ス電極３１の幅（面積）がベース層２４の露出領域より
も狭くなるので、ベース電極抵抗を低減することが困難
であるという問題点がある。また、ベース電極３１の面
積が小さくなるので、ベース電極３１に通流することが
できる許容電流も制限される。
【０００９】このように、従来のいずれのバイポーラト
ランジスタを使用しても、コレクタ−ベース容量を低減
するためにベース層のコンタクト領域を縮小すると、ベ
ース電極の面積が縮小されて、その抵抗が増加すると共
に、許容電流が低下するという問題点がある。
ランジスタを使用しても、コレクタ−ベース容量を低減
するためにベース層のコンタクト領域を縮小すると、ベ
ース電極の面積が縮小されて、その抵抗が増加すると共
に、許容電流が低下するという問題点がある。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、コレクタ−ベース容量を増加させることな
く、ベース電極抵抗を低減することができると共に、ベ
ース電極に通流することができる許容電流を高めること
ができるヘテロ接合バイポーラトランジスタ及びその製
造方法を提供することを目的とする。
のであって、コレクタ−ベース容量を増加させることな
く、ベース電極抵抗を低減することができると共に、ベ
ース電極に通流することができる許容電流を高めること
ができるヘテロ接合バイポーラトランジスタ及びその製
造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明に係るヘテロ接合
バイポーラトランジスタは、半導体基板と、前記半導体
基板の上に形成されたコレクタ層と、前記コレクタ層の
上に形成されたベース層と、前記ベース層の上に形成さ
れた第１エミッタ層と、前記第１エミッタ層の上に選択
的に形成された第２エミッタ層と、前記第２エミッタ層
の上に形成されたエミッタ電極と、前記第２エミッタ層
に覆われていないパシベーション領域上に形成された絶
縁膜と、前記絶縁膜と前記第１エミッタ層とを選択的に
除去して形成された開口上に形成されたベース電極と、
を有し、前記ベース電極はその両側の前記パッシベーシ
ョン領域上の前記絶縁膜上まで延出していることを特徴
とする。
バイポーラトランジスタは、半導体基板と、前記半導体
基板の上に形成されたコレクタ層と、前記コレクタ層の
上に形成されたベース層と、前記ベース層の上に形成さ
れた第１エミッタ層と、前記第１エミッタ層の上に選択
的に形成された第２エミッタ層と、前記第２エミッタ層
の上に形成されたエミッタ電極と、前記第２エミッタ層
に覆われていないパシベーション領域上に形成された絶
縁膜と、前記絶縁膜と前記第１エミッタ層とを選択的に
除去して形成された開口上に形成されたベース電極と、
を有し、前記ベース電極はその両側の前記パッシベーシ
ョン領域上の前記絶縁膜上まで延出していることを特徴
とする。
【００１２】前記第１エミッタ層はＡｌＧａＡｓ膜であ
り、前記第２エミッタ層はＡｌＧａＡｓ膜の上に形成さ
れたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成されたＩ
ｎＧａＡｓ膜とを有し、全体でメサ型の積層膜であるも
のとすることができる。
り、前記第２エミッタ層はＡｌＧａＡｓ膜の上に形成さ
れたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成されたＩ
ｎＧａＡｓ膜とを有し、全体でメサ型の積層膜であるも
のとすることができる。
【００１３】
【００１４】
【００１５】本発明に係るヘテロ接合バイポーラトラン
ジスタの製造方法は、半導体基板の上にベース層を選択
的に形成する工程と、前記ベース層の上に第１のエミッ
タ層を形成する工程と、前記第１のエミッタ層の上に第
２のエミッタ層を形成する工程と、前記第２のエミッタ
層の上にエミッタ電極を選択的に形成する工程と、前記
エミッタ電極をマスクとして前記第２のエミッタ層を選
択的にエッチング除去して前記第１のエミッタ層を露出
することにより前記第１のエミッタ層における前記第２
のエミッタ層に覆われていない領域をパッシベーション
領域とする工程と、前記半導体基板全面に絶縁膜を形成
する工程と、前記絶縁膜を選択的に除去する工程と、前
記絶縁膜をマスクとして、前記エミッタ層を除去しベー
ス層を露出させ開口を形成する工程と、前記開口から前
記パッシベーション領域上の前記絶縁膜上まで延出する
ベース電極を形成する工程とを有することを特徴とす
る。また、前記第２のエミッタ層を選択的にエッチング
除去する工程により前記第２のエミッタ層の幅を前記エ
ミッタ電極の幅よりも狭くし、前記ベース電極を形成す
る工程はベース電極用の導電膜を蒸着することにより自
己整合的に形成する工程であることが好ましい。
ジスタの製造方法は、半導体基板の上にベース層を選択
的に形成する工程と、前記ベース層の上に第１のエミッ
タ層を形成する工程と、前記第１のエミッタ層の上に第
２のエミッタ層を形成する工程と、前記第２のエミッタ
層の上にエミッタ電極を選択的に形成する工程と、前記
エミッタ電極をマスクとして前記第２のエミッタ層を選
択的にエッチング除去して前記第１のエミッタ層を露出
することにより前記第１のエミッタ層における前記第２
のエミッタ層に覆われていない領域をパッシベーション
領域とする工程と、前記半導体基板全面に絶縁膜を形成
する工程と、前記絶縁膜を選択的に除去する工程と、前
記絶縁膜をマスクとして、前記エミッタ層を除去しベー
ス層を露出させ開口を形成する工程と、前記開口から前
記パッシベーション領域上の前記絶縁膜上まで延出する
ベース電極を形成する工程とを有することを特徴とす
る。また、前記第２のエミッタ層を選択的にエッチング
除去する工程により前記第２のエミッタ層の幅を前記エ
ミッタ電極の幅よりも狭くし、前記ベース電極を形成す
る工程はベース電極用の導電膜を蒸着することにより自
己整合的に形成する工程であることが好ましい。
【００１６】本発明においては、ベース電極がパッシベ
ーション領域の上まで延出するように形成されているの
で、コレクタ−ベース容量を低減するためにベース電極
とベース層との接触領域（電気的な接続領域）を縮小し
ても、実質的なベース電極の面積を、ベース電極とベー
ス層との接触領域の面積よりも広くすることができる。
従って、ベース電極の抵抗を低減することができると共
に、ベース電極に対する許容電流を高めることができ
る。
ーション領域の上まで延出するように形成されているの
で、コレクタ−ベース容量を低減するためにベース電極
とベース層との接触領域（電気的な接続領域）を縮小し
ても、実質的なベース電極の面積を、ベース電極とベー
ス層との接触領域の面積よりも広くすることができる。
従って、ベース電極の抵抗を低減することができると共
に、ベース電極に対する許容電流を高めることができ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施例に係るヘテ
ロ接合バイポーラトランジスタについて、添付の図面を
参照して具体的に説明する。図１乃至図５は本発明の第
１の実施例に係るヘテロ接合バイポーラトランジスタの
製造方法を工程順に示す断面図である。なお、本実施例
は、ｎｐｎ型ＧａＡｓ化合物ヘテロ接合バイポーラトラ
ンジスタ（ＨＢＴ）を製造する方法について示してい
る。
ロ接合バイポーラトランジスタについて、添付の図面を
参照して具体的に説明する。図１乃至図５は本発明の第
１の実施例に係るヘテロ接合バイポーラトランジスタの
製造方法を工程順に示す断面図である。なお、本実施例
は、ｎｐｎ型ＧａＡｓ化合物ヘテロ接合バイポーラトラ
ンジスタ（ＨＢＴ）を製造する方法について示してい
る。
【００１８】図１に示すように、先ず、基板１の表面
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。
【００１９】次いで、図２に示すように、エミッタ電極
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。なお、エミッタ電極膜８の周縁部における下
方のエミッタキャップ層７及びＧａＡｓエミッタ層６
は、サイドエッチングにより除去されて、エミッタ電極
膜８の周縁部が側方に突出した形状となり、庇部８ａが
形成される。
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。なお、エミッタ電極膜８の周縁部における下
方のエミッタキャップ層７及びＧａＡｓエミッタ層６
は、サイドエッチングにより除去されて、エミッタ電極
膜８の周縁部が側方に突出した形状となり、庇部８ａが
形成される。
【００２０】その後、図３に示すように、全面にＳｉＯ
2膜を形成した後、エミッタ電極膜８上及びベース電極
形成領域上におけるＳｉＯ2膜を選択的に除去して、メ
サ型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層
５の表面上にＳｉＯ2膜９を残存させる。その後、Ｓｉ
Ｏ2膜９をマスクとして、エミッタ部の両側方のベース
電極形成領域上におけるＡｌＧａＡｓエミッタ層５を選
択的にエッチング除去して、ベース層４を露出させる。
なお、この工程において、ＡｌＧａＡｓエミッタ層５に
おけるＧａＡｓエミッタ層６に覆われていない領域が、
ＡｌＧａＡｓパッシベーション領域１０となる。
2膜を形成した後、エミッタ電極膜８上及びベース電極
形成領域上におけるＳｉＯ2膜を選択的に除去して、メ
サ型エミッタ部の側壁面上及びＡｌＧａＡｓエミッタ層
５の表面上にＳｉＯ2膜９を残存させる。その後、Ｓｉ
Ｏ2膜９をマスクとして、エミッタ部の両側方のベース
電極形成領域上におけるＡｌＧａＡｓエミッタ層５を選
択的にエッチング除去して、ベース層４を露出させる。
なお、この工程において、ＡｌＧａＡｓエミッタ層５に
おけるＧａＡｓエミッタ層６に覆われていない領域が、
ＡｌＧａＡｓパッシベーション領域１０となる。
【００２１】その後、図４に示すように、ＳｉＯ2膜９
を除去した後、全面に導電膜（図示せず）を蒸着する。
このとき、エミッタ電極膜８の庇部８ａがエミッタキャ
ップ層７及びＧａＡｓエミッタ層６の側壁面、並びにパ
ッシベーション領域１０の一部を覆っているので、庇部
８ａに覆われているこれらの領域上には導電膜は形成さ
れない。その後、ＡｌＧａＡｓエミッタ層５上に形成さ
れた導電膜を選択的に除去する。これにより、エミッタ
電極膜８上に導電膜からなるエミッタ電極膜１３が残存
すると共に、露出したベース層４の上、並びにその周囲
のＡｌＧａＡｓパッシベーション領域１０及びＡｌＧａ
Ａｓエミッタ層５の一部の上に、導電膜からなるベース
電極１１が残存する。なお、本実施例においては、エミ
ッタ電極膜８及び１３により、エミッタ電極が構成され
ている。
を除去した後、全面に導電膜（図示せず）を蒸着する。
このとき、エミッタ電極膜８の庇部８ａがエミッタキャ
ップ層７及びＧａＡｓエミッタ層６の側壁面、並びにパ
ッシベーション領域１０の一部を覆っているので、庇部
８ａに覆われているこれらの領域上には導電膜は形成さ
れない。その後、ＡｌＧａＡｓエミッタ層５上に形成さ
れた導電膜を選択的に除去する。これにより、エミッタ
電極膜８上に導電膜からなるエミッタ電極膜１３が残存
すると共に、露出したベース層４の上、並びにその周囲
のＡｌＧａＡｓパッシベーション領域１０及びＡｌＧａ
Ａｓエミッタ層５の一部の上に、導電膜からなるベース
電極１１が残存する。なお、本実施例においては、エミ
ッタ電極膜８及び１３により、エミッタ電極が構成され
ている。
【００２２】その後、図５に示すように、一般的な方法
により、ベース電極１１をマスクとしてＡｌＧａＡｓエ
ミッタ層５、ベース層４及びコレクタ層３をエッチング
除去することにより、サブコレクタ層２の表面を露出す
る。その後、露出したサブコレクタ層２の上にコレクタ
電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ化
合物ヘテロ接合バイポーラトランジスタが得られる。
により、ベース電極１１をマスクとしてＡｌＧａＡｓエ
ミッタ層５、ベース層４及びコレクタ層３をエッチング
除去することにより、サブコレクタ層２の表面を露出す
る。その後、露出したサブコレクタ層２の上にコレクタ
電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ化
合物ヘテロ接合バイポーラトランジスタが得られる。
【００２３】図５に示すように、第１の実施例において
は、メサ型エミッタ部の周囲にＡｌＧａＡｓエミッタ層
５の一部を露出させることにより、ＡｌＧａＡｓパッシ
ベーション領域１０が形成されている。このＡｌＧａＡ
ｓパッシベーション領域１０は通常のトランジスタの動
作時に空乏化するように、濃度及び厚みが設定されてい
る。例えば、ベース層４の濃度を４×１０19ｃｍ-3、Ａ
ｌＧａＡｓエミッタ層５の濃度を３×１０17ｃｍ-3とす
ると、ＡｌＧａＡｓパッシベーション領域１０、即ちＡ
ｌＧａＡｓエミッタ層５の厚さを約１００ｎｍ以下に設
定することにより、このパッシベーション領域１０にお
ける厚さ方向の全域を空乏化することができる。
は、メサ型エミッタ部の周囲にＡｌＧａＡｓエミッタ層
５の一部を露出させることにより、ＡｌＧａＡｓパッシ
ベーション領域１０が形成されている。このＡｌＧａＡ
ｓパッシベーション領域１０は通常のトランジスタの動
作時に空乏化するように、濃度及び厚みが設定されてい
る。例えば、ベース層４の濃度を４×１０19ｃｍ-3、Ａ
ｌＧａＡｓエミッタ層５の濃度を３×１０17ｃｍ-3とす
ると、ＡｌＧａＡｓパッシベーション領域１０、即ちＡ
ｌＧａＡｓエミッタ層５の厚さを約１００ｎｍ以下に設
定することにより、このパッシベーション領域１０にお
ける厚さ方向の全域を空乏化することができる。
【００２４】このように構成された第１の実施例におい
ては、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリア
が、外部ベース領域（ＡｌＧａＡｓパッシベーション領
域１０及びベース電極１１がベース層４と接触している
領域）において、ホールと再結合することを抑制するこ
とができ、これにより、電流利得を向上させることがで
きる。特に、本実施例においては、ＡｌＧａＡｓパッシ
ベーション領域１０の幅Ｗ2を十分に広く、例えば１μ
ｍ以上の幅で設けているので、エミッタ電極から注入さ
れたキャリアのホールとの再結合を十分に抑制すること
ができる。
ては、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリア
が、外部ベース領域（ＡｌＧａＡｓパッシベーション領
域１０及びベース電極１１がベース層４と接触している
領域）において、ホールと再結合することを抑制するこ
とができ、これにより、電流利得を向上させることがで
きる。特に、本実施例においては、ＡｌＧａＡｓパッシ
ベーション領域１０の幅Ｗ2を十分に広く、例えば１μ
ｍ以上の幅で設けているので、エミッタ電極から注入さ
れたキャリアのホールとの再結合を十分に抑制すること
ができる。
【００２５】また、本実施例においては、メサ型のエミ
ッタ部及びベース層４の露出領域（ベース電極１１のコ
ンタクト領域）を形成した後、エミッタ電極膜８を含む
全領域上にベース電極を構成する導電膜を蒸着により成
膜しているので、ベース電極１１は、ベース層４の露出
領域上のみでなく、エミッタ電極膜８の庇部８ａ端面直
下におけるＡｌＧａＡｓパッシベーション領域１０の上
にも延出して形成される。即ち、ベース電極１１の幅
を、エミッタ電極膜８の庇部８ａの直下まで最大限に広
く形成することができるので、実質的なベース電極１１
の面積は、ベース電極１１とベース層４との接触領域の
面積よりも広くなる。従って、コレクタ−ベース容量を
低減するためにベース層４のコンタクト領域を縮小して
も、ベース電極１１の抵抗が低いと共に、ベース電極に
対する許容電流が高いバイポーラトランジスタを得るこ
とができる。
ッタ部及びベース層４の露出領域（ベース電極１１のコ
ンタクト領域）を形成した後、エミッタ電極膜８を含む
全領域上にベース電極を構成する導電膜を蒸着により成
膜しているので、ベース電極１１は、ベース層４の露出
領域上のみでなく、エミッタ電極膜８の庇部８ａ端面直
下におけるＡｌＧａＡｓパッシベーション領域１０の上
にも延出して形成される。即ち、ベース電極１１の幅
を、エミッタ電極膜８の庇部８ａの直下まで最大限に広
く形成することができるので、実質的なベース電極１１
の面積は、ベース電極１１とベース層４との接触領域の
面積よりも広くなる。従って、コレクタ−ベース容量を
低減するためにベース層４のコンタクト領域を縮小して
も、ベース電極１１の抵抗が低いと共に、ベース電極に
対する許容電流が高いバイポーラトランジスタを得るこ
とができる。
【００２６】図５において、例えば、ＡｌＧａＡｓパッ
シベーション領域１０の幅Ｗ2を１μｍ、パッシベーシ
ョン領域１０を覆う庇部８ａの幅Ｗ1を０．２μｍと
し、ベース電極１１とベース層４の接触領域の幅Ｗ3を
１μｍとすると、ベース電極１１の平面視における幅を
１．８μｍまで設定することができる。このとき、ベー
ス電極１１の厚さを０．２μｍ、ベース電極１１の平面
視における長さを１０μｍとして、金によりベース電極
１１を構成した場合には、エミッタ部の片側におけるベ
ース電極１１の抵抗は０．７Ωとなり、従来のベース層
のコンタクト領域のみにベース電極を形成した場合の抵
抗である約１．２Ωと比較して、著しくベース抵抗を低
減することができる。また、本実施例においてベース電
流として通流することができる許容電流は、従来のバイ
ポーラトランジスタと比較して１．８倍まで向上する。
シベーション領域１０の幅Ｗ2を１μｍ、パッシベーシ
ョン領域１０を覆う庇部８ａの幅Ｗ1を０．２μｍと
し、ベース電極１１とベース層４の接触領域の幅Ｗ3を
１μｍとすると、ベース電極１１の平面視における幅を
１．８μｍまで設定することができる。このとき、ベー
ス電極１１の厚さを０．２μｍ、ベース電極１１の平面
視における長さを１０μｍとして、金によりベース電極
１１を構成した場合には、エミッタ部の片側におけるベ
ース電極１１の抵抗は０．７Ωとなり、従来のベース層
のコンタクト領域のみにベース電極を形成した場合の抵
抗である約１．２Ωと比較して、著しくベース抵抗を低
減することができる。また、本実施例においてベース電
流として通流することができる許容電流は、従来のバイ
ポーラトランジスタと比較して１．８倍まで向上する。
【００２７】なお、図５に示す第１の実施例において
は、ベース電極１１が直接ＡｌＧａＡｓパッシベーショ
ン領域１０に接するように形成されているが、オーミッ
ク電極材としてのベース電極が半導体層と合金を形成し
たり、拡散する場合には、以下に示す第２の実施例に係
るヘテロ接合バイポーラトランジスタを形成することが
好ましい。
は、ベース電極１１が直接ＡｌＧａＡｓパッシベーショ
ン領域１０に接するように形成されているが、オーミッ
ク電極材としてのベース電極が半導体層と合金を形成し
たり、拡散する場合には、以下に示す第２の実施例に係
るヘテロ接合バイポーラトランジスタを形成することが
好ましい。
【００２８】図６乃至図１０は本発明の第２の実施例に
係るヘテロ接合バイポーラトランジスタの製造方法を工
程順に示す断面図である。但し、図１乃至図５に示す第
１の実施例と同様に、第２の実施例においても、ｎｐｎ
型ＧａＡｓ化合物ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を製造する方法について示している。なお、
図６乃至図１０に示す第２の実施例において、図１乃至
図５に示す第１の実施例と異なる点は、パッシベーショ
ン領域とベース電極との間に絶縁膜が形成されている点
のみであるので、図６乃至図１０において、図１乃至図
５に示すものと同一物には同一符号を付して、その詳細
な説明は省略する。
係るヘテロ接合バイポーラトランジスタの製造方法を工
程順に示す断面図である。但し、図１乃至図５に示す第
１の実施例と同様に、第２の実施例においても、ｎｐｎ
型ＧａＡｓ化合物ヘテロ接合バイポーラトランジスタ
（ＨＢＴ）を製造する方法について示している。なお、
図６乃至図１０に示す第２の実施例において、図１乃至
図５に示す第１の実施例と異なる点は、パッシベーショ
ン領域とベース電極との間に絶縁膜が形成されている点
のみであるので、図６乃至図１０において、図１乃至図
５に示すものと同一物には同一符号を付して、その詳細
な説明は省略する。
【００２９】図６に示すように、先ず、基板１の表面
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。
に、ＧａＡｓからなるサブコレクタ層２、ＧａＡｓから
なるコレクタ層３、ＧａＡｓからなるベース層４、Ａｌ
ＧａＡｓエミッタ層５、ＧａＡｓエミッタ層６及びＩｎ
ＧａＡｓからなるエミッタキャップ層７を順次エピタキ
シャル成長させる。次に、基板１の表面上にエミッタ電
極膜８を選択的に形成する。
【００３０】次いで、図７に示すように、エミッタ電極
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。
膜８をマスクとして、ドライエッチング法又はウエット
エッチング法等を利用して、エミッタキャップ層７及び
ＧａＡｓエミッタ層６を選択的にエッチング除去するこ
とにより、エミッタ電極膜８、エミッタキャップ層７及
びＧａＡｓエミッタ層６からなるメサ型のエミッタ部を
形成すると共に、ＡｌＧａＡｓエミッタ層５の表面を露
出させる。
【００３１】その後、図８に示すように、全面にＳｉＮ
膜及びＳｉＯ2膜を順次形成した後、エミッタ電極膜８
上及びベース電極形成領域上におけるＳｉＯ2膜及びＳ
ｉＮ膜を選択的に除去して、メサ型エミッタ部の側壁面
上及びＡｌＧａＡｓエミッタ層５の表面上にＳｉＯ2膜
９及びＳｉＮ膜１４を残存させる。その後、ＳｉＯ2膜
９及びＳｉＮ膜１４をマスクとして、エミッタ部の両側
方のベース電極形成領域上におけるＡｌＧａＡｓエミッ
タ層５を選択的にエッチング除去して、ベース層４を露
出させる。なお、この工程において、ＡｌＧａＡｓエミ
ッタ層５におけるＧａＡｓエミッタ層６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域１０とな
る。
膜及びＳｉＯ2膜を順次形成した後、エミッタ電極膜８
上及びベース電極形成領域上におけるＳｉＯ2膜及びＳ
ｉＮ膜を選択的に除去して、メサ型エミッタ部の側壁面
上及びＡｌＧａＡｓエミッタ層５の表面上にＳｉＯ2膜
９及びＳｉＮ膜１４を残存させる。その後、ＳｉＯ2膜
９及びＳｉＮ膜１４をマスクとして、エミッタ部の両側
方のベース電極形成領域上におけるＡｌＧａＡｓエミッ
タ層５を選択的にエッチング除去して、ベース層４を露
出させる。なお、この工程において、ＡｌＧａＡｓエミ
ッタ層５におけるＧａＡｓエミッタ層６に覆われていな
い領域が、ＡｌＧａＡｓパッシベーション領域１０とな
る。
【００３２】その後、図９に示すように、ＳｉＯ2膜９
のみを選択的に除去した後、全面に導電膜（図示せず）
を蒸着する。このとき、エミッタ電極膜８の庇部８ａが
エミッタキャップ層７及びＧａＡｓエミッタ層６の側壁
面上におけるＳｉＮ膜１４、並びにパッシベーション領
域１０上におけるＳｉＮ膜１４の一部を覆っているの
で、庇部８ａに覆われているＳｉＮ膜１４上には導電膜
は形成されない。その後、ＡｌＧａＡｓエミッタ層５上
のＳｉＮ膜１４の上に形成された導電膜を選択的に除去
する。これにより、エミッタ電極膜８上に導電膜からな
るエミッタ電極膜１３が残存すると共に、露出したベー
ス層４の上、並びにその周囲のＡｌＧａＡｓパッシベー
ション領域１０及びＡｌＧａＡｓエミッタ層５上のＳｉ
Ｎ膜１４の上に、導電膜からなるベース電極１１が残存
する。
のみを選択的に除去した後、全面に導電膜（図示せず）
を蒸着する。このとき、エミッタ電極膜８の庇部８ａが
エミッタキャップ層７及びＧａＡｓエミッタ層６の側壁
面上におけるＳｉＮ膜１４、並びにパッシベーション領
域１０上におけるＳｉＮ膜１４の一部を覆っているの
で、庇部８ａに覆われているＳｉＮ膜１４上には導電膜
は形成されない。その後、ＡｌＧａＡｓエミッタ層５上
のＳｉＮ膜１４の上に形成された導電膜を選択的に除去
する。これにより、エミッタ電極膜８上に導電膜からな
るエミッタ電極膜１３が残存すると共に、露出したベー
ス層４の上、並びにその周囲のＡｌＧａＡｓパッシベー
ション領域１０及びＡｌＧａＡｓエミッタ層５上のＳｉ
Ｎ膜１４の上に、導電膜からなるベース電極１１が残存
する。
【００３３】その後、図１０に示すように、一般的な方
法により、ベース電極１１をマスクとしてＡｌＧａＡｓ
エミッタ層５、ベース層４及びコレクタ層３をエッチン
グ除去することにより、サブコレクタ層２の表面を露出
する。その後、露出したサブコレクタ層２の上にコレク
タ電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ
化合物ヘテロ接合バイポーラトランジスタが得られる。
法により、ベース電極１１をマスクとしてＡｌＧａＡｓ
エミッタ層５、ベース層４及びコレクタ層３をエッチン
グ除去することにより、サブコレクタ層２の表面を露出
する。その後、露出したサブコレクタ層２の上にコレク
タ電極１２を形成する。これにより、ｎｐｎ型ＧａＡｓ
化合物ヘテロ接合バイポーラトランジスタが得られる。
【００３４】このように構成された第２の実施例におい
ても、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリアの
ホールとの再結合を十分に抑制することができる。ま
た、実質的なベース電極１１の幅を、ベース電極１１と
ベース層４との接触領域よりも広く形成することができ
るので、ベース電極１１の抵抗を低減することができる
と共に、ベース電極に対する許容電流を向上させること
ができる。
ても、ＡｌＧａＡｓパッシベーション領域１０が形成さ
れているので、エミッタ電極から注入されたキャリアの
ホールとの再結合を十分に抑制することができる。ま
た、実質的なベース電極１１の幅を、ベース電極１１と
ベース層４との接触領域よりも広く形成することができ
るので、ベース電極１１の抵抗を低減することができる
と共に、ベース電極に対する許容電流を向上させること
ができる。
【００３５】更に、第２の実施例においては、ベース電
極１１がＡｌＧａＡｓパッシベーション領域１０の表面
上にＳｉＮ膜１４を介して延出して形成されている。従
って、その後の熱処理工程等により、ベース層４とベー
ス電極１１との接触領域のみに合金層及び拡散領域等を
形成することができる。
極１１がＡｌＧａＡｓパッシベーション領域１０の表面
上にＳｉＮ膜１４を介して延出して形成されている。従
って、その後の熱処理工程等により、ベース層４とベー
ス電極１１との接触領域のみに合金層及び拡散領域等を
形成することができる。
【００３６】なお、上述の第１及び第２の実施例におい
ては、エミッタ層５、６とエミッタキャップ層７とが積
層された積層膜により、エミッタ電極膜８に接続された
エミッタ領域を構成したが、本発明においては、エミッ
タ領域の構造はこれに限定されるものではない。例え
ば、１層のエミッタ層を形成した後にこのエミッタ層の
上にエミッタ電極を選択的に形成し、エミッタ電極をマ
スクとしてエミッタ層を選択的にエッチング除去して所
定の厚さのエミッタ層を残存させることにより、残存し
たエミッタ層からなる所定の厚さのパッシベーション領
域を形成することができる。また、本発明において、ベ
ース層４とベース電極１１とは必ずしも実質的に接触し
ている必要はなく、ベース電極１１がベース層４にベー
ス電位を与えるように形成されていればよい。更に、本
発明におけるパッシベーション領域はＡｌＧａＡｓ膜か
らなるものに限定されず、ＩｎＧａＰ膜等からなるパッ
シベーション領域が形成されていてもよい。
ては、エミッタ層５、６とエミッタキャップ層７とが積
層された積層膜により、エミッタ電極膜８に接続された
エミッタ領域を構成したが、本発明においては、エミッ
タ領域の構造はこれに限定されるものではない。例え
ば、１層のエミッタ層を形成した後にこのエミッタ層の
上にエミッタ電極を選択的に形成し、エミッタ電極をマ
スクとしてエミッタ層を選択的にエッチング除去して所
定の厚さのエミッタ層を残存させることにより、残存し
たエミッタ層からなる所定の厚さのパッシベーション領
域を形成することができる。また、本発明において、ベ
ース層４とベース電極１１とは必ずしも実質的に接触し
ている必要はなく、ベース電極１１がベース層４にベー
ス電位を与えるように形成されていればよい。更に、本
発明におけるパッシベーション領域はＡｌＧａＡｓ膜か
らなるものに限定されず、ＩｎＧａＰ膜等からなるパッ
シベーション領域が形成されていてもよい。
【００３７】
【発明の効果】以上詳述したように、本発明によれば、
ベース電極がパッシベーション領域の上まで延出するよ
うに形成されているので、実質的なベース電極の面積を
ベース電極とベース層との接続領域の面積よりも広くす
ることができ、これにより、ヘテロ接合バイポーラトラ
ンジスタのベース電極の抵抗を低減することができると
共に、ベース電極に対する許容電流を高めることができ
る。
ベース電極がパッシベーション領域の上まで延出するよ
うに形成されているので、実質的なベース電極の面積を
ベース電極とベース層との接続領域の面積よりも広くす
ることができ、これにより、ヘテロ接合バイポーラトラ
ンジスタのベース電極の抵抗を低減することができると
共に、ベース電極に対する許容電流を高めることができ
る。
【図１】本発明の第１の実施例に係るヘテロ接合バイポ
ーラトランジスタの製造方法を示す断面図である。
ーラトランジスタの製造方法を示す断面図である。
【図２】図１の次工程を示す断面図である。
【図３】図２の次工程を示す断面図である。
【図４】図３の次工程を示す断面図である。
【図５】図４の次工程を示す断面図である。
【図６】本発明の第２の実施例に係るヘテロ接合バイポ
ーラトランジスタの製造方法を示す断面図である。
ーラトランジスタの製造方法を示す断面図である。
【図７】図６の次工程を示す断面図である。
【図８】図７の次工程を示す断面図である。
【図９】図８の次工程を示す断面図である。
【図１０】図９の次工程を示す断面図である。
【図１１】従来のヘテロ接合バイポーラトランジスタを
示す断面図である。
示す断面図である。
１，２１；基板 ２，２２；サブコレクタ層 ３，２３；コレクタ層 ４，２４；ベース層 ５，２５；ＡｌＧａＡｓエミッタ層 ６，２６；ＧａＡｓエミッタ層 ７，２７；エミッタキャップ層 ８，１３；エミッタ電極膜 ８ａ；庇部 ９，２９；ＳｉＯ2膜 １０，３０；パッシベーション領域 １１，３１；ベース電極 １２，３２；コレクタ電極 １４；ＳｉＮ膜 ２８；エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/205 H01L 29/73
Claims (5)
- 【請求項１】半導体基板と、前記半導体基板の上に形成
されたコレクタ層と、前記コレクタ層の上に形成された
ベース層と、前記ベース層の上に形成された第１エミッ
タ層と、前記第１エミッタ層の上に選択的に形成された
第２エミッタ層と、前記第２エミッタ層の上に形成され
たエミッタ電極と、前記第２エミッタ層に覆われていな
いパシベーション領域上に形成された絶縁膜と、前記絶
縁膜と前記第１エミッタ層とを選択的に除去して形成さ
れた開口上に形成されたベース電極と、を有し、前記ベ
ース電極はその両側の前記パッシベーション領域上の前
記絶縁膜上まで延出していることを特徴とするヘテロ接
合バイポーラトランジスタ。 - 【請求項２】前記第１エミッタ層はＡｌＧａＡｓ膜であ
り、前記第２エミッタ層はＡｌＧａＡｓ膜の上に形成さ
れたＧａＡｓ膜と、前記ＧａＡｓ膜の上に形成されたＩ
ｎＧａＡｓ膜とを有し、全体でメサ型の積層膜であるこ
とを特徴とする請求項１に記載のヘテロ接合バイポーラ
トランジスタ。 - 【請求項３】前記エミッタ電極の幅は前記第２エミッタ
層の幅よりも広いことを特徴とする請求項１又は２に記
載のヘテロ接合バイポーラトランジスタ。 - 【請求項４】半導体基板の上にベース層を選択的に形成
する工程と、前記ベース層の上に第１のエミッタ層を形
成する工程と、前記第１のエミッタ層の上に第２のエミ
ッタ層を形成する工程と、前記第２のエミッタ層の上に
エミッタ電極を選択的に形成する工程と、前記エミッタ
電極をマスクとして前記第２のエミッタ層を選択的にエ
ッチング除去して前記第１のエミッタ層を露出すること
により前記第１のエミッタ層における前記第２のエミッ
タ層に覆われていない領域をパッシベーション領域とす
る工程と、前記半導体基板全面に絶縁膜を形成する工程
と、前記絶縁膜を選択的に除去する工程と、前記絶縁膜
をマスクとして、前記エミッタ層を除去しベース層を露
出させ開口を形成する工程と、前記開口から前記パッシ
ベーション領域上の前記絶縁膜上まで延出するベース電
極を形成する工程とを有することを特徴とするヘテロ接
合バイポーラトランジスタの製造方法。 - 【請求項５】前記第２のエミッタ層を選択的にエッチン
グ除去する工程により前記第２のエミッタ層の幅を前記
エミッタ電極の幅よりも狭くし、前記ベース電極を形成
する工程はベース電極用の導電膜を蒸着することにより
自己整合的に形成する工程であることを特徴とする請求
項４に記載のヘテロ接合バイポーラトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30907398A JP3279269B2 (ja) | 1998-10-29 | 1998-10-29 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30907398A JP3279269B2 (ja) | 1998-10-29 | 1998-10-29 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138226A JP2000138226A (ja) | 2000-05-16 |
| JP3279269B2 true JP3279269B2 (ja) | 2002-04-30 |
Family
ID=17988565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30907398A Expired - Fee Related JP3279269B2 (ja) | 1998-10-29 | 1998-10-29 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279269B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368929B1 (en) * | 2000-08-17 | 2002-04-09 | Motorola, Inc. | Method of manufacturing a semiconductor component and semiconductor component thereof |
| JP2007273538A (ja) * | 2006-03-30 | 2007-10-18 | Anritsu Corp | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
-
1998
- 1998-10-29 JP JP30907398A patent/JP3279269B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000138226A (ja) | 2000-05-16 |
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